KR20000024914A - 반도체장치의 소자분리막 형성방법 - Google Patents

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Abstract

본 발명은 소자분리막에 관한 것으로서, 특히, 반도체기판에 게이트산화막 및 폴리실리콘층을 적층한 후에 감광막으로 패터닝하여 소자분리막이 형성될 부분에 트렌치를 형성하는 단계와; 상기 감광막을 제거한 후 그 결과물 상에 박막의 트렌치산화막을 적층하고, 트렌치내에 절연막을 몰입하여 형성하는 단계와; 상기 단계 후에 상기 결과물에서 폴리실리콘층상의 절연막 및 트렌치산화을 화학기계적연마방법으로 제거하여 소자분리막을 형성하는 단계와; 상기 결과물의 전면에 텅스텐실리사이드층을 적층하는 단계와; 상기 텅스텐실리사이드층의 적소에 마스킹식각으로 텅스텐실리사이드층, 폴리실리콘층 및 게이트산화막을 식각하여 게이트전극을 형성하는 단계로 이루어진 반도체장치의 소자분리막 형성방법인바, 고온공정을 진행하지 않아도 됨으로 인하여 고온공정에서 발생하는 결정결함을 방지할 수 있으며, 플로오르가 미치는 특성열화를 방지할 수 있어 현재 사용하고 있는 SiH2Cl2가스를 대체하여 원가절감, 결함발생빈도의 현저한 저하 및 반도체장치의 특성향상을 도모할 수 있는 매우 유용하고 효과적인 발명이다.

Description

반도체장치의 소자분리막 형성방법
본 발명은 소자분리막을 형성하는 방법에 관한 것으로서, 특히, 반도체기판의 게이트산화막 및 폴리실리콘층을 적층하고, 식각으로 반도체기판에 트렌치를 형성할 때의 충격을 보상하기 위하여 아르곤가스를 흘리면서 열처리를 하므로 후속공정을 증착되는 게이트산화막의 특성저하를 방지하고 고온공정을 진행하지 않으므로 소자의 전기적인 특성을 저하를 방지하도록 하는 반도체장치의 소자분리막 형성방법에 관한 것이다.
일반적으로, 반도체기판 상에 트랜지스터와 커패시터등을 형성하기 위하여 반도체기판에는 전기적으로 통전이 가능한 활성영역(Active Region)과 전기적으로 통전되는 것을 방지하고 소자를 서로 분리하도록 하는 소자분리영역(Isolation region)을 형성하게 된다.
이와 같이, 소자를 분리시키기 위하여 패드산화막을 성장시켜 형성되는 소자분리막을 형성시키기 위한 공정에는 반도체기판에 패드산화막과 나이트라이드막을 마스킹공정으로 나이트라이드막을 식각하고 그 식각된 소자분리영역이 형성될부위에 소자분리막을 형성시키는 LOCOS공정(Local Oxidation of silicon)이 있으며, 그 외에 상기 LOCOS공정의 패드산화막과 나이트라이드막 사이에 버퍼역할을 하는 폴리실리콘막을 개재하여 완충역할을 하여 소자분리막을 성장시키는 PBL(Poly Buffered LOCOS)공정 등이 사용되고 있다.
또한, 반도체기판에 일정한 깊이를 갖는 트렌치(Trench)를 형성하고서 이 트렌치에 산화막을 증착키고서 화학기계적연마공정(Chemical Mechanical Polishing)공정으로 이 산화막의 불필요한 부분을 식각하므로 소자분리영역을 반도체기판에 형성시키는 STI(Shallow Trench Isolation)공정이 최근에 많이 이용되고 있으며, 본 발명은 STI공정을 이용하여 소자분리막을 형성하는 새로운 공정을 제안하고 있다.
도 1 내지 도 3은 종래의 반도체장치에서 트렌치를 형성하여 소자분리막을 형성하는 상태를 순차적으로 보인 도면으로서, 도 1은 반도체기판(1) 상에 소정의 두께를 갖고서 절연을 하도록 패드산화막(2)을 적층하고, 그 위에 상,하층간에 보호 역할을 하는 질화막(3)을 도포하고서, 트렌치를 형성할 부분의 질화막(3) 상에 감광막을 도포 하여서 트렌치부분을 노출시킨 후에 식각공정을 통하여 트렌치(4)를 형성하는 상태를 도시하고 있다.
그리고, 도 2는 상기 트렌치(4)가 형성된 부분에 전계효과(Field Effect) 집중으로 인한 누설 전류를 방지하기 위하여 높은 온도에서 습식산화를 통하여 트렌치(4)의 내벽면을 산화 성장시켜 트렌치산화막(5)을 형성하는 상태를 도시하고 있다.
도 3은 상기 트렌치산화막(4) 상의 트렌치(4)내에 캡필링(Gap Filling)공정으로 캡필링산화막을 충진시킨 후에 식각으로 불필요한 부분을 제거하여 소자분리막(6)을 형성시키고, 소자분리막(6)의 모서리부분에 산화막을 CVD(Chemical Vapor Deposition)법으로 증착하여 식각을 하여 스페이서(7)를 형성시키는 상태를 도시하고 있다.
그리고, 후속공정으로 반도체기판에 게이트산화막, 폴리실리콘층 및 텅스텐실리사이드층을 적층한 후에 식각으로 게이트전극을 형성하게 된다.
그런데, 종래에는 트렌치(4)의 모서리부분을 라운딩지게 하고, 에치데미지를 제거하도록 하였으나, 종래의 고온에서 습식산화로 트렌치산화막(5)을 성장시키는 방식으로는 트렌치(4)의 라운딩부분을 효과적으로 굴곡지게 형성하지 못하므로 그 모서리 부분에 전계효과가 집중되는 나이프에지(Knife Edge)현상으로 인하여 에치 데미지를 완전하게 제거하지 못하여 누설 전류가 증가하므로 반도체의 전기적 특성을 저하시키는 문제점이 있었다.
또한, 종래에는 후속공정으로 게이트전극을 형성할 때 텅스텐실리사이드층을 증착하기 위하여 텅스텐의 소오스가스로 WF6가스를 사용하는 데 실리콘 오오스가스인 SiH4혹은 SiH2Cl2가스와 반응시에 F(플로오르)이온이 증착되는 필림내에 함유 및 확산하여 기판에 있는 게이트산화막의 벌크(Bulk) 및 콘택부위 아래부분까지 확산하여 결국에는 게이트산화막의 특성을 열화시키고, 트랜지스터의 전기적특성을 변화시키게 문제점을 지니고 있었으며, 특히, SiH2Cl2가스를 사용할 때에는 SiH4가스를 사용하는 것에 비하여 동일한 두께의 막에서 저항이 높고 반응의 불안정성등으로 작업 속도 개선이 어렵고 후속공정이 복잡하여지는 단점을 지니고 있었다.
본 발명의 목적은 반도체기판의 게이트산화막 및 폴리실리콘층을 적층하고, 식각으로 반도체기판에 트렌치를 형성할 때의 충격을 보상하기 위하여 아르곤가스를 흘리면서 열처리를 하므로 후속공정을 증착되는 게이트산화막의 특성저하를 방지하고, 고온공정을 진행하지 않으므로 소자의 전기적인 특성 저하를 방지하는 것이 목적이다.
도 1 내지 도 3은 종래의 일반적인 소자분리막을 형성하는 방법을 순차적으로 보인 도면이고,
도 4 내지 도 8은 본 발명에 따른 소자분리막을 형성하는 방법을 순차적으로 보인 도면이다.
*도면의 주요 부분에 대한 부호의 설명*
10 : 반도체기판 20 : 게이트산화막
30 : 폴리실리콘층 40 : 감광막
50 : 트렌치 60 : 트렌치산화막
70 : 절연막 70' : 소자분리막
80 : 텅스텐실리사이드층 90 : 게이트전극
이러한 목적은 반도체기판에 게이트산화막 및 폴리실리콘층을 적층한 후에 감광막으로 패터닝하여 소자분리막이 형성될 부분에 트렌치를 형성하는 단계와; 상기 감광막을 제거한 후 그 결과물 상에 박막의 트렌치산화막을 적층하고, 트렌치내에 절연막을 몰입하여 형성하는 단계와; 상기 단계 후에 상기 결과물에서 폴리실리콘층상의 절연막 및 트렌치산화을 화학기계적연마방법으로 제거하여 소자분리막을 형성하는 단계와; 상기 결과물의 전면에 텅스텐실리사이드층을 적층하는 단계와; 상기 텅스텐실리사이드층의 적소에 마스킹식각으로 텅스텐실리사이드층, 폴리실리콘층 및 게이트산화막을 식각하여 게이트전극을 형성하는 단계로 이루어진 반도체장치의 소자분리막 형성방법을 제공함으로써 달성된다.
그리고, 상기 게이트산화막을 형성할 때 아르곤가스 분위기에서 형성하고, 상기 트렌치는 반도체기판의 표면으로 부터 3000Å이상 깊이로 형성하도록 하며, 상기 트렌치내에 몰입되는 절연막을 증착하기 전과, 증착할 때 아르곤가스 분위기에서 2Torr 이하, 700℃이상에서 열처리하는 공정을 더 포함하도록 한다.
또한, 상기 소자분리막은 BPSG막 이고, 상기 소자분리막을 형성한 후 폴리실리콘층의 상부면을 황산계 케미칼 혹은 오존이 포함된 DI워터로 처리하며, 상기 텅스텐실리사이드층을 증착하기 전 폴리실리콘층과의 접합부위를 세정하기 위하여 불산계케미칼 : NH4F의 비율을 500 : 1 이상의 비율로 섞은 케미칼을 사용하여 세정하도록 한다.
그리고, 상기 텅스텐실리사이드층을 증착할 때 염소가스분위기에서 SiH4가스만을 공급하는 제1단계와, 그후 계속하여 SiH4및 WF6가스를 같이 공급하여 반응시키는 제2단계를 더 포함하며, 상기 제1,제2단계는 2Torr이하의 압력과, 400℃이상의 온도에서 진행하도록 한다.
이하, 첨부한 도면을 참조하여 본 발명의 바람직한 일실시예에 대해 상세하게 설명하고자 한다.
도 4 내지 도 8은 본 발명에 따른 소자분리막을 형성하는 방법을 순차적으로 보인 도면이다.
도 4 및 도 5는 반도체기판(10)에 아르곤가스 분위기에서 게이트산화막(20)을 적층하고, 이어서 폴리실리콘층(30)을 적층한 후에 감광막(40)으로 식각하여 소자분리막이 형성될 부분에 반도체기판(10)의 표면으로 부터 3000Å이상 깊이로 트렌치(50)를 형성하는 상태를 도시하고 있다.
도 6은 상기 감광막(40)을 제거한 후 그 결과물 상에 박막의 트렌치산화막(60)을 적층한 후, 트렌치(60)내에 BPSG(Borophosphosilicate Glass)막인 절연막(70)을 몰입하여 형성하는 상태를 도시하고 있으며, 상기 트렌치(50)내에 몰입되는 절연막(70)을 증착하기 전 및 증착할 때 아르곤가스 분위기에서 2Torr 이하, 700℃이상에서 열처리하는 공정을 더 포함하도록 한다.
도 7은 상기 단계 후에 상기 결과물에서 폴리실리콘층(30)상의 절연막(70) 및 트렌치산화막(60)을 화학기계적연마방법(Chemical Mechanical Polishing)으로 제거하여 소자분리막(70')을 평편탄화하여 형성하는 상태를 도시하고 있다.
그리고, 상기 소자분리막(70')을 형성한 후 폴리실리콘층(30)의 상부면을 황산계 케미칼 혹은 오존이 포함된 DI워터를 사용하여 세정하는 단게를 더 포함한다.
도 8은 상기 결과물의 전면에 텅스텐실리사이드층(80)을 적층한 후 상기 텅스텐실리사이드층(80)의 적소에 마스킹식각으로 텅스텐실리사이드층(80), 폴리실리콘층(30) 및 게이트산화막(20)을 식각하여 게이트전극을 형성하는 상태를 도시하고 있다.
이때, 상기 텅스텐실리사이드층(80)을 증착하기 전에 폴리실리콘층(30)과의 접합부위를 세정하기 위하여 불산계케미칼 : NH4F의 비율을 500 : 1 이상의 비율로 섞은 케미칼을 사용하여 세정하는 단계를 더 포함하게 된다.
또한, 상기 텅스텐실리사이드층(80)을 증착할 때 염소가스분위기에서 SiH4가스만을 공급하는 제1단계와, 그후 계속하여 SiH4및 WF6가스를 같이 반응시키는 제2단계를 더 포함하며, 상기 제1,제2단계는 2Torr이하의 압력과, 400℃이상의 온도에서 진행하도록 한다.
상기한 바와 같이 본 발명에 따른 반도체장치의 소자분리막 형성방법을 이용하게 되면, 반도체기판의 게이트산화막 및 폴리실리콘층을 적층하고, 식각으로 반도체기판에 트렌치를 형성할 때의 충격을 보상하기 위하여 아르곤가스를 흘리면서 열처리를 하므로 후속공정을 증착되는 게이트산화막의 특성저하를 방지하여 소자의 전기적인 특성 저하를 방지하도록 하는 장점을 지닌다.
또한, 1000℃이상의 고온공정을 진행하지 않아도 됨으로 인하여 고온공정에서 발생하는 결정결함을 방지할 수 있으며, 플로오르(F)가 미치는 특성열화를 방지할 수 있어 현재 사용하고 있는 SiH2Cl2가스를 대체하여 원가절감, 결함발생빈도의 현저한 저하 및 반도체장치의 특성향상을 도모할 수 있는 매우 유용하고 효과적인 발명이다.

Claims (8)

  1. 반도체기판에 게이트산화막 및 폴리실리콘층을 적층한 후에 감광막으로 패터닝하여 소자분리막이 형성될 부분에 트렌치를 형성하는 단계와;
    상기 감광막을 제거한 후 그 결과물 상에 박막의 트렌치산화막을 적층하고, 트렌치내에 절연막을 몰입하여 형성하는 단계와;
    상기 단계 후에 상기 결과물에서 폴리실리콘층상의 절연막 및 트렌치산화을 화학기계적연마방법으로 제거하여 소자분리막을 형성하는 단계와;
    상기 결과물의 전면에 텅스텐실리사이드층을 적층하는 단계와;
    상기 텅스텐실리사이드층의 적소에 마스킹식각으로 텅스텐실리사이드층, 폴리실리콘층 및 게이트산화막을 식각하여 게이트전극을 형성하는 단계로 이루어진 것을 특징으로 하는 반도체장치의 소자분리막 형성방법.
  2. 제 1 항에 있어서, 상기 게이트산화막을 형성할 때 아르곤가스 분위기에서 형성하는 것을 특징으로 하는 반도체장치의 소자분리막 형성방법.
  3. 제 1 항에 있어서, 상기 트렌치내에 몰입되는 절연막을 증착하기 전과, 증착할 때 아르곤가스 분위기에서 2Torr 이하, 700℃이상에서 열처리하는 공정을 더 포함하는 것을 특징으로 하는 반도체장치의 소자분리막 형성방법.
  4. 제 1 항에 있어서, 상기 소자분리막은 BPSG막인 것을 특징으로 하는 반도체장치의 소자분리막 형성방법.
  5. 제 1 항에 있어서, 상기 소자분리막을 형성한 후 폴리실리콘층의 상부면을 황산계 케미칼 혹은 오존이 포함된 DI워터로 처리하는 것을 특징으로 하는 반도체장치의 소자분리막 형성방법.
  6. 제 1 항 또는 제 5 항에 있어서, 상기 텅스텐실리사이드층을 증착하기 전 폴리실리콘층과의 접합부위를 세정하기 위하여 불산계케미칼 : NH4F의 비율을 500 : 1 이상의 비율로 섞은 케미칼을 사용하여 세정하는 것을 특징으로 하는 반도체장치의 소자분리막 형성방법.
  7. 제 1 항에 있어서, 상기 텅스텐실리사이드층을 증착할 때 염소가스분위기에서 SiH4가스만을 공급하는 제1단계와, 그후 계속하여 SiH4및 WF6가스를 같이 공급하여 반응시키는 제2단계를 더 포함하는 것을 특징으로 하는 반도체장치의 소자분리막 형성방법.
  8. 제 7 항에 있어서, 상기 제1,제2단계는 2Torr이하의 압력과, 400℃이상의 온도에서 진행하는 것을 특징으로 하는 반도체장치의 소자분리막 형성방법.
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* Cited by examiner, † Cited by third party
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KR100557978B1 (ko) * 1999-08-26 2006-03-07 주식회사 하이닉스반도체 반도체소자의 제조방법
KR100605511B1 (ko) * 2004-09-21 2006-07-28 삼성전자주식회사 반도체 장치 내 적어도 하나의 금속 게이트 패턴의형성방법들

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