KR100936685B1 - 질화규소막의 제조 방법, 반도체 장치의 제조 방법 및반도체 장치 - Google Patents

질화규소막의 제조 방법, 반도체 장치의 제조 방법 및반도체 장치 Download PDF

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쯔요시 사이또
히또시 가또
고이찌 오리토
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도쿄엘렉트론가부시키가이샤
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Abstract

기판의 표면에 질화규소막을 형성하는 질화규소막의 제조 방법으로서,
규소와 염소를 포함하는 제1 가스를 상기 기판의 표면에 공급하는 제1 공정과,
질소를 포함하는 제2 가스를 상기 기판의 표면에 공급하는 제2 공정과,
수소를 포함하는 제3 가스를 상기 기판의 표면에 공급하는 제3 공정을 이 순서로 반복하는 것을 특징으로 하는 질화규소막의 제조 방법을 제공한다.
반도체 장치, 질화규소막, LPCVD, 성막

Description

질화규소막의 제조 방법, 반도체 장치의 제조 방법 및 반도체 장치{METHOD OF MANUFACTURING SILICON NITRIDE FILM, METHOD OF MANUFACTURING SEMICONDUCTOR DEVICE, AND SEMICONDUCTOR DEVICE}
도 1은 본 발명의 실시형태에 따른 LPCVD법에 의한 저온 질화 성막의 흐름도이다.
도 2는 본 발명의 실시형태에 따른 LPCVD법에 의한 저온 질화 성막의, 실리콘 웨이퍼의 공정 단면 구조를 예시하는 모식도이다.
도 3은 본 발명의 실시형태에 따른 LPCVD법에 의한 저온 질화 성막을 행할 때에 사용하는 반응실을 예시하는 모식도이다.
도 4는 질화규소막 중의 염소 농도의, 전반사 형광 X선 측정 결과를 나타내는 그래프도이다.
도 5는 HF 용액에 대한 에칭량의 평가를 한 결과를 나타내 그래프도이다.
도 6은 본 발명의 실시형태에 따른 반도체 장치의 제조 방법을 예시하는 모식도이다.
도 7은 비교예의 제조 방법에 의해서 작성한 반도체 장치의 단면 구조를 예시하는 모식도이다.
도 8은 본 발명에 의해 제조되는 반도체 장치의 주요부 단면 구조를 예시하 는 모식도이다.
도 9는 본 발명의 실시형태에 따른 반도체 장치의 제조 방법을 나타내는 공정 단면도이다.
도 10은 본 발명의 실시형태에 따른 반도체 장치의 제조 방법을 나타내는 공정 단면도이다.
도 11은 본 발명의 실시형태에 따른 반도체 장치의 제조 방법을 나타내는 공정 단면도이다.
도 12는 본 발명의 실시형태에 따른 반도체 장치의 제조 방법을 나타내는 공정 단면도이다.
도 13은 본 발명의 실시형태에 따른 반도체 장치의 제조 방법을 나타내는 공정 단면도이다.
도 14는 본 발명에 의해 얻어지는 반도체 장치의 또 하나의 구체예를 나타내는 단면도이다.
도 15는 본 발명에 의해 얻어지는 반도체 장치의 또 하나의 구체예를 나타내는 단면도이다.
도 16은 본 발명에 의해 얻어지는 반도체 장치의 또 하나의 구체예를 나타내는 공정 단면도이다.
도 17은 본 발명에 의해 얻어지는 반도체 장치의 또 하나의 구체예를 나타내는 공정 단면도이다.
도 18은 본 발명의 질화규소막의 제조 방법의 변형예를 나타내는 흐름도이 다.
도 19는 본 발명자가 본 발명에 이르는 과정에서 검토한 질화규소막의 형성 방법을 도시하는 흐름도이다.
본 발명은, 질화규소막의 제조 방법 및 반도체 장치의 제조 방법에 관한 것으로, 특히, LP-CVD(Low Pressure-Chemical Vapor Deposition)법에 의한 질화규소막의 제조 방법, 이 방법을 구비한 반도체 장치의 제조 방법 및 반도체 장치에 관한 것이다.
반도체 장치의 게이트 전극의 측벽이나 라이너막 등을 형성할 목적으로, LP-CVD법에 의해 질화규소막이 성막된다. 그런데, 이 경우, 원료로서 SiH2Cl2, SiCl4 , Si2Cl6 등의 실리콘 원료와 NH3을 이용하면, 실리콘 원료에 포함되는 염소 및 NH3에 포함되는 수소가, 성막된 막 중에 불순물로서 잔류한다. 이 현상은 저온 예컨대 600℃ 이하에서의 성막에서는 특히 현저하게 되며, 질화막의 밀도의 저하나 습식 에칭 내성의 저하 등의 문제가 일어난다.
이에 대하여, Si/N 비를 일정하게 유지하면서 불순물 함유량을 적게 하는 것 등을 목적으로 하여, Si2Cl6 및 NH3을 이용한 원자층 증착(atomic layer deposition : ALD)에 의한 질화규소막 형성 방법이 제안되어 있다.
도 19는 본 발명자가 본 발명에 이르는 과정에서 검토한 질화규소막의 형성 방법을 나타내는 흐름도이다.
즉, 이 방법의 경우, 제1 공정(110)으로서, 반응실 내의 실리콘 웨이퍼 상에, SiH2Cl2, Si2Cl6 등의 염소를 포함하는 실리콘 원료의 가스를 도입한다.
이어서, 제2 공정(120)으로서, 질소 가스를 도입하여 반응실 내의 미반응 가스를 치환한다. 다음에, 제3 공정(130)으로서, 활성화된 질소 원료의 가스를 반응실 내로 도입한다.
이어서, 제4 공정(140)으로서, 질소 가스를 도입하여 반응실 내의 미반응 가스를 치환한다.
이 방법에 의해, 통상의 LPCVD에 의한 질화규소막과 비교하여 염소 불순물량이 적은 막을 형성하는 것이 가능하다(예컨대, 일본 특허 공개 2002-343793호 공보 참조).
그러나, 반도체 장치의 게이트 전극의 측벽이나 라이너막으로서 질화막을 사용하는 경우, 낮은 서멀 버짓트(Thermal Budget) 실현을 위해서는, 성막 온도가 500℃ 이하, 예컨대 성막 온도 450℃에서, 막질이 양호하며 또한 피복율이 높은 질화막의 성막 방법이 필요하다. 이에 대하여, 지금까지의 성막 방법에 의하면, 성막 온도의 저하와 함께 막 중의 불순물량이 증가되어 버려, 습식 에치 내성 등의 점에서 막질이 열화되는 문제가 있다.
예컨대, 상감 게이트 프로세스에 의해 메탈 게이트 전극을 갖는 반도체 장치를 작성하는 경우, 라이너막을 질화규소막에 의해 형성한 후, HF 용액에 의한 세정 공정이 필요하게 된다. 종래 기술에서 성막 온도 500℃ 이하에서 성막한 질화막이라면 HF 용액에 의한 에칭량이 크기 때문에, 목적으로 하는 구조의 형성이 어렵다.
상기 목적을 달성하기 위해서, 본 발명의 한 형태에 따르면, 기판의 표면에 질화규소막을 형성하는 질화규소막의 제조 방법으로서,
규소와 염소를 포함하는 제1 가스를 상기 기판의 표면에 공급하는 제1 공정과,
질소를 포함하는 제2 가스를 상기 기판의 표면에 공급하는 제2 공정과,
수소를 포함하는 제3 가스를 상기 기판의 표면에 공급하는 제3 공정을 이 순서로 반복하는 것을 특징으로 하는 질화규소막의 제조 방법이 제공된다.
또한, 본 발명의 다른 형태에 따르면, 반도체층을 포함하는 기판 위에, 상기 질화규소막의 제조 방법에 의해 제1 질화규소막을 형성하는 공정을 포함하는 것을 특징으로 하는 반도체 장치의 제조 방법이 제공된다.
또한, 본 발명의 다른 형태에 따르면,
반도체층과,
상기 반도체층 위에 설치된 게이트 절연막과,
상기 게이트 절연막 위에 설치된 게이트 전극과,
상기 게이트 전극 및 상기 게이트 절연막의 측면에 설치된 질화규소로 이루 어지는 게이트 측벽으로서, 상기 게이트 전극 및 상기 게이트 절연막에 접한 부분에 있어서의 염소의 함유율이, 그 이외에 부분에 있어서의 염소의 함유율보다도 작은 게이트 측벽을 포함하는 것을 특징으로 하는 반도체 장치가 제공된다.
또한, 본 발명의 다른 형태에 따르면,
반도체층과,
상기 반도체층 위에 설치된 게이트 절연막과,
상기 게이트 절연막 위에 설치된 게이트 전극과,
상기 게이트 전극 및 상기 게이트 절연막의 측면에 설치된 질화규소로 이루어지는 게이트 측벽으로서, 상기 게이트 전극 및 상기 게이트 절연막에 접한 부분의 불산에 대한 에칭 속도가, 그 이외에 부분의 불산에 대한 에칭 속도보다도 작은 게이트 측벽을 포함하는 것을 특징으로 하는 반도체 장치가 제공된다.
또한, 본 발명의 다른 형태에 따르면,
반도체층과,
상기 반도체층 위에 설치되며, 제1 질화규소막과, 상기 제1 질화규소막 위에 설치된 제2 질화규소막과, 상기 제2 질화규소막 위에 설치된 제3 질화규소막을 포함하고, 상기 제1 및 제3 질화규소막의 염소 함유량은 상기 제2 질화규소막의 염소 함유량보다도 작은 제1 층간 절연막과,
상기 제1 층간 절연막 위에 설치되며, 질화규소보다도 작은 유전률을 갖는 제2 층간 절연막과,
상기 제2 층간 절연막 및 상기 제1 층간 절연막을 관통하여 상기 반도체층에 이르는 전극을 포함하는 것을 특징으로 하는 반도체 장치가 제공된다.
또한, 본 발명의 다른 형태에 따르면,
반도체층과,
상기 반도체층 위에 설치되며, 제1 질화규소막과, 상기 제1 질화규소막 위에 설치된 제2 질화규소막과, 상기 제2 질화규소막 위에 설치된 제3 질화규소막을 포함하고, 상기 제1 및 제3 질화규소막의 불산에 대한 에칭 속도는 상기 제2 질화규소막의 불산에 대한 에칭 속도보다도 작은 제1 층간 절연막과,
상기 제1 층간 절연막 위에 설치되며, 질화규소보다도 작은 유전률을 갖는 제2 층간 절연막과,
상기 제2 층간 절연막 및 상기 제1 층간 절연막을 관통하여 상기 반도체층에 이르는 전극을 포함하는 것을 특징으로 하는 반도체 장치가 제공된다.
도 1은 본 발명의 실시형태에 따른 질화규소막의 제조 방법을 나타내는 흐름도이다. 즉, 본 구체예는 LPCVD법에 의해 질화규소막을 성막하는 방법을 예시한다.
우선, 제1 공정(11)으로서, 반응실 내에 배치된 실리콘 웨이퍼 등의 기판 상에, 규소와 염소를 포함하는 원료 가스를 도입한다. 이러한 원료 가스로서는 예컨대, SiH2Cl2, Si2Cl6 등을 예로 들 수 있다. 이후, 이들 원료 가스를 「제1 가스」라 한다.
이어서, 제2 공정(12)으로서, 질소 가스를 도입하여 반응실 내의 미반응 가스를 치환한다.
이어서, 제3 공정(13)으로서, 질소를 포함하는 원료 가스를 반응실 내로 도입한다. 이후, 질소를 포함하는 원료 가스를 「제2 가스」라 한다.
이어서, 제4 공정(14)으로서, 질소 가스를 도입하여 반응실 내의 미반응 가스를 치환한다.
이어서, 제5 공정(15)으로서, 활성화된 수소를 포함하는 원료 가스를 반응실 내로 도입한다. 이후, 활성화된 수소를 포함하는 원료 가스를 「제3 가스」라 한다.
마지막으로, 제6 공정(16)으로서, 질소 가스를 도입하여 반응실 내의 미반응 가스를 치환한다.
이상 설명한 제1∼제6 공정을 1주기로 하여, 이 주기를 원하는 막 두께에 달할 때까지 반복함으로써, 염소 농도가 낮은 질화규소막을 형성한다. 1주기는 예컨대 약 30초 동안 정도로 할 수 있다.
도 2는 본 발명의 실시형태에 따른 반도체 장치의 제조 방법을 설명하는 공정 단면도이다. 도 2(a)는 도 1에 대해 전술한 제1 공정(11)에 있어서의 실리콘 웨이퍼의 단면 구조를 예시하는 모식도이다. 즉, 제1 가스(SiH2Cl2, Si2Cl 6 등의 염소를 포함하는 실리콘 원료의 가스)를 반응실로 도입함으로써, 실리콘 웨이퍼(21) 상에, 실리콘과 염소(25)를 포함하는 층(22)이 형성된다.
도 2(b)는 도 1에 대해 전술한 제3 공정(13)에 있어서의 실리콘 웨이퍼의 단면 구조를 예시하는 모식도이다. 즉, 제2 가스(질소를 포함하는 원료 가스)를 반응 실에 도입함으로써 실리콘과 질소가 결합하여, 염소(25)를 포함하는 질화규소 박막(23)이 형성된다. 또 여기서, 실리콘과 질소와의 결합을 촉진하기 위해서, 질소를 라디칼 혹은 원자형 등의 활성화된 상태로 하여 공급하더라도 좋다.
도 2(c)는 도 1에 대해 전술한 제5 공정(15)에 있어서의 실리콘 웨이퍼의 단면 구조를 예시하는 모식도이다. 제3 가스(활성화된 수소를 포함하는 원료 가스)를 반응실 내로 도입함으로써, 염소(25)의 함유량이 저감된 질화규소 박막(24)이 형성된다. 즉, 활성화된 수소 원료의 가스를 도입함으로써, 활성화된 수소(26)와 잔류된 염소(25)가 반응 화합물을 형성하여, 막으로부터 제거된다. 그 결과, 질화규소 박막(23) 내의 함유 염소량이 저감된다.
한편, 도 2에는 설명의 편의상, 평탄한 실리콘 웨이퍼(21) 위에 질화규소막을 형성하는 경우를 예시했지만, 실리콘 웨이퍼(21)의 표면에는 트랜지스터 등의 구조가 형성되어 있더라도 좋고, 또한 실리콘 웨이퍼 대신에 SOI(semiconductor on insulator) 기판 등의 각종 기판을 이용할 수 있다.
또한, 도 2에는 설명의 편의상, 제1 내지 제5 공정의 1사이클에 의해 연속적인 질화규소 박막(23)이 형성되도록 나타냈지만, 본 발명은 이것에 한정되지 않는다. 즉, 본 발명에서는, 복수 사이클에 의해서 싱글 레이어의 질화규소 박막이 형성되도록 하더라도 좋다. 본 발명자의 실험에 따르면, 예컨대, 제1 공정 내지 제5 공정을 5사이클 반복함으로써, 싱글 레이어의 질화규소 박막이 형성되는 경우도 관찰되었다.
도 3은 본 발명의 실시형태에 따른 질화규소막의 제조 방법에 이용할 수 있 는 반응실을 예시하는 모식도이다. 즉, 도 3은 LPCVD 장치나 플라즈마 CVD 장치의 반응실을 예시한다.
반응실(31) 내에 있어서, 웨이퍼 스테이지(36) 상에 실리콘 웨이퍼(35)가 적재 가능하게 되어 있다. 반응실(31)의 측벽에는 제1 가스(SiH2Cl2, Si2Cl 6 등의 실리콘과 염소를 포함하는 원료 가스)를 도입하기 위한 인젝터(32)와, 제2 가스(NH3 등의 질소를 포함하는 원료 가스)를 도입하기 위한 인젝터(33)와, 제3 가스(활성화된 수소 원료의 가스)를 도입하기 위한 인젝터(34)와, 진공 펌프에 접속되어 있는 배기구(37)가 설치되어 있다.
활성화된 수소는 예컨대, 도시하지 않는 리모트 플라즈마 발생 장치에 있어서 RF 제너레이터로 13.56 MHz(메가헬쯔)의 고주파를 800 W(와트) 인가함으로써 생성할 수 있다. 또는, 수소를 촉매에 접촉시키거나, 자외선을 조사함에 의해서도 활성화할 수 있다. 촉매로서는 예컨대, 텅스텐, 백금, 팔라듐, 몰리브덴, 탄탈, 티탄, 티타늄산화물, 바나듐, 실리콘, 알루미나, 탄화규소, 금속 증착 세라믹스 등을 예로 들 수 있다. 또한, 광 촉매의 원리를 이용하여 수소를 활성화시키더라도 좋다.
자외선에 의해 수소를 활성화시키는 경우, 자외선의 파장은 대략 400 나노미터 이하로 하면 효율적이다.
이와 같이 하여 수소를 활성화한 후, 반응실(31)에 도입한다.
또한, 질소를 포함하는 제2 가스로서는 예컨대, NH3을 이용할 수 있다. 또 한, 제2 가스로서, 활성화된 질소를 포함하는 가스를 도입하더라도 좋다. 이 경우도 플라즈마를 이용하여 질소를 활성화할 수 있다.
성막 조건으로서는, 예컨대 온도 450℃, 압력 130 Pa(파스칼), Si2Cl6 유량 10 cc, NH3 유량 1000 cc, H2 유량 1000 cc로 실시할 수 있다. 또한, 이들 가스를 흘리는 시간은 예컨대, 이 순으로, 5초, 10초, 20초 정도로 할 수 있다.
활성화된 수소 원료의 가스로서는, 수소 라디칼이나 원자형 수소 등을 포함하는 가스를 예로 들 수 있다. 예컨대, 플라즈마나 촉매 혹은 자외선 조사 등으로 수소 분자를 분해시키면, 비공유 전자를 갖는 수소 원자를 얻을 수 있다. 이 수소 원자는 반응성이 높고, 활성이다.
또한, 질소를 포함하는 제2 가스로서는 NH3 이외에도, 아민계의 가스 등을 이용할 수 있으며, 예컨대 히드라진을 이용할 수 있다.
본 실시형태에 따르면, 상기한 공정을 거침으로써, 염소 함유량이 낮은 질화규소막을 저온에서 성막할 수 있다. 저온에서 성막시킴으로써, 제조 공정 도중의 반도체 장치에 필요 없는 열을 가하는 일없이, 질화막의 막질을 개선하여, 반도체 장치의 신뢰성을 향상시키는 효과를 얻을 수 있다.
도 4는 질화규소막 중의 염소 농도를 전반사 형광 X선법에 의해 측정한 결과를 나타내는 그래프도이다.
즉, Si2Cl6 및 NH3의 2종류의 가스를 동시에 도입하여 성막한 제1 비교예의 질화규소막(41)과, 제1 가스 : Si2Cl6, 제2 가스 : 활성화된 NH3을 교대로 도입하여, 이것을 반복함으로써 성막한 제2 비교예의 질화규소막(42)과, 본 발명에 의한 제1 가스 : Si2Cl6, 제2 가스 : 활성화된 NH3에 이어서, 제3 가스 : 활성화된 수소를 도입하여, 이것을 반복함으로써 성막한 질화규소막(43)의 3종의 막에 대해서 비교했다.
전반사 형광 X선법에 의해 측정한 염소 농도는 통상의 LPCVD로 성막한 제1비교예의 질화규소막(41)에서 1.40×1014(cm-2), 제2 비교예의 질화규소막(42)에서 8.60×1013(cm-2)이었던 데 대하여, 본 발명의 방법으로 성막한 질화규소막(43)에서는 4.79×1013(cm-2)이었다. 즉, 제1 비교예의 질화규소막(41)과 비교하여 65% 감소, 제2 비교예의 질화규소막(42)과 비교하여 45% 정도, 잔류 염소량을 감소시키는 것이 가능하다는 것이 분명하게 되었다.
도 5는 HF 용액에 대한 에칭량의 평가를 한 결과를 나타내는 그래프도이다. DHF(묽은 불산) 0.5% 용액에 대한 습식 에치 레이트(대 SiO2 비)는 통상의 LPCVD로 성막한 제1 비교예의 질화규소막(41)에서 19.7, 제2 비교예의 질화규소막(42)에서 8.5이었던 데 대하여, 본 발명의 방법으로 성막한 질화규소막(43)에서는 4.7이었다. 즉, 제1 비교예의 질화규소막(41)과 비교하여 약 4.2배, 제2 비교예의 질화규소막(42)과 비교하여 약 1.8배, 습식 에치 내성을 향상시키는 것이 가능해졌다.
이상 설명한 바와 같이, 본 발명에 따르면, 질화규소막의 염소 불순물량의 저감을 실현하고, 습식 에치 내성을 향상시킬 수 있다. 즉, 본 발명에 따르면, 서멀 버짓트가 낮고, Si/N 비가 일정하며, 불순물량이 적은 질화규소막을 얻을 수 있고, 종래 기술보다도 더욱 염소 불순물량을 감소시킴으로써, 습식 에치 내성 등의 막질을 향상시킬 수 있다.
예컨대, 상감 게이트 프로세스에 의해 메탈 게이트 전극을 갖는 반도체 장치를 작성하는 경우, 라이너막을 질화막으로 형성한 후, HF 용액에 의한 세정 공정이 필요하게 된다. 종래 기술에서 성막 온도 500℃ 이하에서 성막한 질화막이라면 HF 용액에 의한 에칭량이 크기 때문에, 목적으로 하는 구조의 형성이 어렵다. 이에 대하여, 본 발명에 따르면 HF 용액에 의한 에칭량이 작은 양질의 질화막을 형성하는 것이 가능하기 때문에, 제조 프로세스 상의 문제를 피하고, 또한 전기적 특성을 향상시킬 수 있다.
즉, 본 발명에 의하면, 질화규소막의 염소 불순물량의 저감을 실현하여, 습식 에치 내성을 향상시키는 것이 가능하게 되어, 산업상의 메리트는 크다.
다음에, 본 발명의 질화규소막의 제조 방법을 갖춘 반도체 장치의 제조 방법에 관해서 설명한다.
도 6은 본 발명의 실시형태에 따른 반도체 장치의 제조 방법을 예시하는 공정 단면도이다. 즉, 본 구체예는 트랜지스터의 게이트 측벽의 형성 공정을 나타낸다.
우선, 도 6(a)에 나타낸 것과 같이, 실리콘 기판(61) 위에, 게이트 절연막(62)을 통해 게이트 전극(63)을 형성한다.
이어서, 도 6(b)에 나타낸 것과 같이, 이들 위에, 질화규소막(64)을 형성한다. 이 때에 도 1 내지 도 3에 대해 전술한 것과 같은 본 발명의 방법에 의해 형성한다.
이어서, 도 6(c)에 나타낸 것과 같이, 질화규소막(64)을 건식 에칭에 의해서 가공하여 측벽(71)을 형성한다. 즉, RIE(reactive ion etching) 등의 이방성이 높은 에칭 방법에 의해 실리콘 기판(61)의 주요면에 대하여 대략 수직 방향에서 에칭하면, 게이트 절연막(62) 및 게이트 전극(73)의 측면에만 질화규소막이 남아, 측벽(71)로서 형성된다. 이 측벽(71)은 본 발명의 실시형태에 따른 제조 방법에 의해서 성막되고 있기 때문에, 막 중의 염소 농도는 저감되고 있다.
도 7은 전술한 비교예 1 혹은 비교예 2의 질화규소막을 설치한 반도체 장치의 단면 구조를 예시하는 모식도이다. 즉, 실리콘 기판(61) 위에, 게이트 절연막(83)을 통해 게이트 전극(84)이 설치되고 있고, 게이트 전극(84)의 측면을 측벽(81)이 덮고 있다. 이 측벽(81)은 비교예의 방법에 의해 Si2Cl6와 NH3을 이용하여 성막했기 때문에, 막 중의 염소(82)의 농도가 높다.
본 발명에 있어서의 측벽(71)과 비교하여, 비교예의 측벽(81)은 막 중의 염소(82)의 농도가 높고, 예컨대, 게이트 절연막(83)이나 게이트 전극(84)에 대하여 염소가 확산함으로써, 반도체 장치의 신뢰성을 저하시킬 우려가 있다. 이에 대하여, 본 발명에 있어서의 측벽(71)에서는, 잔류하는 염소의 함유량을 저감시키고 있으므로, 예컨대 게이트 절연막(72)이나 게이트 전극(73)에 대한 불순물 확산량을 억제할 수 있기 때문에, 반도체 장치의 신뢰성을 향상시키는 효과를 얻을 수 있다.
본 발명은 반도체 장치의 측벽뿐만 아니라, 그 밖에, 예컨대, 질화규소막으로 이루어지는 게이트 절연막이나 라이너막(에칭 스토퍼막)의 형성에 이용하더라도, 함유 염소 농도를 저감시킨 양질의 막을 저온에서 형성할 수 있다는 점에서 유리한 효과를 얻을 수 있다.
도 8은 본 발명에 의해 제조되는 반도체 장치의 주요부 단면 구조를 예시하는 모식도이다. 즉, 도 8은 반도체 집적 회로를 구성하는 MOSFET(Metal Oxide Semiconductor Field Effect Transistor)의 주요부 단면 구조를 나타낸다.
실리콘 기판의 표면 부분이 소자 분리 영역(101)에 의해 절연 분리되고, 이들 분리된 웰(102)의 각각에 MOSFET가 형성되고 있다. 각각의 MOSFET는 소스 영역(107), 드레인 영역(108)과, 이들 사이에 설치된 채널(103)을 갖는다. 채널(103) 위에는 게이트 절연막(104)을 통해 게이트 전극(106)이 설치되어 있다. 소스·드레인 영역(107, 108)과 채널(103) 사이에는 소위 「쇼트 채널 효과」 등을 막을 목적으로, LDD(lightly doped drain) 영역(103D)이 설치되어 있다. 그리고, 이들 LDD 영역(103D) 위에는 게이트 전극(106)에 인접하여 게이트 측벽(105)이 설치되어 있다. 게이트 측벽(105)은 LDD 영역(103D)을 셀프 얼라인(자기 정합)적으로 형성하기 위해서 설치되어 있다.
또한, 소스·드레인 영역(107, 108)과 게이트 전극(106) 위에는 전극과의 컨택트를 개선하기 위해서 실리사이드층(119)이 설치되어 있다. 이들 구조체 위는 제1 층간 절연막(110)과 제2 층간 절연막(111)과 제3 층간 절연막(112)에 의해 덮이 고, 이들을 관통하는 컨택트 홀을 통해, 소스 컨택트(113S), 게이트 컨택트(113G), 드레인 컨택트(113D)가 형성되고 있다. 여기서, 제1 층간 절연막(110)과 제3 층간 절연막(112)은 예컨대, 질화규소에 의해 형성되고, 제2 층간 절연막(111)은 예컨대, 산화실리콘에 의해 형성할 수 있다.
또한, 이 위에, 제4 층간 절연막(114)과 제5 층간 절연막(115)이 형성되고 있다. 그리고, 이들을 관통하는 트렌치에 소스 배선(116S), 게이트 배선(116G), 드레인 배선(116D)이 각각 매립 형성되어 있다. 여기서, 제4 층간 절연막(114)은 산화실리콘에 의해 형성되고, 제5 층간 절연막(115)은 질화규소에 의해 형성할 수 있다.
이상 설명한 것과 같은 반도체 장치를 제조할 때에, 본 발명에 따르면, 게이트 측벽(105)뿐만 아니라, 게이트 절연막(104), 제1 층간 절연막(110), 제3 층간 절연막(112), 제5 층간 절연막(115) 등을 구성하는 질화규소막을, 도 1 내지 도 3에 대해서 전술한 본 발명에 의해 형성할 수 있다.
도 9 내지 도 13은 본 발명의 실시형태에 따른 반도체 장치의 제조 방법을 나타내는 공정 단면도이다.
우선, 도 9(a)에 나타낸 것과 같이, MOS 트랜지스터의 주요부를 형성한다. 즉, Si 기판 상에 소자 분리 영역(101), 웰(102), 채널(103), 게이트 절연막(104), 게이트 전극(106), LDD 주입 측벽(게이트 측벽)(105)을 순차 형성하고, 소스 영역(107), 드레인 영역(108)을 형성한다. 또한, 니켈(Ni)의 스퍼터, RTP(rapid thermal processing)를 순차 행하여, 니켈실리사이드로 이루어지는 실리사이드층 (119)을 형성한다.
여기서, 게이트 절연막(104)을 형성하는 공정에 있어서, 도 1 및 도 2에 대해서 전술한 방법에 의해 질화규소막을 형성할 수 있다. 또한, 이 때, 게이트 절연막(104)은 단일의 질화규소막에는 한정되지 않고, 예컨대, 산화규소나 high-k(고유전률) 재료로 이루어지는 막과, 질화규소막과의 적층 구조로 할 수 있다. 이 경우에는 질화규소막에 대해서 도 1 및 도 2에 관해 전술한 방법을 실시할 수 있다.
또한, 게이트 측벽(105)을 형성하는 공정에 대해서도, 도 6에 관해 상술한 바와 같이, 본 발명의 질화규소막의 제조 방법을 이용할 수 있다.
이어서, 도 9(b)에 나타낸 것과 같이, 제1 층간 절연막(110) 및 제2 층간 절연막(111)을 형성한다. 여기서, 제1 층간 절연막(110)으로서, 도 1 내지 도 3에 대해 상술한 바와 같이 본 발명의 제조 방법에 의해 두께가 50 nm 정도인 질화규소막을 형성한다. 이 때, 니켈실리사이드로 이루어지는 기초층인 실리사이드층(119)의 컨택트 저항의 상승을 막기 위해서는, 질화규소막의 성막시의 온도를 500℃ 이하로 억제하는 것이 바람직하다. 이에 대하여, 본 발명에 따르면, 예컨대 450℃ 정도의 저온에서도 막질이 양호하고, 또한, 염소의 함유량이 적은 질화규소막을 형성할 수 있다.
이와 같이 제1 층간 절연막(110)으로서 질화규소막을 형성한 후에, 제2 층간 절연막(111)으로서, TEOS(tetra ethoxy silane) 가스를 이용하여, 플라즈마 CVD에 의해 600℃에 있어서 두께가 600 nm인 실리콘산화막을 형성한다.
또한, 제2 층간 절연막(111)의 재료로서, 더욱 유전률이 낮은 재료를 이용할 수 있다. 그와 같은 재료로서는, 메틸기를 갖는 실리콘 산화물이나, 수소기를 갖는 실리콘산화물, 유기 폴리머 등을 이용할 수 있다. 더욱 구체적으로는 예컨대, 다공질의 메틸실세스퀴옥산(methyl silsequioxane : MSQ) 등의 각종 실세스퀴옥산 화합물, 폴리이미드, 탄화불소(fluorocarbon), 파릴렌(parylene), 벤조시클로부텐 등을 예로 들 수 있다. 또한, 그 형성 방법으로서는 예컨대, 용액을 스핀코트하고 열처리하여 박막을 형성하는 스핀·온·글라스(spin on glass : SOG)법을 이용할 수 있다.
이와 같이 제2 층간 절연막(111)을 형성한 후에, 도 9(c)에 나타낸 것과 같이, 이 위에 제3 층간 절연막(112)으로서, 질화규소막을 형성한다. 이 때에도, 본 발명의 제조 방법에 의해, 예컨대 성막 온도를 450℃로 하여 두께 120 nm 정도의 질화규소막을 형성할 수 있다. 성막 온도를 낮게 억제함으로써, 실리사이드층(119)을 구성하는 니켈실리사이드의 변질을 막을 수 있다.
그 후, 레지스트를 도포하여 패터닝함으로써, 레지스트 패턴(120)을 형성한다. 레지스트 패턴(120)은 예컨대, ArF 노광기를 이용하여 120 nm 지름으로 노광함으로써 형성한다.
다음에, 도 10(a)에 나타낸 것과 같이, 레지스트 패턴(120)을 마스크로 하여 제3 층간 절연막(112)의 에칭을 실시한다. 에칭 방법으로서는 예컨대, ICP(induction coupled plasma)형 반응성 이온 에칭 장치를 이용할 수 있다. 제3 층간 절연막(112)의 에칭에 있어서는 예컨대, CH2F2 : 50 sccm O2 : 50 sccm의 혼합 가스를 이용하여 6.7 파스칼(Pa)로 에칭함으로써, 층간 절연막(112)에 개구부(121)를 형성할 수 있다.
이어서, 도 10(b)에 나타낸 것과 같이, 산소 플라즈마에 의한 애싱을 실시하여 레지스트 마스크(120)를 제거한다.
그 후, 도 10(c)에 나타낸 것과 같이, 제2 층간 절연막(111)에 접속 구멍(컨택트 홀)을 형성한다. 제2 층간 절연막(111)의 접속 구멍 형성을 할 때는 C4F6 : 50 sccm, CO : 50 sccm, O2 : 50 sccm 및 Ar : 200 sccm의 혼합 가스를 이용하여 6.7 파스칼로 반응성 이온 에칭을 행한다. 이와 같이 하여, 제2 층간 절연막(111)의 접속 구멍(122)을 형성한다.
이 때에, 실리콘질화막으로 이루어지는 제3 층간 절연막(112)을 에칭 마스크하여 이용함으로써, 안정된 에칭을 할 수 있다. 즉, 제2 층간 절연막(111)을 구성하는 실리콘산화막과, 제3 층간 절연막(112)을 구성하는 실리콘질화막에서는 에칭 속도를 다르게 함으로써, 큰 에칭 선택비를 쉽게 얻을 수 있다. 따라서, 제3 층간 절연막(112)에 의해 확실하게 마스크된 상태를 유지하면서, 제2 층간 절연막(111)을 에칭할 수 있다. 즉, 마스크의 열화에 의한 에칭 개구 사이즈의 변동 등의 문제를 해소하여, 원하는 개구를 안정적으로 형성할 수 있다.
한편, 제1 층간 절연막(110)은 제3 층간 절연막(112)과 동일한 실리콘질화막에 의해 형성되고 있기 때문에, 에칭 스토퍼로서 확실하게 작용한다. 즉, 오버 에칭이나 언더 에칭 등에 의한 문제를 해소할 수도 있다.
이어서, 도 11(a)에 나타낸 것과 같이, 제1 층간 절연막(110)에 접속 구멍을 형성한다. 제1 층간 절연막(110)과 제3 층간 절연막(112)을 동질의 재료에 의해 형성한 경우에는 이 에칭 공정에 있어서, 제3 층간 절연막(112)도 에칭된다. 그래서, 제3 층간 절연막(112)을 제1 층간 절연막(110)보다도 두껍게 형성해 둘 필요가 있다. 에칭 조건으로서는 반응성 이온
다음에, 도 11(b)에 나타낸 것과 같이, 컨택트 금속(113)을 퇴적한다.
그리고, 화학 기계 연마법(chemical mechanical polishing : CMP)에 의해 연마하여 표면을 평탄화시켜, 도 11(c)에 나타낸 것과 같이 컨택트 금속을 매립한 구조를 형성할 수 있다. 한편, 이 때에도, 제3 층간 절연막(112)을 설치함으로써, CMP에 의한 연마에 대하여, 제2 층간 절연막(111)을 보호할 수 있다. 즉, 다공질의 산화실리콘 등의 비교적 부드러운 재료에 의해 형성된 제2 층간 절연막(111) 위에, 질화규소 등의 비교적 딱딱한 재료로 이루어지는 제3 층간 절연막(112)을 설치함으로써 CMP의 연마시에, 제2 층간 절연막(111)이 연마되어 막 두께가 얇아지는 것을 막을 수 있다. 그 결과로서, 배선간 용량의 증대나 전류 누설 등의 문제를 억제할 수 있다.
이어서, 도 12(a)에 나타낸 것과 같이, 제4 층간 절연막(114)으로서, 예컨대, MSQ 등의 원료를 이용하여 다공질의 산화실리콘 등을 퇴적한다. 그리고, 또한, 도 12(b)에 나타낸 것과 같이, 제5 층간 절연막(115)으로서, 예컨대 질화규소막을 퇴적한다. 이 때에도, 도 1 내지 도 3에 대해 상술한 바와 같이 본 발명의 제조 방법을 이용할 수 있다.
다음에, 도 13(a)에 나타낸 것과 같이, 레지스트 패턴(123)을 형성한다.
그리고, 도 13(b)에 나타낸 것과 같이, 제5 층간 절연막(115)과 제4 층간 절연막(114)을 각각 에칭함으로써, 트렌치(124)를 형성한다. 제5 층간 절연막(115)의 에칭에 있어서는 예컨대, CH2F2 : 50 sccm O2 : 50 sccm의 혼합 가스를 이용하여 6.7 파스칼(Pa)로 에칭함으로써, 층간 절연막(115)에 개구부를 형성할 수 있다. 제4 층간 절연막(114)에 트렌치를 형성할 때는 C4F6 : 50 sccm, CO : 50 sccm, O2 : 50 sccm 및Ar : 200 sccm의 혼합 가스를 이용하여 6.7 파스칼로 반응성 이온 에칭을 할 수 있다. 이 때에, 제5 층간 절연막(115)을 하드 마스크로서 이용하고, 동시에, 제3 층간 절연막(112)을 에칭 스토퍼로서 이용할 수 있다. 즉, 산화 실리콘에 의해 형성된 제4 층간 절연막(114)을 에칭할 때에, 질화규소에 의해 형성된 제5 층간 절연막(115)을 하드 마스크로서 이용하고, 마찬가지로 질화규소에 의해 형성된 제3 층간 절연막(112)을 에칭 스토퍼로서 이용함으로써, 오버 에칭 등을 억제하여 트렌치를 정밀하게 형성할 수 있다.
이 후, 배선용의 금속을 퇴적하고, CMP에 의해 연마하여 평활화함으로써, 도 8에 나타낸 것과 같이, 트렌치에 소스 배선(116S), 게이트 배선(116G), 드레인 배선(116D)이 각각 매립된 층간 배선 구조를 형성할 수 있다.
에칭법에 의해, CH2F2 : 50 sccm O2 : 50 sccm 및 Ar : 200 sccm의 혼합 가스를 이용하여 6.7 파스칼로 에칭을 할 수 있다.
이상 설명한 바와 같이, 본 실시형태에 따르면, 에칭 스토퍼나 하드 마스크 등으로서 작용하는 층간 절연막(110, 112, 115) 등을 구성하는 질화규소막을 저온에서 형성할 수 있어, 실리사이드층(119)의 변질을 막을 수 있다. 더구나, 이들 층간 절연막을 구성하는 질화규소막은 잔류 염소의 농도가 낮아, 반도체 장치의 신뢰성 점에서도 우수하다.
도 14는 본 발명에 의해 얻어지는 반도체 장치의 또 하나의 구체예를 나타내는 단면도이다. 즉, 도 14는 도 6에 대해 전술한 것과 마찬가지로, 반도체 장치의 게이트 구조를 나타낸다.
본 구체예에 있어서는, 게이트 절연막이, 제1 게이트 절연막(62A)과, 제2 게이트 절연막(62B)으로 이루어진다. 제1 게이트 절연막은 예컨대, 두께가 1 나노미터 정도인 질화규소로 이루어지며, 도 1 내지 도 3에 대해 전술한 방법에 의해 퇴적된다. 한편, 제2 게이트 절연막은 예컨대 두께가 5 나노미터 정도인 고유전률(high-k) 재료로 이루어지며, 예컨대, 통상의 ALD법 등에 의해 형성된다.
본 구체예에 따르면, 제1 게이트 절연막(62A)을 설치함으로써, 게이트 전극(73)으로부터의 붕소 등의 불순물의 확산을 방지할 수 있다. 즉, 게이트 전극(73)은 그 도전율을 올리기 위해서, 붕소 등의 불순물을 도핑한 다결정 실리콘 등으로 이루어진다. 이에 대하여, 게이트 절연막(62) 아래의 실리콘층은 채널을 형성하기 위해서 불순물 농도를 낮게 유지해야만 한다. 그러나, 게이트 절연막(62)의 두께를 얇게 한 경우, 게이트 전극(73)에서 실리콘 기판(61)의 채널 영역으로 불순물이 확산될 우려가 있다.
이에 대하여, 본 구체예에 따르면, 도 1 내지 도 3에 대해 전술한 방법에 의 해 형성한 제1 게이트 절연막(62A)을 설치함으로써, 게이트 전극(73)으로부터의 불순물의 확산을 방지할 수 있다. 즉, 도 5에 대해 상술한 바와 같이, 본 발명의 방법에 의해 형성한 질화규소막은 습식 에칭의 에칭율이 낮고, 치밀한 막질을 갖는다. 또한, 잔류 염소 농도도 낮다. 이 때문에, 게이트 전극(73)에서 실리콘 기판(61)으로의 불순물 확산에 대한 블록층으로서 작용한다. 그 결과로서, 게이트 절연막(62)의 두께를 얇게 하더라도 게이트 전극으로부터의 불순물의 확산을 막아, 고성능의 트랜지스터를 실현할 수 있다.
도 15는 본 발명에 의해 얻어지는 반도체 장치의 또 하나의 구체예를 나타내는 단면도이다. 즉, 본 구체예에 있어서도, 제1 게이트 절연막(62A)으로서, 도 1 내지 도 3에 대해 전술한 방법에 의해 형성되는 질화규소막이 설치되어 있다. 또한, 본 구체예에 있어서는, 고유전률 재료로 이루어지는 제2 게이트 절연막(62B) 아래에, 제3 게이트 절연막(62C)이 설치되어 있다. 제3 게이트 절연막(62C)은 예컨대 산화실리콘으로 이루어지며, 실리콘 기판(61)과 제2 게이트 절연막(62B)과의 밀착성이나 친화성을 개선하는 역할을 갖는다.
본 구체예에 있어서도, 도 1 내지 도 3에 대해 전술한 방법에 의해 형성되는 질화규소막으로 이루어지는 제1 게이트 절연막(62A)을 설치함으로써, 게이트 전극(73)에서 실리콘 기판(61)으로의 불순물의 확산을 저지하여, 트랜지스터의 성능을 유지할 수 있다.
도 16은 본 발명에 의해 얻어지는 반도체 장치의 또 하나의 구체예를 나타내는 공정 단면도이다. 즉, 도 16은 게이트 측벽의 제조 공정을 나타낸다.
본 구체예에 있어서도, 도 6에 대해 전술한 것과 마찬가지로, 우선, 실리콘 기판(61) 위에, 게이트 절연막(62)을 통해 게이트 전극(73)을 형성한다. 또 여기서, 도 14 혹은 도 15에 대해 상술한 바와 같이, 도 1 내지 도 3에 대해 전술한 방법에 의해 얻어지는 질화규소막을 게이트 절연막(62)의 일부로서 개재시키더라도 좋다.
이어서, 도 16(b)에 나타낸 것과 같이, 이들 위에, 제1 질화규소막(64A)과 제2 질화규소막(64B)을 이 순으로 형성한다. 이 때에, 제1 질화규소막(64A)은 도 1 내지 도 3에 대해 전술한 방법에 의해 형성한다. 또한, 제2 질화규소막(64B)은 예컨대, 도 4에 대해 전술한 제1 비교예 혹은 제2 비교예 등의 방법에 의해 형성할 수 있다. 제1 질화규소막(64A)의 막 두께는 예컨대 10 나노미터 정도로 하고, 제2 질화규소막(64B)의 막 두께는 예컨대 40 내지 60 나노미터 정도로 할 수 있다.
이어서, 도 16(c)에 나타낸 것과 같이, 질화규소막(64A, 64B)을 건식 에칭에 의해서 에치백하여 측벽을 형성한다. 즉, RIE(reactive ion etching) 등의 이방성이 높은 에칭 방법에 의해 실리콘 기판(61)의 주요면에 대하여 대략 수직 방향에서 에칭하면, 게이트 절연막(62) 및 게이트 전극(73)의 측면에만 질화규소막이 남아, 측벽으로서 형성된다.
이 때, 실리콘 기판(61), 게이트 절연막(62), 게이트 전극(73)에 접하여 본 발명의 방법에 의해 형성된 제1 질화규소막(64A)이 형성된다. 즉, 도 6에 대해 상술한 바와 같이, 막 중의 잔류 염소가 낮고, 또한 에칭율이 낮으며 치밀한 막질을 갖는 질화규소막(64A)이 형성된다. 이 위에 형성되는 제2 질화규소막(64B)은 제1 비교예 혹은 제2 비교예 등의 방법에 의해 형성되기 때문에, 염소의 함유량이 높다. 또한, 이들 비교예의 방법에 의한 제2 질화규소막(64B)은 에칭 레이트가 높고, 치밀함도 떨어진다.
이에 대하여, 염소의 함유량이 낮고, 치밀한 제1 질화규소막(64A)을 기초층으로 형성함으로써, 기판(61)이나 게이트 절연막(62) 등에의 염소 확산을 방지하고, 그 밖의 불순물의 확산을 저지할 수 있다. 또한, 제2 질화규소막(64B)을 제1 비교예 혹은 제2 비교예의 방법에 의해 형성함으로써, 제조 시간을 단축할 수 있다. 즉, 제1 비교예의 방법을 이용한 경우에는, 본 발명의 방법에 의한 경우보다도 10배 이상 빠르게 질화규소막을 퇴적하는 것이 가능하다. 또한, 본 발명의 방법에 의한 질화규소막의 퇴적 속도는 예컨대 매분 0.9 옹스트롱 정도이지만, 도 15에 예시한 것과 같은 제2 비교예의 방법을 이용한 경우의 질화규소막의 퇴적 속도는 예컨대 매분 2.4 옹스트롱 정도로 높게 하는 것이 가능하다.
즉, 도 16에 나타낸 구조에 따르면, 제조 시간을 단축할 수 있고, 또한 염소나 그 밖의 불순물의 확산을 저지할 수 있는 게이트 측벽을 실현할 수 있다.
도 17은 본 발명에 의해 얻어지는 반도체 장치의 또 하나의 구체예를 나타내는 공정 단면도이다. 즉, 도 17은 도 8에 대해 전술한 반도체 장치와 유사한 구조를 갖는다. 도 17에서는 도 8 내지 도 13에 대해 전술한 것과 같은 요소에는 동일 부호를 붙여 상세한 설명은 생략한다.
본 구체예에서는, 제3 층간 절연막(112)과 제5 층간 절연막(115)이 각각 3층 적층 구조를 갖는다. 즉, 제3 층간 절연막(112)은 제1 질화규소막(112A), 제2 질화 규소막(112B), 제3 질화규소막(112C)으로 이루어진다. 마찬가지로, 제5 층간 절연막(115)도, 제1 질화규소막(115A), 제2 질화규소막(115B), 제3 질화규소막(115C)으로 이루어진다. 이들 적층 구조에 있어서, 제1 및 제3 질화규소막(112A, 112C, 115A, 115C)을 도 1 내지 도 3에 대해 전술한 본 발명의 방법에 의해 형성한다. 한편, 제2 질화규소막(112B, 115B)은 도 4에 대해 전술한 제1 비교예 혹은 제2 비교예 등의 방법에 의해 형성한다.
본 구체예에 따르면, 층간 절연막(112, 115) 중의 위아래에 위치하는 제1 및 제3 질화규소막(112A, 112C, 115A, 115C)의 잔류 염소가 낮고, 에칭율도 낮게 할 수 있다. 즉, 에칭 스토퍼로서 이용할 수 있고, 또한 동시에 주위로의 염소의 확산이나 불순물의 확산도 저지할 수 있다.
그리고, 제2 질화규소막(112B, 115B)을 각각 제1 비교예 혹은 제2 비교예 등의 방법으로 형성함으로써, 도 16에 대해 상술한 바와 같이 제조 시간을 단축할 수 있다. 예컨대, 제1 및 제3 질화규소막(112A, 112C, 115A, 115C)의 두께는 10 나노미터 정도로 하고, 제2 질화규소막(112B, 115B)의 두께는 100 나노미터 정도로 할 수 있다. 이와 같이 하면, 에칭 스토퍼나 염소 등의 확산 방지 효과를 유지하면서, 제조 시간을 대폭 단축하는 것이 가능해진다.
또한, 이러한 3층 구조는 이 밖에도 예컨대, 제1 층간 절연막(110)에도 이용할 수 있다. 즉, 제1 층간 절연막(110)을 3층 구조로 하고, 그 위아래를 본 발명의 방법에 의해 형성되는 질화규소막으로 하고, 한가운데를 비교예 등의 방법에 의한 질화규소막으로 할 수 있다. 이와 같이 하면, 에칭 스토퍼나 염소 등의 확산 방지 효과를 유지하면서, 제조 시간을 대폭 단축하는 것이 가능해진다.
도 18은 본 발명의 질화규소막의 제조 방법의 변형예를 나타내는 흐름도이다.
즉, 본 변형예의 경우, 공정(11)에 있어서 제1 가스를 도입하고, 공정(12)에 있어서 질소 가스에 의한 퍼지를 실시한 후에, 공정(17)에 있어서 제3 가스로서 활성화 수소를 도입한다. 그러면, 기판 상에 형성된 실리콘층에 함유되는 염소가 활성화 수소와 반응하여 실리콘층으로부터 제거된다.
그러한 후에, 공정(18)에 있어서 질소 가스에 의해 퍼지하고, 그 후, 공정(13)에 있어서 제2 가스로서 암모니아 등의 질소를 포함하는 원료 가스를 도입한다. 이 후에는 도 1에 나타낸 공정과 같은 식으로 실시한다.
본 변형예에 따르면, 제1 가스를 도입하여 실리콘층을 형성한 후에, 제3 가스로서 활성화 수소를 도입(공정 17)하여 실리콘층에 함유되는 염소를 방출한다. 또한 제2 가스를 도입하여 질화규소막을 형성한 후에, 활성화 수소를 도입(공정 15)하여 질화규소층에 함유되는 염소를 방출한다. 이와 같이, 실리콘층의 상태와, 질화규소층의 상태의 각각에 있어서 활성화 수소에 의해 잔류 염소를 방출함으로써, 막 중의 염소의 농도를 더욱 낮게 할 수 있다.
이상, 구체예를 참조하면서 본 발명의 실시형태에 관해서 설명했다.
그러나, 본 발명은 이들 구체예에 한정되는 것은 아니다. 예컨대, 본 발명의 제조 방법을 사용하여 제조한 반도체 장치를 구성하는 요소에 대해 당업자가 설계변경을 가한 것이더라도, 본 발명의 요지를 갖춘 것이라면, 본 발명의 범위에 포함된다.
저온에서 성막시킴으로써, 제조 공정 도중의 반도체 장치에 필요없는 열을 가하는 일없이, 질화막의 막질을 개선하여, 반도체 장치의 신뢰성을 향상시키는 효과를 얻을 수 있다.

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  11. 질화규소막 위에 게이트 전극을 형성하여 이루어지는 반도체 장치의 제조 방법으로서,
    반도체층을 포함하는 기판의 표면에 규소와 염소를 포함하는 제1 가스를 공급하는 제1 공정;
    상기 기판의 표면에 질소를 포함하는 제2 가스를 활성화하여 공급하는 제2 공정;
    상기 기판의 표면에 수소를 포함하는 제3 가스를 공급하는 제3 공정;을 반복하여 제1 질화규소막을 형성하는 공정과,
    상기 제1 질화규소막 위에 게이트 전극을 형성하는 공정을 포함하는 것을 특징으로 하는 반도체 장치의 제조 방법.
  12. 제11항에 있어서, 상기 제1 질화규소막을 형성하는 공정 전에, 상기 기판 위에 상기 제1 질화규소막보다도 높은 유전률을 갖는 절연막을 형성하는 공정을 더 포함하는 것을 특징으로 하는 반도체 장치의 제조 방법.
  13. 기판 위에 질화규소막을 형성하여 이루어지는 반도체 장치의 제조 방법으로서,
    상기 기판은, 반도체층과, 상기 반도체층의 주요면 위에 선택적으로 설치된 게이트 절연막과, 상기 게이트 절연막 위에 설치된 게이트 전극을 포함하고,
    상기 기판의 표면에 규소와 염소를 포함하는 제1 가스를 공급하는 제1 공정;
    상기 기판의 표면에 질소를 포함하는 제2 가스를 활성화하여 공급하는 제2 공정;
    상기 기판의 표면에 수소를 포함하는 제3 가스를 공급하는 제3 공정;을 반복하여 제1 질화규소막을 형성하는 공정과,
    상기 반도체층의 상기 주요면에 대하여 대략 수직 방향으로 상기 제1 질화규소막을 에칭함으로써, 상기 반도체층 및 상기 게이트 전극 위의 상기 제1 질화규소막을 제거하고, 상기 게이트 절연막 및 게이트 전극의 측면에 상기 제1 질화규소막으로 이루어지는 측벽을 잔류시키는 공정을 포함하는 것을 특징으로 반도체 장치의 제조 방법.
  14. 기판 위에 질화규소막을 형성하여 이루어지는 반도체 장치의 제조 방법으로서,
    상기 기판은, 반도체층과, 상기 반도체층의 주요면 위에 선택적으로 설치된 게이트 절연막과, 상기 게이트 절연막 위에 설치된 게이트 전극을 포함하고,
    상기 기판의 표면에 규소와 염소를 포함하는 제1 가스를 공급하는 제1 공정;
    상기 기판의 표면에 질소를 포함하는 제2 가스를 활성화하여 공급하는 제2 공정;
    상기 기판의 표면에 수소를 포함하는 제3 가스를 공급하는 제3 공정;을 반복하여 제1 질화규소막을 형성하는 공정과,
    상기 제1 질화규소막을 형성하는 공정에서의 상기 제1 질화규소막의 퇴적 속도보다도 큰 퇴적 속도를 갖는 퇴적 방법에 의해 제2 질화규소막을 형성하는 공정과,
    상기 반도체층의 상기 주요면에 대하여 대략 수직 방향으로 상기 제2 및 제1 질화규소막을 에칭함으로써, 상기 반도체층 및 상기 게이트 전극 위의 상기 제2 및 제1 질화규소막을 제거하고, 상기 게이트 절연막 및 게이트 전극의 측면에 상기 제2 및 제1 질화규소막으로 이루어지는 측벽을 잔류시키는 공정을 포함하는 것을 특징으로 하는 반도체 장치의 제조 방법.
  15. 반도체층을 포함하는 기판 위에 질화규소막을 형성하여 이루어지는 반도체 장치의 제조 방법으로서,
    상기 기판의 표면에 규소와 염소를 포함하는 제1 가스를 공급하는 제1 공정;
    상기 기판의 표면에 질소를 포함하는 제2 가스를 활성화하여 공급하는 제2 공정;
    상기 기판의 표면에 수소를 포함하는 제3 가스를 공급하는 제3 공정;을 반복하여 제1 질화규소막을 형성하는 공정과,
    상기 제1 질화규소막 위에 층간 절연층을 형성하는 공정과,
    상기 층간 절연층 위에 개구를 갖는 층을 형성하는 공정과,
    상기 제1 질화규소막에 대한 에칭 속도보다도 상기 층간 절연층에 대한 에칭 속도 쪽이 큰 조건으로, 상기 개구를 통해 상기 층간 절연층을 에칭하는 공정을 포함하는 것을 특징으로 하는 반도체 장치의 제조 방법.
  16. 반도체층을 포함하는 기판 위에 질화규소막을 형성하여 이루어지는 반도체 장치의 제조 방법으로서,
    상기 기판의 표면에 규소와 염소를 포함하는 제1 가스를 공급하는 제1 공정;
    상기 기판의 표면에 질소를 포함하는 제2 가스를 활성화하여 공급하는 제2 공정;
    상기 기판의 표면에 수소를 포함하는 제3 가스를 공급하는 제3 공정;을 반복하여 제1 질화규소막을 형성하는 공정과,
    상기 제1 질화규소막 위에, 상기 제1 질화규소막을 형성하는 공정에서의 상기 제1 질화규소막의 퇴적 속도보다도 큰 퇴적 속도를 갖는 퇴적 방법에 의해 제2 질화규소막을 형성하는 공정과,
    상기 제2 질화규소막 위에 규소와 염소를 포함하는 제1 가스를 공급하는 제4 공정;
    상기 제2 질화규소막 위에 질소를 포함하는 제2 가스를 활성화하여 공급하는 제5 공정;
    상기 제2 질화규소막 위에 수소를 포함하는 제3 가스를 공급하는 제6 공정;을 반복하여 제3 질화규소막을 형성하는 공정과,
    상기 제3 질화규소막 위에 층간 절연층을 형성하는 공정과,
    상기 층간 절연층 위에 개구를 갖는 층을 형성하는 공정과,
    상기 제3 질화규소막에 대한 에칭 속도보다도 상기 층간 절연층에 대한 에칭 속도 쪽이 큰 조건으로, 상기 개구를 통해 상기 층간 절연층을 에칭하는 공정을 포함하는 것을 특징으로 하는 반도체 장치의 제조 방법.
  17. 반도체층과,
    상기 반도체층 위에 설치된 게이트 절연막과,
    상기 게이트 절연막 위에 설치된 게이트 전극과,
    상기 게이트 전극 및 상기 게이트 절연막의 측면에 설치된 질화규소로 이루어지는 게이트 측벽으로서, 상기 게이트 전극 및 상기 게이트 절연막에 접한 부분에서의 염소의 함유율이 그 이외의 부분에 있어서의 염소의 함유율보다도 작은 게이트 측벽을 포함하는 것을 특징으로 하는 반도체 장치.
  18. 반도체층과,
    상기 반도체층 위에 설치된 게이트 절연막과,
    상기 게이트 절연막 위에 설치된 게이트 전극과,
    상기 게이트 전극 및 상기 게이트 절연막의 측면에 설치된 질화규소로 이루어지는 게이트 측벽으로서, 상기 게이트 전극 및 상기 게이트 절연막에 접한 부분의 불산에 대한 에칭 속도가 그 이외의 부분의 불산에 대한 에칭 속도보다도 작은 게이트 측벽
    을 포함하는 것을 특징으로 하는 반도체 장치.
  19. 반도체층과,
    상기 반도체층 위에 설치되며, 제1 질화규소막과, 상기 제1 질화규소막 위에 설치된 제2 질화규소막과, 상기 제2 질화규소막 위에 설치된 제3 질화규소막을 포함하고, 상기 제1 및 제3 질화규소막의 염소의 함유량은 상기 제2 질화규소막의 염소의 함유량보다도 작은 제1 층간 절연막과,
    상기 제1 층간 절연막 위에 설치되고, 질화규소보다도 작은 유전율을 갖는 제2 층간 절연막과,
    상기 제2 층간 절연막 및 상기 제1 층간 절연막을 관통하여 상기 반도체층에 이르는 전극을 포함하는 것을 특징으로 하는 반도체 장치.
  20. 반도체층과,
    상기 반도체층 위에 설치되며, 제1 질화규소막과, 상기 제1 질화규소막 위에 설치된 제2 질화규소막과, 상기 제2 질화규소막 위에 설치된 제3 질화규소막을 포함하고, 상기 제1 및 제3 질화규소막의 불산에 대한 에칭 속도는 상기 제2 질화규소막의 불산에 대한 에칭 속도보다도 작은 제1 층간 절연막과,
    상기 제1 층간 절연막 위에 설치되고, 질화규소보다도 작은 유전율을 갖는 제2 층간 절연막과,
    상기 제2 층간 절연막 및 상기 제1 층간 절연막을 관통하여 상기 반도체층에 이르는 전극
    을 포함하는 것을 특징으로 하는 반도체 장치.
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