JP2000223682A - 基体の処理方法及び半導体基板の製造方法 - Google Patents

基体の処理方法及び半導体基板の製造方法

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JP2000223682A JP11025483A JP2548399A JP2000223682A JP 2000223682 A JP2000223682 A JP 2000223682A JP 11025483 A JP11025483 A JP 11025483A JP 2548399 A JP2548399 A JP 2548399A JP 2000223682 A JP2000223682 A JP 2000223682A
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Kazuaki Omi
和明 近江
Kazutaka Yanagida
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    • H01L21/7624Dielectric regions, e.g. EPIC dielectric isolation, LOCOS; Trench refilling techniques, SOI technology, use of channel stoppers using semiconductor on insulator [SOI] technology
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Abstract

(57)【要約】 【課題】第1の基板と第2の基板とを貼り合わせて貼り
合わせ基板を作成し、その後、多孔質層で貼り合わせ基
板を分離することによりSOI基板を製造する方法にお
いて、分離後の第1の基板の平坦化を容易にし、該第1
の基板の再利用を容易にする。 【解決手段】まず、分離後の第1の基板10’の外周部
に残留する絶縁層14bを選択的に除去し、その後、単
結晶Si基板11上の多孔質層12aを選択的に除去す
る。

Description

【発明の詳細な説明】
【0001】
【発明の属する技術分野】本発明は、基体の処理方法及
び半導体基板の製造方法に係り、分離層を有し、その上
に移設層を有する第1の基体と第2の基体とを貼り合わ
せて貼り合わせ基体を作成し、その後、該貼り合わせ基
体を主に前記分離層で分離することにより、前記移設層
の一部の領域を第2の基体に移設した後に残る利用済み
の第1の基体を処理する処理方法及び該処理方法を利用
した半導体基板の製造方法に関する。
【0002】
【従来の技術】絶縁層上に単結晶Si層を有する基板と
して、SOI(silicon on insulator)構造を有する基
板(SOI基板)が知られている。このSOI基板を採
用したデバイスは、通常のSi基板では到達し得ない数
々の優位点を有する。この優位点としては、例えば、以
下のものが挙げられる。 (1)誘電体分離が容易で高集積化に適している。 (2)放射線耐性に優れている。 (3)浮遊容量が小さく、素子の動作速度の高速化が可
能である。 (4)ウェル工程が不要である。 (5)ラッチアップを防止できる。 (6)薄膜化による完全な空乏型電界効果トランジスタ
の形成が可能である。
【0003】SOI構造は、上記のような様々な優位点
を有するため、ここ数十年、その形成方法に関する研究
が進められている。
【0004】SOI技術としては、古くは、単結晶サフ
ァイア基板上にSiをCVD(化学気相成長)法でヘテ
ロエピタキシ成長させて形成するSOS(silicon on s
apphire)技術が知られている。このSOS技術は、最
も成熟したSOI技術として一応の評価を得たものの、
Si層と下地のサファイア基板との界面における格子不
整合による大量の結晶欠陥の発生、サファイア基板を構
成するアルミニュームのSi層への混入、基板の価格、
大面積化への遅れ等により実用化が進んでいない。
【0005】比較的近年には、サファイア基板を使用せ
ずにSOI構造を実現しようという試みがなされてい
る。この試みは、次の2つの方法に大別される。
【0006】第1の方法は、Si単結晶基板の表面を酸
化した後に、その酸化膜(SiO2層)に窓を形成する
ことによりSi基板を部分的に表出させ、その部分をシ
ードとして横方向へ単結晶Siをエピタキシャル成長さ
せて、これによりSiO2上にSi単結晶層を形成する
方法である(この方法では、SiO2層上にSi層を堆
積させる)。
【0007】第2の方法は、Si単結晶基板そのものを
活性層として使用し、その下部にSiO2層を形成する
方法である(この方法では、Si層を堆積させない)。
【0008】上記の第1の方法を実現する手段として、
CVD法により直接的に単結晶Si層から横方向に単結
晶Siをエピタキシャル成長させる方法(CVD法)、
非晶質Siを堆積して熱処理により固相横方向エピタキ
シャル成長させる方法(固相成長法)、非晶質或いは多
結晶Si層に電子線やレーザー光等のエネルギービーム
を収束させて照射して溶融再結晶によりSiO2層上に
単結晶Si層を成長させる方法(ビームアニ−ル法)、
棒状ヒータにより帯状に溶融領域を走査する方法(Zone
Melting Recrystallization法)が知られている。
【0009】これらの方法にはそれぞれ一長一短がある
が、その制御性、生産性、均一性、品質に多大の問題を
残しており、未だに、工業的に実用化されたものはな
い。例えば、CVD法では、平坦化・薄膜化するために
犠牲酸化が必要となり、固相成長法では結晶性が悪い。
また、ビームアニール法では、収束ビームを走査するの
に要する処理時間、ビームの重なり具合や焦点調整など
の制御性に問題がある。このうち、Zone Melting Recry
stallization法が最も成熟しており、比較的大規模な集
積回路が試作されてはいるが、亜粒界等の結晶欠陥が多
数残留するという問題があり、少数キャリヤデバイスを
作成するまでに至っていない。
【0010】上記の第2の方法、すなわち、Si基板を
エピタキシャル成長のシードとして用いない方法として
は、次の4つの方法が挙げられる。
【0011】第1に、異方性エッチングによりV型の溝
が表面に形成された単結晶Si基板に酸化膜を形成し、
該酸化膜上に単結晶Si基板の厚さと同程度の厚さの多
結晶Si層を堆積させた後に、単結晶Si基板の裏面か
ら単結晶Siを研磨することによって、厚い多結晶Si
層上にV溝に囲まれて誘電分離されたSi単結晶領域を
有する基板を形成する方法がある。この方法では、結晶
性が良好な基板を形成することができるが、多結晶Si
を数百ミクロンも厚く堆積する工程や、単結晶Si基板
を裏面から研磨して分離されたSi活性層を残す工程に
関して、制御性や生産性の問題がある。
【0012】第2に、SIMOX(Separation by Ion
Implanted Oxygen)法がある。この方法は、単結晶Si
基板中に酸素イオンを注入することによりSiO2層を
形成する方法である。この方法では、 基板の内部にS
iO2層を形成するために、1018(ions/cm2
以上の酸素イオンを注入する必要があり、その注入時間
が長大であるため生産性が低い。また、製造コストが高
い。更に、多数の結晶欠陥が生じるため、少数キャリヤ
デバイスを作製するための充分な品質に至っていない。
【0013】第3に、多孔質Siの酸化による誘電体分
離によりSOI構造を形成する方法がある。この方法
は、プロトンイオン注入(イマイ他,J.Crysta
l Growth,vol 63,547(198
3))により、若しくは、エピタキシャル成長工程及び
パターニング工程により、P型単結晶Si基板の表面に
N型Si層を島状に形成し、この基板をHF溶液中で陽
極化成することにより、このN型Si島を囲むようにP
型Si基板のみを多孔質化した後に、増速酸化によりN
型Si島を誘電体分離する方法である。この方法では、
分離すべきSi領域をデバイス工程の前に決定する必要
があるため、デバイス設計の自由度を制限する点におい
て問題がある。
【0014】第4に、単結晶Si基板を、熱酸化した別
の単結晶Si基板に、熱処理又は接着剤により貼り合わ
せて、SOI構造を形成する方法がある。この方法で
は、デバイスを形成するための活性層を均一に薄膜化す
る必要がある。すなわち、数百ミクロンもの厚さを有す
る単結晶Si基板をミクロンオーダー或いはそれ以下に
薄膜化する必要がある。
【0015】薄膜化の方法としては、研磨による方法
と、選択エッチングによる方法とがある。
【0016】研磨による方法では、単結晶Siを均一に
薄膜化することが困難である。特にサブミクロンオーダ
ーへの薄膜化では、ばらつきが数十%になる。ウェハの
大口径化が進めば、その困難性は増す一方である。
【0017】選択エッチングによる方法は、均一な薄膜
化という点では有効であるが、選択比が102程度しか
得られない点、エッチング後の表面性が悪い点、SOI
層の結晶性が悪い点で問題がある。
【0018】ところで、ガラスに代表される光透過性基
板は、受光素子であるコンタクトセンサや投影型液晶表
示装置を構成する上で重要である。そして、センサや表
示装置の画素(絵素)をより一層、高密度化、高解像度
化、高精細化するには、高性能の駆動素子が必要とな
る。そこで、光透過性基板上に優れた結晶性を有する単
結晶Si層を形成する技術が求められている。
【0019】しかしながら、ガラスに代表される光透過
性基板上にSi層を堆積した場合、そのSi層は、非晶
質若しくは多結晶にしかならない。これは、光透過性基
板の結晶構造が非晶質であり、その上に形成されるSi
層が、光透過性基板の結晶構造の無秩序性を反映するた
めである。
【0020】本出願人は、特開平5−21338号にお
いて、新たなSOI技術を開示した。この技術は、単結
晶Si基板に多孔質層を形成し、その上に非多孔質層単
結晶層を形成した第1の基板を、絶縁層を介して第2の
基板に貼り合わせ、その後、貼り合わせ基板を多孔質層
で2枚に分離することにより、第2の基板に非多孔質単
結晶層を移し取るものである。この技術は、SOI層の
膜厚均一性が優れていること、SOI層の結晶欠陥密度
を低減し得ること、SOI層の表面平坦性が良好である
こと、高価な特殊仕様の製造装置が不要であること、数
100Å〜10μm程度の範囲のSOI膜を有するSO
I基板を同一の製造装置で製造可能なこと等の点で優れ
ている。
【0021】多孔質Siは、Uhlir等によって1956年に半
導体の電解研磨の研究過程において発見された(A.Uhli
r, Bell Syst.Tech.J., vol.35, 333(1956))。多孔質S
iは、Si基板をHF溶液中で陽極化成(Anodization)する
ことにより形成することができる。
【0022】ウナガミ等は、陽極化成におけるSiの溶解
反応を研究し、HF溶液中のSiの陽極反応には正孔が必要
であり、その反応は、次の通りであると報告している
(T.ウナカ゛ミ、J.Electrochem.Soc., vol.127, 476(198
0))。 Si+2HF+(2-n)e+ → SiF2+2H++ne- SiF2+2HF → SiF4+H2 SiF4+2HF → H2SiF6 または、 Si+4HF+(4-λ)e+ → SiF4+4H++λe- SiF4+2HF → H2SiF6 ここで、e+およびe-は、それぞれ正孔と電子を表してい
る。また、nおよびλは、それぞれSiの1原子が溶解する
ために必要な正孔の数であり、n>2又はλ>4なる条件が
満たされた場合に多孔質Siが形成されるとしている。
【0023】以上のことから、正孔の存在するP型Siは
多孔質化されるが、N型Siは多孔質化されないと考える
ことができる。この多孔質化における選択性は長野等及
び今井によって報告されている(長野、中島、安野、大
中、梶原、電子通信学会技術研究報告、vol.79, SSD79-
9549(1979))、(K. Imai, Solid-State Electronics, vo
l.24,159(1981))。
【0024】しかしながら、高濃度のN型Siであれば
多孔質化されるとの報告もある(R.P. Holmstrom and
J. Y. Chi, Appl. Phys. Lett., vol. 42, 386(198
3))。したがって、P型、N型の別にこだわらず、多孔質
化が可能な基板を選択することが重要である。
【0025】多孔質層を形成する方法としては、上記の
陽極化成法の他に、例えば、シリコン基板中にイオンを
打ち込む方法がある。
【0026】
【発明が解決しようとする課題】SOI基板は、通常の
単結晶Si基板等を材料として形成されるために、一般
に、通常の単結晶Si基板に比して製造コストが高いと
言える。
【0027】この事は、特開平5−21338号に記載
された方法、即ち、多孔質層の上にSi単結晶層等の非
多孔質層を有する第1の基板を絶縁層を介して第2の基
板に貼り合わせてなる基板(以下、貼り合わせ基板)を
該多孔質層の部分で分離し、これにより、第1の基板側
に形成された非多孔質層を第2の基板に移し取る方法に
より形成されるSOI基板についても言える。
【0028】かかる事情に鑑みて、本出願人は、特開平
7−302889号において、第1の基板と第2の基板
とを貼り合わせた後に、第1の基板を破壊することなく
第2の基板から分離し、分離後の第1の基板の表面を平
滑化して再度多孔質層を形成し、これを再利用する技術
を開示した。この技術は、第1の基板を無駄なく使用で
きるため、製造コストを大幅に低減することができ、製
造工程も単純であるという優れた利点を有する。
【0029】例えば、特開平7−302889号に記載
された方法においては、分離後の第1の基板の表面を平
坦化するための効率的な方法が望まれている。
【0030】なお、三谷は、「SEMICON WEST 98」の「S
ilicon-on-Insulator Manufacturing Technology, H-1
0」において、第1及び第2の基板を貼り合わせた基板
を分離した後に、周辺に0.3μmの段差が存在するま
まの状態で第1の基板の表面を研磨により平坦化する場
合において、第1の基板の表面を1μm以上研磨する必
要があると報告している。
【0031】本発明は、例えば、分離層を有し、その上
に移設層を有する第1の基体と第2の基体とを貼り合わ
せて貼り合わせ基体を作成し、その後、該貼り合わせ基
体を主に該分離層で分離することにより、該移設層の一
部の領域を第2の基体に移設した後に残る利用済みの第
1の基体の平坦化を容易にし、これにより該第1の基体
の再利用を容易にすることを目的とする。
【0032】
【課題を解決するための手段】本発明の第1の側面に係
る基体の処理方法は、分離層を有し、その上に移設層を
有する第1の基体と第2の基体とを貼り合わせて貼り合
わせ基体を作成し、その後、該貼り合わせ基体を主に前
記分離層で分離することにより、前記移設層の一部の領
域を第2の基体に移設した後に残る利用済みの第1の基
体を処理する処理方法であって、前記利用済みの第1の
基体に残留する移設層を除去する移設層除去工程を実施
し、その後、前記利用済みの第1の基体の表面に残留す
る前記分離用の層を除去する分離層除去工程を実施する
ことを特徴とする。
【0033】上記の本発明の第1の側面に係る処理方法
において、例えば、前記移設層除去工程では、前記利用
済みの第1の基体の表面に残留する移設層を選択的に除
去することが好ましい。
【0034】上記の本発明の第1の側面に係る処理方法
において、例えば、前記利用済みの第1の基体に残留す
る移設層は、少なくとも該第1の基体の表面の外周部に
存在することが好ましい。
【0035】上記の本発明の第1の側面に係る処理方法
において、例えば、前記利用済みの第1の基板に残留す
る移設層は、少なくとも該第1の基板の表面の外周部、
及び、端部に存在することが好ましい。
【0036】上記の本発明の第1の側面に係る処理方法
において、例えば、前記利用済みの第1の基板に残留す
る移設層は、少なくとも該第1の基板の表面及び裏面の
外周部、並びに、端部に存在することが好ましい。
【0037】上記の本発明の第1の側面に係る処理方法
において、例えば、前記利用済みの第1の基板に残留す
る移設層は、少なくとも該第1の基板の表面の外周部、
端部、及び、裏面に存在することが好ましい。
【0038】上記の本発明の第1の側面に係る処理方法
において、例えば、前記移設層は、前記分離層の上に第
1の層と第2の層とを順に有し、前記移設層除去工程で
は、前記利用済みの第1の基体に残留する第2の層を除
去する第1工程を実施し、その後、前記利用済みの第1
の基体に残留する第1の層を除去する第2工程を実施す
ることが好ましい。
【0039】上記の本発明の第1の側面に係る処理方法
において、例えば、前記移設層は、半導体層を含むこと
が好ましい。
【0040】上記の本発明の第1の側面に係る処理方法
において、例えば、前記移設層は、Si層を含むことが
好ましい。
【0041】上記の本発明の第1の側面に係る処理方法
において、例えば、前記移設層は、単結晶Si層を含む
ことが好ましい。
【0042】上記の本発明の第1の側面に係る処理方法
において、例えば、前記第1の層は、単結晶Si層であ
り、前記第2の層は、SiO2層であることが好まし
い。
【0043】上記の本発明の第1の側面に係る処理方法
において、例えば、前記移設層は、Ge層、SiGe
層、SiC層、C層のいずれかを含むことが好ましい。
【0044】上記の本発明の第1の側面に係る処理方法
において、例えば、前記移設層は、化合物半導体層を含
むことが好ましい。
【0045】上記の本発明の第1の側面に係る処理方法
において、例えば、前記分離層は、多孔質層であること
が好ましい。
【0046】上記の本発明の第1の側面に係る処理方法
において、例えば、前記第1の基体は、前記分離層とし
て、単結晶Si基板の表面を陽極化成法によって多孔質
化することにより得られる多孔質層を有し、その上に前
記移設層を有することが好ましい。
【0047】上記の本発明の第1の側面に係る処理方法
において、例えば、前記第1の基体は、前記分離層とし
て、単結晶Si基板にイオンを注入することにより得ら
れる多孔質層を有し、その上に前記移設層を有すること
が好ましい。
【0048】上記の本発明の第1の側面に係る処理方法
において、例えば、前記第1の基板は、Si基板に分離
層及び移設層を形成してなることが好ましい。
【0049】上記の本発明の第1の側面に係る処理方法
において、例えば、前記第2の基板は、Si基板、酸化
膜を形成したSi基板、光透過性基板、絶縁性基板のい
ずれかであることが好ましい。
【0050】上記の本発明の第1の側面に係る処理方法
において、例えば、前記移設層除去工程では、前記利用
済みの第1の基体に残留する移設層を弗酸含有溶液によ
りエッチングすることが好ましい。
【0051】上記の本発明の第1の側面に係る処理方法
において、例えば、前記第1工程では、弗酸又はバッフ
ァード弗酸により前記第1の層である単結晶Si層をエ
ッチングすることが好ましい。
【0052】上記の本発明の第1の側面に係る処理方法
において、例えば、前記第2工程では、弗酸、酢酸及び
硝酸の混合液により前記第2の層であるSiO2層をエ
ッチングすることが好ましい。
【0053】上記の本発明の第1の側面に係る処理方法
において、例えば、前記移設層除去工程では、ドライエ
ッチング法により前記利用済みの第1の基体に残留する
移設層をエッチングすることが好ましい。
【0054】上記の本発明の第1の側面に係る処理方法
において、例えば、前記分離層除去工程では、前記分離
用の層を選択的に除去することが好ましい。
【0055】上記の本発明の第1の側面に係る処理方法
において、例えば、前記分離層除去工程では、前記分離
用の層をウエットエッチング法により選択的に除去する
ことが好ましい。
【0056】上記の本発明の第1の側面に係る処理方法
において、例えば、エッチング液として、1)弗酸、
2)弗酸にアルコール及び過酸化水素水の少なくとも一
方を添加した混合液、3)バッファード弗酸、4)バッ
ファード弗酸にアルコール及び過酸化水素水の少なくと
も一方を添加した混合液のいずれかを使用することが好
ましい。
【0057】上記の本発明の第1の側面に係る処理方法
において、例えば、前記分離層除去工程では、前記分離
用の層を研磨により選択的に除去することが好ましい。
【0058】上記の本発明の第1の側面に係る処理方法
において、例えば、前記分離層除去工程に次いで、前記
利用済みの第1の基体の表面を平坦化する平坦化工程を
実施することが好ましい。
【0059】上記の本発明の第1の側面に係る処理方法
において、例えば、前記平坦化工程は、前記利用済みの
第1の基体の表面に水素を含む雰囲気中で熱処理を施す
工程を含むことが好ましい。
【0060】上記の本発明の第1の側面に係る処理方法
において、例えば、前記平坦化工程は、前記利用済みの
第1の基体の表面を研磨により平坦化する工程を含むこ
とが好ましい。
【0061】本発明の第2の側面に係る基体の処理方法
は、分離層を有し、その上に移設層を有する基体の前記
移設層の一部を他の物体に移設した後に残る利用済みの
基体を処理する処理方法であって、前記利用済みの基体
に残留する移設層を除去する移設層除去工程をを実施
し、その後、前記利用済みの基体の表面に残留する前記
分離用の層を除去する分離層除去工程を実施することを
特徴とする。
【0062】本発明の第3の側面に係る基体の処理方法
は、多孔質層を有し、その上の外周部に他の層を有する
基板から前記多孔質層及び前記他の層を除去するための
処理方法であって、前記他の層を除去する工程を実施
し、その後、前記多孔質層を除去する工程を実施するこ
とを特徴とする。
【0063】本発明の第4の側面に係る半導体基板の製
造方法は、分離層を有し、その上に、半導体層を含む移
設層を有する第1の基板と別に用意した第2の基板とを
貼り合わせて、貼り合わせ基板を作成する作成工程と、
前記貼り合わせ基板を主に前記分離層で分離することに
より、前記移設層の一部の領域を第2の基板の表面に移
設して、表面に移設層を有する半導体基板を作成する移
設工程と、前記移設工程の後の前記第1の基板に残留す
る移設層を除去する移設層除去工程と、前記移設層除去
工程の後の前記第1の基板の表面に残留する前記分離層
を除去する分離層除去工程とを有し、前記分離層除去工
程の後の前記第1の基板を前記作成工程において貼り合
わせ基板を作成するための材料として再利用する一連の
処理を実施しながら半導体基板を得ることを特徴とす
る。
【0064】
【発明の実施の形態】以下、本発明の好適な実施の形態
を説明する。
【0065】[第1の実施の形態]本発明の第1の実施
の形態に係る基板の製造方法及び該製造方法において使
用される基板の再生方法(処理方法)を説明する。
【0066】図1A〜図1Hは、基板の製造方法及び該
製造方法において使用される基板の再生方法を概略的に
説明するための模式図である。まず、図1Aに示す工程
では、単結晶Si基板11を準備して、その表面に陽極
化成処理等により多孔質Si層12を形成する。
【0067】次いで、図1Bに示す工程では、多孔質S
i層12上に非多孔質の単結晶Si層13をエピタキシ
ャル成長法により形成する。その後、その表面を酸化す
ることにより絶縁層(SiO2層)14を形成する。こ
れにより、第1の基板10が形成される。
【0068】ここで、多孔質Si層12は、例えば、単
結晶Si基板、或いは表面にエピタキシャル成長層を有
する単結晶Si基板、或いは、H2中でアニ−ルされた
単結晶Si基板に対して、水素、ヘリウム又は不活性ガ
ス等のイオンを注入する方法(イオン注入法)により形
成してもよい。この方法により形成される多孔質Si層
は、多数の微小空洞を有し、微小空洞(microcavity)
層とも呼ばれる。この方法では、非多孔質の単結晶Si
層13は、多孔質層12の上に該多孔質層12と同時に
形成される。ここで、イオン注入工程に先立って、基板
11の表面にSiO2層14を形成することが好まし
く、これにより基板11の表面荒れを防ぐことができ
る。
【0069】次いで、図1Cに示す工程では、単結晶S
iの第2の基板20を準備し、第1の基板10と第2の
基板20とを、第2の基板と絶縁層14とが面するよう
に室温で密着させて貼り合わせ基板を作成する。なお、
絶縁層14は、上記のように単結晶Si層13側に形成
しても良いし、第2の基板20上に形成しても良く、両
者に形成しても良く、結果として、第1の基板と第2の
基板を密着させた際に、図1Cに示す状態になれば良
い。しかしながら、上記のように、絶縁層14を活性層
となる単結晶Si層13側に形成することにより、第1
の基板10と第2の基板との貼り合せの界面を活性層か
ら遠ざけることができるため、より高品位のSOI基板
を得ることができる。
【0070】次いで、図1Dに示す工程では、図1Cに
示す貼り合わせ基板の少なくとも周辺部を酸化させる。
これにより、絶縁層(SiO2層)が貼り合わせ基板の
外周部を覆うと共に、単結晶Si層13の外周端が貼り
合わせ基板の内側に向かって後退する。13aは、酸化
工程の後の単結晶Si層、14aは、酸化工程の後の絶
縁層を示す。なお、この酸化工程は、必ずしも必要では
ないが、この酸化工程を施すことにより、次の分離工程
(図1E)の際に欠陥が発生することを効果的に防止す
ることができる。
【0071】次いで、図1Eに示す工程では、酸化工程
(図1D)の後の貼り合わせ基板を多孔質層12の部分
で2枚の基板に分離する。分離の方法としては、例え
ば、次のような方法が好適である。
【0072】(1)流体による分離 貼り合わせ基板の外周部の隙間に向けて束状の流体(例
えば、水等の液体、空気や窒素等の気体)を噴射し、該
流体により該貼り合わせ基板を多孔質層12の部分で2
枚の基板に分離する。
【0073】(2)楔による分離 貼り合わせ基板の外周部の隙間に、例えば樹脂製の薄い
楔を緩やかに挿入することにより、該貼り合わせ基板を
多孔質層12の部分で2枚の基板に分離する。
【0074】(3)引き剥がしによる分離 貼り合わせ基板の一方の面を固定し、フレキシブルテー
プ等を利用して他方の面を該貼り合わせ基板の軸方向に
引っ張ることにより、該貼り合わせ基板を多孔質層で分
離する。
【0075】(4)せん断応力による分離 貼り合わせ基板の一方の面を固定し、他方の面を該貼り
合わせ基板の面方向に移動させるように該他方の面に力
を印加することにより、せん断応力によって該貼り合わ
せ基板を多孔質層で分離する。
【0076】(5)多孔質層を膨張させることによる分
離 多孔質層12を外周部から高速酸化させて膨張させるこ
とにより、貼り合わせ基板を多孔質層12で2枚の基板
に分離する。
【0077】(6)超音波による分離 貼り合わせ基板を液体中に浸漬し、該液体を介して貼り
合わせ基板に超音波を印加することにより、多孔質層1
2を破壊し、これにより、貼り合わせ基板を多孔質層1
2の部分で2枚の基板に分離する。
【0078】(7)加圧による分離 貼り合わせ基板に圧力を加えることにより多孔質層12
を破壊し、これにより、貼り合わせ基板を多孔質層12
の部分で2枚の基板に分離する。
【0079】図1Eに示す分離工程により、分離後の第
2の基板20’は、多孔質Si層12b/単結晶Si層
13a/絶縁層14c/単結晶Si基板20の積層構造
となる。一方、分離後の第1の基板10’は、単結晶S
i基板11上に多孔質12aを有し、その上の外周部に
絶縁層14bを有する構造となる。
【0080】即ち、以上の工程により、第1の基板の多
孔質層12上の単結晶Si層13及び絶縁層14の一部
(ここでは、外周部を除く部分)を第2の基板に移設す
ることができる。ここで、多孔質層12は、分離層の一
例、単結晶Si層13及び絶縁層14は、第1の基板か
ら第2の基板に移設される移設層の一例である。
【0081】図1Fに示す工程では、分離後の第2の基
板20’の表面の多孔質層12bを選択的に除去する。
これにより、図1Fに示すように、単結晶Si層13a
/絶縁層14c/単結晶Si基板20の積層構造、即
ち、SOI構造を有するSOI基板30が得られる。
【0082】図1Gに示す工程では、分離後の第1の基
板10’の単結晶Si基板11上の不要な層を除去する
ための第1段階の除去工程を実施する。具体的には、図
1Gに示す工程では、分離後の第1の基板10’の外周
部に残留する絶縁層14bを除去する。絶縁層14bの
除去は、多孔質層12aに対して選択的に行うことが好
ましい。
【0083】この第1段階の除去工程では、例えば、多
孔質Siに対して選択性のあるSiO2用のエッチング
液(例えば、弗酸、バッファード弗酸)によるウエット
エッチング法や、多孔質Siに対して選択性のあるSi
2用のエッチングガスによるドライエッチング法を採
用することが好ましい。
【0084】ここで、ドライエッチング法においても、
ガス種、圧力、パワー、放電マッチングの調整によって
ウエットエッチング法と同様の効果(選択性)を得るこ
とができる。また、ドライエッチング法によれば、エッ
チング速度の分布を制御することによっても、外周部の
絶縁層を選択的にエッチングすることができる。
【0085】図1Hに示す工程では、単結晶Si基板1
1上の不要な層を除去するための第2段階の除去工程を
実施する。具体的には、図1Hに示す工程では、単結晶
Si基板11上に残留している多孔質Si層12aを選
択的に除去する。この第2段階の除去工程では、例え
ば、多孔質Si用のエッチング液(例えば、49%弗酸
と30%過酸化水素水と水との混合液)によるウエット
エッチング法を採用することが好ましい。なお、第2段
階の除去工程では、多孔質Si層12aを研磨等により
除去してもよい。
【0086】このようにして得られる単結晶Si基板1
1は、再び第1基板10を形成するための基板、又は第
2の基板20として利用され得る。
【0087】以上のように、貼り合わせ基板を多孔質層
で2枚の基板に分離した後に、第1段階の除去工程にお
いて、分離後の第1の基板10’の外周部に残留してい
る絶縁層14bを除去することにより、続く第2段階の
除去工程の後に、表面の平坦性の高い基板を得ることが
できる。即ち、第1段階の除去工程を実施することによ
り、第2段階の除去工程では、多孔質層12aのみを下
地の単結晶Si基板11に対して選択的に除去すればよ
いため、単結晶Si基板11の表面の平坦性を維持しつ
つ多孔質層12aを除去することができる。
【0088】以上は、SOI基板の製造方法及び第1の
基板の再生方法に関する。しかしながら、第1の基板か
ら第2の基板に移設する半導体層13として、単結晶S
i層に代えて、例えば、多結晶Si層、非晶質Si層等
の他のSi層を形成してもよいし、Ge層、SiGe
層、SiC層、C層、化合物半導体(例えば、GaA
s、InP、GaN等)層を形成してもよい。即ち、上
記のSOI基板の製造方法及び第1の基板の再生方法
は、SOI基板以外の半導体基板の製造方法及び第1の
基板の再生方法にも適用することができる。
【0089】また、第2の基板としては、例えば、単結
晶Si基板の他、表面に酸化膜を形成したSi基板、絶
縁性基板(例えば、石英基板、サファイア基板)、光透
過性基板(例えば、石英基板、サファイア基板)等が好
適である。
【0090】なお、上記の実施の形態では、分離後の第
1の基板の多孔質層の上の外周部にのみ絶縁層が残留す
るものとして説明したが、本発明は、外周部以外の部分
に絶縁層が残留する場合にも適用することができる。
【0091】外周部以外の部分に絶縁層が残留する場合
としては、例えば、分離工程において欠陥が生じる場合
が挙げられる。なお、このような欠陥が生じた部分で
は、分離後の第2の基板(SOI基板)の単結晶Si層
が欠落するが、上記の方法によれば、分離後の第1の基
板を再生することに何等の問題もない。
【0092】また、本発明は、例えば、分離後の第2の
基板の表面の外周部の他、端部、及び/又は、裏面の外
周部、及び/又は、裏面の全体にも絶縁層が残留する場
合に対しても適用することができる。図4は、第1の実
施の形態を適用して再利用可能な分離後の第2の基板の
一例を示す図である。
【0093】[第2の実施の形態]この実施の形態は、
第1の基板と第2の基板を貼り合わせ、その後、酸化工
程を経て得られる貼り合わせ基板の構造が第1の実施の
形態と異なり、これに付随して、第1の基板の再生方法
も第1の実施の形態と異なる。
【0094】この実施の形態に係る基板の製造方法及び
該製造方法において使用される基板の再生方法(処理方
法)は、第1の基板10と第2の基板20とを貼り合せ
るまでの工程は、第1の実施の形態における図1A〜図
1Cに示す工程と同様である。従って、ここでは、第1
の基板10と第2の基板20とを貼り合わせた後の工程
を説明する。
【0095】図2A〜図2Fは、基板の製造方法及び該
製造方法において使用される基板の再生方法を概略的に
説明するための模式図である。図1Cに示す工程におい
て、第1の基板10と第2の基板20とを貼り合わせて
貼り合わせ基板を作成した後、図2Aに示す工程におい
て、該貼り合わせ基板の少なくとも外周部を酸化させ
る。
【0096】この酸化工程では、貼り合わせ基板の外周
部において、単結晶Si層12が酸化されて薄くなる程
度に貼り合わせ基板を酸化させて、貼り合わせ基板の外
周部を絶縁層(SiO2層)で覆う。即ち、この実施の
形態では、貼り合わせ基板の外周部において、多孔質層
12a、単結晶Si層13a’及び絶縁層14a’の積
層構造が維持される範囲で、貼り合わせ基板を酸化させ
る。
【0097】なお、第1の実施の形態では、前述のよう
に、酸化工程により、単結晶Si層13の外周端が内側
に向かって後退し、外周部は、多孔質層上に絶縁層(S
iO 2層)が直接重なった構造となる。
【0098】この酸化工程は、必ずしも必要ではない
が、この酸化工程を施すことにより、次の分離工程(図
2B)の際に欠陥が発生することを効果的に防止するこ
とができる。
【0099】次いで、図2Bに示す工程では、酸化工程
(図2A)の後の貼り合わせ基板を多孔質層12の部分
で2枚の基板に分離する。分離の方法としては、第1の
実施の形態において挙げた方法が好適である。
【0100】図2Bに示す分離工程により、分離後の第
2の基板20’は、多孔質Si層12b’/単結晶Si
層13b’/絶縁層14c’/単結晶Si基板20の積
層構造となる。一方、分離後の第1の基板10’は、単
結晶Si基板11上に多孔質12a’を有し、その上の
外周部に単結晶Si層13c’、絶縁層14b’を順に
有する構造となる。即ち、以上の工程により、第1の基
板の多孔質層12上の単結晶Si層13及び絶縁層14
の一部(ここでは、外周部を除く部分)を第2の基板に
移設することができる。ここで、多孔質層12は、分離
用の層の一例、単結晶Si層13及び絶縁層14は、第
1の基板から第2の基板に移設される移設層の一例であ
る。
【0101】図2Cに示す工程では、分離後の第2の基
板20’の表面の多孔質層13b’を選択的に除去す
る。これにより、図2Cに示すように、結晶Si層13
b’/絶縁層14c’/単結晶Si基板20の積層構
造、即ち、SOI構造を有するSOI基板30が得られ
る。
【0102】図2Dに示す工程では、分離後の第1の基
板10’の単結晶Si基板11上の不要な層を除去する
ための第1段階の除去工程を実施する。具体的には、図
2Dに示す工程では、分離後の第1の基板10’の外周
部に残留する絶縁層14b’を除去する。絶縁層14
b’の除去は、少なくとも多孔質層12a’に対しては
選択的に行うことが好ましい。
【0103】この第1段階の除去工程では、例えば、多
孔質Siに対して選択性のあるSiO2用のエッチング
液(例えば、弗酸、バッファード弗酸)によるウエット
エッチング法や、多孔質Siに対して選択性のあるSi
2用のエッチングガスによるドライエッチング法を採
用することが好ましい。
【0104】次いで、図2Eに示す工程では、第2段階
の除去工程を実施する。具体的には、外周部の絶縁層1
4c’が除去された基板の外周部の単結晶Si層13
c’を除去する。この第2段階の除去工程では、例え
ば、弗酸、硝酸、酢酸の混合液(混合比=1:100:
100)をエッチング液として外周部の単結晶Si層1
3c’を除去する。ここで、単結晶Si層13c’と多
孔質Si層12a’とは同一の材料からなるため、単結
晶Si層13c’のウエットエッチングの際に多孔質S
i層12a’もエッチングされる。
【0105】しかしながら、相応の厚さの多孔質Si層
12a’が残留するように、多孔質Si層を12を形成
することにより、多孔質Si層12a’のエッチングに
よる影響を無視することができる。例えば、貼りあわせ
基板の外周部の単結晶Si層13c’の厚さが0.2μ
mである場合、弗酸、硝酸、酢酸の混合液によって単結
晶Si層13c’を完全に除去した時の多孔質Si層1
2a’の中央部の膜厚の減少は、多くて0.3μmであ
ることが確認されている。
【0106】ここで、第1段階の除去工程(絶縁層の除
去工程)及び第2段階の除去工程(単結晶Si層の除去
工程)の少なくとも一方において、ドライエッチング法
を適用することも有効である。ドライエッチング法にお
いても、ガス種、圧力、パワー、放電マッチングの調整
によってウエットエッチング法と同様の効果を得ること
ができる。また、ドライエッチングによれば、エッチン
グ速度の分布を制御するこによって、外周部の絶縁層及
び/又は単結晶Si層を選択的にエッチングすることが
できる。
【0107】図2Fに示す工程では、単結晶Si基板1
1上の不要な層を除去するための第3段階の除去工程を
実施する。具体的には、図2Fに示す工程では、単結晶
Si基板11上に残留している多孔質Si層12a’を
選択的に除去する。この第2段階の除去工程では、例え
ば、多孔質Si用のエッチング液(例えば、49%弗酸
と30%過酸化水素水と水との混合液)によるウエット
エッチング法を採用することが好ましい。なお、第3段
階の除去工程では、多孔質Si層12a’を研磨等によ
り除去してもよい。
【0108】このようにして得られる単結晶Si基板1
1は、再び第1基板10を形成するための基板、又は第
2の基板20として利用され得る。
【0109】以上のように、貼り合わせ基板を多孔質層
で2枚の基板に分離した後に、第1段階の除去工程にお
いて、分離後の第1の基板10’の外周部に残留してい
る絶縁層14bを除去し、第2段階の除去工程におい
て、該基板の外周部に残留している単結晶Si層13
c’を除去することにより、続く第3段階の除去工程の
後に、表面の平坦性の高い基板を得ることができる。即
ち、第1及び第2段階の除去工程を実施することによ
り、第3段階の除去工程では、多孔質層12a’のみを
下地の単結晶Si基板11に対して選択的に除去すれば
よいため、単結晶Si基板11の表面の平坦性を維持し
つつ多孔質層12a’を除去することができる。
【0110】以上は、SOI基板の製造方法及び第1の
基板の再生方法に関するが、第1の基板から第2の基板
に移設する半導体層13として、単結晶Si層に代え
て、例えば、Ge層、SiGe層、SiC層、C層、化
合物半導体(例えば、GaAs、InP、GaN等)層
を採用することもできる。即ち、上記のSOI基板の製
造方法及び第1の基板の再生方法は、SOI基板以外の
半導体基板の製造方法及び第1の基板の再生方法にも適
用することができる。
【0111】また、第2の基板としては、例えば、単結
晶Si基板の他、絶縁性基板(例えば、石英基板)や光
透過性基板(例えば、石英基板)等が好適である。
【0112】なお、上記の実施の形態では、分離後の第
1の基板の多孔質層の上の外周部にのみ絶縁層及び単結
晶Si層が残留するものとして説明したが、本発明は、
外周部以外の部分に絶縁層及び単結晶Si層が残留する
場合にも適用することができる。
【0113】外周部以外の部分に絶縁層及び単結晶Si
層が残留する場合の例としては、例えば、分離工程にお
いて欠陥が生じる場合が挙げられる。なお、このような
欠陥が生じた部分では、分離後の第2の基板(SOI基
板)の単結晶Si層が欠落するが、上記の方法によれ
ば、分離後の第1の基板を再生することに何等の問題も
ない。
【0114】また、本発明は、例えば、分離後の第2の
基板の表面の外周部の他、端部、及び/又は、裏面の外
周部、及び/又は、裏面の全体にも絶縁層及び/又は単
結晶Si層が残留する場合に対しても適用することがで
きる。図5は、第2の実施の形態を適用して再利用可能
な分離後の第2の基板の一例を示す図である。
【0115】
【実施例】以下、上記の各実施の形態をより具体化した
実施例を挙げる。
【0116】[第1の実施例]この実施例は、第1の実
施の形態の具体例を提供する。
【0117】まず、第1の基板10を形成するために、
8インチの単結晶Si基板11を準備し、その単結晶S
i基板11に対してHF溶液中で陽極化成処理を施し、
表面に多孔質層12を形成した(図1A)。この時の陽
極化成の条件は、次の通りである。
【0118】 <陽極化成条件> 電流密度 :7(mA/cm2) 陽極化成溶液 :HF:H2O:C25OH=1:1:1 処理時間 :11(min) 多孔質Si厚 :12(μm) 次いで、多孔質Si層12上にCVD(Chemical Vapor Dep
osition)法により0.15μm厚の単結晶Si層13を
エピタキシャル成長させた(図1B)。この時の成長条
件は以下の通りである。なお、エピタキシャル成長の前
段では、H2中に多孔質Si層12の表面が晒されるた
め、表面の孔が埋まり、表面が平坦になる。
【0119】<エピタキシャル成長条件> ソ−スガス:SiH2Cl2/H2 ガス流量 :0.5/180(l/min) ガス圧力 :80(Torr) 温度 :950(℃) 成長速度 :0.30(μm/min) 次いで、エピタキシャル成長させた単結晶Si層13の
表面に熱酸化により100nm厚のSiO2層14を形
成した(図1B)。
【0120】次いで、このSiO2層14の表面と別に
用意した8インチのSi基板(第2の基板)20の表面
とを密着させて貼りあわせ基板を作成し(図1C)、そ
の後、その貼りあわせ基板に1100℃で1時間の熱酸
化処理を施した(図1D)。
【0121】この熱酸化処理により、単結晶Si層13
の外周部が酸化されてその外周端が貼り合わせ基板の内
側に後退すると共に貼り合わせ基板の外周部に酸化膜が
形成された。そして、第1の基板10の外周部(例え
ば、外周端から内側方向に向かって約1mmまでの部
分)は、単結晶Si基板11の上に多孔質層12を有
し、その上に絶縁層14aを有する構造となった。な
お、第1の基板10と第2の基板20との接触面の外周
端は、貼り合わせ基板の外周端より約1mm内側となっ
た。
【0122】次いで、熱酸化工程の後の貼り合わせ基板
を多孔質層12の部分で2枚の基板に分離した(図1
E)。分離の方法としては、例えば、以下の方法が好適
であった。
【0123】(1)ウォータジェット法に分離 貼り合わせ基板の外周部の隙間に向けて、例えば直径
0.2mm程度のウォータジェットを噴射し、これによ
り、貼り合わせ基板を多孔質層12の部分で2枚の基板
に分離する。
【0124】(2)気体による分離 貼り合わせ基板の外周部の隙間に向けて、例えば、束状
に絞った空気や窒素ガス等の気体を噴射し、これによ
り、貼り合わせ基板を多孔質層12の部分で2枚の基板
に分離する。
【0125】(3)楔による分離 貼り合わせ基板の外周部の隙間に、例えば樹脂製の薄い
楔を緩やかに挿入し、これにより、貼り合わせ基板を多
孔質層12の部分で2枚の基板に分離する。
【0126】(4)引き剥がしによる分離 貼り合わせ基板の一方の面を固定し、フレキシブルテー
プ等を利用して他方の面を該貼り合わせ基板の軸方向に
引っ張ることにより、該貼り合わせ基板を多孔質層で分
離する。
【0127】(5)せん断応力による分離 貼り合わせ基板の一方の面を固定し、他方の面を貼り合
わせ基板の面方向に移動させるように該他方の面に力を
印加することにより、せん断応力によって貼り合わせ基
板を多孔質層12の部分で2枚の基板に分離する。
【0128】(6)超音波による分離 貼り合わせ基板を液体中に浸漬し、該液体を介して貼り
合わせ基板に超音波を印加することにより、多孔質層1
2を破壊し、これにより、貼り合わせ基板を多孔質層1
2の部分で2枚の基板に分離する。
【0129】(7)加圧による分離 貼り合わせ基板に圧力を加えることにより多孔質層12
を破壊し、これにより、貼り合わせ基板を多孔質層12
の部分で2枚の基板に分離する。
【0130】次いで、分離後の第2の基板20’の表面
に残留する多孔質層12bを49%弗酸と30%過酸化
水素水と水との混合液をエッチング液として選択的にエ
ッチングした(図1F)。これにより図1Fに示すよう
なSOI基板が得られた。この時、単結晶Si層13a
の表面は、エッチ・ストップとして機能する。このエッ
チング液による単結晶Siのエッチング速度は、多孔質
Siのエッチング速度に比して極めて低く、選択比は1
5以上にも達する。従って、エッチングによって生じ
る単結晶Si層13aの表面の凹凸は、実用上無視でき
る。多孔質層12bのエッチング後の単結晶Si層13
aの膜厚を面内の全面にわたって100点について測定
したところ、膜厚のばらつきは±3%以内であった。な
お、多孔質層12bは、研磨によって除去してもよい。
【0131】次いで、得られたSOI基板に対して、水
素中において1100℃で1時間の熱処理を施して表面
を平坦化した。また、この熱処理に代えて、又は、追加
して、研磨により単結晶Si基板11の表面を平坦化し
てもよい。この単結晶Si基板11の表面粗さを原子間
力顕微鏡で評価したところ、50μ角の領域での平均自
乗粗さは約0.2nmであった。これは、通常市販され
ているSi基板と同等である。透過型電子顕微鏡による
断面観察の結果、単結晶Si層13aには、新たな結晶
欠陥は導入されておらず、良好な結晶性が維持されてい
ることが確認された。
【0132】次いで、分離後の第1の基板10’の単結
晶Si基板11上の外周部に存在するSiO2層14b
を、SiO2用のエッチング液である弗酸又はバッファ
ード弗酸で選択的にエッチングした(図1G)。この
時、多孔質Si層12aのエッチング量は微小であり、
外周部のSiO2層14bが完全に除去されてその下の
外周部の多孔質層12aが表出した後においても、十分
な厚さの多孔質層12aが残っていた。
【0133】ここで、外周部のSiO2層14bをドラ
イエッチング法によって除去した場合においても、上記
のウエットエッチング法による場合と同様に、SiO2
層14bを選択的に除去することができた。ドライエッ
チング法においては、ガス種、圧力、パワー、放電マッ
チングを調整する他、エッチング速度の分布を制御する
ことにより、外周部のSiO2層を選択的にエッチング
することができる。
【0134】次いで、単結晶Si基板11上に残留する
多孔質層12aを49%弗酸と30%過酸化水素水と水
との混合液をエッチング液として選択的にエッチングし
た(図1H)。この時、単結晶Si基板11の表面は、
エッチ・ストップとして機能する。このエッチング液に
よる単結晶Siのエッチング速度は、多孔質Siのエッ
チング速度に比して極めて低く、選択比は105以上に
も達する。従って、エッチングによって生じる単結晶S
i基板11の凹凸は、実用上無視できる。なお、多孔質
層12aは、研磨によって除去してもよい。
【0135】次いで、単結晶Si基板11に対して、水
素中において1100℃で1時間の熱処理を施して表面
を平坦化した。また、この熱処理に代えて、又は、追加
して、研磨により単結晶Si基板11の表面を平坦化し
てもよい。この単結晶Si基板11の表面粗さを原子間
力顕微鏡で評価したところ、50μ角の領域での平均自
乗粗さは約0.2nmであった。これは、通常市販され
ているSi基板と同等である。このようにして得られた
単結晶Si基板11は、第1の基板を形成するための基
板又は第2の基板として再利用することができた。
【0136】なお、単結晶Si層13に代えて、例え
ば、多結晶Si層、非晶質Si層等の他のSi層を形成
してもよいし、Ge層、SiGe層、SiC層、C層、
化合物半導体(例えば、GaAs、InP、GaN等)
層を形成してもよい。
【0137】また、第2の基板20として、単結晶Si
基板に代えて、例えば、表面に酸化膜を形成したSi基
板、絶縁性基板(例えば、石英基板)、光透過性基板
(例えば、石英基板)等を採用してもよい。
【0138】ここで、第1の基板を形成するための基板
11及び第2の基板20として、互いに熱膨張係数が異
なる基板を採用する場合(例えば、基板11としてSi
基板を採用し、第2の基板20として石英基板を採用す
る場合)には、両基板を貼り合わせる前に、各基板の表
面にプラズマ処理を施し、水洗することが好ましい。こ
れにより、両基板を重ね合わせた後に、低温の熱処理を
施すことにより十分な貼り合わせ強度がが得られる。
【0139】[第2の実施例]この実施例は、第1の実
施例の変形例を提供する。
【0140】この実施例では、図1Aに示す工程におい
て、2段階の陽極化成処理により、多孔質層12とし
て、互いに多孔度が異なる2層の多孔質層からなる構造
の多孔質層12を形成する。この実施例における2層構
造の多孔質層12を形成するための陽極化成の条件は、
次の通りである。なお、多孔質層12を3層以上の多層
構造にしてもよい。
【0141】 <第1段階の陽極化成条件> 電流密度 :7(mA/cm2) 陽極化成溶液 :HF:H2O:C25OH=1:1:1 処理時間 :11(min) 多孔質Si厚 :12(μm) <第2段階の陽極化成条件> 電流密度 :21(mA/cm2) 陽極化成溶液 :HF:H2O:C25OH=1:1:1 処理時間 :2(min) 多孔質Si厚 :3(μm) 他の工程に関しては、第1の実施例と同様である。
【0142】[第3の実施例]この実施例は、第2の実
施の形態の具体例を提供する。
【0143】まず、第1の基板10を形成するために、
8インチの単結晶Si基板11を準備し、その単結晶S
i基板11に対してHF溶液中で2段階の陽極化成処理
を施し、表面に多層構造の多孔質層12を形成した(図
1A)。この時の陽極化成の条件は、次の通りである。
【0144】 <第1段階の陽極化成条件> 電流密度 :7(mA/cm2) 陽極化成溶液 :HF:H2O:C25OH=1:1:1 処理時間 :5(min) 多孔質Si厚 :5.5(μm) <第2段階の陽極化成条件> 電流密度 :7(mA/cm2) 陽極化成溶液 :HF:H2O:C25OH=1:1:1 処理時間 :1.3(min) 多孔質Si厚 :3(μm) 次いで、多孔質Si層12上にCVD(Chemical Vapor Dep
osition)法により0.3μm厚の単結晶Si層13をエ
ピタキシャル成長させた(図1B)。この時の成長条件
は以下の通りである。なお、エピタキシャル成長の前段
では、H2中に多孔質Si層12の表面が晒されるた
め、表面の孔が埋まり、表面が平坦になる。
【0145】<エピタキシャル成長条件> ソ−スガス:SiH2Cl2/H2 ガス流量 :0.5/180(l/min) ガス圧力 :80(Torr) 温度 :950(℃) 成長速度 :0.30(μm/min) 次いで、エピタキシャル成長させた単結晶Si層13の
表面に熱酸化により200nm厚のSiO2層14を形
成した(図1B)。
【0146】次いで、このSiO2層14の表面と別に
用意した8インチのSi基板(第2の基板)20の表面
とを密着させて貼りあわせ基板を作成し(図1C)、そ
の後、その貼りあわせ基板に1100℃で1時間の熱酸
化処理を施した(図2A)。
【0147】この熱酸化処理により、貼り合わせ基板の
外周部において、単結晶Si層12が酸化されて薄くな
ると共に貼り合わせ基板の外周部がSiO2層で覆われ
た。なお、第1の基板10と第2の基板20との接触面
の外周端は、貼り合わせ基板の外周端より約1mm内側
となった。
【0148】次いで、熱酸化工程の後の貼り合わせ基板
を多孔質層12の部分で2枚の基板に分離した(図2
B)。分離後の第2の基板20’は、多孔質Si層12
b’/単結晶Si層13b’/絶縁層14c’/単結晶
Si基板20の積層構造となった。一方、分離後の第1
の基板10’は、単結晶Si基板11上に約3μm厚の
多孔質12a’を有し、その上の外周部に単結晶Si層
13c’、絶縁層14b’を順に有する構造となる。
【0149】分離の方法としては、例えば、以下の方法
が好適であった。
【0150】(1)ウォータジェット法に分離 貼り合わせ基板の外周部の隙間に向けて、例えば直径
0.2mm程度のウォータジェットを噴射し、これによ
り、貼り合わせ基板を多孔質層12の部分で2枚の基板
に分離する。
【0151】(2)気体による分離 貼り合わせ基板の外周部の隙間に向けて、例えば、束状
に絞った空気や窒素ガス等の気体を噴射し、これによ
り、貼り合わせ基板を多孔質層12の部分で2枚の基板
に分離する。
【0152】(3)楔による分離 貼り合わせ基板の外周部の隙間に、例えば樹脂製の薄い
楔を緩やかに挿入し、これにより、貼り合わせ基板を多
孔質層12の部分で2枚の基板に分離する。
【0153】(4)引き剥がしによる分離 貼り合わせ基板の一方の面を固定し、フレキシブルテー
プ等を利用して他方の面を該貼り合わせ基板の軸方向に
引っ張ることにより、該貼り合わせ基板を多孔質層で分
離する。
【0154】(5)せん断応力による分離 貼り合わせ基板の一方の面を固定し、他方の面を貼り合
わせ基板の面方向に移動させるように該他方の面に力を
印加することにより、せん断応力によって貼り合わせ基
板を多孔質層12の部分で2枚の基板に分離する。
【0155】(6)超音波による分離 貼り合わせ基板を液体中に浸漬し、該液体を介して貼り
合わせ基板に超音波を印加することにより、多孔質層1
2を破壊し、これにより、貼り合わせ基板を多孔質層1
2の部分で2枚の基板に分離する。
【0156】(7)加圧による分離 貼り合わせ基板に圧力を加えることにより多孔質層12
を破壊し、これにより、貼り合わせ基板を多孔質層12
の部分で2枚の基板に分離する。
【0157】次いで、分離後の第2の基板20’の表面
に残留する多孔質層12bを49%弗酸と30%過酸化
水素水と水との混合液をエッチング液として選択的にエ
ッチングした(図2C)。これにより図2Cに示すよう
なSOI基板が得られた。この時、単結晶Si層13a
の表面は、エッチ・ストップとして機能する。このエッ
チング液による単結晶Siのエッチング速度は、多孔質
Siのエッチング速度に比して極めて低く、選択比は1
5以上にも達する。従って、エッチングによって生じ
る単結晶Si層13b’の表面の凹凸は、実用上無視で
きる。多孔質層12b’のエッチング後の単結晶Si層
13b’の膜厚を面内の全面にわたって100点につい
て測定したところ、膜厚のばらつきは±3%以内であっ
た。なお、多孔質層12b’は、研磨によって除去して
もよい。
【0158】次いで、得られたSOI基板に対して、水
素中において1100℃で1時間の熱処理を施して表面
を平坦化した。また、この熱処理に代えて、又は、追加
して、研磨により単結晶Si基板11の表面を平坦化し
てもよい。この単結晶Si基板11の表面粗さを原子間
力顕微鏡で評価したところ、50μ角の領域での平均自
乗粗さは約0.2nmであった。これは、通常市販され
ているSi基板と同等である。透過型電子顕微鏡による
断面観察の結果、単結晶Si層13b’には、新たな結
晶欠陥は導入されておらず、良好な結晶性が維持されて
いることが確認された。
【0159】次いで、分離後の第1の基板10’の単結
晶Si基板11上の外周部に存在するSiO2層14
b’を、SiO2用のエッチング液である弗酸又はバッ
ファード弗酸で選択的にエッチングした(図2D)。こ
の時、多孔質Si層12a’のエッチング量は微小であ
り、外周部のSiO2層14b’が完全に除去されてそ
の下の単結晶Si層13c’が表出した後においても、
十分な厚さの多孔質層12a’が残っていた。
【0160】次いで、多孔質層12a’上の外周部に残
留している単結晶Si層13c’を弗酸、硝酸、酢酸の
混合液(混合比=1:100:100)をエッチング液
として除去する(図2E)。ここで、外周部の単結晶S
i層13c’のエッチングと同時に多孔質Si層12
a’もエッチングされるが、多孔質Si層12a’のエ
ッチング量は無視可能である。具体的には、この実施例
では、外周部の単結晶Si層13c’は、約0.2μm
厚であり、この単結晶Si層13c’を完全に除去した
ところ、多孔質Si層12a’のエッチング量は最大で
0.3μm程度であった。なお、前述のように、多孔質
Si層12a’の厚さは、約3μmである。
【0161】ここで、外周部のSiO2層14b’及び
単結晶Si層13c’の少なくとも一方をドライエッチ
ング法によって除去した場合においても、上記のウエッ
トエッチング法による場合と同様に、SiO2層14
b’及び/又は単結晶Si層13c’を選択的に除去す
ることができた。ドライエッチング法においては、ガス
種、圧力、パワー、放電マッチングを調整する他、エッ
チング速度の分布を制御することにより、外周部のSi
2層及び又は単結晶Si層を選択的にエッチングする
ことができる。
【0162】次いで、単結晶Si基板11上に残留する
多孔質層12a’を49%弗酸と30%過酸化水素水と
水との混合液をエッチング液として選択的にエッチング
した(図2F)。この時、単結晶Si基板11の表面
は、エッチ・ストップとして機能する。このエッチング
液による単結晶Siのエッチング速度は、多孔質Siの
エッチング速度に比して極めて低く、選択比は105
上にも達する。従って、エッチングによって生じる単結
晶Si基板11の凹凸は、実用上無視できる。なお、多
孔質層12a’は、研磨によって除去してもよい。
【0163】次いで、単結晶Si基板11に対して、水
素中において1100℃で1時間の熱処理を施して表面
を平坦化した。また、この熱処理に代えて、又は、追加
して、研磨により単結晶Si基板11の表面を平坦化し
てもよい。この単結晶Si基板11の表面粗さを原子間
力顕微鏡で評価したところ、50μ角の領域での平均自
乗粗さは約0.2nmであった。これは、通常市販され
ているSi基板と同等である。このようにして得られた
単結晶Si基板11は、第1の基板を形成するための基
板又は第2の基板として再利用することができた。
【0164】なお、単結晶Si層13に代えて、例え
ば、多結晶Si層、非晶質Si層等の他のSi層を形成
してもよいし、Ge層、SiGe層、SiC層、C層、
化合物半導体(例えば、GaAs、InP、GaN等)
層を形成してもよい。
【0165】また、第2の基板20として、単結晶Si
基板に代えて、例えば、表面に酸化膜を形成したSi基
板、絶縁性基板(例えば、石英基板)、光透過性基板
(例えば、石英基板)等を採用してもよい。
【0166】ここで、第1の基板を形成するための基板
11及び第2の基板20として、互いに熱膨張係数が異
なる基板を採用する場合(例えば、基板11としてSi
基板を採用し、第2の基板20として石英基板を採用す
る場合)には、両基板を貼り合わせる前に、各基板の表
面にプラズマ処理を施し、水洗することが好ましい。こ
れにより、両基板を重ね合わせた後に、低温の熱処理を
施すことにより十分な貼り合わせ強度がが得られる。
【0167】[第4の実施例]第1乃至第3の実施例に
おいて、第1の基板10と第2の基板20とを貼り合わ
せて貼り合わせ基板を作成し、該貼り合わせ基板を多孔
質層の部分で2枚の基板に分離する代わりに、第1の基
板10の表面にフレキシブルなフィルムを貼り付けて、
その後、第1の基板10を多孔質層で分離することによ
り、第1の基板10の多孔質層上に形成されていた単結
晶Si層及び絶縁層をフィルムに移し取った。その後、
分離後の第1の基板を第1乃至第3の実施例に従って再
生した。
【0168】[第5の実施例]この実施例は、陽極化成
法に代えて、イオン注入法により多孔質層(微小空洞
層)を形成する方法におけるSOI基板の製造方法及び
第1の基板の再生方法の具体例を提供する。
【0169】まず、単結晶Si基板の表面に熱酸化法に
より200nm厚のSiO2層を形成した。次いで、該
基板にSiO2層を通して40kevで5×1016cm
-2の水素イオンを注入した。このイオン注入工程には、
例えば、ビームによるイオン注入機やプラズマによる一
括注入プラズマ装置を適用することができる。このイオ
ン注入工程により、図1Bに示す第1の基板10と同様
の基板、即ち、単結晶Si基板11上に多孔質層(イオ
ン注入層若しくは微小空洞層)12、単結晶Si層1
3、SiO2層を順に有する基板が形成される。
【0170】次いで、第1の基板10のSiO2層14
の表面と別に用意した8インチのSi基板(第2の基
板)20の表面とを密着させて、400〜600℃の熱
処理を施して結合の強度を高めた。これにより、図1C
に示すような貼り合わせ基板が得られた。なお、第1の
基板10と第2の基板との接触面の外周端は、貼り合わ
せ基板の外周端より約1.5mm内側となった。
【0171】次いで、貼り合わせ基板を分離した。これ
により、図3に示すように、分離後の第1の基板10’
と第2の基板20’とが得られた。分離の方法として
は、第1の実施例において挙げた方法の他、多孔質層
(微小空洞層)12を外周部から高速酸化して体積を膨
張させることにより、該膨張部分を一種の楔として利用
する方法も有効である。
【0172】分離後の第2の基板20’は、多孔質層1
2b”/単結晶Si層13b”/絶縁層14b”/単結
晶Si基板20の積層構造となった。一方、分離後の第
1の基板10’は、単結晶Si基板11上に多孔質層1
2a”を有し、その上の外周部(外周端から内側に向か
って約1.5mmまでの部分)に単結晶Si層13
a”、絶縁層14a”を順に有する構造となる。ただ
し、外周部の多孔質層12a”に亀裂が生じてその上の
層が剥がれる領域がある。
【0173】次いで、分離後の第2の基板20’の表面
に残留する多孔質層12b”を49%弗酸と30%過酸
化水素水と水との混合液をエッチング液として選択的に
エッチングしてSOI基板を得た。この時、単結晶Si
層13b”の表面は、エッチ・ストップとして機能す
る。このエッチング液による単結晶Siのエッチング速
度は、多孔質Siのエッチング速度に比して極めて低
く、選択比は105以上にも達する。従って、エッチン
グによって生じる単結晶Si層13b”の表面の凹凸
は、実用上無視できる。多孔質層12b”のエッチング
後の単結晶Si層13b”の膜厚を面内の全面にわたっ
て100点について測定したところ、膜厚のばらつきは
±3%以内であった。なお、多孔質層12b”は、研磨
によって除去してもよい。
【0174】次いで、得られたSOI基板に対して、水
素中において1100℃で1時間の熱処理を施して表面
を平坦化した。また、この熱処理に代えて、又は、追加
して、研磨により単結晶Si基板11の表面を平坦化し
てもよい。この単結晶Si基板11の表面粗さを原子間
力顕微鏡で評価したところ、50μ角の領域での平均自
乗粗さは約0.2nmであった。これは、通常市販され
ているSi基板と同等である。透過型電子顕微鏡による
断面観察の結果、単結晶Si層13aには、新たな結晶
欠陥は導入されておらず、良好な結晶性が維持されてい
ることが確認された。
【0175】次いで、分離後の第1の基板10’の外周
部の表面に存在するSiO2層14a”を、SiO2用の
エッチング液である弗酸又はバッファード弗酸で選択的
にエッチングした。この時、多孔質Si層12a”のエ
ッチング量は微小であり、外周部のSiO2層14a”
が完全に除去されてその下の単結晶Si層13a”が表
出した後においても、十分な厚さの多孔質層12a”が
残っていた。
【0176】次いで、多孔質層12a”上の外周部に残
留している単結晶Si層13a”を弗酸、硝酸、酢酸の
混合液(混合比=1:100:100)をエッチング液
として除去する。ここで、外周部の単結晶Si層13
a”のエッチングと同時に多孔質Si層12a”もエッ
チングされるが、多孔質Si層12a”のエッチング量
は無視可能である。具体的には、この実施例では、外周
部の単結晶Si層13a”は、約0.2μm厚であり、
この単結晶Si層13a”を完全に除去したところ、多
孔質Si層12a”のエッチング量は最大で0.3μm
程度であった。
【0177】ここで、外周部のSiO2層14a”及び
単結晶Si層13a”の少なくとも一方をドライエッチ
ング法によって除去した場合においても、上記のウエッ
トエッチング法による場合と同様に、SiO2層14
a”及び/又は単結晶Si層13a”を選択的に除去す
ることができた。ドライエッチング法においては、ガス
種、圧力、パワー、放電マッチングを調整する他、エッ
チング速度の分布を制御することにより、外周部のSi
2層及び又は単結晶Si層を選択的にエッチングする
ことができる。
【0178】次いで、単結晶Si基板11上に残留する
多孔質層12a”を49%弗酸と30%過酸化水素水と
水との混合液をエッチング液として選択的にエッチング
した。この時、単結晶Si基板11の表面は、エッチ・
ストップとして機能する。このエッチング液による単結
晶Siのエッチング速度は、多孔質Siのエッチング速
度に比して極めて低く、選択比は105以上にも達す
る。従って、エッチングによって生じる単結晶Si基板
11の凹凸は、実用上無視できる。なお、多孔質層12
a”は、研磨によって除去してもよい。
【0179】次いで、単結晶Si基板11に対して、水
素中において1100℃で1時間の熱処理を施して表面
を平坦化した。また、この熱処理に代えて、又は、追加
して、研磨により単結晶Si基板11の表面を平坦化し
てもよい。この単結晶Si基板11の表面粗さを原子間
力顕微鏡で評価したところ、50μ角の領域での平均自
乗粗さは約0.2nmであった。これは、通常市販され
ているSi基板と同等である。このようにして得られた
単結晶Si基板11は、第1の基板を形成するための基
板又は第2の基板として再利用することができた。
【0180】なお、第2の基板20として、単結晶Si
基板に代えて、例えば、表面に酸化膜を形成したSi基
板、絶縁性基板(例えば、石英基板)、光透過性基板
(例えば、石英基板)等を採用してもよい。
【0181】ここで、第1の基板を形成するための基板
11及び第2の基板20として、互いに熱膨張係数が異
なる基板を採用する場合(例えば、基板11としてSi
基板を採用し、第2の基板20として石英基板を採用す
る場合)には、両基板を貼り合わせる前に、各基板の表
面にプラズマ処理を施し、水洗することが好ましい。こ
れにより、両基板を重ね合わせた後に、低温の熱処理を
施すことにより十分な貼り合わせ強度がが得られる。
【0182】[第6の実施例]この実施例は、第5の実
施例の変形例を提供する。
【0183】具体的には、この実施例では、単結晶Si
基板上にCVD(chemical Vapor Deposition)法により0.
3μm厚の単結晶Si層を形成し、その後、該基板の表
面にSiO2層を形成する工程及びその構造の工程を第
4の実施例に従って実施する。この時の成長条件は以下
の通りである。
【0184】<エピタキシャル成長条件> ソ−スガス:SiH2Cl2/H2 ガス流量 :0.5/180(l/min) ガス圧力 :80(Torr) 温度 :950(℃) 成長速度 :0.30(μm/min) [第7の実施例]この実施例は、陽極化成法に代えて、
イオン注入法により多孔質層(微小空洞層)を形成する
方法におけるSOI基板の製造方法及び第1の基板の再
生方法の具体例を提供する。
【0185】まず、単結晶Si基板の表面に熱酸化法に
より200nm厚のSiO2層を形成した。次いで、該
基板にSiO2層を通して40kevで5×1016cm
-2の水素イオンを注入した。このイオン注入工程には、
例えば、ビームによるイオン注入機やプラズマによる一
括注入プラズマ装置を適用することができる。このイオ
ン注入工程により、図1Bに示す第1の基板10と同様
の基板、即ち、単結晶Si基板11上に多孔質層(イオ
ン注入層若しくは微小空洞層)12、単結晶Si層1
3、SiO2層を順に有する基板が形成される。
【0186】次いで、第1の基板10のSiO2層14
の表面と別に用意した8インチのSi基板(第2の基
板)20の表面とに窒素プラズマ処理を実施し、水洗し
た後に、両基板の表面を密着させてた。窒素プラズマ処
理により両基板の結合の強度は十分強固であるが、更に
結合の強度を増すために200℃程度の熱処理を実施し
ていもよい。これにより、図1Cに示すような貼り合わ
せ基板が得られた。なお、第1の基板10と第2の基板
との接触面の外周端は、貼り合わせ基板の外周端より約
1.5mm内側となった。
【0187】次いで、貼り合わせ基板を分離した。これ
により、図3に示すように、分離後の第1の基板10’
と第2の基板20’とが得られた。分離の方法として
は、第1の実施例において挙げた方法の他、多孔質層
(微小空洞層)12を外周部から高速酸化して体積を膨
張させることにより、該膨張部分を一種の楔として利用
する方法も有効である。
【0188】分離後の第2の基板20’は、多孔質層1
2b”/単結晶Si層13b”/全都演奏14b”/単
結晶Si基板20の積層構造となった。一方、分離後の
第1の基板10’は、単結晶Si基板11上に多孔質層
12a”を有し、その上の外周部(外周端から内側に向
かって約1.5mmまでの部分)に単結晶Si層13
a”、絶縁層14a”を順に有する構造となる。ただ
し、外周部の多孔質層12a”に亀裂が生じてその上の
層が剥がれる領域がある。
【0189】次いで、分離後の第2の基板20’の表面
に残留する多孔質層12b”を49%弗酸と30%過酸
化水素水と水との混合液をエッチング液として選択的に
エッチングしてSOI基板を得た。この時、単結晶Si
層13b”の表面は、エッチ・ストップとして機能す
る。このエッチング液による単結晶Siのエッチング速
度は、多孔質Siのエッチング速度に比して極めて低
く、選択比は105以上にも達する。従って、エッチン
グによって生じる単結晶Si層13b”の表面の凹凸
は、実用上無視できる。多孔質層12b”のエッチング
後の単結晶Si層13b”の膜厚を面内の全面にわたっ
て100点について測定したところ、膜厚のばらつきは
±3%以内であった。なお、多孔質層12b”は、研磨
によって除去してもよい。
【0190】次いで、得られたSOI基板に対して、水
素中において1100℃で1時間の熱処理を施して表面
を平坦化した。また、この熱処理に代えて、又は、追加
して、研磨により単結晶Si基板11の表面を平坦化し
てもよい。この単結晶Si基板11の表面粗さを原子間
力顕微鏡で評価したところ、50μ角の領域での平均自
乗粗さは約0.2nmであった。これは、通常市販され
ているSi基板と同等である。透過型電子顕微鏡による
断面観察の結果、単結晶Si層13aには、新たな結晶
欠陥は導入されておらず、良好な結晶性が維持されてい
ることが確認された。
【0191】次いで、分離後の第1の基板10’の外周
部の表面に存在するSiO2層14a”を、SiO2用の
エッチング液である弗酸又はバッファード弗酸で選択的
にエッチングした。この時、多孔質Si層12a”のエ
ッチング量は微小であり、外周部のSiO2層14a”
が完全に除去されてその下の単結晶Si層13a”が表
出した後においても、十分な厚さの多孔質層12a”が
残っていた。
【0192】次いで、多孔質層12a”上の外周部に残
留している単結晶Si層13a”を弗酸、硝酸、酢酸の
混合液(混合比=1:100:100)をエッチング液
として除去する。ここで、外周部の単結晶Si層13
a”のエッチングと同時に多孔質Si層12a”もエッ
チングされるが、多孔質Si層12a”のエッチング量
は無視可能である。具体的には、この実施例では、外周
部の単結晶Si層13a”は、約0.2μm厚であり、
この単結晶Si層13a”を完全に除去したところ、多
孔質Si層12a”のエッチング量は最大で0.3μm
程度であった。
【0193】ここで、外周部のSiO2層14a”及び
単結晶Si層13a”の少なくとも一方をドライエッチ
ング法によって除去した場合においても、上記のウエッ
トエッチング法による場合と同様に、SiO2層14
a”及び/又は単結晶Si層13a”を選択的に除去す
ることができた。ドライエッチング法においては、ガス
種、圧力、パワー、放電マッチングを調整する他、エッ
チング速度の分布を制御することにより、外周部のSi
2層及び又は単結晶Si層を選択的にエッチングする
ことができる。
【0194】次いで、単結晶Si基板11上に残留する
多孔質層12a”を49%弗酸と30%過酸化水素水と
水との混合液をエッチング液として選択的にエッチング
した。この時、単結晶Si基板11の表面は、エッチ・
ストップとして機能する。このエッチング液による単結
晶Siのエッチング速度は、多孔質Siのエッチング速
度に比して極めて低く、選択比は105以上にも達す
る。従って、エッチングによって生じる単結晶Si基板
11の凹凸は、実用上無視できる。なお、多孔質層12
a”は、研磨によって除去してもよい。
【0195】次いで、単結晶Si基板11に対して、水
素中において1100℃で1時間の熱処理を施して表面
を平坦化した。また、この熱処理に代えて、又は、追加
して、研磨により単結晶Si基板11の表面を平坦化し
てもよい。この単結晶Si基板11の表面粗さを原子間
力顕微鏡で評価したところ、50μ角の領域での平均自
乗粗さは約0.2nmであった。これは、通常市販され
ているSi基板と同等である。このようにして得られた
単結晶Si基板11は、第1の基板を形成するための基
板又は第2の基板として再利用することができた。
【0196】なお、第2の基板20として、単結晶Si
基板に代えて、例えば、表面に酸化膜を形成したSi基
板、絶縁性基板(例えば、石英基板)、光透過性基板
(例えば、石英基板)等を採用してもよい。
【0197】ここで、第1の基板を形成するための基板
11及び第2の基板20として、互いに熱膨張係数が異
なる基板を採用する場合(例えば、基板11としてSi
基板を採用し、第2の基板20として石英基板を採用す
る場合)には、両基板を貼り合わせる前に、各基板の表
面にプラズマ処理を施し、水洗することが好ましい。こ
れにより、両基板を重ね合わせた後に、低温の熱処理を
施すことにより十分な貼り合わせ強度がが得られる。
【0198】[その他]上記の実施例において、多孔質
層上に第1の層を成長させる方法としては、CVD法の
他、例えば、MBE法、スパッタ法、液相成長法等の種
々の方法を採用することができる。
【0199】また、上記の実施例において、多孔質Si
層の選択的なエッチングに使用するエッチング液として
は、49%弗酸と30%過酸化水素水と水との混合液の
他、例えば、 a)弗酸と水との混合液、 b)弗酸と水との混合液にアルコール及び過酸化水素水
の少なくとも一方を添加した混合液、 c)バッファード弗酸、 d)バッファード弗酸にアルコール及び過酸化水素水の
少なくとも一方を添加した混合液、又は、 e)弗酸、硝酸及び酢酸の混合液、 等の種々のエッチング液を採用することができる。
【0200】
【発明の効果】本発明によれば、例えば、貼り合わせ基
体を分離した後の第1の基体の平坦化が容易になる。
【図面の簡単な説明】
【図1A】基板の製造方法及び該製造方法において使用
される基板の再生方法における多孔質層の形成工程を説
明するための模式図である。
【図1B】基板の製造方法及び該製造方法において使用
される基板の再生方法における単結晶Si層及び絶縁層
の形成工程を説明するための模式図である。
【図1C】基板の製造方法及び該製造方法において使用
される基板の再生方法における貼り合わせ工程を説明す
るための模式図である。
【図1D】基板の製造方法及び該製造方法において使用
される基板の再生方法における酸化工程を説明するため
の模式図である。
【図1E】基板の製造方法及び該製造方法において使用
される基板の再生方法における分離工程を説明するため
の模式図である。
【図1F】基板の製造方法及び該製造方法において使用
される基板の再生方法における多孔質層の除去工程及び
SOI基板の構造を説明するための模式図である。
【図1G】基板の製造方法及び該製造方法において使用
される基板の再生方法における第1段階の除去工程(絶
縁層の除去工程)を説明するための模式図である。
【図1H】基板の製造方法及び該製造方法において使用
される基板の再生方法における第2段階の除去工程(多
孔質層の除去工程)を説明するための模式図である。
【図2A】基板の製造方法及び該製造方法において使用
される基板の再生方法における酸化工程を説明するため
の模式図である。
【図2B】基板の製造方法及び該製造方法において使用
される基板の再生方法における分離工程を説明するため
の模式図である。
【図2C】基板の製造方法及び該製造方法において使用
される基板の再生方法における多孔質層の除去工程及び
SOI基板の構造を説明するための模式図である。
【図2D】基板の製造方法及び該製造方法において使用
される基板の再生方法における第1段階の除去工程(絶
縁層の除去工程)を説明するための模式図である。
【図2E】基板の製造方法及び該製造方法において使用
される基板の再生方法における第2段階の除去工程(単
結晶Si層の除去工程)を説明するための模式図であ
る。
【図2F】基板の製造方法及び該製造方法において使用
される基板の再生方法における第3段階の除去工程(多
孔質層の除去工程)を説明するための模式図である。
【図3】イオン注入法により多孔質層(微小空洞層)を
形成した第1の基板と第2の基板とを貼り合わせてなる
貼り合わせ基板を該多孔質層で分離する工程を模式的に
示す図である。
【図4】本発明の第1の実施の形態を適用して再利用可
能な分離後の第2の基板の一例を示す図である。
【図5】本発明の第2の実施の形態を適用して再利用可
能な分離後の第2の基板の一例を示す図である。
【符号の説明】
10 第1の基板 20 第2の基板 30 SOI基板 11 単結晶Si基板 12 多孔質層 13 単結晶Si層 14 絶縁層(SiO2層)
───────────────────────────────────────────────────── フロントページの続き (72)発明者 柳田 一隆 東京都大田区下丸子3丁目30番2号 キヤ ノン株式会社内 Fターム(参考) 5F043 AA09 BB01 DD10 DD16 DD23 FF07 GG10

Claims (32)

    【特許請求の範囲】
  1. 【請求項1】 分離層を有し、その上に移設層を有する
    第1の基体と第2の基体とを貼り合わせて貼り合わせ基
    体を作成し、その後、該貼り合わせ基体を主に前記分離
    層で分離することにより、前記移設層の一部の領域を第
    2の基体に移設した後に残る利用済みの第1の基体を処
    理する処理方法であって、 前記利用済みの第1の基体に残留する移設層を除去する
    移設層除去工程を実施し、 その後、前記利用済みの第1の基体の表面に残留する前
    記分離用の層を除去する分離層除去工程を実施する、 ことを特徴とする処理方法。
  2. 【請求項2】 前記移設層除去工程では、前記利用済み
    の第1の基体の表面に残留する移設層を選択的に除去す
    ることを特徴とする請求項1に記載の処理方法。
  3. 【請求項3】 前記利用済みの第1の基体に残留する移
    設層は、少なくとも該第1の基体の表面の外周部に存在
    することを特徴とする請求項1又は請求項2に記載の処
    理方法。
  4. 【請求項4】 前記利用済みの第1の基板に残留する移
    設層は、少なくとも該第1の基板の表面の外周部、及
    び、端部に存在することを特徴とする請求項1又は請求
    項2に記載の処理方法。
  5. 【請求項5】 前記利用済みの第1の基板に残留する移
    設層は、少なくとも該第1の基板の表面及び裏面の外周
    部、並びに、端部に存在することを特徴とする請求項1
    又は請求項2に記載の処理方法。
  6. 【請求項6】 前記利用済みの第1の基板に残留する移
    設層は、少なくとも該第1の基板の表面の外周部、端
    部、及び、裏面に存在することを特徴とする請求項1又
    は請求項2に記載の処理方法。
  7. 【請求項7】 前記移設層は、前記分離層の上に第1の
    層と第2の層とを順に有し、前記移設層除去工程では、 前記利用済みの第1の基体に残留する第2の層を除去す
    る第1工程を実施し、 その後、前記利用済みの第1の基体に残留する第1の層
    を除去する第2工程を実施する、 ことを特徴とする請求項1乃至請求項6のいずれか1項
    に記載の処理方法。
  8. 【請求項8】 前記移設層は、半導体層を含むことを特
    徴とする請求項1乃至請求項6のいずれか1項に記載の
    処理方法。
  9. 【請求項9】 前記移設層は、Si層を含むことを特徴
    とする請求項1乃至請求項6のいずれか1項に記載の処
    理方法。
  10. 【請求項10】 前記移設層は、単結晶Si層を含むこ
    とを特徴とする請求項1乃至請求項3のいずれか1項に
    記載の処理方法。
  11. 【請求項11】 前記第1の層は、単結晶Si層であ
    り、前記第2の層は、SiO2層であることを特徴とす
    る請求項10に記載の処理方法。
  12. 【請求項12】 前記移設層は、Ge層、SiGe層、
    SiC層、C層のいずれかを含むことを特徴とする請求
    項1乃至請求項6のいずれか1項に記載の処理方法。
  13. 【請求項13】 前記移設層は、化合物半導体層を含む
    ことを特徴とする請求項1乃至請求項6のいずれか1項
    に記載の処理方法。
  14. 【請求項14】 前記分離層は、多孔質層であることを
    特徴とする請求項1乃至請求項13のいずれか1項に記
    載の処理方法。
  15. 【請求項15】 前記第1の基体は、前記分離層とし
    て、単結晶Si基板の表面を陽極化成法によって多孔質
    化することにより得られる多孔質層を有し、その上に前
    記移設層を有することを特徴とする請求項1乃至請求項
    13のいずれか1項に記載の処理方法。
  16. 【請求項16】 前記第1の基体は、前記分離層とし
    て、単結晶Si基板にイオンを注入することにより得ら
    れる多孔質層を有し、その上に前記移設層を有すること
    を特徴とする請求項1乃至請求項13のいずれか1項に
    記載の処理方法。
  17. 【請求項17】 前記第1の基板は、Si基板に分離層
    及び移設層を形成してなることを特徴とする請求項1乃
    至請求項13のいずれか1項に記載の処理方法。
  18. 【請求項18】 前記第2の基板は、Si基板、酸化膜
    を形成したSi基板、光透過性基板、絶縁性基板のいず
    れかであることを特徴とする請求項1乃至請求項17の
    いずれか1項に記載の処理方法。
  19. 【請求項19】 前記移設層除去工程では、前記利用済
    みの第1の基体に残留する移設層を弗酸含有溶液により
    エッチングすることを特徴とする請求項9乃至請求項1
    1のいずれか1項に記載の処理方法。
  20. 【請求項20】 前記第1工程では、弗酸又はバッファ
    ード弗酸により前記第1の層である単結晶Si層をエッ
    チングすることを特徴とする請求項11に記載の処理方
    法。
  21. 【請求項21】 前記第2工程では、弗酸、酢酸及び硝
    酸の混合液により前記第2の層であるSiO2層をエッ
    チングすることを特徴とする請求項11又は請求項20
    に記載の処理方法。
  22. 【請求項22】 前記移設層除去工程では、ドライエッ
    チング法により前記利用済みの第1の基体に残留する移
    設層をエッチングすることを特徴とする請求項1乃至請
    求項18のいずれか1項に記載の処理方法。
  23. 【請求項23】 前記分離層除去工程では、前記分離用
    の層を選択的に除去することを特徴とする請求項1乃至
    請求項22のいずれか1項に記載の処理方法。
  24. 【請求項24】 前記分離層除去工程では、前記分離用
    の層をウエットエッチング法により選択的に除去するこ
    とを特徴とする請求項1乃至請求項22のいずれか1項
    に記載の処理方法。
  25. 【請求項25】 エッチング液として、 弗酸、 弗酸にアルコール及び過酸化水素水の少なくとも一方を
    添加した混合液、 バッファード弗酸、 バッファード弗酸にアルコール及び過酸化水素水の少な
    くとも一方を添加した混合液、 のいずれかを使用することを特徴とする請求項24に記
    載の処理方法。
  26. 【請求項26】 前記分離層除去工程では、前記分離用
    の層を研磨により選択的に除去することを特徴とする請
    求項1乃至請求項22のいずれか1項に記載の処理方
    法。
  27. 【請求項27】 前記分離層除去工程に次いで、前記利
    用済みの第1の基体の表面を平坦化する平坦化工程を実
    施することを特徴とする請求項1乃至請求項26のいず
    れか1項に記載の処理方法。
  28. 【請求項28】 前記平坦化工程は、前記利用済みの第
    1の基体の表面に水素を含む雰囲気中で熱処理を施す工
    程を含むことを特徴とする請求項27に記載の処理方
    法。
  29. 【請求項29】 前記平坦化工程は、前記利用済みの第
    1の基体の表面を研磨により平坦化する工程を含むこと
    を特徴とする請求項27又は請求項28に記載の処理方
    法。
  30. 【請求項30】 分離層を有し、その上に移設層を有す
    る基体の前記移設層の一部を他の物体に移設した後に残
    る利用済みの基体を処理する処理方法であって、 前記利用済みの基体に残留する移設層を除去する移設層
    除去工程をを実施し、 その後、前記利用済みの基体の表面に残留する前記分離
    用の層を除去する分離層除去工程を実施する、 ことを特徴とする処理方法。
  31. 【請求項31】 多孔質層を有し、その上の外周部に他
    の層を有する基板から前記多孔質層及び前記他の層を除
    去するための処理方法であって、 前記他の層を除去する工程を実施し、 その後、前記多孔質層を除去する工程を実施する、 ことを特徴とする処理方法。
  32. 【請求項32】 半導体基板の製造方法であって、 分離層を有し、その上に、半導体層を含む移設層を有す
    る第1の基板と別に用意した第2の基板とを貼り合わせ
    て、貼り合わせ基板を作成する作成工程と、 前記貼り合わせ基板を主に前記分離層で分離することに
    より、前記移設層の一部の領域を第2の基板の表面に移
    設して、表面に移設層を有する半導体基板を作成する移
    設工程と、 前記移設工程の後の前記第1の基板に残留する移設層を
    除去する移設層除去工程と、 前記移設層除去工程の後の前記第1の基板の表面に残留
    する前記分離層を除去する分離層除去工程と、 を有し、前記分離層除去工程の後の前記第1の基板を前
    記作成工程において貼り合わせ基板を作成するための材
    料として再利用する一連の処理を実施しながら半導体基
    板を得ることを特徴とする半導体基板の製造方法。
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Cited By (10)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
JP2003037254A (ja) * 2001-05-22 2003-02-07 Samsung Electronics Co Ltd エッチング阻止膜を有するsoi基板、その製造方法、その上に製作されたsoi集積回路及びそれを用いてsoi集積回路を製作する方法
KR100751125B1 (ko) * 2003-06-06 2007-08-22 에스. 오. 이. 떼끄 씰리꽁 오 냉쉴라또흐 떼끄놀로지 지지 기판 및 초박층을 갖는 구조체를 취득하기 위한 방법
JP2009302405A (ja) * 2008-06-16 2009-12-24 Shibaura Mechatronics Corp Soi基板の製造方法及び製造装置
JP2011100977A (ja) * 2009-10-09 2011-05-19 Semiconductor Energy Lab Co Ltd 半導体基板の再生方法、再生半導体基板の作製方法、および、soi基板の作製方法
JP2011119666A (ja) * 2009-10-27 2011-06-16 Semiconductor Energy Lab Co Ltd 半導体基板の再生方法、再生半導体基板の作製方法、および、soi基板の作製方法
WO2011132284A1 (ja) * 2010-04-22 2011-10-27 富士通株式会社 半導体装置及びその製造方法、電源装置
US8278187B2 (en) 2009-06-24 2012-10-02 Semiconductor Energy Laboratory Co., Ltd. Method for reprocessing semiconductor substrate by stepwise etching with at least two etching treatments
US8354348B2 (en) 2009-08-25 2013-01-15 Semiconductor Energy Laboratory Co., Ltd. Method for reprocessing semiconductor substrate, method for manufacturing reprocessed semiconductor substrate, and method for manufacturing SOI substrate
US8404563B2 (en) 2009-06-24 2013-03-26 Semiconductor Energy Laboratory Co., Ltd. Method for reprocessing semiconductor substrate and method for manufacturing SOI substrate
JP2013171898A (ja) * 2012-02-20 2013-09-02 Sanken Electric Co Ltd エピタキシャル基板及び半導体装置

Families Citing this family (26)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
JP3580227B2 (ja) * 2000-06-21 2004-10-20 三菱住友シリコン株式会社 複合基板の分離方法及び分離装置
US6762132B1 (en) 2000-08-31 2004-07-13 Micron Technology, Inc. Compositions for dissolution of low-K dielectric films, and methods of use
US8507361B2 (en) * 2000-11-27 2013-08-13 Soitec Fabrication of substrates with a useful layer of monocrystalline semiconductor material
FR2894990B1 (fr) * 2005-12-21 2008-02-22 Soitec Silicon On Insulator Procede de fabrication de substrats, notamment pour l'optique,l'electronique ou l'optoelectronique et substrat obtenu selon ledit procede
FR2817394B1 (fr) * 2000-11-27 2003-10-31 Soitec Silicon On Insulator Procede de fabrication d'un substrat notamment pour l'optique, l'electronique ou l'optoelectronique et substrat obtenu par ce procede
FR2840731B3 (fr) * 2002-06-11 2004-07-30 Soitec Silicon On Insulator Procede de fabrication d'un substrat comportant une couche utile en materiau semi-conducteur monocristallin de proprietes ameliorees
TWI233154B (en) * 2002-12-06 2005-05-21 Soitec Silicon On Insulator Method for recycling a substrate
WO2004061944A1 (en) * 2003-01-07 2004-07-22 S.O.I.Tec Silicon On Insulator Technologies Recycling of a wafer comprising a multi-layer structure after taking-off a thin layer
FR2849715B1 (fr) * 2003-01-07 2007-03-09 Soitec Silicon On Insulator Recyclage d'une plaquette comprenant une structure multicouches apres prelevement d'une couche mince
JP5047609B2 (ja) 2003-01-07 2012-10-10 ソワテク 除去構造を含んでなるウェハーの、その薄層を除去した後の、機械的手段による循環使用
US20090325362A1 (en) * 2003-01-07 2009-12-31 Nabil Chhaimi Method of recycling an epitaxied donor wafer
FR2849714B1 (fr) * 2003-01-07 2007-03-09 Recyclage par des moyens mecaniques d'une plaquette comprenant une structure multicouches apres prelevement d'une couche mince
DE60336543D1 (de) * 2003-05-27 2011-05-12 Soitec Silicon On Insulator Verfahren zur Herstellung einer heteroepitaktischen Mikrostruktur
US8475693B2 (en) 2003-09-30 2013-07-02 Soitec Methods of making substrate structures having a weakened intermediate layer
FR2860249B1 (fr) * 2003-09-30 2005-12-09 Michel Bruel Procede de fabrication d'une structure en forme de plaque, en particulier en silicium, application de procede, et structure en forme de plaque, en particulier en silicium
JP2005173544A (ja) * 2003-11-19 2005-06-30 Seiko Epson Corp 液晶装置及び電子機器
US7402520B2 (en) * 2004-11-26 2008-07-22 Applied Materials, Inc. Edge removal of silicon-on-insulator transfer wafer
DE102005063089A1 (de) * 2005-12-30 2007-07-12 Advanced Micro Devices, Inc., Sunnyvale Verfahren zum Reduzieren der Kontaminierung durch Vorsehen einer Ätzstoppschicht am Substratrand
TWI493609B (zh) * 2007-10-23 2015-07-21 Semiconductor Energy Lab 半導體基板、顯示面板及顯示裝置的製造方法
FR2929758B1 (fr) * 2008-04-07 2011-02-11 Commissariat Energie Atomique Procede de transfert a l'aide d'un substrat ferroelectrique
SG159484A1 (en) * 2008-09-05 2010-03-30 Semiconductor Energy Lab Method of manufacturing soi substrate
US8318588B2 (en) 2009-08-25 2012-11-27 Semiconductor Energy Laboratory Co., Ltd. Method for reprocessing semiconductor substrate, method for manufacturing reprocessed semiconductor substrate, and method for manufacturing SOI substrate
FR2953640B1 (fr) * 2009-12-04 2012-02-10 S O I Tec Silicon On Insulator Tech Procede de fabrication d'une structure de type semi-conducteur sur isolant, a pertes electriques diminuees et structure correspondante
US8196546B1 (en) * 2010-11-19 2012-06-12 Corning Incorporated Semiconductor structure made using improved multiple ion implantation process
US9123529B2 (en) 2011-06-21 2015-09-01 Semiconductor Energy Laboratory Co., Ltd. Method for reprocessing semiconductor substrate, method for manufacturing reprocessed semiconductor substrate, and method for manufacturing SOI substrate
KR20180133562A (ko) 2013-04-15 2018-12-14 가부시키가이샤 한도오따이 에네루기 켄큐쇼 발광 장치

Family Cites Families (16)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
JP2608351B2 (ja) 1990-08-03 1997-05-07 キヤノン株式会社 半導体部材及び半導体部材の製造方法
JP3112106B2 (ja) * 1991-10-11 2000-11-27 キヤノン株式会社 半導体基材の作製方法
EP0536790B1 (en) * 1991-10-11 2004-03-03 Canon Kabushiki Kaisha Method for producing semiconductor articles
EP1043768B1 (en) * 1992-01-30 2004-09-08 Canon Kabushiki Kaisha Process for producing semiconductor substrates
JP3187109B2 (ja) * 1992-01-31 2001-07-11 キヤノン株式会社 半導体部材およびその製造方法
JP3257580B2 (ja) 1994-03-10 2002-02-18 キヤノン株式会社 半導体基板の作製方法
JP2669368B2 (ja) * 1994-03-16 1997-10-27 日本電気株式会社 Si基板上化合物半導体積層構造の製造方法
JP3381443B2 (ja) * 1995-02-02 2003-02-24 ソニー株式会社 基体から半導体層を分離する方法、半導体素子の製造方法およびsoi基板の製造方法
JPH08250687A (ja) * 1995-03-08 1996-09-27 Komatsu Electron Metals Co Ltd Soi基板の製造方法およびsoi基板
US5937312A (en) * 1995-03-23 1999-08-10 Sibond L.L.C. Single-etch stop process for the manufacture of silicon-on-insulator wafers
US6103598A (en) * 1995-07-13 2000-08-15 Canon Kabushiki Kaisha Process for producing semiconductor substrate
SG60012A1 (en) * 1995-08-02 1999-02-22 Canon Kk Semiconductor substrate and fabrication method for the same
JP2692659B2 (ja) * 1995-10-13 1997-12-17 日本電気株式会社 Soi基板および該soi基板の製造方法
CA2233115C (en) * 1997-03-27 2002-03-12 Canon Kabushiki Kaisha Semiconductor substrate and method of manufacturing the same
JP3932369B2 (ja) 1998-04-09 2007-06-20 信越半導体株式会社 剥離ウエーハを再利用する方法および再利用に供されるシリコンウエーハ
JP3500063B2 (ja) 1998-04-23 2004-02-23 信越半導体株式会社 剥離ウエーハを再利用する方法および再利用に供されるシリコンウエーハ

Cited By (12)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
JP2003037254A (ja) * 2001-05-22 2003-02-07 Samsung Electronics Co Ltd エッチング阻止膜を有するsoi基板、その製造方法、その上に製作されたsoi集積回路及びそれを用いてsoi集積回路を製作する方法
KR100751125B1 (ko) * 2003-06-06 2007-08-22 에스. 오. 이. 떼끄 씰리꽁 오 냉쉴라또흐 떼끄놀로지 지지 기판 및 초박층을 갖는 구조체를 취득하기 위한 방법
JP2009302405A (ja) * 2008-06-16 2009-12-24 Shibaura Mechatronics Corp Soi基板の製造方法及び製造装置
US8278187B2 (en) 2009-06-24 2012-10-02 Semiconductor Energy Laboratory Co., Ltd. Method for reprocessing semiconductor substrate by stepwise etching with at least two etching treatments
US8404563B2 (en) 2009-06-24 2013-03-26 Semiconductor Energy Laboratory Co., Ltd. Method for reprocessing semiconductor substrate and method for manufacturing SOI substrate
US8354348B2 (en) 2009-08-25 2013-01-15 Semiconductor Energy Laboratory Co., Ltd. Method for reprocessing semiconductor substrate, method for manufacturing reprocessed semiconductor substrate, and method for manufacturing SOI substrate
JP2011100977A (ja) * 2009-10-09 2011-05-19 Semiconductor Energy Lab Co Ltd 半導体基板の再生方法、再生半導体基板の作製方法、および、soi基板の作製方法
JP2011119666A (ja) * 2009-10-27 2011-06-16 Semiconductor Energy Lab Co Ltd 半導体基板の再生方法、再生半導体基板の作製方法、および、soi基板の作製方法
WO2011132284A1 (ja) * 2010-04-22 2011-10-27 富士通株式会社 半導体装置及びその製造方法、電源装置
JP5720678B2 (ja) * 2010-04-22 2015-05-20 富士通株式会社 半導体装置及びその製造方法、電源装置
US9252254B2 (en) 2010-04-22 2016-02-02 Fujitsu Limited Semiconductor device and method of manufacturing the same, and power supply apparatus
JP2013171898A (ja) * 2012-02-20 2013-09-02 Sanken Electric Co Ltd エピタキシャル基板及び半導体装置

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