JP3437540B2

JP3437540B2 - 半導体部材及び半導体装置の製造方法

Info

Publication number: JP3437540B2
Application number: JP2000283943A
Authority: JP
Inventors: 守宮脇
Original assignee: Canon Inc
Current assignee: Canon Inc
Priority date: 2000-09-19
Filing date: 2000-09-19
Publication date: 2003-08-18
Anticipated expiration: 2018-08-18
Also published as: JP2001135805A

Description

【発明の詳細な説明】

【０００１】

【産業上の利用分野】本発明は半導体部材、特に高集積
度の集積回路を形成するのに好適な半導体部材およびそ
のような半導体部材に機能素子が形成された半導体装置
の製造方法に関する。

【０００２】

【従来の技術】単結晶Ｓｉウエハに代表される半導体部
材は集積回路を形成する部材として使用され、その結晶
品質もより良質なものが開発されつつある。

【０００３】他方、システム機器の取り扱う情報の増大
に伴って、集積回路にはより高い集積度および高速動作
が強く要求されている。また、高集積化が進むにつれて
集積回路中のトランジスタ等の素子の寸法が微小化さ
れ、半導体装置の製造工程におけるチップ歩留りを一定
の水準以上に維持または向上させる上で、各素子の信頼
性が非常に重要になってきている。トランジスタ，ダイ
オード等の各素子の信頼性には集積回路が形成される半
導体部材の表面平坦性および結晶性の良否が大きく影響
する。例えば、ＤＲＡＭにおいて２５６Ｍビット〜１Ｇ
ビットレベルの集積度を達成するためには、半導体表面
に形成される絶縁層の膜厚は、１．０〜１．５ｎｍと極
めて薄くする必要がある。又、リフレッシュ周期が６４
ｍｓｅｃから１２８ｍｓｅｃ程度のＤＲＡＭが形成でき
る結晶性の良好な半導体部材が要求されている。

【０００４】さらに、トランジスタの信頼性をより高め
るためには、以上の点ばかりでなく、半導体部材表面に
存在する金属あるいは有機物の汚染およびパーティクル
の除去が必須とされている。このため、いくつかの表面
洗浄方法が提案されているが、現在金属あるいは有機物
汚染およびパーティクルの除去として有力と思われる洗
浄法にアンモニア過酸化水素水（ＮＨ₄ＯＨ：Ｈ₂Ｏ₂：
Ｈ₂Ｏ）洗浄がある。

【０００５】ところが、従来の半導体部材では、一般に
使用されている組成のアンモニア過酸化水素水（体積比
がＮＨ₄ＯＨ：Ｈ₂Ｏ₂：Ｈ₂Ｏ＝１：１：５なる組成）で
洗浄処理すると、汚染は除去されるものの、洗浄前には
表面凹凸が例えば０．２ｎｍと平坦であったものが洗浄
後には表面凹凸が約０．５ｎｍ以上とその表面が粗れ、
例えばＭＯＳ−ＦＥＴを形成した場合にはゲート酸化膜
の絶縁耐圧が設計の要求を満たさない。

【０００６】一方、バルクとは異なる半導体部材とし
て、さらに下記の点で優れたシリコン・オン・インシュ
レーター（ＳＯＩ）型ウエハが注目を集めている。その
理由は以下の特徴があるからである。

【０００７】１．誘電体分離が容易で高集積化が可能２．対放射線耐性に優れている３．浮遊容量が低減され高速化が可能４．ウエル工程が省略できる５．ラッチアップを防止できる６．薄膜化による完全空乏型電界効果トランジスタが可
能７．微細トランジスタにおいても短チャネル効果の抑制
が可能ＳＯＩ型半導体部材として最も広く使用されているもの
にサイモックスと称されるウエハと二枚のＳｉウエハを
はり合せて形成したＳＯＩウエハ（貼り合わせＳＯＩウ
エハ）とがある。

【０００８】サイモックス（ＳＩＭＯＸ：Separation b
y ion-implanted oxygen）ウエハとはＳｉ単結晶半導体
基体中にイオン注入によって酸素を注入してＳｉ単結晶
半導体基体内部にＳｉＯ₂層を形成して表面にＳｉ単結
晶半導体薄層を設けたものである。このような構成のサ
イモックスウエハは、Ｓｉ半導体プロセスと整合性が比
較的良いためＳＯＩ型半導体部材の中では現在よく使用
されている。

【０００９】しかしながら、Ｓｉ単結晶半導体基体内部
にＳｉＯ₂層を形成するためには、Ｓｉ単結晶半導体基
体中に酸素イオンを１０¹⁸ｉｏｎｓ／ｃｍ²以上も注入
する必要があるが、その注入時間が長大であり、工業的
には生産性が高いとはいえず、ウエハコストも高い。さ
らに、表面に設けられたＳｉ単結晶半導体薄層にはイオ
ン注入の過程で発生した結晶欠陥が多く存在する。この
ため、サイモックスウエハは、例えば、工業的に見て、
高集積回路を歩留まりよく作製できるに充分良好な結晶
品質を本質的に持ち合わせることはできない。又、サイ
モックスウエハは、その表面に上述したアンモニア過酸
化水素水洗浄を適用すると、表面凹凸が、数ｎｍ以上に
なり高集積回路形成用には向かない。

【００１０】一方、貼り合わせＳＯＩウエハとは、二枚
のＳｉウエハを用意し、第一のＳｉウエハ表面を酸化し
てＳｉＯ₂層を形成しておき、第二のウエハを第一のウ
エハの前記ＳｉＯ₂層表面にはり合わせた後、第二のウ
エハの自由表面を研磨して、ＳｉＯ₂層上にＳｉ単結晶
薄層を形成するものである。貼り合わせＳＯＩウエハは
前に述べたサイモックスウエハよりも結晶性が良好であ
る反面、研磨するさいのＳｉ単結晶薄層の層厚制御を厳
密に行う必要がある。しかし現在のところこの層厚制御
を、ウエハ全面において層厚分布で数％以下にすること
は非常に困難である。さらに、はり合せＳＯＩウエハは
その表面に、先に述べたアンモニア過酸化水素水洗浄を
適用すると、ウエハ表面はその表面凹凸が０．５〜０．
８ｎｍと粗面化され、ＳＯＩ型ウエハが本来有する優れ
た特徴が生かせないという問題点を有していた。

【００１１】

【発明が解決しようとする課題】しかしながら、これま
での半導体部材はその表面平坦性および結晶性におい
て、高集積かつ高速動作可能な半導体装置を量産性よく
形成するには必ずしも十分なものではなかった。そし
て、多孔質層シリコン層上に単結晶半導体層を形成する
工程を有するＳＯＩウエハの製造方法においては、極め
て平坦な単結晶半導体層を形成する必要がある。

【００１２】本発明は、かかる課題を解決し、従来に比
べ各段に高速・高集積度の集積回路を量産性よく形成し
得る半導体部材を提供すること、およびそのような半導
体部材を用いた半導体装置を提供することを目的とす
る。

【００１３】

【課題を解決するための手段】上記目的を達成するため
に、本発明による半導体部材は、第１の基板の表面に多
孔質シリコン層を形成する工程、前記多孔質シリコン層
の表面及び孔の内部に酸化層を形成する工程、前記多孔
質シリコン層の表面に形成された前記酸化層を除去する
工程、前記多孔質シリコン層を水素雰囲気中で熱処理す
る工程、前記多孔質シリコン層上に単結晶半導体層をエ
ピタキシャル成長させる工程、前記第１の基板上の前記
単結晶半導体層に、間に絶縁層を介して、第２の基板を
貼り合わせる工程、貼り合わされた前記第１及び第２の
基板から、前記第１の基板と前記多孔質シリコン層を取
り除き、前記第２の基板上に前記単結晶半導体層を移設
する工程、を含むことを特徴とする。

【００１４】そして、前記多孔質シリコン層の除去を、
ＨＦ、Ｈ₂Ｏ₂を含むエッチング液を用いた選択エッチン
グにより行うとよい。

【００１５】又、半導体装置の製造方法において、上記
半導体部材の製造方法により製造された半導体部材を用
意し、前記半導体部材の前記単結晶半導体層に機能素子
を作製する工程を含むことを特徴とする。

【００１６】

【作用】本発明によれば、多孔質シリコン層上に平坦な
単結晶半導体層を形成でき、これにより、良質のＳＯＩ
ウエハを製造できる。そして、この単結晶半導体層の結
晶性が非常に良好であるために、この半導体部材を用い
て従来に比べ各段に高速動作可能でありかつ集積度が著
しく高い半導体装置を形成することができる。又生産的
には高歩留まりで生産することができ、量産効果を著し
く発揮することができる。

【００１７】図１は半導体部材を示す模式的断面図であ
る。

【００１８】図１において、１はＳｉ単結晶基板で、通
常その表面が（１００）面から４°±０．５°傾いた、
いわゆる４°オフ基板を用いる。導電型はｐ型もしくは
ｎ型である。基板１の表面には、後の機能素子形成にお
いて埋め込み層となるｎ⁺もしくはｐ⁺のイオン注入層を
設けておいてもよい。２は単結晶基板１上に成長させた
Ｓｉエピタキシャル層で、層厚は、好ましくは０．０１
μｍ〜数十μｍとされ、層中に含有される不純物濃度は
このＳｉエピタキシャル層に形成されるデバイス形態に
応じて選択すればよい。単結晶基板１のＳｉエピタキシ
ャル層２が少なくとも設けられる主表面は、高精度の研
磨技術を用いて研磨され、その表面の凹凸はＪＩＳ規格
Ｘ「Ｂ０６０１」に規定された中心線平均粗さＲａで
０．２ｎｍ以下となっているのが望ましい。

【００１９】図１に示す半導体部材を、体積比でＮＨ₄
ＯＨ：Ｈ₂Ｏ₂：Ｈ₂Ｏ＝１：１：５のアンモニア過酸化
水素水（評価洗浄液）で１０分間、洗浄温度８５℃なる
洗浄条件で洗浄し、室温に温度調整されている超純水
（溶存酸素量：４０ｐｐｂ以下）で１０分間洗浄した時
の表面の中心線平均粗さＲａは０．２ｎｍ以下である。
本発明において使用される前記評価洗浄液は、厳格な洗
浄評価を得る目的から、昨今の高集積回路装置の作成に
おいて使用されるアンモニア過酸化水素水洗浄液として
入手可能なグレ−ドの比較的高いものを用いるのが望ま
しい。その中でも例えば、ＮＨ₄ＯＨとしては、三共化
成（株）製の「２９ｗｔ％ＥＬ＋」、Ｈ₂Ｏ₂としては、
三徳化学（株）製の「３０ｗｔ％ハイグレ−ド」、Ｈ₂
Ｏとしては、超純水（溶存酸素量：４０ｐｐｂ以下）の
ものを用いて調合されたものがより好ましいものとして
使用される。

【００２０】以下に説明する工程に従って図１に示した
半導体部材と同様の構成の半導体部材を作製した。

【００２１】表面凹凸が０．２ｎｍ以下に研磨された４
°オフｎ型１０¹⁵ｃｍ^-3基板（Ｓ）を、硫酸Ｈ₂ＳＯ₄と
過酸化水素水Ｈ₂Ｏ₂の混合液（体積比でＨ₂ＳＯ₄：Ｈ₂
Ｏ₂＝４：１）（以降「Ｈ₂ＳＯ₄／Ｈ₂Ｏ₂混合液」と記
す）中で５分間洗浄し、前記と同様の超純水で５分間リ
ンス洗浄を行った。次に、表面に形成された酸化膜およ
び金属不純物をフッ酸過酸化水素水（重量比でＨＦ：Ｈ
₂Ｏ₂：Ｈ₂Ｏ＝０．０５：０．１：９）により除去し
た。その後、パーティクル除去のため、アンモニア過酸
化水素水（体積比でＮＨ₄ＯＨ：Ｈ₂Ｏ₂：Ｈ₂Ｏ＝１：
１：５）によって洗浄した。その後、前記と同様の超純
水で洗浄し、さらにＮ₂雰囲気下で温超純水（１００℃
に温度調整されている）洗浄を行い、Ｎ₂雰囲気中でス
ピンドライヤーにより乾燥させ、減圧ＣＶＤ装置にロー
ディングした。次いで減圧ＣＶＤ装置内を１０^-6Ｔｏｒ
ｒ以下の減圧状態にし、高純度水素ガス（残留水分濃度
は１０ｐｐｂ以下）をラジカル化のための触媒を介して
装置内に導入した。そして基板（Ｓ）を３００℃に加熱
した状態で基板（Ｓ）表面を水素ラジカル雰囲気に３０
分間さらした。このようにして基板（Ｓ）表面を水素化
処理した。この際の基板（Ｓ）の加熱温度はその他の条
件に応じて適宜選択されるものであるが、２００℃〜４
００℃の範囲の任意の温度に設定されるのが望ましい。
基板（Ｓ）表面の水素化処理状態の程度は、水素化処理
した基板（Ｓ）表面を大気中に１週間放置した後、ＸＰ
Ｓ装置により表面に形成される自然酸化膜の膜厚を測定
することにより評価した。前記の手順で表面を水素化処
理した基板（Ｓ）の表面の水素化処理状態の程度は、表
面の自然酸化膜の膜厚が０．２ｎｍ以下とほとんど自然
酸化膜の成長が見られないことから基板（Ｓ）の表面は
水素でほとんど終端されていると推定される。ひきつづ
き反応ガスＳｉＨ₂Ｃｌ₂、その流量１０００ＳＣＣＭ、
圧力８０Ｔｏｒｒ、温度９５０℃の条件で前記基板
（Ｓ）の水素化処理をした前記表面にＳｉのエピタキシ
ャル成長を行った。

【００２２】以上説明したように、エピタキシャル成長
前のＳｉ基板（Ｓ）表面の凹凸はＲａで０．２ｎｍ以下
に制御されており、また、エピタキシャル成長前のＳｉ
基板（Ｓ）表面は水素で終端され、汚染材がＳｉ基板
（Ｓ）表面に付着しないため、良質のＳｉ単結晶をＳｉ
基板（Ｓ）表面に成長させることができた。

【００２３】このようにして作製した半導体部材を８５
℃のアンモニア過酸化水素水（体積比でＮＨ₄ＯＨ：Ｈ₂
Ｏ₂：Ｈ₂Ｏ＝１：１：５）で１０分間洗浄し、前記と同
様の室温の超純水で１０分間洗浄し、さらに前記と同様
の温純水による洗浄を１０分行った。走査型トンネル顕
微鏡（ＳＴＭ）観察によれば、洗浄後のエピタキシャル
層の表面の凹凸はＲａで０．２ｎｍ以下におさまってい
ることが確認できた。

【００２４】ここでは、Ｓｉエピタキシャル層の表面平
坦性に加え、その結晶性を以下に説明する方法によって
評価した。すなわち、上述した、アンモニア過酸化水素
水洗浄、室温純水および温純水洗浄後のＳｉエピタキシ
ャル層の表面を、１０００℃における４時間の湿式酸化
（水中バブリングした酸素による）と、上述したアンモ
ニア過酸化水素水による洗浄の繰り返しによってエッチ
ング除去し、エッチングの進行と表面の凹凸との関係を
調べた。表面の凹凸はエッチング深さ４０ｎｍ程度まで
はエッチングの進行と共に増加するが、それ以後はほぼ
一定値に近づく。本発明の半導体部材に対してその主面
から４０ｎｍまでエッチング除去した時のＳｉエピタキ
シャル層のエッチング処理表面は、その表面粗さＲａが
０．３ｎｍ以下と極めて平坦であった。これはエピタキ
シャル層の結晶性が極めて良好であることを示すもので
ある。

【００２５】このようにして形成されたエピタキシャル
層を有する図１に示した構成の半導体部材に、ゲート長
０．３μｍの微細なＭＯＳ−ＦＥＴから構成される１６
Ｍの集積度のＳＲＡＭ装置を形成した。この際の歩留り
は７０％であり高歩留りで形成することができた。得ら
れたＳＲＡＭ装置のアクセスタイムは、５〜６ｎｓｅｃ
であり高速動作のＳＲＡＭ装置が実現できた。その技術
的理由はゲート絶縁層とＳｉエピタキシャル層界面が極
めて平坦で界面移動度がバルクＳｉと同程度まで高くな
っているためであると推測される。

【００２６】

【発明の実施の形態】（実施例１）図２に本発明による
半導体部材の実施例の模式的断面を示す。

【００２７】図２において、１１は表面が中心線平均粗
さＲａが０．２ｎｍ程度に研磨された基板で、Ｓｉ基板
等が使用できる。Ｓｉ基板１１の導電型はｎ型でもｐ型
でも良く、不純物濃度は後述する単結晶Ｓｉ薄膜上に形
成されるデバイスに応じて、通常１０¹⁵〜１０¹⁶ｃｍ^-3
のもので良い。１２はＳｉＯ₂層で、膜厚は通常０．１
〜１．０μｍ程度であるが、高耐圧のＭＯＳ−ＦＥＴを
形成する場合は数μｍ〜数十μｍと厚くすれば良い。１
３は単結晶Ｓｉ薄膜でその厚さは通常０．０１〜数十μ
ｍである。図２に示すように、単結晶Ｓｉ薄膜１３はそ
の端部が基板１１およびＳｉＯ₂層１２の端部より内側
に位置する構造となっている。単結晶Ｓｉ薄膜１３の表
面は平坦で、前記のアンモニア過酸化水素水で洗浄した
後の中心線平均粗さＲａは０．４ｎｍ以下である。

【００２８】図２に示した半導体部材に機能素子を形成
する場合、例えばゲート酸化膜のような酸化層を形成す
る必要がある。

【００２９】酸化膜の形成を以下の手順によって行っ
た。

【００３０】最初にＨ₂ＳＯ₄／Ｈ₂Ｏ₂混合液中で５分間
洗浄後、前記と同様の超純水で５分洗浄し、表面に形成
された酸化膜およびその中に混入している金属不純物を
前記と同様のフッ酸過酸化水素水混合液により、除去し
た。その後パーティクル除去のためアンモニア過酸化水
素水（体積比でＮＨ₄ＯＨ：Ｈ₂Ｏ₂：Ｈ₂Ｏ＝１：１：
５）を用いて表面の洗浄を行った。これによって表面の
パーティクルはほぼ完全に除去された。その後半導体部
材を前記同様の室温超純水および温超純水で洗浄した。
この時の単結晶Ｓｉ薄膜の表面の中心線平均粗さＲａは
０．４ｎｍ以下であった。次いでこの単結晶Ｓｉ薄膜を
用いてＭＯＳ−ＦＥＴの２０万ゲートの集積回路装置を
作成した。ＭＯＳ−ＦＥＴのゲート酸化膜はドライ酸化
（１０００℃）によって厚さ１００Åに形成した。形成
された酸化膜の電気絶縁耐圧はすべてのＭＯＳ−ＦＥＴ
において１２ＭＶ／ｃｍ以上という優れた性能を実現す
ることができた。

【００３１】図２に示した半導体部材は図３に示した工
程によって作製した。

【００３２】ｐ型で不純物濃度１０¹⁷〜１０¹⁹ｃｍ^-3の
第１の基板１４および白金電極をＨＦ：Ｈ₂Ｏ：Ｃ₂Ｈ₅
ＯＨ＝１：１：１（体積比）の溶液に浸漬し、前者に正
の、後者に負の電圧を印加して３０ｍＡ／ｃｍ²の電流
を流した。これにより、基板１４の表面に、図３（ａ）
に示す多孔質Ｓｉ層１５を形成した。この多孔質Ｓｉ層
１５の孔は直径が数ｎｍ程度の極めて微細なものであ
り、孔の間隔は数１０ｎｍ程度であった。次に溶液をＨ
₂Ｏ：Ｃ₂Ｈ₅ＯＨ＝１：１（体積比）の液に替え、極性
を逆にして電流を流し、多孔質層中に取り込まれたフッ
酸を引き出した。次いで、Ｈ₂ＳＯ₄：Ｈ₂Ｏ₂＝４：１
（体積比）混合液で５分間洗浄し、純水で１０分間リン
ス洗浄した。その後Ｎ₂雰囲気中で、４００℃の加熱を
行い、真空中でベークしてＮ₂等の不活性ガスでパージ
した。さらにＯ₂雰囲気中で４００℃、３０分間熱処理
を行って多孔質層の孔の内部を酸化層で充填し、その表
面にも酸化層を形成した。Ｏ₂雰囲気中での熱処理後、
表面に形成された薄い酸化膜をＨＦ：Ｈ₂Ｏ₂：Ｈ₂Ｏ＝
０．０５：０．１：９（重量比）液で除去し、水素雰囲
気中で９００℃、１０分熱処理した。これにより多孔質
層１５の表面の凹凸は平坦化された。水素雰囲気中の熱
処理に替え、基板（Ｓ）を２００〜４００℃に加熱して
水素ＥＣＲプラズマ（１０ｍＴｏｒｒ、２００Ｗ）を照
射しても良く、またＨ₂希釈の紫外線励起Ｆ₂ガスによる
表面処理を行っても良い。後者の場合、Ｏ₂：０．０３
容量％添加、Ｈ₂：５０容量％希釈のＦ₂：０．５容量％
混合ガスを用いると平坦化効果は顕著である。

【００３３】この平坦化された多孔質層１５上に、分子
線エピタキシャル成長法，バイアススパッタ法，減圧Ｃ
ＶＤ法等により、低温（望ましくはエピタキシャル成長
面を３００〜９００℃の範囲の温度に維持する）下で成
長速度をおとして、エピタキシャル成長させることで、
０．１〜１μｍ厚のＳｉ単結晶層１３を平坦化された多
孔質層１５上に成長させる（図３（ｂ））。本実施例に
おいてはバイアススパッタ法を採用した。そしてエピタ
キシャル成長面の温度を３５０℃に維持し、ベースプレ
シャ１０^-10Ｔｏｒｒ，３ｍＴｏｒｒのＡｒプラズマ雰
囲気下で平坦化された多孔質層１５上にＳｉエピタキシ
ャル層１３を成長させて半導体部材（Ｉ）を得た。

【００３４】このように成長させたＳｉエピタキシャル
層１３の表面凹凸は中心線平均粗さＲａで約０．３ｎｍ
となっていた（ＳＴＭで測定して評価した）。

【００３５】このように成長させたＳｉエピタキシャル
層１３の表面が極めて平坦化されているのは、前述の平
坦化処理された多孔質層１５上にエピタキシャル成長さ
せたからであると推測される。

【００３６】Ｎ₂雰囲気中に於いて、図３（ｂ）に示し
た半導体部材（Ｉ）表面を前述と同様にアンモニア過酸
化水素水洗浄し室温超純水洗浄した後、前述と同様に温
超純水洗浄した（洗浄時間５００〜６００秒）。これに
よりＳｉエピタキシャル層１３の表面は水素で終端し、
その表面は化学的に安定し、かつ他の不純物からの汚染
に対する耐性が向上した。

【００３７】次に、図３（ｃ）に示すように、第二のＳ
ｉ基板１１の表面に熱酸化層１２（層厚５００ｎｍ）を
形成し半導体部材（ＩＩ）を得た。半導体部材（ＩＩ）
を図３（ｂ）に示した半導体部材（Ｉ）とともに、貼り
合わせ装置内のＮ₂雰囲気中に投入した。

【００３８】この状態で、図３（ｄ）に示すように、熱
酸化層１２とエピタキシャル層１３の表面とを接触さ
せ、約８００〜９００℃に加熱した。この工程により、
両者は安定に結合した。また、このような低温での熱処
理により多孔質層１５中に含まれているｐ型不純物、例
えば、ボロンがエピタキシャル層１３へ拡散することも
防止できた。

【００３９】次に、図３（ｅ）に示すように、Ｓｉ基板
１４をわずか数〜数１０μｍ残してバックグラインダー
により除去した。残されたＳｉ層１４をフッ硝酸によっ
てエッチした。この際、エピタキシャルＳｉ層１３の側
面はエッチング除去されたが、フッ硝酸溶液では多孔質
層１５はエッチングされなかった。

【００４０】この多孔質Ｓｉ層１５のみを無電解湿式エ
ッチングする選択エッチング法について説明する。

【００４１】結晶Ｓｉに対してはエッチング作用を持た
ず、多孔質Ｓｉのみを選択エッチング可能なエッチング
液としては、弗酸，フッ化アンモニウム（ＮＨ₄Ｆ）や
フッ化水素（ＨＦ）等バッファード弗酸，過酸化水素水
を加えた弗酸またはバッファード弗酸の混合液，アルコ
ールを加えた弗酸またはバッファード弗酸の混合液，過
酸化水素水とアルコールとを加えた弗酸またはバッファ
ード弗酸の混合液が好適に用いられる。はり合わせた基
板をこれらの溶液に湿潤させてエッチングを行った。エ
ッチング速度は弗酸，バッファード弗酸，過酸化水素水
の溶液濃度および温度に依存する。過酸化水素水を添加
することによって、Ｓｉの酸化を増速し、反応速度を無
添加に比べて増速することが可能となり、さらに過酸化
水素水の比率を変えることにより、その反応速度を制御
することができた。またアルコールを添加することによ
り、エッチングによる反応生成気体の気泡を、瞬時にエ
ッチング表面から撹拌することなく除去でき、均一にか
つ効率よく多孔質Ｓｉをエッチングすることができた。

【００４２】バッファード弗酸中のＨＦ濃度は、エッチ
ング液に対して、好ましくは１〜９５重量％、より好ま
しくは１〜８５重量％、さらに好ましくは１〜７０重量
％の範囲で設定され、バッファード弗酸中のＮＨ₄Ｆ濃
度は、エッチング液に対して、好ましくは１〜９５重量
％、より好ましくは５〜９０重量％、さらに好ましくは
５〜８０重量％の範囲で設定される。

【００４３】ＨＦ濃度は、エッチング液に対して、好ま
しくは１〜９５重量％、より好ましくは５〜９０重量
％、さらに好ましくは５〜８０重量％の範囲で設定され
る。

【００４４】Ｈ₂Ｏ₂濃度は、エッチング液に対して、好
ましくは１〜９５重量％、より好ましくは５〜９０重量
％、さらに好ましくは１０〜８０重量％で、かつ上記過
酸化水素水の効果を奏する範囲で設定される。

【００４５】アルコール濃度は、エッチング液に対し
て、好ましくは８０重量％、より好ましくは６０重量％
以下、さらに好ましくは４０重量％以下で、かつ上記ア
ルコールの効果を奏する範囲で設定される。

【００４６】温度は、好ましくは０〜１００℃、より好
ましくは５〜８０℃、さらに好ましくは５〜６０℃の範
囲で設定される。

【００４７】本工程に用いられるアルコールはエチルア
ルコールの他、イソプロピルアルコールなど製造工程等
に実用上差し支えなく、さらに上記アルコール添加効果
を望むことのできるアルコールを用いることができる。

【００４８】このようにして得られた図３（ｆ）に示さ
れる構成の半導体部材（ＩＩＩ）は、通常のＳｉウエハ
と同等な単結晶Ｓｉ層が平坦にしかも均一に薄層化され
て基板１１全域に大面積に形成されている。

【００４９】上述した多孔質層１５のエッチング工程を
経た形態の図３（ｆ）に示される半導体部材（ＩＩＩ）
は、図２に示されるものと実質的に同じ構成である。図
３（ｅ）に示したように、半導体部材周辺部はその厚さ
が少し薄くなっているため、エピタキシャル層１３とＳ
ｉＯ₂層１２は半導体部材周辺部では結合していない。
そのために、図３（ｆ）に示すように半導体部材エッジ
から少し内側にエピタキシャル層１３が形成された構造
となっている。

【００５０】このＳｉエピタキシャル層１３を前述した
アンモニア過酸化水素水で洗浄した時の表面は、走査型
トンネル顕微鏡（ＳＴＭ）によれば、中心線平均粗さＲ
ａが０．３ｎｍ以下と極めて平坦であった。さらに、ウ
ェット酸化とアンモニア過酸化水素水の洗浄の繰り返し
によって、４０ｎｍエッチング除去した後のＲａも０．
３ｎｍ以下であって、エピタキシャル層の結晶性が良好
であることが確認された。

【００５１】以上説明したように、ＳｉＯ₂層１２上の
Ｓｉエピタキシャル層１３は結晶欠陥，不純物の混入が
通常のウエハよりも低くおさえられているために、デバ
イス性能を高めることができた。

【００５２】（実施例２）図４に本発明の第２の実施例
の断面を模式的に示す。

【００５３】この実施例が図２に示した実施例と異なる
点は、単結晶Ｓｉ薄膜１３が他方のＳｉ基板１１に形成
された絶縁層１２とＳｉＯ₂層１７を介して接続されて
いる点である。この構成によりデバイスの活性層となる
Ｓｉ層１３とＳｉＯ₂層１２との界面がはり合せ部では
なくなり、そこでの界面準位が第１の実施例に比べて低
減でき、この半導体部材にトランジスタ等を形成した場
合、リーク電流が低減できるという利点を有する。

【００５４】そこでこの構造の作製方法について次に簡
単に説明する。図３（ｂ）に示した工程まで到達したウ
エハを白金過酸化水素水Ｐｔ−Ｈ₂Ｏ₂中に浸す。この処
理によりウエハ表面には１０数Åの薄い酸化膜が形成さ
れる。次にこのウエハをＮ₂雰囲気中で５００℃に加熱
し、この薄い酸化膜の密度を高める。この処理により５
００℃という低温で、極めて膜厚の均一性の良い良質な
酸化膜１７が形成される。この酸化に要する温度は低い
ため、多孔質層からのボロン拡散もなくデバイスに与え
る影響もない。また酸化膜厚が１０数Åと薄いため、酸
化による膜のそり等も少なくはり合せにも問題は生じな
い。

【００５５】アンモニア過酸化水素水による洗浄後の表
面粗さおよび４０ｎｍエッチング除去した後の表面粗さ
は実施例１および２と同様である。

【００５６】（実施例３）図５は本発明の第３の実施例
の模式的断面図である。図２に示した実施例と異なる点
は基板１１の表面に設けられた絶縁層が必ずしも熱酸化
膜でない点である。図５において、１８はＢＰＳＧ（ボ
ロンリンドープガラス）、１９はＳｉＯ_xＮ_1-x膜であ
る。はり合せ界面にＳｉＯ₂に比べてリフロー特性の優
れた材料からなる層を設けることにより、はり合せがよ
り完全になり、かつ均一性が改善される利点を有する。

【００５７】本実施例ではＢＰＳＧとＳｉＯＮ膜との組
み合せについて説明したが、ＢＰＳＧまたは熱ＳｉＯ２
膜よりリフロー特性のよいＣＶＤで形成したＮＳＧ（ノ
ンドープガラス），ＰＳＧを単独で設けても良く、Ｓｉ
ＯＮ以外にもＡｌＮ，ＳｉＮ等またはそれらとの組み合
せも可能である。

【００５８】（実施例４）上記各実施例の全工程を低カ
ーボンＡｒ，Ｎ₂等の不活性ガス雰囲気中でかつ、その
ガスに紫外線を照射し雰囲気中をイオン化し、ガスの流
動によって生ずるウエハ上の静電気を除外しながら半導
体部材を作製した。通常Ｎ₂ガスをダウンフローにより
流すと、ウエハは数〜数１０ｋＶまで容易に帯電してし
まう。このため、ウエハをはり合せる時に結合が不均一
になるばかりでなく、ウエハが帯電することにより、ウ
エハにパーティクルが付着しマイクロボイド等が発生し
てしまう。

【００５９】しかし、上述したようなウエハの帯電防止
によってこの問題は解消され、ウエハ作製歩留りが向上
した。なお、全工程を不活性ガス雰囲気で行うのでな
く、一部の重要な工程（例えばはり合せ工程等）のみを
イオン化された不活性ガス中で実施しても良いことは言
うまでもない。

【００６０】（実施例５）次に本発明の第５実施例につ
いて説明する。第１の実施例では、温純水中の洗浄によ
りＳｉエピタキシャル層表面を水素によって終端しはり
合せたが、本実施例では、Ｓｉ表面を水素ラジカル雰囲
気にさらし、表面に形成される自然酸化膜あるいは金属
性不純物等を除去するとともに、Ｓｉ表面を活性化させ
た状態で、他方のウエハ表面であるＳｉＯ₂層と結合さ
せる。この水素ラジカル処理を行うには水素ガス供給口
に触媒を置き、水素ガスを通過させれば良い。また、Ｓ
ｉエピタキシャル成長をバイアススパッタ装置で行う場
合、スパッタチャンバ内でＳｉ成長と連続して他方のウ
エハとのはり合せも行っても、さらにスパッタチャンバ
内にＯ₂ガスを導入し表面をわずかに酸化してから、同
様にスパッタチャンバ内ではり合わせても良い。以上、
説明したように、水素ラジカル雰囲気でＳｉとＳｉＯ₂
層をはり合せることにより、今まで以上に結合温度が下
がり、多孔質層からのボロンドープおよび熱ひずみの問
題を解消することができた。

【００６１】（実施例６）不純物濃度１０¹⁵ｃｍ^-3のｎ
型基板上に厚さ８５００ÅのＳｉＯ₂層を形成し、その
上に形成された厚さ０．５μｍの単結晶Ｓｉ薄膜上に、
下記条件でＣＭＯＳ構成ＳＲＡＭを試作した。ＣＭＯＳ
のゲート長は０．３μｍ、集積度は１６Ｍビットであ
る。まず、素子分離用ＬＯＣＯＳを形成した。ＬＯＣＯ
Ｓの膜厚は、素子分離が完全に絶縁層で行えるように、
１００００Åとした。その後、ｐウエル形成用イオン注
入を１×１０¹²ｃｍ^-2ドーズ，加速電圧８０ｋｅＶ、ｎ
ウエル形成用イオン注入を５×１０¹¹ｃｍ^-2ドーズ，加
速電圧１００ｋｅＶで行い、１１５０℃，２ｈｒｓ加熱
して活性化した。このＳｉ単結晶表面をＨ₂ＳＯ₄＋Ｈ₂
Ｏ₂洗浄し、水洗し、アンモニア過酸化水素水（ＮＨ₄Ｏ
Ｈ：Ｈ₂Ｏ₂：Ｈ₂Ｏ＝０．１：１：５）で洗浄し、再
度、室温水洗，温純水洗浄を行った後、ゲート酸化炉で
１０００℃のドライ酸化により厚さ１５０Å酸化膜を形
成した。ゲートとなるｐｏｌｙＳｉをＣＶＤで形成し
た後、ｎＭＯＳ用ソースドレインイオン注入を７×１０
¹⁵ｃｍ^-2ドーズ，加速電圧１００ｋｅＶで、ｐＭＯＳ用
ソースドレインイオン注入を２×１０¹⁵ｃｍ^-2ドーズ，
３５ｋｅＶで行い、１０００℃で５分間アニールした。
さらに、層間絶縁層としてＢＰＳＧを形成し、コンタク
ト穴をパターニングし、配線用Ａｌ−Ｓｉ−Ｃｕをスパ
ッタにより成膜した。パターニング後パッシベーション
膜としてＳｉＮを形成し、チップを作製した。

【００６２】１０００チップを試作した場合、ゲート酸
化膜の耐圧不良による不良モードは１チップも存在せ
ず、良好なゲート耐圧特性が得られた。また、ＳＯＩデ
バイスの低寄生容量構造とトランジスタの高移動度の実
現により、アクセス時間３〜４ｎｓという高速動作が確
認できた。

【００６３】

【発明の効果】以上説明したように、本発明によれば、
半導体部材は集積回路を形成すべき単結晶層の単結晶層
の結晶性が非常に良好である。そのために、この半導体
部材を用いて高速かつ高集積度の半導体装置を形成する
ことができる。

【図面の簡単な説明】

【図１】半導体部材の模式的断面図である。

【図２】本発明の第１の実施例を示す模式的断面図であ
る。

【図３】第１の実施例の例の作製方法を示す断面図であ
る。

【図４】本発明の第２の実施例を示す模式的断面図であ
る。

【図５】本発明の第３の実施例を示す模式的断面図であ
る。

【符号の説明】

１，１１，１４基板２，１３エピタキシャル単結晶層１２，１７，１８，１９絶縁層１５多孔質層１６単結晶シリコン

Claims

(57)【特許請求の範囲】

【請求項１】第１の基板の表面に多孔質シリコン層を
形成する工程と、前記多孔質シリコン層の表面及び孔の内部に酸化層を形
成する工程と、前記多孔質シリコン層の表面に形成された前記酸化層を
除去する工程と、前記多孔質シリコン層を水素雰囲気中で熱処理する工程
と、前記多孔質シリコン層上に単結晶半導体層をエピタキシ
ャル成長させる工程と、前記第１の基板上の前記単結晶半導体層に、間に絶縁層
を介して、第２の基板を貼り合わせる工程と、貼り合わされた前記第１及び第２の基板から、前記第１
の基板と前記多孔質シリコン層を取り除き、前記第２の
基板上に前記単結晶半導体層を移設する工程とを含むこ
とを特徴とする半導体部材の製造方法。
【請求項２】前記多孔質シリコン層の除去を、ＨＦ、
Ｈ₂Ｏ₂を含むエッチング液を用いた選択エッチングによ
り行う請求項１記載の半導体部材の製造方法。
【請求項３】半導体装置の製造方法において、請求項
１に記載の半導体部材の製造方法により製造された半導
体部材を用意し、前記半導体部材の前記単結晶半導体層
に機能素子を作製する工程を含む半導体装置の製造方
法。