JP2001308341A - 多結晶薄膜およびそれを用いた半導体素子 - Google Patents

多結晶薄膜およびそれを用いた半導体素子

Info

Publication number
JP2001308341A
JP2001308341A JP2001038152A JP2001038152A JP2001308341A JP 2001308341 A JP2001308341 A JP 2001308341A JP 2001038152 A JP2001038152 A JP 2001038152A JP 2001038152 A JP2001038152 A JP 2001038152A JP 2001308341 A JP2001308341 A JP 2001308341A
Authority
JP
Japan
Prior art keywords
thin film
thickness
polycrystalline thin
less
center line
Prior art date
Legal status (The legal status is an assumption and is not a legal conclusion. Google has not performed a legal analysis and makes no representation as to the accuracy of the status listed.)
Pending
Application number
JP2001038152A
Other languages
English (en)
Inventor
Shinichi Yamamoto
伸一 山本
Masanori Miura
正範 三浦
Mutsumi Yamamoto
睦 山本
Current Assignee (The listed assignees may be inaccurate. Google has not performed a legal analysis and makes no representation or warranty as to the accuracy of the list.)
Panasonic Holdings Corp
Original Assignee
Matsushita Electric Industrial Co Ltd
Priority date (The priority date is an assumption and is not a legal conclusion. Google has not performed a legal analysis and makes no representation as to the accuracy of the date listed.)
Filing date
Publication date
Application filed by Matsushita Electric Industrial Co Ltd filed Critical Matsushita Electric Industrial Co Ltd
Priority to JP2001038152A priority Critical patent/JP2001308341A/ja
Publication of JP2001308341A publication Critical patent/JP2001308341A/ja
Pending legal-status Critical Current

Links

Abstract

(57)【要約】 【課題】 活性シリコン層が改良されたＯＦＦ電流（リ
ーク電流）が小さくかつＯＮ電流が大きい薄膜トランジ
スタを提供する。 【解決手段】多結晶薄膜を用いた半導体素子のリーク電
流を低減するための改良を開示する。本発明の半導体素
子には、表面の中心線平均粗さが小さく、好ましくは５
ｎｍ以下であるシリコン多結晶薄膜が用いられる。ま
た、中心線平均粗さが小さくかつそれと膜厚、グレイン
サイズ等との比を所定の範囲内とすることで、半導体素
子の信頼性および特性を向上させる。

Description

【発明の詳細な説明】
【０００１】
【発明の属する技術分野】本発明は、画像表示装置のス
イッチング素子に用いる薄膜トランジスタ等の半導体素
子に関し、より詳しくはそれに用いる多結晶薄膜の改良
に関する。
【０００２】
【従来の技術】薄膜トランジスタは、例えばアクティブ
マトリクス型液晶表示パネルや各種センサの駆動素子と
して使用されている。
【０００３】従来、薄膜トランジスタの半導体層にはア
モルファスシリコンが用いられていたが、近年では、ア
モルファスシリコンよりもはるかに移動度が大きい多結
晶シリコンを半導体層とする薄膜トランジスタの開発が
盛んである。薄膜トランジスタの特性の向上、とりわけ
リーク電流を小さくするために、薄膜トランジスタの改
良について様々な提案がなされている。
【０００４】たとえば、「ポリシリコンＴＦＴのリーク
電流の伝導機構」（信学技報Ｖｏｌ．９２ Ｎｏ．１１
９、第３５〜４０頁 １９９２年６月２９日社団法人電
子情報通信学会発行）には、多結晶シリコン薄膜のドレ
イン−ゲート間にオフセット領域を設けたいわゆるＬＤ
Ｄ(lightly doped drain-source)構造が提案されてい
る。しかし、この提案によっても薄膜トランジスタのリ
ーク電流の抑制は満足すべきものではなく、さらに低下
することが要望されていた。
【０００５】特開平８−１１１３７９号公報には、多結
晶薄膜の他の改良が提案されている。同公報によると、
レーザ光照射により多結晶化された平均膜厚が１５０〜
８００Åで、表面に高低差が１００〜７００Åの凹凸を
有するシリコン膜は結晶性が高く、それを用いることで
特性の優れた薄膜トランジスタが得られるとしている。
また、同公報は、好ましい凹凸の高低差は、平均膜厚の
５０〜１００％であるとしている。
【０００６】しかしながら、膜表面に凹凸が発生する主
な原因は、加熱後の膜の収縮であって、結晶性と凹凸の
高低差は一義的に関連付けられるものではないと考えら
れる。むしろ、凹凸はかえって電界集中による影響を及
ぼす要因になる。したがって、同公報の提案によっても
満足できる特性を有する薄膜トランジスタを得ることは
できない。そこで、より効果的にリーク電流を抑制する
ための多結晶薄膜の改良が求められていた。
【０００７】
【発明が解決しようとする課題】本発明は、活性シリコ
ン層が改良されたＯＦＦ電流（リーク電流）が小さくか
つＯＮ電流が大きい薄膜トランジスタを提供することを
目的とする。
【０００８】
【課題を解決するための手段】本発明は、活性シリコン
層としての多結晶薄膜において、主に粒界に発生する薄
膜表面の凹凸がトランジスタのＯＦＦ電流やＯＮ電流に
悪影響を及ぼすという新たな知見に基づいたものであ
る。
【０００９】一般に、薄膜トランジスタの活性層となる
多結晶シリコン膜は、あらかじめ形成されたアモルファ
スシリコン層をマキシマレーザの照射等によりアニール
して結晶化させることにより得られる。この結晶化にお
いて、アニール後の膜の収縮に起因して主に結晶粒間の
境界部分が隆起して、膜の表面に凹凸が形成される。凸
部には電界集中による静電破壊が起こりやすいことか
ら、この薄膜表面に形成された凹凸は膜の耐性を低下さ
せる。表面が平滑な薄膜を用いると上層を介して表面に
均一に電圧が印加されるため、信頼性に優れさらに耐性
等の諸特性にも優れた半導体素子が得られる。
【００１０】以下の式（１）に示す中心線平均粗さＲa
が、この平滑性の指標に用いられる。中心線平均粗さ
は、日本工業規格等で規定されている。ここで、ｙaは
ｙ（ｘ）の平均値であって、Lは測定範囲の長さであ
る。
【００１１】
【数１】
【００１２】たとえば、走査トンネル顕微鏡、原子間力
顕微鏡等で測定した膜表面の断面曲線ｙ（ｘ）を用いて
Ｒaが算出される。中心線平均粗さＲaの値はより小さい
ことが好ましく、それが１０ｎｍ以下であると平滑化の
効果が膜の特性や半導体素子の特性により顕著に現れ
る。
【００１３】表面の平滑性は、結晶粒径に依存する。レ
ーザアニールによると、結晶粒は主にレーザが照射され
た表面で成長する。したがって、結晶粒径が大きくなる
と、凸な結晶粒の境界領域の占める割合が小さくなるこ
とから、膜の表面はより平滑になる。粒径の増大は、移
動度の向上にも寄与する。したがって、ＯＮ電流の増大
にも効果がある。粒成長が不充分であると、凸な境界領
域の占める割合が大きいことから、中心線平均粗さの値
は大きくなる。また、過度のレーザ照射は、膜を構成す
るシリコンを昇華させて膜表面の凹凸を増大させる。し
たがって、アニール処理において、表面の中心線平均粗
さの値は、結晶化の進行とともに低下したのち、過度の
処理に及ぶと逆に上昇する。また、照射されるレーザ光
の強度が過度であると、結晶化の進行中にも膜表面のシ
リコンが昇華して中心線平均粗さの値は大きくなる。
【００１４】さらに、結晶粒径のばらつきが小さいほ
ど、中心線平均粗さは小さい。結晶粒の径が均一である
と、電界集中が起こりにくいことから、信頼性の高い多
結晶薄膜が得られる。アニール中における膜表面の形状
変化の程度は、膜の厚さにも依存する。厚い膜は、薄い
膜と比べて中心線平均粗さの値および結晶化の進行に伴
うその変動幅が大きい。また、結晶化により大きなエネ
ルギーが必要とされるため、アニール中にシリコンが昇
華して表面が荒れやすい。したがって、膜の耐圧が低下
する。より特性に優れた半導体素子を得るためには、表
面の平滑性と膜の耐圧性の双方に優れた多結晶薄膜を用
いる必要がある。そこで、本発明の半導体素子には、シ
リコンを主体とし、厚さを１としたときの表面の中心線
平均粗さＲaの比率、すなわち以下の式（２）に示すＡ
の値が０．５以下である多結晶薄膜が用いられる。
【００１５】 Ａ ＝ Ｒa／ｔ ≦ ０．５ （ｔ：膜厚） （２）
【００１６】なお、比率Ａの値は、より小さいことが望
ましい。適正なレーザの強度および照射時間によって
は、実用的な厚さが２０〜１００ｎｍの多結晶薄膜にお
いて、比率Ａの極小値を０．２以下にすることができ
る。
【００１７】膜の特性は結晶粒径にも依存する。粒径が
大きくなると、結晶性が向上することから移動度は大き
くなる。しかしながら、その一方でリーク電流も大きく
なる。そこで、本発明の他の半導体素子には、大きな移
動度と小さなリーク電流を示すために、その活性層とし
て結晶の平均粒径φを１としたときの表面の中心線平均
粗さＲaの比率、すなわち以下の式（３）に示すＢの値
が０．２以下である多結晶薄膜が用いられる。
【００１８】 Ｂ ＝ Ｒa／φ ≦ ０．２ （３）
【００１９】より好ましくは、以下の式（４）に示す上
記の比率Ａをシリコン結晶の平均粒径φで除した値Ｃを
６．８×１０-3ｎｍ-1以下にする。
【００２０】 Ｃ＝Ａ／φ＝（Ｒa／ｔ）／φ≦６．８×１０-3ｎｍ-1 （４）
【００２１】中心線平均粗さＲaで示す表面の平滑性
は、結晶粒の径にも依存する。すなわち、結晶粒径が大
きくなると、凸な境界領域の占める割合が小さくなるこ
とから、膜の表面はより平滑になる。そこで、本発明の
さらに他の半導体素子においては、シリコンを主体とし
厚さｔと結晶粒径φとの比率すなわち以下の式（５）に
示すＤが１．２以下である多結晶薄膜が用いられる。
【００２２】 Ｄ ＝ ｔ／φ ≦ １．２ （５）
【００２３】なお、上記のいずれにおいても、多結晶薄
膜の厚さは、好ましくは２０〜１００ｎｍである。膜の
厚さがこの範囲より小さいと、結晶性が低いことから移
動度は小さい。一方、厚さがこの範囲より大きいと、か
えってリーク電流が大きくなってしまう。
【００２４】また、その上に多結晶薄膜を形成しようと
する基体の表面の平滑性が得られる多結晶薄膜の表面の
平滑性に影響を及ぼすことから、平滑な表面を有する多
結晶薄膜を得るためには、表面の中心線粗さが３ｎｍ以
下の基体上に多結晶薄膜を形成することが望ましい。多
結晶薄膜の絶縁性を確保するためには、その上に多結晶
薄膜を形成する基体の表面には厚さが１００ｎｍ以上の
酸化ケイ素等の絶縁体層が設けられることが望ましい。
【００２５】本発明の半導体素子は、たとえば、アクテ
ィブマトリクス型液晶表示パネル、有機エレクトロルミ
ネッセンス表示パネル等、表示パネルの画素の駆動に用
いられる。本発明は、多結晶薄膜の結晶化プロセスの違
いによらず適用できることから、その上に半導体素子を
形成する基板には、石英、ガラス、プラスチック等様々
な種類の基板が用いられる。
【００２６】
【発明の実施の形態】以下、本発明の詳細を図面を用い
て説明する。薄膜トランジスタは、たとえば以下のよう
にして製造される。まず、図１（ａ）に示すように、石
英等からなる基板１上にＳｉＯ2からなる絶縁層２を形
成する。次いで、図１（ｂ）に示すように、絶縁層２上
にアモルファスシリコン層３ａを形成する。
【００２７】このように形成されたアモルファスシリコ
ン層３ａ、またはさらにファーネスアニール等が施され
た層３ａに、図１（ｃ）に示すようにエキシマレーザを
照射してアモルファスシリコン層３ａを多結晶化して多
結晶シリコン層３ｂに転化させる。得られた多結晶シリ
コン層３ｂを所定の形状に加工した後、図２（ａ）に示
すように層３ｂを覆うように絶縁層４ａを形成し、さら
に図２（ｂ）に示すように絶縁層４ａを介して多結晶シ
リコン層３ｂに不純物をドープしてソース領域３ｃおよ
びドレイン領域３ｄを形成する。
【００２８】図２（ｃ）に示すように、絶縁層４の上面
にゲート電極５を形成したのち、ゲート電極をレジスト
に用いたドーピングによってソース領域３ｃおよびドレ
イン領域３ｄにそれぞれオフセット領域３ｅおよび３ｆ
を形成する。次いで、基板１の表面を被覆するように絶
縁層７を形成した後、コンタクトホール６ａ、６ｂおよ
び６ｃを形成する。さらに電極８ａ、ソース電極８ｂお
よびドレイン電極８ｃを形成して図３に示すような薄膜
トランジスタが得られる。
【００２９】ここで、アニールの条件が、得られる多結
晶薄膜表面の平滑性に大きな影響を及ぼす。アモルファ
スシリコンは結晶化により収縮することから、薄膜内部
に応力が生じる。この膜内で発生した応力により薄膜の
表面に凹凸が発生する。本発明では、この薄膜表面に発
生する凹凸が薄膜の特性、とりわけ薄膜トランジスタの
特性に大きな影響を及ぼすという新たな知見に基づいた
ものである。
【００３０】以下、本発明の具体例を説明する。石英か
らなる基板１上に絶縁層２として、以下の条件の常圧Ｃ
ＶＤ法によって厚さが６００ÅのＳｉＯ2層を形成し
た。
【００３１】
【表１】
【００３２】さらにその上面に厚さ５００Åのアモルフ
ァスシリコン層３を以下の条件の減圧ＣＶＤ法により形
成した。
【００３３】
【表２】
【００３４】ついで、基板1を６００℃のＮ2雰囲気下で
１０〜４８時間アニールしてその表面に形成されたアモ
ルファスシリコン層３ａを固相成長させ、さらにエキシ
マレーザを照射して多結晶化した。
【００３５】３２０ｍＪ／ｃｍ2、３９０ｍＪ／ｃｍ2、
４４０ｍＪ／ｃｍ2のエネルギーでアニールして得られ
た多結晶薄膜の表面を原子間力顕微鏡により観察した。
探針の先端曲率半径が３０ｎｍのＳｉ製カンチレバーを
用いて、幅が５μｍの領域においてタッピングモードで
測定した。なお、探針の先端曲率半径は５０ｎｍ以下で
あることが望ましい。アニール後の薄膜の断面曲線を図
４の（ａ）、（ｂ）および（ｃ）に示す。
【００３６】３２０ｍＪ／ｃｍ2でのアニールでは、薄
膜表面の起伏が激しく、結晶化の進行が不充分であると
推測される。３９０ｍＪ／ｃｍ2でのアニールでは、ノ
イズを考慮すると薄膜表面はほぼ平坦であり、結晶化が
充分に進行したことが推測される。レーザアニールによ
ると、結晶粒は主にレーザが照射された表面で成長す
る。したがって、結晶粒径が大きくなると、凸な境界領
域の占める割合が小さくなることから、膜の表面はより
平滑になる。４４０ｍＪ／ｃｍ2でのアニールでは、薄
膜表面の起伏が激しい。充分な結晶化に必要なエネルギ
ーは与えられていることから、この起伏はシリコンの昇
華によるものであると推測される。
【００３７】得られた断面曲線より任意の１０点を抽出
し、以下の式（１）で示す中心線平均粗さＲaを算出し
た。
【００３８】
【数１】
【００３９】ここで、ｙaは平均値であって、Lは測定範
囲の長さである。図５に示すように、アニール処理にお
いて照射するレーザのエネルギーにより薄膜表面の中心
線平均粗さＲaの値は変動する。図より明らかなよう
に、Ｒaは、約３９０ｍＪ／ｃｍ2に達するまでは、照射
するレーザのエネルギーが大きくなるにつれて小さくな
るが、その後は逆に大きくなる。すなわち、Ｒaは、結
晶化の進行とともに低下したのち、過度の処理に及ぶと
逆に上昇する。なお、照射されるレーザの強度が大きい
と、シリコンの昇華によりＲaは大きくなる。
【００４０】アニール処理により多結晶化したシリコン
層３ｂの移動度を測定した。その結果を図６に示す。図
より明らかなように、約３９０ｍＪ／ｃｍ2に達するま
では、照射するレーザのエネルギーが大きくなるにつれ
移動度は大きくなるが、その後は逆に小さくなる。中心
線平均粗さＲaと移動度の関係を図７に示す。Ｒaが大き
いほど、移動度は小さい。また、中心線平均粗さＲaと
耐圧との関係を図８に示す。Ｒaが小さいほど高い耐圧
を示す。これらの結果から、中心線平均粗さＲaが小さ
いほどより結晶性が高い多結晶薄膜が得られることがわ
かる。
【００４１】Ｘ線分析によりアニールされた膜の結晶性
について評価した。膜内の結晶粒は（１１１）面が膜表
面と平行に配向していることが確認された。アニール条
件と得られた膜の１１１反射の強度の関係を図９に示
す。図より明らかなように、照射エネルギーが約４２０
ｍＪ／ｃｍ2において、最も強い反射が確認された。す
なわち、結晶化は照射エネルギーが約３９０ｍＪ／ｃｍ
2に達した以降も進行するものの、シリコンの昇華によ
り膜の平滑性等が低下するものと考えられる。
【００４２】多結晶シリコン層３ｂを所定の形状に加工
した後、層３ｂを覆うように基板１の表面にプラズマＣ
ＶＤ法によって絶縁層４として厚さが９００ÅのＳｉＯ
2膜を形成した。次いで、この絶縁層４ａを介して多結
晶シリコン層３ｂにリンを１×１０15ａｔｏｍｓ／ｃｍ
2ドープしてソース領域３ｃおよびドレイン領域３ｄを
形成した。その後、絶縁層４を覆うように、絶縁層４ｂ
としてさらに厚さが２，０００ÅのＳｉＯ2膜を同様に
形成し、さらにその上面にモリブデン−タングステン合
金からなるゲート電極５を形成した。
【００４３】これらを覆うように基板１の表面にリンガ
ラスからなる絶縁層７を形成した後、コンタクトホール
６ａ、６ｂおよび６ｃを形成した。スパッタリングによ
り基板１の表面にアルミニウム層を形成し、さらにこの
アルミニウム層を所定のパターンに加工してゲート電極
５の引き出し電極８ａ、ソース電極８ｂおよびドレイン
電極８ｃを形成し、図３に示す薄膜トランジスタを得
た。なお、この薄膜トランジスタのゲート長は４μｍと
し、ゲート幅は１０μｍとした。
【００４４】Ｒaが１ｎｍ、８ｎｍまたは４０ｎｍであ
る多結晶薄膜を用いた薄膜トランジスタの特性をそれぞ
れ評価した。なお、いずれの多結晶薄膜も厚さが約６０
ｎｍである。ソース・ドレイン電圧ＶDSを１０Ｖとし、
ソース・ドレイン電圧ＶDSを１０Ｖで一定とし、ゲート
電圧Ｖgを変化させたときのドレイン電流Ｉdを図１０に
示す。図より明らかなように、シリコン層のＲaが小さ
くなるにつれ、ＯＦＦ電流（リーク電流）は小さくな
り、ＯＮ電流は大きくなる。特にシリコン層のＲaが１
ｎｍである薄膜トランジスタは、Ｒaが１５ｎｍである
薄膜トランジスタに比べてもＶg＝−１０Ｖでのリーク
電流が約２桁大きくなる。すなわち、表面の中心線平均
粗さＲaが小さい多結晶シリコン薄膜を用いることによ
り、ＯＦＦ電流ＩOFFが非常に小さい薄膜トランジスタ
を得ることができる。
【００４５】ここで、膜の結晶化に要する照射レーザの
エネルギーは、膜の厚さに依存する。アニール中におけ
る膜表面の形状変化の程度もまた膜の厚さに依存する。
薄膜の厚さと、その膜のアニール後のＲaが最小になっ
たときの照射レーザのエネルギーの関係、およびこのと
きの薄膜の厚さとＲaとの関係を図１１に示す。図より
明らかなように、得られた半導体膜の中心線平均粗さＲ
aは膜厚が大きくなるにつれて大きくなる。すなわち、
厚い膜は、薄い膜と比べて結晶化の進行に伴う中心線平
均粗さの値およびその変動幅が大きい。また、結晶化に
より大きなエネルギーが必要とされるため、アニール中
にシリコンが昇華して表面が荒れて膜の耐圧が低下しや
すい。
【００４６】中心線平均粗さＲaを膜厚ｔで除した値
と、膜の耐圧との関係を図１２に示す。図より明らかな
ように、Ｒa／ｔの値が０．２以下であれば高い値でほ
ぼ一定となる。値が０．５を超えると膜の耐圧は大きく
低下する。膜の特性は結晶粒径にも依存する。粒径が大
きくなると、結晶性が向上することから移動度は大きく
なる。しかしながら、その一方でＯＦＦ電流も大きくな
る。中心線平均粗さＲaを結晶の粒径φで除した値と膜
の耐圧との関係、およびその値と膜の移動度の関係を図
１３に示す。ここで、結晶粒径は、たとえばインターセ
プト法により求める。また、所定の長さの直線上に存在
する結晶粒の数をその長さで除した値を用いることもで
きる。膜の耐圧および移動度はともにＲa／φが０．２
以下であれば良好な値を示し、それ以上になると急激に
低下する。
【００４７】また、上記のＲa／ｔをさらに粒径φで除
した値と膜の耐圧との関係、およびその値と膜の移動度
の関係を図１４に示す。図より明らかなように、膜の耐
圧および移動度はともにＲa／（ｔ・φ）が６．８×１
０-3ｎｍ-1以下であれば良好な値を示し、それ以上にな
ると急激に低下する。
【００４８】結晶粒径φを膜厚で除した値と膜の移動度
との関係、およびその値とその膜を用いたトランジスタ
のリーク電流の関係を図１５に示す。図より明らかなよ
うに、移動度およびリーク電流はともにφ／ｔが１．２
以下であれば良好な値を示し、それ以上になると急激に
低下する。
【００４９】本発明によると、図３に示すようなｎチャ
ネルのＭＯＳ型多結晶シリコンＴＦＴにおいて移動度μ
nを２００ｃｍ2／Ｖ・Ｓ以上に、ｐチャネルのＭＯＳ型
多結晶シリコンＴＦＴにおいて移動度μpを１５０ｃｍ2
／Ｖ・Ｓ以上にすることができる。このような高性能Ｔ
ＦＴにあっては、例えば、ＮＴＳＣテレビ信号表示用Ｌ
ＣＤパネルに要求される移動度（μn＝５０ｃｍ2／Ｖ・
Ｓ、μp＝２０ｃｍ2／Ｖ・Ｓ）を充分に満たすことがで
きる。また、ｎチャネルのしきい値電圧が２Ｖであっ
て、ｐチャネルのしきい値電圧が−５Ｖであって、Ｓ値
（Sub-threshold swing）が０．２Ｖ／decadeであっ
て、オン・オフ比が１×１０7である優れた特性を得る
ことができる。
【００５０】また、薄膜が高移動度を有することから、
薄膜トランジスタのサイズを小さくすることができる。
本発明によると、トランジスタのサイズを、たとえばを
用いた幅が３４μｍで長さが１０μｍである非晶質シリ
コントランジスタに比べて、１／８以下の幅が８μｍで
長さが５μｍまで縮小することができる。更には、トラ
ンジスタＯＦＦ時のリーク電流が小さい能動層を得るこ
とができるため、液晶表示パネルにおいては、補助容量
の面積を１／３以下に縮小することができる。具体的に
は、対角２．４インチのパネルで、画素ピッチを５０．
０μｍ×１，５００μｍとし、画素数を２３万ドット
（３２０×３色×２４０）と、従来型のパネルに比べて
画素密度を３倍以上にしながらも、開口率を従来の１．
５倍である５５％にすることができる。したがって、高
輝度化が実現される。
【００５１】例えばモノシランガスを用いた減圧ＣＶＤ
法によって５８０℃で非晶質シリコン膜を形成し、固相
成長法により多結晶化すると、得られる多結晶シリコン
膜内の結晶粒径は小さいために膜の移動度は若干低い
が、多結晶シリコン膜を短時間で形成することができ
る。
【００５２】なお、多結晶薄膜の結晶粒径をゲートのチ
ャネル長の１／１００〜１／４倍にすると高移動度の膜
を安定して得ることができる。上記の縦方向に３２０画
素、水平方向に２４０画素を有する対角２．４インチの
パネルでは、画素のサイズは２５０μｍ2程度となる。
このような画素に用いられるゲートのチャネル（４μｍ
×４μｍ）に適した結晶粒径の多結晶シリコン膜を得る
ことができる。
【００５３】
【発明の効果】本発明によると、半導体素子に適した高
移動度、高耐圧なシリコン多結晶薄膜を提供することが
できる。したがって、半導体素子およびそれを用いた表
示パネル等の性能や信頼性を向上させることができる。
【図面の簡単な説明】
【図１】（ａ）、（ｂ）および（ｃ）は、薄膜トランジ
スタの製造工程の各段階におけるシリコン膜の状態を示
す概略した縦断面図である。
【図２】（ａ）、（ｂ）および（ｃ）は、薄膜トランジ
スタの製造工程の各段階におけるシリコン膜の状態を示
す概略した縦断面図である。
【図３】本実施例の薄膜トランジスタの概略した縦断面
図である。
【図４】（ａ）、（ｂ）および（ｃ）は、それぞれ原子
間力顕微鏡を用いて得られたアニール後の多結晶シリコ
ン膜表面の粗さ曲線である。
【図５】アニール時に照射したエキシマレーザのエネル
ギーとアニール後の多結晶シリコン膜表面の中心線平均
粗さの関係を示す特性図である。
【図６】アニール時に照射したエキシマレーザのエネル
ギーとアニール後の多結晶シリコン膜の移動度の関係を
示す特性図である。
【図７】アニール後の多結晶シリコン膜表面の中心線平
均粗さと同膜の移動度の関係を示す特性図である。
【図８】アニール後の多結晶シリコン膜表面の中心線平
均粗さと同膜の耐圧の関係を示す特性図である。
【図９】アニール時に照射したエキシマレーザのエネル
ギーとＸ線回折における多結晶薄膜の１１１反射の強度
の関係を示す特性図である。
【図１０】本発明の実施例の薄膜トランジスタの動作特
性を示す特性図である。
【図１１】シリコン膜の厚さ、同膜のアニールのための
エキシマレーザのエネルギーの最適値および同膜の表面
の中心線平均粗さの関係を示す特性図である。
【図１２】アニール後の多結晶シリコン膜表面の中心線
平均粗さおよび同膜の厚さと、同膜の耐圧との関係を示
す特性図である。
【図１３】アニール後の多結晶シリコン膜表面の中心線
平均粗さおよび同膜の結晶粒径の比と同膜の移動度の関
係、並びに同比と同膜の耐圧との関係を示す特性図であ
る。
【図１４】アニール後の多結晶シリコン膜表面の中心線
平均粗さ、結晶粒径および同膜の厚さと、同膜の耐圧と
の関係を示す特性図である。
【図１５】アニール後の多結晶シリコン膜の結晶粒径お
よび同膜の厚さの比と、同膜の耐圧との関係、並びに同
比と同膜を用いた薄膜トランジスタのリーク電流との関
係を示す特性図である。
【符号の説明】
１ 基板 ２、４、４ｂ、７ 絶縁層 ３ａ アモルファスシリコン層 ３ｂ 多結晶シリコン層 ３ｃ ソース領域 ３ｄ ドレイン領域 ３ｅ、３ｆ オフセット領域 ５ ゲート電極 ６ａ、６ｂ、６ｃ コンタクトホール ８ａ 引き出し電極 ８ｂ ソース電極 ８ｃ ドレイン電極
───────────────────────────────────────────────────── フロントページの続き (51)Int.Cl.7 識別記号 ＦＩ テーマコート゛(参考） Ｈ０５Ｂ 33/22

Claims (68)

    【特許請求の範囲】
  1. 【請求項１】 シリコンを主体とし厚さを１としたとき
    の表面の中心線平均粗さの比率が０．５以下である多結
    晶薄膜。
  2. 【請求項２】 前記比率が０．２以下である請求項１記
    載の多結晶薄膜。
  3. 【請求項３】 前記比率をシリコン結晶の平均粒径で除
    した値が６．８×１０-3ｎｍ-1以下である請求項２記載
    の多結晶薄膜。
  4. 【請求項４】 前記中心線平均粗さが１０ｎｍ以下であ
    る請求項１記載の多結晶薄膜。
  5. 【請求項５】 厚さが２０〜１００ｎｍである請求項１
    記載の多結晶薄膜。
  6. 【請求項６】 厚さが１００ｎｍ以上で表面の中心線粗
    さが３ｎｍ以下の絶縁体の表面に形成された請求項１記
    載の多結晶薄膜。
  7. 【請求項７】 シリコンを主体とし表面の中心線平均粗
    さが１０ｎｍ以下である多結晶薄膜。
  8. 【請求項８】 厚さが２０〜１００ｎｍである請求項７
    記載の多結晶薄膜。
  9. 【請求項９】 厚さが１００ｎｍ以上で表面の中心線粗
    さが３ｎｍ以下の絶縁体の表面に形成された請求項７記
    載の多結晶薄膜。
  10. 【請求項１０】 シリコンを主体とし結晶の平均粒径を
    １としたときの表面の中心線平均粗さの比率が０．２以
    下である多結晶薄膜。
  11. 【請求項１１】 厚さが２０〜１００ｎｍである請求項
    １０記載の多結晶薄膜。
  12. 【請求項１２】 厚さが１００ｎｍ以上で表面の中心線
    粗さが３ｎｍ以下の絶縁体の表面に形成された請求項１
    ０記載の多結晶薄膜。
  13. 【請求項１３】 シリコンを主体とし厚さを１としたと
    きの結晶の平均粒径の比率が１．２以下である多結晶薄
    膜。
  14. 【請求項１４】 厚さが２０〜１００ｎｍである請求項
    １３記載の多結晶薄膜。
  15. 【請求項１５】 厚さが１００ｎｍ以上で表面の中心線
    粗さが３ｎｍ以下の絶縁体の表面に形成された請求項１
    ３記載の多結晶薄膜。
  16. 【請求項１６】 シリコンを主体とし厚さを１としたと
    きの表面の中心線平均粗さの比率が０．５以下である多
    結晶薄膜を具備する半導体素子。
  17. 【請求項１７】 前記比率が０．２以下である請求項１
    ６記載の半導体素子。
  18. 【請求項１８】 前記比率をシリコン結晶の平均粒径で
    除した値が６．８×１０-3ｎｍ-1以下である請求項１７
    記載の半導体素子。
  19. 【請求項１９】 前記中心線平均粗さが１０ｎｍ以下で
    ある請求項１６記載の半導体素子。
  20. 【請求項２０】 前記多結晶薄膜の厚さが２０〜１００
    ｎｍである請求項１６記載の半導体素子。
  21. 【請求項２１】 前記多結晶薄膜が、厚さが１００ｎｍ
    以上で表面の中心線粗さが３ｎｍ以下の絶縁体の表面に
    形成された請求項１６記載の半導体素子。
  22. 【請求項２２】 シリコンを主体とし表面の中心線平均
    粗さが１０ｎｍ以下である多結晶薄膜を具備する半導体
    素子。
  23. 【請求項２３】 前記多結晶薄膜の厚さが２０〜１００
    ｎｍである請求項２２記載の半導体素子。
  24. 【請求項２４】 前記多結晶薄膜が、厚さが１００ｎｍ
    以上で表面の中心線粗さが３ｎｍ以下の絶縁体の表面に
    形成された請求項２２記載の半導体素子。
  25. 【請求項２５】 シリコンを主体とし結晶の平均粒径を
    １としたときの表面の中心線平均粗さの比率が０．２以
    下である多結晶薄膜を具備する半導体素子。
  26. 【請求項２６】 前記多結晶薄膜の厚さが２０〜１００
    ｎｍである請求項２５記載の半導体素子。
  27. 【請求項２７】 前記多結晶薄膜が、厚さが１００ｎｍ
    以上で表面の中心線粗さが３ｎｍ以下の絶縁体の表面に
    形成された請求項２５記載の半導体素子。
  28. 【請求項２８】 シリコンを主体とし厚さを１としたと
    きの結晶の平均粒径の比率が１．２以下である多結晶薄
    膜を具備する半導体素子。
  29. 【請求項２９】 前記多結晶薄膜の厚さが２０〜１００
    ｎｍである請求項２８記載の半導体素子。
  30. 【請求項３０】 前記多結晶薄膜が、厚さが１００ｎｍ
    以上で表面の中心線粗さが３ｎｍ以下の絶縁体の表面に
    形成された請求項２８記載の半導体素子。
  31. 【請求項３１】 基板と、前記基板上の画素となる領域
    のそれぞれに配された前記画素を制御するための半導体
    素子の複数を具備し、前記半導体素子は、シリコンを主
    体とし厚さを１としたときの表面の中心線平均粗さの比
    率が０．５以下であるアレイ基板。
  32. 【請求項３２】 前記比率が０．２以下である請求項３
    １記載のアレイ基板。
  33. 【請求項３３】 前記比率をシリコン結晶の平均粒径で
    除した値が６．８×１０-3ｎｍ-1以下である請求項３２
    記載のアレイ基板。
  34. 【請求項３４】 前記中心線平均粗さが１０ｎｍ以下で
    ある請求項３１記載のアレイ基板。
  35. 【請求項３５】 前記多結晶薄膜の厚さが２０〜１００
    ｎｍである請求項３１記載のアレイ基板。
  36. 【請求項３６】 前記多結晶薄膜が、厚さが１００ｎｍ
    以上で表面の中心線粗さが３ｎｍ以下の絶縁体の表面に
    形成された請求項３１記載のアレイ基板。
  37. 【請求項３７】 基板と、前記基板上の画素となる領域
    のそれぞれに配された前記画素を制御するための半導体
    素子の複数を具備し、前記半導体素子は、シリコンを主
    体とし表面の中心線平均粗さが１０ｎｍ以下であるアレ
    イ基板。
  38. 【請求項３８】 前記多結晶薄膜の厚さが２０〜１００
    ｎｍである請求項３７記載のアレイ基板。
  39. 【請求項３９】 前記多結晶薄膜が、厚さが１００ｎｍ
    以上で表面の中心線粗さが３ｎｍ以下の絶縁体の表面に
    形成された請求項３７記載のアレイ基板。
  40. 【請求項４０】 基板と、前記基板上の画素となる領域
    のそれぞれに配された前記画素を制御するための半導体
    素子の複数を具備し、前記半導体素子は、シリコンを主
    体とし結晶の平均粒径を１としたときの表面の中心線平
    均粗さの比率が０．２以下である多結晶薄膜を有するア
    レイ基板。
  41. 【請求項４１】 前記多結晶薄膜の厚さが２０〜１００
    ｎｍである請求項４０記載のアレイ基板。
  42. 【請求項４２】 前記多結晶薄膜が、厚さが１００ｎｍ
    以上で表面の中心線粗さが３ｎｍ以下の絶縁体の表面に
    形成された請求項Ｃ３記載のアレイ基板。
  43. 【請求項４３】 基板と、前記基板上の画素となる領域
    のそれぞれに配された前記画素を制御するための半導体
    素子の複数を具備し、前記半導体素子は、シリコンを主
    体とし厚さを１としたときの結晶の平均粒径の比率が
    １．２以下である多結晶薄膜を有するアレイ基板。
  44. 【請求項４４】 前記多結晶薄膜の厚さが２０〜１００
    ｎｍである請求項４３記載のアレイ基板。
  45. 【請求項４５】 前記多結晶薄膜が、厚さが１００ｎｍ
    以上で表面の中心線粗さが３ｎｍ以下の絶縁体の表面に
    形成された請求項４３記載のアレイ基板。
  46. 【請求項４６】 画素を制御するための半導体素子を具
    備し、前記半導体素子は、シリコンを主体とし厚さを１
    としたときの表面の中心線平均粗さの比率が０．５以下
    である表示パネル。
  47. 【請求項４７】 前記比率が０．２以下である請求項４
    ６記載の表示パネル。
  48. 【請求項４８】 前記比率をシリコン結晶の平均粒径で
    除した値が６．８×１０-3ｎｍ-1以下である請求項４７
    記載の表示パネル。
  49. 【請求項４９】 前記中心線平均粗さが１０ｎｍ以下で
    ある請求項４６記載の表示パネル。
  50. 【請求項５０】 前記多結晶薄膜の厚さが２０〜１００
    ｎｍである請求項４６記載の表示パネル。
  51. 【請求項５１】 前記多結晶薄膜が、厚さが１００ｎｍ
    以上で表面の中心線粗さが３ｎｍ以下の絶縁体の表面に
    形成された請求項４６記載の表示パネル。
  52. 【請求項５２】 液晶層および前記液晶に電圧を印加す
    るための画素電極をさらに具備し、前記半導体素子は、
    前記画素電極が対応する領域の前記液晶層に印加する電
    圧を制御する請求項４６記載の表示パネル。
  53. 【請求項５３】 電圧の印加により発光する有機エレク
    トロルミネッセンス素子をさらに具備し、前記半導体素
    子は前記有機エレクトロルミネッセンス素子に印加する
    電圧を制御する請求項４６記載の表示パネル。
  54. 【請求項５４】 画素を制御するための半導体素子を具
    備し、前記半導体素子は、シリコンを主体とし表面の中
    心線平均粗さが１０ｎｍ以下である表示パネル。
  55. 【請求項５５】 前記多結晶薄膜の厚さが２０〜１００
    ｎｍである請求項５４記載の表示パネル。
  56. 【請求項５６】 前記多結晶薄膜が、厚さが１００ｎｍ
    以上で表面の中心線粗さが３ｎｍ以下の絶縁体の表面に
    形成された請求項５４記載の表示パネル。
  57. 【請求項５７】 液晶層および前記液晶に電圧を印加す
    るための画素電極をさらに具備し、前記半導体素子は、
    前記画素電極が対応する領域の前記液晶層に印加する電
    圧を制御する請求項５４記載の表示パネル。
  58. 【請求項５８】 電圧の印加により発光する有機エレク
    トロルミネッセンス素子をさらに具備し、前記半導体素
    子は前記有機エレクトロルミネッセンス素子に印加する
    電圧を制御する請求項５４記載の表示パネル。
  59. 【請求項５９】 画素を制御するための半導体素子を具
    備し、前記半導体素子は、シリコンを主体とし結晶の平
    均粒径を１としたときの表面の中心線平均粗さの比率が
    ０．２以下である多結晶薄膜を有する表示パネル。
  60. 【請求項６０】 前記多結晶薄膜の厚さが２０〜１００
    ｎｍである請求項５９記載の表示パネル。
  61. 【請求項６１】 前記多結晶薄膜が、厚さが１００ｎｍ
    以上で表面の中心線粗さが３ｎｍ以下の絶縁体の表面に
    形成された請求項５９記載の表示パネル。
  62. 【請求項６２】 液晶層および前記液晶に電圧を印加す
    るための画素電極をさらに具備し、前記半導体素子は、
    前記画素電極が対応する領域の前記液晶層に印加する電
    圧を制御する請求項５９記載の表示パネル。
  63. 【請求項６３】 電圧の印加により発光する有機エレク
    トロルミネッセンス素子をさらに具備し、前記半導体素
    子は前記有機エレクトロルミネッセンス素子に印加する
    電圧を制御する請求項５９記載の表示パネル。
  64. 【請求項６４】 画素を制御するための半導体素子を具
    備し、前記半導体素子は、シリコンを主体とし厚さを１
    としたときの結晶の平均粒径の比率が１．２以下である
    多結晶薄膜を有する表示パネル。
  65. 【請求項６５】 前記多結晶薄膜の厚さが２０〜１００
    ｎｍである請求項６４記載の表示パネル。
  66. 【請求項６６】 前記多結晶薄膜が、厚さが１００ｎｍ
    以上で表面の中心線粗さが３ｎｍ以下の絶縁体の表面に
    形成された請求項６４記載の表示パネル。
  67. 【請求項６７】 液晶層および前記液晶に電圧を印加す
    るための画素電極をさらに具備し、前記半導体素子は、
    前記画素電極が対応する領域の前記液晶層に印加する電
    圧を制御する請求項６４記載の表示パネル。
  68. 【請求項６８】 電圧の印加により発光する有機エレク
    トロルミネッセンス素子をさらに具備し、前記半導体素
    子は前記有機エレクトロルミネッセンス素子に印加する
    電圧を制御する請求項６４記載の表示パネル。
JP2001038152A 2000-02-18 2001-02-15 多結晶薄膜およびそれを用いた半導体素子 Pending JP2001308341A (ja)

Priority Applications (1)

Application Number Priority Date Filing Date Title
JP2001038152A JP2001308341A (ja) 2000-02-18 2001-02-15 多結晶薄膜およびそれを用いた半導体素子

Applications Claiming Priority (3)

Application Number Priority Date Filing Date Title
JP2000-40593 2000-02-18
JP2000040593 2000-02-18
JP2001038152A JP2001308341A (ja) 2000-02-18 2001-02-15 多結晶薄膜およびそれを用いた半導体素子

Publications (1)

Publication Number Publication Date
JP2001308341A true JP2001308341A (ja) 2001-11-02

Family

ID=26585624

Family Applications (1)

Application Number Title Priority Date Filing Date
JP2001038152A Pending JP2001308341A (ja) 2000-02-18 2001-02-15 多結晶薄膜およびそれを用いた半導体素子

Country Status (1)

Country Link
JP (1) JP2001308341A (ja)

Cited By (2)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
JP2004200672A (ja) * 2002-12-02 2004-07-15 Tadahiro Omi 半導体装置、その製造方法、及び、半導体表面の処理方法
US8183670B2 (en) 2002-12-02 2012-05-22 Foundation For Advancement Of International Science Semiconductor device and method of manufacturing the same

Cited By (3)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
JP2004200672A (ja) * 2002-12-02 2004-07-15 Tadahiro Omi 半導体装置、その製造方法、及び、半導体表面の処理方法
JP4694782B2 (ja) * 2002-12-02 2011-06-08 財団法人国際科学振興財団 半導体装置、その製造方法、及び、半導体表面の処理方法
US8183670B2 (en) 2002-12-02 2012-05-22 Foundation For Advancement Of International Science Semiconductor device and method of manufacturing the same

Similar Documents

Publication Publication Date Title
US7563659B2 (en) Method of fabricating poly-crystalline silicon thin film and method of fabricating transistor using the same
US5849611A (en) Method for forming a taper shaped contact hole by oxidizing a wiring
JP3556679B2 (ja) 電気光学装置
EP2126966B1 (en) Thin-film transistor with amorphous insulator film
CN1753156A (zh) 制造薄膜晶体管的方法
JP3108296B2 (ja) 表示装置の製造方法
CN1230881C (zh) 制造具有低温多晶硅的顶栅型薄膜晶体管的方法
US20130230976A1 (en) Flat panel display device comprising polysilicon thin film transistor and method of manufacturing the same
US6642591B2 (en) Field-effect transistor
US7015507B2 (en) Thin film transistor and method of fabricating the same
US5733793A (en) Process formation of a thin film transistor
JP5069842B2 (ja) 薄膜トランジスタ
JP2001308341A (ja) 多結晶薄膜およびそれを用いた半導体素子
Mitani et al. Ultrahigh-performance polycrystalline silicon thin-film transistors on excimer-laser-processed pseudo-single-crystal films
JPH08172196A (ja) 薄膜トランジスタ及びその製造方法
JPH06260644A (ja) 半導体装置の製造方法
KR20060079958A (ko) 실리콘 박막트랜지스터
US20050136612A1 (en) Method of forming poly-silicon crystallization
US20040058076A1 (en) Method for fabricating polysilicon layer
Imajo et al. Underlayer selection to improve the performance of polycrystalline Ge thin film transistors
WO2001061761A1 (fr) Couche polycristalline mince et dispositif semi-conducteur
KR20050113294A (ko) 다결정 실리콘 박막 구조체 및 그 제조 방법 및 이를이용하는 ｔｆｔ의 제조방법
KR100624430B1 (ko) 다결정 실리콘 제조방법
JPH0613607A (ja) 多結晶シリコン薄膜トランジスタ
JP3016486B2 (ja) 薄膜トランジスタ