CN102543723A - 一种栅控二极管半导体器件的制造方法 - Google Patents
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Abstract
本发明属于半导体器件制造技术领域，具体公开了一种栅控二极管半导体器件的制造方法。本发明中，当栅极电压较高时，栅极下面的沟道是n型，器件就是简单的栅控pn结结构；通过背栅控制ZnO薄膜的有效n型浓度，通过栅极实现将n型ZnO反型为p型，又用NiO作为p型半导体，形成n-p-n-p的掺杂结构。本发明方法工艺过程简单、制造成本低，所制造的栅控二极管器件具有大驱动电流、小亚阈值摆幅的优点，可以降低芯片功耗，而且本发明通过低温工艺生产，特别适用于基于柔性衬底的半导体器件以及平板显示、相变存储器的读写器件的制造中。
Description
技术领域
本发明属于半导体器件制造技术领域，具体涉及一种半导体器件的制造方法，特别涉及一种栅控二极管半导体器件的制造方法。
背景技术
金属-氧化物-硅场效应晶体管（MOSFET）是一种可以广泛使用在模拟电路与数字电路中的场效晶体管，其基本结构如图1所示，它包括一个硅衬底101以及在硅衬底101之上形成的栅极绝缘层104和栅极导电层105，在衬底101内所述栅极的两侧形成有漏区102和源区103。当一个足够大的电位差施于MOSFET的栅极与源极之间时，电场会在栅极绝缘层下方的硅衬底表面形成感应电荷，而这时所谓的“反型层”（inversion channel）就会形成。通道的极性与其漏极与源极相同，假设漏极和源极是n型，那么通道也会是n型。通道形成后，MOSFET即可让电流通过，而依据施加于栅极上的电压值不同，MOSFET的通道流过的电流大小也会改变。
随着集成电路技术的不断发展，MOSFET的尺寸越来越小，单位阵列上的晶体管密度也越来越高。如今的集成电路器件技术节点已经处于45纳米左右，MOSFET的源、漏极之间的漏电流，随着沟道长度的缩小而迅速上升。而且，传统MOSFET的最小亚阈值摆幅(SS)被限制在60mv/dec，这限制了晶体管的开关速度。在一些集成密度较高的芯片上，减小器件的尺寸意味着更大的SS值，而对于高速芯片需要更小的SS值，较小的SS值能在提高器件频率的同时降低芯片功耗。因此当器件的沟道长度下降到30纳米以下时，有必要使用新型的器件来获得较小的漏电流以及小的SS值，从而降低芯片功耗。
发明内容
有鉴于此，本发明的目的在于提出一种能够减小器件漏电流以及SS值，从而可以降低芯片功耗的栅控二极管半导体器件的制造方法。
本发明提出的存储器器件利用了正反馈的自增益原理。即，当一个平面半导体器件掺杂依次为p-n-p-n掺杂类型时，可以产生两对相互依赖的三极管：p-n-p 及 n-p-n，通常这两个可以相互放大，而迅速使器件的电流增大，严重时导致器件击穿。为了将这种现象合理地应用到薄膜半导体中，本发明提出了一种基于ZnO半导体材料的栅控二极管半导体存储器。当栅极电压较高时，栅极下面的沟道是n型，器件就是简单的栅控pn结结构。通过背栅控制ZnO薄膜的有效n型浓度，再通过栅极实现将n型ZnO反型为p型，又用NiO作为p型半导体，这样就形成了n-p-n-p的掺杂结构。
本发明提出了上述栅控二极管半导体器件的制造方法，具体步骤包括：
提供一个重掺杂的n型硅衬底；
在所述n型硅衬底之上形成第一种绝缘薄膜；
在所述第一种绝缘薄膜之上形成一层ZnO层；
刻蚀所述ZnO层形成有源区；
覆盖所述有源区形成一层掺杂有p型杂质离子的NiO层；
光刻图形并刻蚀所述NiO层，在所述ZnO有源区一个侧之上保留NiO层形成器件的源极；
在暴露的NiO及ZnO表面淀积形成第二种绝缘薄膜；
通过光刻并刻蚀所述第二种绝缘薄膜定义出漏极、源极的接触孔，而保持除接触孔之外的其它区域的第二种绝缘薄膜，所述漏极、源极的接触孔分别在所述有源区的两侧，其中源极接触孔开在NiO上而漏极接触孔开在另一侧的ZnO上；
淀积形成第一种导电薄膜并刻蚀所述第一种导电薄膜形成分别独立的漏极电极、栅极电极、源极电极，其中源极电极通过源极接触孔接触到NiO上，漏区电极通过漏区接触孔接触到有源区的另一侧的ZnO上，栅极电极在源极接触孔和漏极接触孔之间的未被刻蚀的第二种绝缘薄膜之上。
进一步地，所述的第一种绝缘薄膜为氧化硅，其厚度范围为1-500纳米。所述的第二种绝缘薄膜为SiO2或者为HfO2等高介电常数材料。所述的第一种导电薄膜为重掺杂多晶硅、铜、钨、铝、氮化钛或者为氮化钽。
本发明所提出的栅控二极管半导体器件的制造方法工艺过程简单、制造成本低，所制造的栅控二极管器件具有大驱动电流、小亚阈值摆幅的优点，可以降低芯片功耗，而且本发明通过低温工艺生产，特别适用于基于柔性衬底的半导体器件以及平板显示、相变存储器的读写器件的制造中。
附图说明
图1为传统的MOSFET晶体管的截面图。
图2-图5为本发明所公开的栅控二极管半导体器件的制造方法的一个实施例的制造工艺流程图。
图6为采用本发明方法制备的栅控二极管器件的一个实施例处于截止状态时的结构示意图。
具体实施方式
下面将参照附图对本发明的一个示例性实施方式作详细说明。在图中，为了方便说明，放大或缩小了层和区域的厚度，所示大小并不代表实际尺寸。尽管这些图并不能完全准确的反映出器件的实际尺寸，但是它们还是完整的反映了区域和组成结构之间的相互位置，特别是组成结构之间的上下和相邻关系。
参考图是本发明的理想化实施例的示意图，本发明所示的实施例不应该被认为仅限于图中所示区域的特定形状，而是包括所得到的形状，比如制造引起的偏差。例如刻蚀得到的曲线通常具有弯曲或圆润的特点，但在本发明实施例中，均以矩形表示，图中的表示是示意性的，但这不应该被认为是限制本发明的范围。同时在下面的描述中，所使用的术语衬底可以理解为包括正在工艺加工中的半导体衬底，可能包括在其上所制备的其它薄膜层。
首先，通过热氧化的方法在提供的重掺杂n型杂质离子的硅衬底201上生长一层约20纳米厚的氧化硅薄膜202，接着采用原子层淀积的方法在氧化硅薄膜202之上淀积一层约5纳米厚的ZnO薄膜203，再淀积一层光刻胶301并掩膜、曝光、显影形成图形，然后刻蚀ZnO薄膜203形成有源区，如图2所示。
剥除光刻胶301后，采用物理气相沉积（PVD）的方法淀积一层掺杂有p型杂质离子的NiO薄膜，接着再次淀积一层光刻胶302并掩膜、曝光、显影形成图形，然后刻蚀NiO薄膜形成器件的源极204，如图3所示。
剥除光刻胶302后，淀积一层高介电常数材料205，高介电常数材料205比如为HfO2，然后淀积一层新的光刻胶并掩膜、曝光、显影形成图形，然后刻蚀高介电常数材料205定义出漏极、源极的位置，剥除光刻胶后如图4所示，
最后，淀积一层金属导电薄膜，比如为铝，然后通过光刻工艺与刻蚀工艺形成漏极电极206、栅极电极207、源极电极208，如图5所示。
由于ZnO具有n型半导体的特征，当对源极、漏极施加正向偏置时，若对栅极施加正电压，则器件结构等效为施加正向偏置的P+N结结构，器件导通。若对栅极施加负电压，则在栅极电极207下所述ZnO介质层203内形成p型区域400，如图6所示，器件等效为p-n-p-n结结构，器件截止。
如上所述，在不偏离本发明精神和范围的情况下，还可以构成许多有很大差别的实施例。应当理解，除了如所附的权利要求所限定的，本发明不限于在说明书中所述的具体实例。
Claims (5)
1.一种栅控二极管半导体器件的制造方法，其特征在于具体步骤包括：
提供一个重掺杂的n型硅衬底；
在所述n型硅衬底之上形成第一种绝缘薄膜；
在所述第一种绝缘薄膜之上形成一层ZnO层；
刻蚀所述ZnO层形成有源区；
覆盖所述有源区形成一层掺杂有p型杂质离子的NiO层；
光刻图形并刻蚀所述NiO层，在所述ZnO有源区一个侧之上保留NiO层形成器件的源极；
在暴露的NiO及ZnO表面淀积形成第二种绝缘薄膜；
通过光刻并刻蚀所述第二种绝缘薄膜定义出漏极、源极的接触孔，而保留接触孔之外的其它区域的第二种绝缘薄膜，所述漏极、源极的接触孔分别在所述有源区的两侧，其中源极接触孔开在NiO上而漏极接触孔开在另一侧的ZnO上；
淀积形成第一种导电薄膜并刻蚀所述第一种导电薄膜形成分别独立的漏极电极、栅极电极、源极电极，其中源极电极通过源极接触孔接触到NiO上，漏区电极通过漏区接触孔接触到有源区的另一侧的ZnO上，栅极电极在源极接触孔和漏极接触孔之间的未被刻蚀的第二种绝缘薄膜之上。
2.根据权利要求1所述的栅控二极管半导体器件的制造方法，其特征在于，所述的第一种绝缘薄膜为氧化硅，其厚度范围为1-500纳米。
3.根据权利要求1所述的栅控二极管半导体器件的制造方法，其特征在于，所述的ZnO介质层的厚度范围为1-100纳米。
4.根据权利要求1所述的栅控二极管半导体器件的制造方法，其特征在于，所述的第二种绝缘薄膜为SiO2或者为HfO2高介电常数材料。
5.根据权利要求1所述的栅控二极管半导体器件的制造方法，其特征在于，所述的第一种导电薄膜为重掺杂多晶硅、铜、钨、铝、氮化钛或者为氮化钽。
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