JP2001015757A - 半導体装置 - Google Patents
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Abstract
(57)【要約】
【課題】 本発明は、従来のシリコン負性微分抵抗素子
における低いP/V比の問題を克服し、高集積化に適した
素子構造を提供することを目的とする。 【解決手段】 半導体基板に形成されたチャネル領域
と、前記チャネル領域上に形成されたゲート絶縁膜と、
前記ゲート絶縁膜上に形成されたゲート電極１１と、前
記チャネル領域を挟んでいるソース領域１２及びドレイ
ン領域１３と、前記ドレイン領域は第１の領域と第２の
領域を有していることと、前記第１の領域は前記第２の
領域よりも不純物濃度が低いことと、前記第２の領域は
接地されていることと、前記第１の領域は前記ゲート電
極下にあることと、前記第２の領域は前記第１の領域下
にもあることを備えることを特徴とする半導体装置。
における低いP/V比の問題を克服し、高集積化に適した
素子構造を提供することを目的とする。 【解決手段】 半導体基板に形成されたチャネル領域
と、前記チャネル領域上に形成されたゲート絶縁膜と、
前記ゲート絶縁膜上に形成されたゲート電極１１と、前
記チャネル領域を挟んでいるソース領域１２及びドレイ
ン領域１３と、前記ドレイン領域は第１の領域と第２の
領域を有していることと、前記第１の領域は前記第２の
領域よりも不純物濃度が低いことと、前記第２の領域は
接地されていることと、前記第１の領域は前記ゲート電
極下にあることと、前記第２の領域は前記第１の領域下
にもあることを備えることを特徴とする半導体装置。
Description
【０００１】
【発明の属する技術分野】本発明は半導体装置に係り、
特に負性微分抵抗特性を示す機能デバイスに関する。
特に負性微分抵抗特性を示す機能デバイスに関する。
【０００２】
【従来の技術】将来のシリコンＬＳＩ回路の高性能化・
高機能化にとって、負性微分抵抗特性は非常に魅力的な
特徴の一つである。これを実現する手法として、一般に
広く知られているものがエサキ・ダイオードである（L.
Esaki, Phys. Rev. 109,603, 1958）。これは二
端子素子であり、ＬＳＩ応用には適しない。これを三端
子化した素子として、表面接合トンネル素子が開示され
ている（特開平９−２６０６９０号公報）。回路応用で
は、負性微分抵抗特性におけるピーク電流とバレー電流
の比（Ｐ／Ｖ比）が大事な指標である。回路の性能や動
作マージンを向上させ、実際の集積回路で用いるには、
大きなＰ／Ｖ比が必須である。ところが、これまでにシ
リコンを使って作製された負性微分抵抗素子のＰ／Ｖ比
は、せいぜい４程度である。これは、トンネル接合中に
存在する欠陥がリーク電流を発生させ、バレー電流を低
く抑えられないためである。
高機能化にとって、負性微分抵抗特性は非常に魅力的な
特徴の一つである。これを実現する手法として、一般に
広く知られているものがエサキ・ダイオードである（L.
Esaki, Phys. Rev. 109,603, 1958）。これは二
端子素子であり、ＬＳＩ応用には適しない。これを三端
子化した素子として、表面接合トンネル素子が開示され
ている（特開平９−２６０６９０号公報）。回路応用で
は、負性微分抵抗特性におけるピーク電流とバレー電流
の比（Ｐ／Ｖ比）が大事な指標である。回路の性能や動
作マージンを向上させ、実際の集積回路で用いるには、
大きなＰ／Ｖ比が必須である。ところが、これまでにシ
リコンを使って作製された負性微分抵抗素子のＰ／Ｖ比
は、せいぜい４程度である。これは、トンネル接合中に
存在する欠陥がリーク電流を発生させ、バレー電流を低
く抑えられないためである。
【０００３】
【発明が解決しようとする課題】以上のように、これま
でのシリコン負性微分抵抗素子では、バレー電流の低減
を妨げる物理的なメカニズムが存在して、Ｐ／Ｖ比が向
上しないという問題があった。本発明は、大きなＰ／Ｖ
比を達成するための素子構造を提供し、集積化に適した
負性微分抵抗素子の実現を目的とする。
でのシリコン負性微分抵抗素子では、バレー電流の低減
を妨げる物理的なメカニズムが存在して、Ｐ／Ｖ比が向
上しないという問題があった。本発明は、大きなＰ／Ｖ
比を達成するための素子構造を提供し、集積化に適した
負性微分抵抗素子の実現を目的とする。
【０００４】
【課題を解決するための手段】本願第１の発明は、半導
体基板に形成されたチャネル領域と、前記チャネル領域
上に形成されたゲート絶縁膜と、前記ゲート絶縁膜上に
形成されたゲート電極と、前記チャネル領域を挟んでい
るソース領域及びドレイン領域と、前記ドレイン領域は
第１の領域と第２の領域を有していることと、前記第１
の領域は前記第２の領域よりも不純物濃度が低いこと
と、前記第２の領域は接地されていることと、前記第１
の領域は前記ゲート電極下にあることと、前記第２の領
域は前記第１の領域下にもあることを備えることを特徴
とする半導体装置である。本願第２の発明は、前記第１
の領域の深さは２ｎｍ以上２０ｎｍ以下であり、その不
純物濃度は１０１９ｃｍ−３以下であることを特徴とす
る本願第１の発明に記載の半導体装置である。本願第３
の発明は、半導体基板に形成されたチャネル領域と、前
記チャネル領域上に形成されたゲート絶縁膜と、前記ゲ
ート絶縁膜上に形成されたゲート電極と、前記チャネル
領域を挟んでいるソース領域及びドレイン領域と、前記
ドレイン領域は接地されていることと、前記ドレイン領
域のバンド・ギャップは前記半導体基板のバンド・ギャ
ップよりも小さいことを備えることを特徴とする半導体
装置である。
体基板に形成されたチャネル領域と、前記チャネル領域
上に形成されたゲート絶縁膜と、前記ゲート絶縁膜上に
形成されたゲート電極と、前記チャネル領域を挟んでい
るソース領域及びドレイン領域と、前記ドレイン領域は
第１の領域と第２の領域を有していることと、前記第１
の領域は前記第２の領域よりも不純物濃度が低いこと
と、前記第２の領域は接地されていることと、前記第１
の領域は前記ゲート電極下にあることと、前記第２の領
域は前記第１の領域下にもあることを備えることを特徴
とする半導体装置である。本願第２の発明は、前記第１
の領域の深さは２ｎｍ以上２０ｎｍ以下であり、その不
純物濃度は１０１９ｃｍ−３以下であることを特徴とす
る本願第１の発明に記載の半導体装置である。本願第３
の発明は、半導体基板に形成されたチャネル領域と、前
記チャネル領域上に形成されたゲート絶縁膜と、前記ゲ
ート絶縁膜上に形成されたゲート電極と、前記チャネル
領域を挟んでいるソース領域及びドレイン領域と、前記
ドレイン領域は接地されていることと、前記ドレイン領
域のバンド・ギャップは前記半導体基板のバンド・ギャ
ップよりも小さいことを備えることを特徴とする半導体
装置である。
【０００５】本願第４の発明は、前記半導体基板はシリ
コンであり、前記ドレイン領域はシリコン・ゲルマニウ
ムであることを特徴とする本願第３の発明に記載の半導
体装置である。本発明によれば、従来の負性微分抵抗素
子で見られるところの、バレー電流低減を妨げる物理的
なメカニズムが原理的に存在しない。従って、Ｐ／Ｖ比
が大きく、集積化に適した負性微分抵抗素子が実現可能
となる。
コンであり、前記ドレイン領域はシリコン・ゲルマニウ
ムであることを特徴とする本願第３の発明に記載の半導
体装置である。本発明によれば、従来の負性微分抵抗素
子で見られるところの、バレー電流低減を妨げる物理的
なメカニズムが原理的に存在しない。従って、Ｐ／Ｖ比
が大きく、集積化に適した負性微分抵抗素子が実現可能
となる。
【０００６】
【発明の実施の形態】以下、本発明の実施形態を図面を
用いて説明する。図1は、本発明の第１の実施形態に係
る半導体装置（ＭＩＳトランジスタ）の基本原理を説明
した図である。シリコン基板にシリコン酸化膜が埋め込
まれたSOI基板表面に、pチャネルMOSトランジスタが作
られている。従来の方式では、ソースを接地し、ドレイ
ンに負の電圧を与える。一方、本発明の方式では、ドレ
インを接地し、ソースにドレインと逆の電圧、つまり、
正の電圧を与える。ソースを接地した等価回路を考える
と、ドレインには負の電圧がかかり、従来の方式と同様
である。ところが、従来の方式でゲート電圧が一定であ
るのに対して、本発明の方式では、実効的なゲート電圧
がソース電圧（つまり等価回路で見れば、ドレイン電
圧）とともに変化することになる。このゲート電圧の変
化が負性微分抵抗の起源となることを以下で説明する。
図2は、本発明の第１の実施形態に係る半導体装置の基
本原理を説明した図である。図1でゲートに正の電圧を
与え、バンド間トンネル電流を発生させる。このときの
ゲート電圧とトンネル電流の関係が図示されている。ゲ
ート電圧の横軸は右端を0 V、左向きに正方向となって
いる。ソースに正（つまり、図１の等価回路で見ればド
レインに負）の電圧を与えていくと、トンネル電流は単
調に増加する。
用いて説明する。図1は、本発明の第１の実施形態に係
る半導体装置（ＭＩＳトランジスタ）の基本原理を説明
した図である。シリコン基板にシリコン酸化膜が埋め込
まれたSOI基板表面に、pチャネルMOSトランジスタが作
られている。従来の方式では、ソースを接地し、ドレイ
ンに負の電圧を与える。一方、本発明の方式では、ドレ
インを接地し、ソースにドレインと逆の電圧、つまり、
正の電圧を与える。ソースを接地した等価回路を考える
と、ドレインには負の電圧がかかり、従来の方式と同様
である。ところが、従来の方式でゲート電圧が一定であ
るのに対して、本発明の方式では、実効的なゲート電圧
がソース電圧（つまり等価回路で見れば、ドレイン電
圧）とともに変化することになる。このゲート電圧の変
化が負性微分抵抗の起源となることを以下で説明する。
図2は、本発明の第１の実施形態に係る半導体装置の基
本原理を説明した図である。図1でゲートに正の電圧を
与え、バンド間トンネル電流を発生させる。このときの
ゲート電圧とトンネル電流の関係が図示されている。ゲ
ート電圧の横軸は右端を0 V、左向きに正方向となって
いる。ソースに正（つまり、図１の等価回路で見ればド
レインに負）の電圧を与えていくと、トンネル電流は単
調に増加する。
【０００７】従来の方式では、ゲート電圧を固定してい
るので、トンネル電流はドレイン電圧とともに単調に増
加する。動作ポイントを時間を追って見ると、上向きに
移動する。一方、本発明の方式では、操作上はゲート電
圧は固定であるが、等価回路で考えると、実効的なゲー
ト電圧はソース電圧とともに変化する。動作ポイントを
追いかけると、右方向に移動していく。初めのうち電流
は増加するものの、次第に減少傾向となり、負性微分抵
抗領域が現れる。注目すべきは、動作ポイントをうまく
制御しているのみで、バレー電流の低減を阻害するよう
な物理的なメカニズムが原理的に存在しない点である。
つまり、大きなP/V比が実現可能となる。ここではバン
ド間トンネル電流を使っているが、本発明はこれに限定
されるものではなく、ゲート電圧とともに変化する電流
であれば何でも適用できる。例えば、ドレイン接合リー
ク電流、表面接合トンネル電流なども有効である。ま
た、ソース・ドレイン領域に金属、あるいは、金属とシ
リコンの化合物（シリサイド）を有するMOSトランジス
タにおいて、ショットキー電流を利用することもでき
る。図3は、本発明の第１の実施形態に係る半導体装置
の電流特性の測定図である。
るので、トンネル電流はドレイン電圧とともに単調に増
加する。動作ポイントを時間を追って見ると、上向きに
移動する。一方、本発明の方式では、操作上はゲート電
圧は固定であるが、等価回路で考えると、実効的なゲー
ト電圧はソース電圧とともに変化する。動作ポイントを
追いかけると、右方向に移動していく。初めのうち電流
は増加するものの、次第に減少傾向となり、負性微分抵
抗領域が現れる。注目すべきは、動作ポイントをうまく
制御しているのみで、バレー電流の低減を阻害するよう
な物理的なメカニズムが原理的に存在しない点である。
つまり、大きなP/V比が実現可能となる。ここではバン
ド間トンネル電流を使っているが、本発明はこれに限定
されるものではなく、ゲート電圧とともに変化する電流
であれば何でも適用できる。例えば、ドレイン接合リー
ク電流、表面接合トンネル電流なども有効である。ま
た、ソース・ドレイン領域に金属、あるいは、金属とシ
リコンの化合物（シリサイド）を有するMOSトランジス
タにおいて、ショットキー電流を利用することもでき
る。図3は、本発明の第１の実施形態に係る半導体装置
の電流特性の測定図である。
【０００８】SIMOX法で作製されたSOI基板上にpチャネ
ルMOSトランジスタを通常のMOSプロセスで形成し、この
素子に本方式を適用した。このときのソース電圧と素子
を流れる電流の測定結果が図示されている。P/V比10が
室温で実現できており、これまでの限界を打破する手法
として非常に有効であることを示している。電流が再び
上昇するのは、実効的なゲート電圧が負となり、pMOS動
作で電流が流れ始めるためである。図4は、本発明に係
る半導体装置の電流特性の計算例である。バンド間トン
ネル電流Itunnelは次式で与えられる。
ルMOSトランジスタを通常のMOSプロセスで形成し、この
素子に本方式を適用した。このときのソース電圧と素子
を流れる電流の測定結果が図示されている。P/V比10が
室温で実現できており、これまでの限界を打破する手法
として非常に有効であることを示している。電流が再び
上昇するのは、実効的なゲート電圧が負となり、pMOS動
作で電流が流れ始めるためである。図4は、本発明に係
る半導体装置の電流特性の計算例である。バンド間トン
ネル電流Itunnelは次式で与えられる。
【０００９】
【数１】 ここで、m*は電子の有効質量、Egはシリコンのバンド・
ギャップである。εは内部電界でゲート電圧とドレイン
電圧の関数となる。一方、pMOSの電流IMOSは次式で与え
られる。
ギャップである。εは内部電界でゲート電圧とドレイン
電圧の関数となる。一方、pMOSの電流IMOSは次式で与え
られる。
【数２】 従って、全電流Iは次の通りである。
【００１０】
【数３】 ゲート電圧Vgを2 Vに固定してI−Vd特性を計算して
も、当然ながら、負性微分抵抗は現れない（従来方
式）。図4は本発明の方式のもとで計算した結果であ
る。このときはVgが固定ではなく、実効的にVdとともに
変化する効果を取り込んでいる。これから明らかなよう
に、動作ポイントを意図的に制御することで、容易に負
性微分抵抗特性が実現できる。図5は、本発明に係る半
導体装置の電流特性の他の計算例である。チャネル領域
の不純物濃度を高くすると、図2で示されるトンネル電
流の立ち上がりが左方向に移動する。加えて、MOS電流
のしきい値も深くなるため、負性微分抵抗領域が広くな
り、P/V比向上が期待できる。図5は不純物濃度を5×10
17 cm-3に想定して、計算を行った結果である。縦軸は
ログ・スケールとなっている。P/V比は6桁以上にも及
び、極めて有効な手法であることが示された。高いP/V
比を実現する別の手段として、動作温度の低温化も有効
である。トンネル電流は温度にあまり依存しないが、MO
S電流の場合、低温化とともにしきい値が深くなる。こ
のため、負性微分抵抗領域が広くなって高いP/V比が実
現できる。
も、当然ながら、負性微分抵抗は現れない（従来方
式）。図4は本発明の方式のもとで計算した結果であ
る。このときはVgが固定ではなく、実効的にVdとともに
変化する効果を取り込んでいる。これから明らかなよう
に、動作ポイントを意図的に制御することで、容易に負
性微分抵抗特性が実現できる。図5は、本発明に係る半
導体装置の電流特性の他の計算例である。チャネル領域
の不純物濃度を高くすると、図2で示されるトンネル電
流の立ち上がりが左方向に移動する。加えて、MOS電流
のしきい値も深くなるため、負性微分抵抗領域が広くな
り、P/V比向上が期待できる。図5は不純物濃度を5×10
17 cm-3に想定して、計算を行った結果である。縦軸は
ログ・スケールとなっている。P/V比は6桁以上にも及
び、極めて有効な手法であることが示された。高いP/V
比を実現する別の手段として、動作温度の低温化も有効
である。トンネル電流は温度にあまり依存しないが、MO
S電流の場合、低温化とともにしきい値が深くなる。こ
のため、負性微分抵抗領域が広くなって高いP/V比が実
現できる。
【００１１】低消費電力化に向けて動作電圧を下げるに
は、ゲート絶縁膜の薄膜化が有効である。ゲート絶縁膜
の薄膜化により、図2で示されるトンネル電流の立ち上
がりが急峻となり、低電圧領域で負性微分抵抗を実現で
きる。シリコン酸化膜では4 nm以下の薄膜化とともに
リーク電流が増大する。リーク電流を低減するために、
ドレイン近傍のバンド間トンネリングが発生する領域の
みのゲート酸化膜を局所的に薄くすることも有効であ
る。さらなる薄膜化には高誘電体ゲート絶縁膜が望まし
い。例えば、酸化アルミニウム、酸化イットリウム、酸
化ジルコニウム、酸化ハフニウム、酸化チタン、酸化タ
ンタルなどが有効である。図6は、本発明の第２の実施
形態に係る半導体装置の説明図である。ドレイン領域の
不純物プロファイルが、表面から5 nmまでが低濃度
で、それ以降は急激に高濃度になっている。ゲートとオ
ーバーラップしたドレイン領域でバンドが曲げられる
と、バンド間トンネル電流が流れる。この効果を顕著に
するには、表面が反転しやすくなければならない。つま
り、ドレイン拡散層の表面濃度は薄くする。ところが、
濃度が薄いままだと空乏層が伸びてしまうので、表面電
界が低下する。そこで、表面が低濃度で、かつ、急峻に
高濃度にすることで、バンド間トンネル電流を最大にす
ることが可能となる。図6に示すような濃度プロファイ
ルにより、バンド間トンネリングによるピーク電流を増
大させ、結果的にP/V比が向上できる。作製方法として
は、δドープ法などが有効である。
は、ゲート絶縁膜の薄膜化が有効である。ゲート絶縁膜
の薄膜化により、図2で示されるトンネル電流の立ち上
がりが急峻となり、低電圧領域で負性微分抵抗を実現で
きる。シリコン酸化膜では4 nm以下の薄膜化とともに
リーク電流が増大する。リーク電流を低減するために、
ドレイン近傍のバンド間トンネリングが発生する領域の
みのゲート酸化膜を局所的に薄くすることも有効であ
る。さらなる薄膜化には高誘電体ゲート絶縁膜が望まし
い。例えば、酸化アルミニウム、酸化イットリウム、酸
化ジルコニウム、酸化ハフニウム、酸化チタン、酸化タ
ンタルなどが有効である。図6は、本発明の第２の実施
形態に係る半導体装置の説明図である。ドレイン領域の
不純物プロファイルが、表面から5 nmまでが低濃度
で、それ以降は急激に高濃度になっている。ゲートとオ
ーバーラップしたドレイン領域でバンドが曲げられる
と、バンド間トンネル電流が流れる。この効果を顕著に
するには、表面が反転しやすくなければならない。つま
り、ドレイン拡散層の表面濃度は薄くする。ところが、
濃度が薄いままだと空乏層が伸びてしまうので、表面電
界が低下する。そこで、表面が低濃度で、かつ、急峻に
高濃度にすることで、バンド間トンネル電流を最大にす
ることが可能となる。図6に示すような濃度プロファイ
ルにより、バンド間トンネリングによるピーク電流を増
大させ、結果的にP/V比が向上できる。作製方法として
は、δドープ法などが有効である。
【００１２】図7はデバイス・シミュレータを用いて計
算した結果である。1015 cm-3のn型基板に表面濃度を
薄くしたp+ドレイン拡散層を設けた。具体的には、深さ
dまでが1016 cm-3で、それ以降は1020 cm-3となる階
段状のプロファイルで、深さdをパラメータとした。図7
から明らかなように、トンネル電流を最大にするには最
適な深さがある。5 nm付近というのは、トンネル距離
という点から考えても妥当な数値である。表面の低濃度
層を1019 cm-3まで上げても、同様の結果が得られた。
従って、20 nm以下のトンネル距離レベルの表面極浅層
を1019 cm-3以下の濃度にし、それより深い領域では急
峻な高濃度層にすることで、2桁以上のトンネル電流上
昇が実現できる。金属配線とのコンタクトが問題になる
場合は、コンタクト領域で部分的に表面極浅層を高濃度
にすることで対応できる。図8は本発明の第３の実施形
態に係る半導体装置の断面概略図である。ソース・ドレ
イン拡散層がSiGeで構成されている。SiGe化によりバン
ド・ギャップEgが小さくなるので、トンネル電流の式
（１）からも明らかなように、トンネル電流が増大し、
結果的にP/V比が向上できる。形成方法としては、通常
のシリコンMOSプロセスでソース・ドレイン層の不純物
をイオン注入する際に、同時にゲルマニウムをイオン注
入する。もちろん、ドレイン層のみをSiGe化しても同じ
効果が実現できる。また、形成方法として、シリコン層
上にSiGe層をエピタキシャル成長させることも有効であ
る。チャネル層も含めて全面をSiGe化してもよい。
算した結果である。1015 cm-3のn型基板に表面濃度を
薄くしたp+ドレイン拡散層を設けた。具体的には、深さ
dまでが1016 cm-3で、それ以降は1020 cm-3となる階
段状のプロファイルで、深さdをパラメータとした。図7
から明らかなように、トンネル電流を最大にするには最
適な深さがある。5 nm付近というのは、トンネル距離
という点から考えても妥当な数値である。表面の低濃度
層を1019 cm-3まで上げても、同様の結果が得られた。
従って、20 nm以下のトンネル距離レベルの表面極浅層
を1019 cm-3以下の濃度にし、それより深い領域では急
峻な高濃度層にすることで、2桁以上のトンネル電流上
昇が実現できる。金属配線とのコンタクトが問題になる
場合は、コンタクト領域で部分的に表面極浅層を高濃度
にすることで対応できる。図8は本発明の第３の実施形
態に係る半導体装置の断面概略図である。ソース・ドレ
イン拡散層がSiGeで構成されている。SiGe化によりバン
ド・ギャップEgが小さくなるので、トンネル電流の式
（１）からも明らかなように、トンネル電流が増大し、
結果的にP/V比が向上できる。形成方法としては、通常
のシリコンMOSプロセスでソース・ドレイン層の不純物
をイオン注入する際に、同時にゲルマニウムをイオン注
入する。もちろん、ドレイン層のみをSiGe化しても同じ
効果が実現できる。また、形成方法として、シリコン層
上にSiGe層をエピタキシャル成長させることも有効であ
る。チャネル層も含めて全面をSiGe化してもよい。
【００１３】図9は本発明の第４の実施形態に係る半導
体装置の断面概略図である。2個のp型MOSトランジスタ
が直列に接続されている。左の端子をソース、右の端子
をドレインとみなし、図1と同じく、ドレインを接地す
る。これにより、2個の直列接続された負性微分抵抗素
子ができ、図10に示されるところの、2個のピーク構造
を有する電流特性が実現できる。この場合、両者のゲー
ト電圧は同じにしているが、異なる電圧を与えること
で、図11に示されるように、ピーク電流の大きさを個々
に変えることも可能である。中央の端子は特に必要ない
ため、図12に示されるように、ゲートの直下に作り込む
構造も有効である。図13は本発明の第５の実施形態に係
る半導体装置の断面概略図である。多数のp型MOSトラン
ジスタが直列に接続されている。あるいは、図14に示さ
れるように、ゲート直下にp型高濃度領域が多数作り込
まれている。このような素子構造を用いることで、図15
に示されるところの、多数のピーク構造を有する電流特
性が実現できる。以上の実施形態では、p型MOSトランジ
スタを用いているが、バイアスの正負を適宜変更するこ
とにより、n型MOSトランジスタを用いることも、もちろ
ん可能である。また、SOI基板を用いているが、通常の
シリコン基板を用いることも可能である。
体装置の断面概略図である。2個のp型MOSトランジスタ
が直列に接続されている。左の端子をソース、右の端子
をドレインとみなし、図1と同じく、ドレインを接地す
る。これにより、2個の直列接続された負性微分抵抗素
子ができ、図10に示されるところの、2個のピーク構造
を有する電流特性が実現できる。この場合、両者のゲー
ト電圧は同じにしているが、異なる電圧を与えること
で、図11に示されるように、ピーク電流の大きさを個々
に変えることも可能である。中央の端子は特に必要ない
ため、図12に示されるように、ゲートの直下に作り込む
構造も有効である。図13は本発明の第５の実施形態に係
る半導体装置の断面概略図である。多数のp型MOSトラン
ジスタが直列に接続されている。あるいは、図14に示さ
れるように、ゲート直下にp型高濃度領域が多数作り込
まれている。このような素子構造を用いることで、図15
に示されるところの、多数のピーク構造を有する電流特
性が実現できる。以上の実施形態では、p型MOSトランジ
スタを用いているが、バイアスの正負を適宜変更するこ
とにより、n型MOSトランジスタを用いることも、もちろ
ん可能である。また、SOI基板を用いているが、通常の
シリコン基板を用いることも可能である。
【００１４】図16は本発明の第６の実施形態に係る半導
体装置の回路図である。電源線VddとVssの間に、トラン
ジスタと負荷素子が直列に接続されている。トランジス
タが図1の方式により負性微分抵抗を有するように、各
電源線とゲート電圧Vgが決められる。負荷素子として
は、三端子表面接合トンネル素子、MOSトランジスタ、
エサキ・ダイオード、抵抗素子など、適宜、必要に応じ
て変更でき、特に上述の4つの素子に限定されるもので
はない。本回路の特徴は、図17で示されるところの、双
安定動作である。つまり、2個の安定な動作点P0とP1が
存在する。図17では、負荷素子として負性微分抵抗動作
をするMOSトランジスタを用いており、同じ動作をする2
個のMOSトランジスタが直列接続した形になっている。
図18は本発明の第７の実施形態に係る半導体記憶装置の
回路図である。図16に示される双安定回路の接続点に、
スイッチ素子として働くMOSトランジスタが接続されて
いる。ゲートとドレインには、ワード線WL、ビット線BL
がそれぞれ接続されている。双安定回路の安定点を記憶
信号として利用することで、スタティックに記憶保持が
できる。このSRAMセルは3素子で構成され、従来の6素子
と比べて省面積化が実現できる。従来の負性微分抵抗素
子を用いてSRAMセルを構成しても、P/V比が不十分なた
めに満足できるメモリー動作が得られない。本発明の方
式では、数桁に及ぶP/V比が達成可能であり、低消費電
力で、かつ、高速なSRAM動作が実現できる。
体装置の回路図である。電源線VddとVssの間に、トラン
ジスタと負荷素子が直列に接続されている。トランジス
タが図1の方式により負性微分抵抗を有するように、各
電源線とゲート電圧Vgが決められる。負荷素子として
は、三端子表面接合トンネル素子、MOSトランジスタ、
エサキ・ダイオード、抵抗素子など、適宜、必要に応じ
て変更でき、特に上述の4つの素子に限定されるもので
はない。本回路の特徴は、図17で示されるところの、双
安定動作である。つまり、2個の安定な動作点P0とP1が
存在する。図17では、負荷素子として負性微分抵抗動作
をするMOSトランジスタを用いており、同じ動作をする2
個のMOSトランジスタが直列接続した形になっている。
図18は本発明の第７の実施形態に係る半導体記憶装置の
回路図である。図16に示される双安定回路の接続点に、
スイッチ素子として働くMOSトランジスタが接続されて
いる。ゲートとドレインには、ワード線WL、ビット線BL
がそれぞれ接続されている。双安定回路の安定点を記憶
信号として利用することで、スタティックに記憶保持が
できる。このSRAMセルは3素子で構成され、従来の6素子
と比べて省面積化が実現できる。従来の負性微分抵抗素
子を用いてSRAMセルを構成しても、P/V比が不十分なた
めに満足できるメモリー動作が得られない。本発明の方
式では、数桁に及ぶP/V比が達成可能であり、低消費電
力で、かつ、高速なSRAM動作が実現できる。
【００１５】図19は本発明の第８の実施形態に係る集積
化された半導体記憶装置の回路図である。ワード線とビ
ット線が格子状に配線され、左右、あるいは、上下のメ
モリー・セルで共通化されている。メモリー・セルの省
面積化が可能なため、高集積性に優れており、1ギガ・
ビット、あるいは、それ以上の集積回路を実現すること
ができる。図20は本発明の第９の実施形態に係る半導体
装置の回路図である。本発明の方式により負性微分抵抗
動作するMOSトランジスタが、インダクタLと抵抗Rに直
列接続され、その両端に電圧Eが与えられている。出力V
outは発振し、3素子で高周波発振器を構成することがで
きる。さらに、ゲート電圧Vgに応じて発振周波数は変化
し、周波数調整が可能である。図21は本発明の第１０の
実施形態に係る半導体装置の回路図である。本発明の方
式により負性微分抵抗動作する2個のMOSトランジスタと
負荷素子が直列接続されている。負荷素子としては、三
端子表面接合トンネル素子、MOSトランジスタ、エサキ
・ダイオード、抵抗素子など、適宜、必要に応じて変更
でき、特に上述の4つの素子に限定されるものではな
い。図9で説明したように、2個のMOSトランジスタで2個
のピーク構造を有する電流特性が得られる。これと負荷
素子を組み合わせることで、図22に示されるように、3
個の安定点を有する回路が実現できる。ここでは、負荷
素子として抵抗を用いている。3個の安定点を利用する
ことで、3値メモリーが構成できる。同様に、図13で示
される構造を利用することで、多値メモリーが構成でき
る。
化された半導体記憶装置の回路図である。ワード線とビ
ット線が格子状に配線され、左右、あるいは、上下のメ
モリー・セルで共通化されている。メモリー・セルの省
面積化が可能なため、高集積性に優れており、1ギガ・
ビット、あるいは、それ以上の集積回路を実現すること
ができる。図20は本発明の第９の実施形態に係る半導体
装置の回路図である。本発明の方式により負性微分抵抗
動作するMOSトランジスタが、インダクタLと抵抗Rに直
列接続され、その両端に電圧Eが与えられている。出力V
outは発振し、3素子で高周波発振器を構成することがで
きる。さらに、ゲート電圧Vgに応じて発振周波数は変化
し、周波数調整が可能である。図21は本発明の第１０の
実施形態に係る半導体装置の回路図である。本発明の方
式により負性微分抵抗動作する2個のMOSトランジスタと
負荷素子が直列接続されている。負荷素子としては、三
端子表面接合トンネル素子、MOSトランジスタ、エサキ
・ダイオード、抵抗素子など、適宜、必要に応じて変更
でき、特に上述の4つの素子に限定されるものではな
い。図9で説明したように、2個のMOSトランジスタで2個
のピーク構造を有する電流特性が得られる。これと負荷
素子を組み合わせることで、図22に示されるように、3
個の安定点を有する回路が実現できる。ここでは、負荷
素子として抵抗を用いている。3個の安定点を利用する
ことで、3値メモリーが構成できる。同様に、図13で示
される構造を利用することで、多値メモリーが構成でき
る。
【００１６】本発明は、主旨を逸脱しない範囲で種々変
形して用いることができる。
形して用いることができる。
【００１７】
【発明の効果】以上述べたように本発明によれば、バレ
ー電流の低減を妨げる物理的なメカニズムが存在しない
ため、大きなP/V比を達成することが可能となり、集積
化に適した負性微分抵抗素子が実現できる。
ー電流の低減を妨げる物理的なメカニズムが存在しない
ため、大きなP/V比を達成することが可能となり、集積
化に適した負性微分抵抗素子が実現できる。
【図１】 本発明の第１の実施形態に係る半導体装置の
基本原理図。
基本原理図。
【図２】 本発明の第１の実施形態に係る半導体装置の
基本原理の説明図。
基本原理の説明図。
【図３】 本発明の第１の実施形態に係る半導体装置の
電流特性の測定図。
電流特性の測定図。
【図４】 本発明の第１の実施形態に係る半導体装置の
電流特性を計算した図。
電流特性を計算した図。
【図５】 本発明に係る半導体装置の電流特性の他の計
算例の図。
算例の図。
【図６】 本発明の第２の実施形態に係る半導体装置の
説明図。
説明図。
【図７】 本発明の第２の実施形態に係る半導体装置の
電流特性をシミュレーションした図。
電流特性をシミュレーションした図。
【図８】 本発明の第３の実施形態に係る半導体装置の
断面概略図。
断面概略図。
【図９】 本発明の第４の実施形態に係る半導体装置の
断面概略図。
断面概略図。
【図１０】 本発明の第４の実施形態に係る半導体装置
の電流特性図。
の電流特性図。
【図１１】 本発明の第４の実施形態に係る半導体装置
の他の電流特性図。
の他の電流特性図。
【図１２】 本発明の第４の実施形態に係る半導体装置
の変形例の断面概略図。
の変形例の断面概略図。
【図１３】 本発明の第５の実施形態に係る半導体装置
の断面概略図。
の断面概略図。
【図１４】 本発明の第５の実施形態に係る半導体装置
の変形例の断面概略図。
の変形例の断面概略図。
【図１５】 本発明に係る半導体装置の電流特性。
【図１６】 本発明の第６の実施形態に係る半導体装置
の回路図。
の回路図。
【図１７】 本発明の第６の実施形態に係る半導体装置
の双安定動作の概念図。
の双安定動作の概念図。
【図１８】 本発明の第７の実施形態に係る半導体記憶
装置の回路図。
装置の回路図。
【図１９】 本発明の第８の実施形態に係る半導体記憶
装置の回路図。
装置の回路図。
【図２０】 本発明の第９の実施形態に係る半導体装置
の回路図。
の回路図。
【図２１】 本発明の第１０の実施形態に係る半導体装
置の回路図。
置の回路図。
【図２２】 本発明の第１０の実施形態に係る半導体装
置の多重安定動作の概念図。
置の多重安定動作の概念図。
１１ ゲート電極 １２ ソース領域 １３ ドレイン領域 １４ 絶縁膜 ２２ ＳｉＧｅ−ソース領域 ２３ ＳｉＧｅ−ドレイン領域
───────────────────────────────────────────────────── フロントページの続き Ｆターム(参考） 5F083 BS13 BS14 BS29 BS37 BS50 LA12 LA16 5F110 AA30 BB07 BB13 CC02 DD05 DD13 EE28 FF01 GG02 GG12 GG37 HJ04 HJ07 HJ30 HL08 NN71 NN74 QQ11
Claims (4)
- 【請求項１】 半導体基板に形成されたチャネル領域
と、 前記チャネル領域上に形成されたゲート絶縁膜と、前記
ゲート絶縁膜上に形成されたゲート電極と、前記チャネ
ル領域を挟んでいるソース領域及びドレイン領域と、前
記ドレイン領域は第１の領域と第２の領域を有している
ことと、前記第１の領域は前記第２の領域よりも不純物
濃度が低いことと、前記第２の領域は接地されているこ
とと、前記第１の領域は前記ゲート電極下にあること
と、 前記第２の領域は前記第１の領域下にもあることを備え
ることを特徴とする半導体装置。 - 【請求項２】 前記第１の領域の深さは２ｎｍ以上２０
ｎｍ以下であり、その不純物濃度は１０１９ｃｍ−３以
下であることを特徴とする請求項１記載の半導体装置。 - 【請求項３】 半導体基板に形成されたチャネル領域
と、 前記チャネル領域上に形成されたゲート絶縁膜と、前記
ゲート絶縁膜上に形成されたゲート電極と、前記チャネ
ル領域を挟んでいるソース領域及びドレイン領域と、前
記ドレイン領域は接地されていることと、前記ドレイン
領域のバンド・ギャップは前記半導体基板のバンド・ギ
ャップよりも小さいことを備えることを特徴とする半導
体装置。 - 【請求項４】 前記半導体基板はシリコンであり、前記
ドレイン領域はシリコン・ゲルマニウムであることを特
徴とする請求項３記載の半導体記憶装置。
Priority Applications (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP18274299A JP3420972B2 (ja) | 1999-06-29 | 1999-06-29 | 半導体装置 |
Applications Claiming Priority (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP18274299A JP3420972B2 (ja) | 1999-06-29 | 1999-06-29 | 半導体装置 |
Publications (2)
| Publication Number | Publication Date |
|---|---|
| JP2001015757A true JP2001015757A (ja) | 2001-01-19 |
| JP3420972B2 JP3420972B2 (ja) | 2003-06-30 |
Family
ID=16123651
Family Applications (1)
| Application Number | Title | Priority Date | Filing Date |
|---|---|---|---|
| JP18274299A Expired - Fee Related JP3420972B2 (ja) | 1999-06-29 | 1999-06-29 | 半導体装置 |
Country Status (1)
| Country | Link |
|---|---|
| JP (1) | JP3420972B2 (ja) |
Cited By (5)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| US6806117B2 (en) | 2002-12-09 | 2004-10-19 | Progressant Technologies, Inc. | Methods of testing/stressing a charge trapping device |
| US7005711B2 (en) | 2002-12-20 | 2006-02-28 | Progressant Technologies, Inc. | N-channel pull-up element and logic circuit |
| US7220636B2 (en) | 2002-12-09 | 2007-05-22 | Synopsys, Inc. | Process for controlling performance characteristics of a negative differential resistance (NDR) device |
| JP2008103702A (ja) * | 2006-09-15 | 2008-05-01 | Interuniv Micro Electronica Centrum Vzw | ヘテロ構造を有する細長い単結晶ナノ構造に基づくトンネル効果トランジスタ |
| KR20210032240A (ko) * | 2019-09-16 | 2021-03-24 | 성균관대학교산학협력단 | 부성미분저항 소자 제조방법 |
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| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| KR101936358B1 (ko) | 2017-06-12 | 2019-01-08 | 성균관대학교산학협력단 | 다중 부성 미분 저항 소자 및 그 제조 방법 |
-
1999
- 1999-06-29 JP JP18274299A patent/JP3420972B2/ja not_active Expired - Fee Related
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| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| US6806117B2 (en) | 2002-12-09 | 2004-10-19 | Progressant Technologies, Inc. | Methods of testing/stressing a charge trapping device |
| US7220636B2 (en) | 2002-12-09 | 2007-05-22 | Synopsys, Inc. | Process for controlling performance characteristics of a negative differential resistance (NDR) device |
| US7005711B2 (en) | 2002-12-20 | 2006-02-28 | Progressant Technologies, Inc. | N-channel pull-up element and logic circuit |
| JP2008103702A (ja) * | 2006-09-15 | 2008-05-01 | Interuniv Micro Electronica Centrum Vzw | ヘテロ構造を有する細長い単結晶ナノ構造に基づくトンネル効果トランジスタ |
| JP2015019072A (ja) * | 2006-09-15 | 2015-01-29 | アイメックＩｍｅｃ | ヘテロ構造を有する細長い単結晶ナノ構造に基づくトンネル効果トランジスタ |
| KR20210032240A (ko) * | 2019-09-16 | 2021-03-24 | 성균관대학교산학협력단 | 부성미분저항 소자 제조방법 |
| WO2021054728A1 (ko) * | 2019-09-16 | 2021-03-25 | 성균관대학교산학협력단 | 부성미분저항 소자 제조방법 |
| KR102234174B1 (ko) | 2019-09-16 | 2021-04-01 | 성균관대학교산학협력단 | 부성미분저항 소자 제조방법 |
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| Publication number | Publication date |
|---|---|
| JP3420972B2 (ja) | 2003-06-30 |
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