KR101936358B1 - 다중 부성 미분 저항 소자 및 그 제조 방법 - Google Patents
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Abstract
본 발명의 일 실시예에 따른 다중 부성 미분 저항 소자는 제 1 부성 미분 저항 소자 및 상기 제 1 부성 미분 저항 소자에 병렬 연결되는 제 2 부성 미분 저항 소자를 포함하되, 제 1 부성 미분 저항 소자의 피크 및 벨리 특성과 제 2 부성 미분 저항 소자의 피크 및 벨리 특성이 합성되어, 2개의 피크와 벨리를 갖는 것이다.
Description
본 발명은 다중 부성 미분 저항 소자 및 그 제조 방법에 관한 것이다.
부성 미분 저항(negative differential resistance, NDR) 소자는 통상적인 저항 소자의 동작과는 반대로 인가된 전압이 증가함에도 불구하고 전류가 오히려 감소하는 특성을 보인다. 즉, 전압의 크기가 증가함에도 불구하고 전류가 감소하기 때문에, 전압-전류 특성곡선이 ‘N’ 모양처럼 나타나게 되어, 마치 여러 개의 문턱전압을 갖는 다이오드 특성을 보인다. 따라서 부성미분저항 소자를 이용하여 여러 개의 논리 상태를 표현할 수 있는 다진법 논리회로를 구현할 수 있다.
이러한 부성미분저항 소자는 일반적으로 에사키 다이오드(Esaki diode), 공명투과 다이오드(resonant tunneling diode), 단전자 트랜지스터(single electron transistor), 분자 소자(molecular device) 등에서 관찰되는 것으로 알려져 있다. 고농도로 도핑된 PN접합으로 구현 가능한 에사키 다이오드는 일정 값 이상의 전압이 인가되면 확산 전류가 에사키 다이오드의 동작에 주로 영향을 미치기 때문에, 하나의 피크(peak)와 벨리(valley) 특성을 갖는 부성미분저항 특성만 관찰된다. 공명투과 다이오드, 단전자 트랜지스터 및 분자 소자 등을 이용하면 다중 피크와 벨리 특성을 갖는 부성미분저항 특성을 구현할 수 있는 것으로 알려져 있으나, 대부분 로직 상태의 안정성 문제(낮은 에너지 준위차로 인한 상태 간 전압 차이가 매우 작음) 및 동작온도의 한계(열전자방출 전류에 대한 영향 때문에 100K 이하의 저온에서만 동작함)로 인해 실용화하기 어렵다는 단점이 있다.
이러한 NDR 특성을 보이는 소자와 관련하여, 선행기술인 한국공개특허 제 2013-0138045호(발명의 명칭: NDR 소자 및 그 제작공정)는 기존 에사키 터널 다이오드에 트랜지스터를 결합함으로써 간단한 구조로 높은 PVCR(Peak-to-Valley Current Ratio)을 얻을 수 있고, 멀티-피크 전류를 갖는 NDR 소자에 대해 개시하고 있다.
본 발명은 전술한 문제점을 해결하기 위하여, 본 발명의 일 실시예는 하나의 피크와 벨리 특성을 갖는 부성미분저항 소자와 저항을 직렬로 연결하고, 부성미분저항 소자와 저항으로 이루어진 회로들을 병렬로 연결하여 다중 피크를 갖는 부성미분저항 소자를 제공하는 데에 그 목적이 있다.
다만, 본 실시예가 이루고자 하는 기술적 과제는 상기된 바와 같은 기술적 과제들로 한정되지 않으며, 또 다른 기술적 과제들이 더 존재할 수 있다.
상기와 같은 기술적 과제를 달성하기 위한 본 발명의 일 실시예에 따른 다중 부성 미분 저항 소자는 제 1 부성 미분 저항 소자 및 상기 제 1 부성 미분 저항 소자에 병렬 연결되는 제 2 부성 미분 저항 소자를 포함하되, 제 1 부성 미분 저항 소자의 피크 및 벨리 특성과 제 2 부성 미분 저항 소자의 피크 및 벨리 특성이 합성되어, 2개의 피크와 벨리를 갖는 것이다.
또한, 본 발명의 일 실시예에 따른 다중 부성 미분 저항 소자는 N 개의 부성 미분 저항 소자가 서로 병렬 접속된 것이고, 각 부성 미분 저항 소자의 피크 및 벨리 특성이 합성되어 N 개의 피크와 벨리를 갖는 것이고, 각각의 부성 미분 저항 소자는 서로 접합된 상태에 있는 축퇴된 p형 반도체 및 축퇴된 n형 반도체를 포함하고, 축퇴된 p형 반도체 및 축퇴된 n형 반도체 중 어느 하나와 접속된 저항 소자를 포함한다.
본 발명의 다른 실시예에 따른 다중 부성 미분 저항 소자의 제조 방법은 기판에 축퇴된 제 1 극성의 반도체 층을 N(N은 2 이상의 자연수)개 형성하는 단계, 축퇴된 제 1 극성의 반도체 층과 접합하도록, 축퇴된 제 2 극성의 반도체 층을 N 개 형성하는 단계, 제 2 극성의 반도체 층과 인접하도록 N 개의 저항층을 형성하는 단계, 제 1 극성의 반도체 층과 접하는 N 개의 제 1 전극, 제 2 극성의 반도체 층과 저항층 사이에 접하는 N 개의 제 2 전극 및 저항층과 접하는 N 개의 제 3 전극을 각각 형성하는 단계 및 N 개의 제 1 전극 및 N 개의 제 3 전극을 각각 병렬 접속하는 단계를 포함한다.
또한, 본 발명의 다른 실시예에 따른 다중 부성 미분 저항 소자의 제조 방법은 기판에 축퇴된 제 1 극성의 반도체 층을 N(N은 2 이상의 자연수)개 형성하는 단계, 축퇴된 제 1 극성의 반도체 층과 접합하도록, 제 2 극성의 반도체 층을 N 개 형성하는 단계, 축퇴된 제 1 극성의 반도체에 접합된 제 2 극성의 반도체 층 중 축퇴된 제 1 극성의 반도체와 접합을 이루는 부분을 축퇴시키는 단계, 제 1 극성의 반도체 층과 접하는 N 개의 제 1 전극, 제 2 극성의 반도체 층 중 축퇴되지 않은 부분과 접하는 N 개의 제 2 전극을 각각 형성하는 단계 및 N 개의 제 1 전극 및 N 개의 제 2 전극을 각각 병렬 접속하는 단계를 포함한다.
본 발명의 일 실시예에 따른 부성 미분 저항 소자에 의하면, 하나의 피크와 벨리 특성을 갖는 부성미분저항 소자들을 병렬로 연결하여 쉽게 다중 피크를 갖는 부성미분저항 소자를 구현할 수 있으며, 적은 수의 소자로 여러 개의 논리 상태를 표현할 수 있는 다진법 논리회로를 구현할 수 있다.
더불어 1개의 트랜지스터 및 하나의 피크/밸리 특성을 갖는 2개의 부성미분저항 소자와 1개의 저항을 이용하여 4진법 인버터 회로를 구현할 수 있다. 이로 인해 칩의 소형화, 저전력화 및 고속화 등이 가능하다는 효과가 있다.
도 1은 본 발명의 일 실시예에 따른 다중 부성 미분 저항 소자의 회로도이다.
도 2는 본 발명의 일 실시예에 따른 다중 부성 미분 저항 소자의 사시도이다.
도 3은 본 발명의 다른 실시예에 따른 다중 부성 미분 저항 소자의 사시도이다.
도 4는 도 2의 다중 부성 미분 저항 소자의 제작 방법을 설명하기 위한 순서도이다.
도 5는 도 4의 다중 부성 미분 저항 소자의 제작 방법을 상세하게 설명하기 위한 세부 과정을 도시한 도면이다.
도 6은 도 3의 다중 부성 미분 저항 소자의 제작 방법을 설명하기 위한 순서도이다.
도 7은 도 6의 다중 부성 미분 저항 소자의 제작 방법을 상세하게 설명하기 위한 세부 과정을 도시한 도면이다.
도 8은 본 발명의 일 실시예에 따른 2개의 소자로 구성된 다중 부성 미분 저항 소자의 구조를 도시한 도면이다.
도 9 및 도 10은 도 8의 다중 부성 미분 저항 소자의 특성을 설명하기 위한 전기적 측정 결과를 결과를 도시한 도면이다.
도 2는 본 발명의 일 실시예에 따른 다중 부성 미분 저항 소자의 사시도이다.
도 3은 본 발명의 다른 실시예에 따른 다중 부성 미분 저항 소자의 사시도이다.
도 4는 도 2의 다중 부성 미분 저항 소자의 제작 방법을 설명하기 위한 순서도이다.
도 5는 도 4의 다중 부성 미분 저항 소자의 제작 방법을 상세하게 설명하기 위한 세부 과정을 도시한 도면이다.
도 6은 도 3의 다중 부성 미분 저항 소자의 제작 방법을 설명하기 위한 순서도이다.
도 7은 도 6의 다중 부성 미분 저항 소자의 제작 방법을 상세하게 설명하기 위한 세부 과정을 도시한 도면이다.
도 8은 본 발명의 일 실시예에 따른 2개의 소자로 구성된 다중 부성 미분 저항 소자의 구조를 도시한 도면이다.
도 9 및 도 10은 도 8의 다중 부성 미분 저항 소자의 특성을 설명하기 위한 전기적 측정 결과를 결과를 도시한 도면이다.
아래에서는 첨부한 도면을 참조하여 본 발명이 속하는 기술 분야에서 통상의 지식을 가진 자가 용이하게 실시할 수 있도록 본 발명의 실시예를 상세히 설명한다. 그러나 본 발명은 여러 가지 상이한 형태로 구현될 수 있으며 여기에서 설명하는 실시예에 한정되지 않는다. 그리고 도면에서 본 발명을 명확하게 설명하기 위해서 설명과 관계없는 부분은 생략하였으며, 명세서 전체를 통하여 유사한 부분에 대해서는 유사한 도면 부호를 붙였다.
명세서 전체에서, 어떤 부분이 다른 부분과 "연결"되어 있다고 할 때, 이는 "직접적으로 연결"되어 있는 경우뿐 아니라, 그 중간에 다른 소자를 사이에 두고 "전기적으로 연결"되어 있는 경우도 포함한다. 또한 어떤 부분이 어떤 구성요소를 "포함"한다고 할 때, 이는 특별히 반대되는 기재가 없는 한 다른 구성요소를 제외하는 것이 아니라 다른 구성요소를 더 포함할 수 있는 것을 의미하며, 하나 또는 그 이상의 다른 특징이나 숫자, 단계, 동작, 구성요소, 부분품 또는 이들을 조합한 것들의 존재 또는 부가 가능성을 미리 배제하지 않는 것으로 이해되어야 한다.
도 1은 본 발명의 일 실시예에 따른 다중 부성 미분 저항 소자의 회로도이다.
본 발명의 다중 부성 미분 저항 소자는 제 1 부성 미분 저항 소자 및 제 1 부성 미분 저항 소자에 병렬 연결되는 제 2 부성 미분 저항 소자를 포함하되, 제 1 부성 미분 저항 소자의 피크 및 벨리 특성과 제 2 부성 미분 저항 소자의 피크 및 벨리 특성이 합성되어, 2개의 피크와 벨리를 갖는 것일 수 있다.
도 1에 도시된 바와 같이, 본 발명의 다중 부성 미분 저항 소자는 2개의 부성 미분 저항 소자로 제한되는 것은 아니며, N(N은 2 이상의 자연수)의 부성 미분 저항 소자가 병렬 연결되어, N개의 피크와 벨리를 갖는 것일 수 있다. 이로 인해 하나의 피크와 벨리 특성을 갖는 부성미분저항 소자들을 병렬로 연결하여 쉽게 다중 피크를 갖는 부성미분저항 소자를 구현할 수 있으며, 적은 수의 소자로 여러 개의 논리 상태를 표현할 수 있는 다진법 논리회로(multi-valued logic)를 구현할 수 있다.
도 2는 본 발명의 일 실시예에 따른 다중 부성 미분 저항 소자의 사시도이다.
도 3은 본 발명의 다른 실시예에 따른 다중 부성 미분 저항 소자의 사시도이다.
도 2 및 도 3을 참조하면, 제 1 부성 미분 저항 소자(10, 10a) 및 제 2 부성 미분 저항 소자(20, 20a)는 각각 서로 접합된 상태에 있는 축퇴된 제 1 극성의 반도체(200, 200a)와 축퇴된 제 2 극성의 반도체(300, 300a)를 포함하고, 축퇴된 제 1 극성의 반도체(200, 200a) 및 축퇴된 제 2 극성의 반도체(300, 300a) 중 어느 하나에 접속된 저항 소자(400, 400a)를 포함한다.
여기서 축퇴(degenerate)된 제 1 극성의 반도체(200, 200a)는 n형 반도체로서 불순물의 농도가 매우 높아 페르미 레벨이 전도대 보다 높게 형성된 것이고, 축퇴된 제 2 극성의 반도체(300, 300a)는 p형 반도체로서 불순물의 농도가 매우 높아 페르미 레벨이 가전자대 보다 낮게 형성된 것일 수 있다. 이때, 축퇴된 반도체(200,200a, 300, 300a)를 형성하기 위한 불순물의 농도는 실리콘(Si)의 경우 1019cm-3 이상, 저마늄(Ge)의 경우 1018cm-3 이상, 비화갈륨(GaAs)의 경우 1017cm-3 이상일 수 있다.
또한, 도 2 및 도 3에 도시된 바와 같이, 축퇴된 제 1 극성의 반도체(200, 200a)는 축퇴된 p형 반도체이고, 축퇴된 제 2 극성의 반도체(300, 300a)는 축퇴된 n형 반도체일 수 있으나, 이에 한정된 것은 아니며, 축퇴된 제 1 극성의 반도체(200, 200a)가 축퇴된 n형 반도체이고, 축퇴된 제 2 극성의 반도체(300, 300a)가 축퇴된 p형 반도체일 수 있다.
일 예로, 도1 및 도2를 참조하면, 저항 소자(400, 400a)는 금속, 반도체 박막을 이용하여 저항(수동(passive) 소자)을 형성하여 쉬프팅 소자로 사용될 수 있다. 또한, PN접합 기반 다이오드 또는 메탈-반도체 접합 기반 다이오드, 바이폴라 접합 트랜지스터, 전계효과 트랜지스터와 같은 능동(active)소자도 쉬프팅 소자로 사용될 수 있다.
도 2를 참조하여 본 발명의 다중 부성 미분 저항 소자의 일 예를 설명하도록 한다.
다만, 이하에서 설명하고자 하는 다중 부성 미분 저항 소자는 본 발명의 하나의 다른 예에 불과하며, 구성 요소들을 기초로 하여 여러 가지 변형이 가능하다.
도 2에 도시된 바와 같이, 제 1 부성 미분 저항 소자(10)는 제 1 전극(501), 제 2 전극(502) 및 제 3 전극(503), 제 1 전극(501)과 제 2 전극(502) 사이에 배치되고, 서로 접합된 상태에 있는 축퇴된 p형 반도체(200)와 축퇴된 n형 반도체(300) 및 제 2 전극(502)과 제 3 전극(503) 사이에 배치된 저항 소자(400)를 포함한다. 제 2 부성 미분 저항 소자(20)는 제 1 전극(501), 제 2 전극(502) 및 제 3 전극(503), 제 1 전극(501)과 제 2 전극(502) 사이에 배치되고, 서로 접합된 상태에 있는 축퇴된 p형 반도체(200)와 축퇴된 n형 반도체(300) 및 제 2 전극(502)과 제 3 전극(503) 사이에 배치된 저항 소자(400)를 포함한다.
이때 제 1 부성 미분 저항 소자(10)의 제 1 전극(501)과 제 2 부성 미분 저항 소자(20)의 제 1 전극(501)이 전기배선(a)에 의하여 전기적으로 접속되고, 제 1 부성 미분 저항 소자(10)의 제 3 전극(503)과 제 2 부성 미분 저항 소자(20)의 제 3 전극(503)이 전기배선(a)에 의하여 전기적으로 접속된 것일 수 있다.
여기서, 축퇴된 p형 반도체(200)는 실리콘, 저마늄(Ge), 주기율표의 III-V 족 원소에 대한 반도체, 산화물 반도체, 유기물 반도체, 전이금속 칼코겐 화합물(transition metal dichalcogenide) 및 흑린(phosphorene) 중 적어도 하나로 이루어질 수 있으나, 이에 한정되는 것은 아니다.
또한, 축퇴된 n형 반도체(300)는 실리콘, 저마늄(Ge), 주기율표의 III-V 족 원소에 대한 반도체, 산화물 반도체, 유기물 반도체 및 전이금속 칼코겐 화합물(transition metal dichalcogenide) 중 적어도 하나로 이루어질 수 있으나, 이에 한정되는 것은 아니다.
도 3을 참조하여 본 발명의 다중 부성 미분 저항 소자의 다른 예를 설명하도록 한다.
도 3에 도시된 바와 같이, 제 1 부성 미분 저항 소자(10a)는 제 1 전극(501a) 및 제 2 전극(502a), 제 1 전극(501a)과 제 2 전극(502a) 사이에 배치되고, 서로 접합된 상태에 있는 축퇴된 p형 반도체(200a), 축퇴된 n형 반도체(300a) 및 저항 소자(400a)를 포함한다. 제 2 부성 미분 저항 소자(20a)는 제 1 전극(501a) 및 제 2 전극(502a), 제 1 전극(501a)과 제 2 전극(502a) 사이에 배치되고, 서로 접합된 상태에 있는 축퇴된 p형 반도체(200a), 축퇴된 n형 반도체(300a) 및 저항 소자(400a)를 포함한다.
이때 제 1 부성 미분 저항 소자(10a)의 제 1 전극(501a)과 제 2 부성 미분 저항 소자(20a)의 제 1 전극(501a)이 전기배선(a)에 의하여 전기적으로 접속되고, 제 1 부성 미분 저항 소자(10a)의 제 2 전극(502a)과 제 2 부성 미분 저항 소자(20a)의 제 2 전극(502a)이 전기배선(a)에 의하여 전기적으로 접속된 것 일 수 있다.
여기서 축퇴된 n형 반도체(300a) 및 저항 소자(400a)는 축퇴된 p형 반도체(200a)에 접합된 n형 반도체 중 축퇴된 p형 반도체(200a)와 접합을 이루는 부분을 축퇴시키는 공정을 통해 형성될 수 있다.
또한, 다중 부성 미분 저항 소자는 N 개의 부성 미분 저항 소자(10, 20, 10a, 20a)가 서로 병렬 접속된 것이고, 각 부성 미분 저항 소자(10-20a)의 피크 및 벨리 특성이 합성되어 N 개의 피크와 벨리를 갖는 것이고, 각각의 부성 미분 저항 소자(10-20a)는 서로 접합된 상태에 있는 축퇴된 P형 반도체(200, 200a) 및 축퇴된 n형 반도체(300, 300a)를 포함하고, 축퇴된 p형 반도체(200, 200a) 및 축퇴된 n형 반도체(300, 300a) 중 어느 하나와 접속된 저항 소자(400, 400a)를 포함할 수 있다.
이하에서는 본 발명의 다중 부성 미분 저항 소자의 제작 방법에 대하여 구체적으로 설명하도록 한다.
도 4는 도2의 다중 부성 미분 저항 소자의 제작 방법을 설명하기 위한 순서도이다.
도 5는 도 4의 다중 부성 미분 저항 소자의 제작 방법을 상세하게 설명하기 위한 세부 과정을 도시한 도면이다.
도 4 및 도 5를 참조하면 본 발명의 일 실시예에 따른 다중 부성 미분 저항 소자의 제작 방법은 기판(100)에 축퇴된 제 1 극성의 반도체 층(200)을 N(N은 2 이상의 자연수)개 형성하는 단계(S101), 축퇴된 제 1 극성의 반도체 층(200)과 접합하도록, 축퇴된 제 2 극성의 반도체 층(300)을 N 개 형성하는 단계(S102), 제 2 극성의 반도체 층(300)과 인접하도록 N 개의 저항층(400)을 형성하는 단계(S103), 제 1 극성의 반도체 층(200)과 접하는 N 개의 제 1 전극(501), 제 2 극성의 반도체 층(300)과 저항층(400) 사이에 접하는 N 개의 제 2 전극(502) 및 저항층(400)과 접하는 N 개의 제 3 전극(503)을 각각 형성하는 단계(S104) 및 N 개의 제 1 전극(501) 및 N 개의 제 3 전극(503)을 각각 병렬 접속하는 단계(S105)를 포함한다.
예시적으로, 도 2, 도 4 및 도5를 참조하여 N개(즉, 2개)의 피크와 벨리를 갖는 다중 부성 미분 저항 소자(10, 20)의 제작 방법을 설명하면, S101단계에서, 도 2및 도 5의 (a)에 도시된 바와 같이, 기판(100) 상에 축퇴된 p형 반도체(200)를 N개 형성할 수 있다. 즉, 도 2에 도시된 것과 같이 축퇴된 p형 반도체(200)가 서로 나란하게 배치될 수 있다. 이어서 S102단계에서, 도 2 및 도 5의 (b)에 도시된 바와 같이, p형 반도체(200)에 접합하도록 p형 반도체(200)의 일단 또는 p형 반도체(200)의 위에 축퇴된 n형 반도체(300)를 N개 성장시킬 수 있다. 여기서, S102단계는 S101단계 보다 선행될 수도 있다.
일 예로, 기판(100)은 이산화규소(SiO2), 산화알루미늄(Al2O3), 산화하프늄(HfO2)와 같은 절연층이 성장 또는 증착된 실리콘(Si), 저마늄(Ge) 기판, 유리(glass), PET 필름 중 적어도 하나로 이루어질 수 있으나 이에 한정된 것은 아니다.
축퇴된 p형 반도체(200)는 수십 nm부터 수백 um까지 다양한 두께로 형성될 수 있으며, 실리콘, 저마늄, III-V 족 반도체, 산화물 반도체, 유기물 반도체, 전이금속 칼코겐 화합물 (transition metal dichalcogenide), 흑린 (phosphorene) 등 p형으로 동작하는 모든 반도체 물질을 사용할 수 있다. 실리콘, 저마늄, III-V 족 반도체, 산화물 반도체, 유기물 반도체 등으로 이루어지는 p형 반도체(200)는 열 증착법 (thermal evaporation), 전자빔 증착법 (e-beam evaporation), 스퍼터링 (sputtering), 화학적 진공 증착법 (chemical vapor deposition) 등을 사용하여 형성할 수 있으며, 전이금속칼코겐 화합물, 흑린 등과 같은 2차원 반도체 물질은 테이프를 이용한 박리법과 CVD(chemical vapor deposition)와 같은 화학적 진공 증착법을 사용하여 성장시키는 방법으로 형성될 수 있다. 여기서, 벌크(bulk) 상태의 흑린과 같이 자연적으로 축퇴된 형태로 존재하는 반도체 물질을 사용하거나 반도체 층의 성장 또는 증착시 인시츄(in-situ) 도핑 방법을 이용하여 축퇴된 반도체 층을 형성하는 방법을 사용할 수 있다.
또한 축퇴된 n형 반도체(300)는 수십 nm부터 수백 um까지 다양한 두께로 형성될 수 있으며, 실리콘, 저마늄, III-V 족 반도체, 산화물 반도체, 유기물 반도체, 전이금속 칼코겐 화합물 등 n형으로 동작하는 모든 반도체 물질을 사용할 수 있다. 축퇴된 n형 반도체(300)는 벌크 상태의 이황화레늄 (ReS2)과 같이 자연적으로 축퇴된 형태로 존재하는 반도체 물질을 사용하거나 축퇴된 p형 반도체(200)를 형성하는 방법과 동일한 방법을 이용하여 형성할 수 있다.
다음으로, S103단계에서, 도 2 및 도 5의 (c)에 도시된 바와 같이, n형 반도체(300)와 인접하도록 직렬 저항 박막(저항층, 400)을 N개 형성할 수 있다. 일 예로, 직렬 저항 박막(400)은 일반적으로 사용되는 축퇴된 다결정 n형 또는 p형 실리콘이나 금속 박막, 탄소 박막 등으로 이루어질 수 있다.
이어서, S104단계에서, 도 2 및 도 5의 (d)에 도시된 바와 같이, p형 반도체(200)와 접하는 N개의 제1 전극(501), n형 반도체(300)와 저항층인 직렬 저항 박막(400) 사이에 접하는 N개의 제 2전극(502) 및 저항 박막(400)과 접하는 N개의 제 3 전극(503)을 각각 형성할 수 있다. 일 예로, 제 1 전극(501)은 P형 반도체(200)와의 접촉 저항을 낮추기 위해 일함수가 높은 백금(Pt), 팔라듐(Pd) 등의 금속을 사용할 수 있다. 제 2 전극(502)은 n형 반도체(300)와의 접촉 저항을 낮추기 위해 일함수가 작은 티타늄(Ti), 알루미늄(Al) 등의 금속을 사용할 수 있다. 이러한 제 1 내지 제 3전극(501-503)은 열 증착법(thermal evaporation), 전자빔 증착법(e-beam evaporation), 스퍼터링(sputtering), 화학적 진공 증착법(chemical vapor deposition) 등에 의하여 증착될 수 있다.
마지막으로, S105단계에서, 도 2에 도시된 바와 같이, N개의 제 1 전극(501) 및 N개의 제 3 전극(503)을 전기배선(a)에 의하여 각각 병렬 접속시킬 수 있다. 일 예로, N개(2개)의 피크 및 벨리를 갖는 본 발명의 다중 부성 미분 저항 소자를 구현하기 위해서 직렬 저항 박막(400) 값들을 달리하여 2개 부성 미분 저항 소자(10, 20)의 제 1 전극 및 제 3 전극(501, 503)을 각각 병렬로 접속시킬 수 있다. 이때 저항층(400)인 직렬 저항 박막(400)의 직렬 저항 값은 길이를 다르게 하여 조절할 수 있다.
이와 같이, 원하는 피크 및 벨리 수(N개)만큼 부성 미분 저항 소자(10, 20)와 저항(400)을 병렬로 연결하여 다중 피크 및 벨리를 갖는 다중 부성 미분 저항 소자를 제작할 수 있다.
이하에서는 상술한 도 4 및 도 5에 도시된 구성 중 동일한 기능을 수행하는 구성의 경우 설명을 생략하기로 한다.
도6은 도 3의 다중 부성 미분 저항 소자의 제작 방법을 설명하기 위한 순서도이다.
도 7은 도 6의 다중 부성 미분 저항 소자의 제작 방법을 상세하게 설명하기 위한 세부 과정을 도시한 도면이다.
도 6 및 도 7을 참조하면 본 발명의 다른 실시예에 따른 다중 부성 미분 저항 소자의 제작 방법은 기판(100)에 축퇴된 제 1 극성의 반도체 층(200a)을 N(N은 2 이상의 자연수)개 형성하는 단계(S201), 축퇴된 제 1 극성의 반도체 층(200a)과 접합하도록, 제 2 극성의 반도체 층(401)을 N 개 형성하는 단계(S202), 축퇴된 제 1 극성의 반도체(200a)에 접합된 제 2 극성의 반도체 층(401) 중 축퇴된 제 1 극성의 반도체(200a)와 접합을 이루는 부분(300a)을 축퇴시키는 단계(S203), 제 1 극성의 반도체 층(200a)과 접하는 N 개의 제 1 전극(501a), 제 2 극성의 반도체 층(401) 중 축퇴되지 않은 부분(400a)과 접하는 N 개의 제 2 전극(502a)을 각각 형성하는 단계(S204) 및 N 개의 제 1 전극(501a) 및 N 개의 제 2 전극(502a)을 각각 병렬 접속하는 단계(S205)를 포함한다.
예시적으로 도 3, 도6 및 도7을 참조하여 N 개(즉, 2개)의 피크와 벨리를 갖는 다중 부성 미분 저항 소자(10a, 20a)의 제작 방법을 설명하면, S201단계에서, 도 3 및 도 7의 (a)에 도시된 바와 같이, 기판 (100) 상에 축퇴된 P형 반도체(200a)를 N개 형성할 수 있다. 이어서, S202단계에서, 도 3 및 도 7의(b)에 도시된 바와 같이, 축퇴된 p형 반도체(200a)에 접합하도록 P형 반도체(200a)의 일단 또는 p형 반도체(200a)의 위에 N형 반도체(401)를 N개 형성하여 PN정션(junction)을 형성할 수 있다. 다음으로 S203단계에서, 도 3 및 도 7의 (c)에 도시된 바와 같이, PN 정션을 이루는 n형 반도체 부분(300a) 즉, 축퇴된 p형 반도체(200a)에 접합된 n형 반도체(401) 중 축퇴된 p형 반도체(200a)와 접합을 이루는 부분(300a)을 축퇴시킬 수 있다. 일 예로, 축퇴된 n형 반도체(300a)를 형성하는 방법에는 이온 임플랜테이션(ion implantation) 방법이나 인시츄(in-situ) 방법 등이 사용될 수 있다.
이어서, S204단계에서, 도 3 및 도 7의 (d)에 도시된 바와 같이, p형 반도체(200a)와 접하는 N개의 제 1 전극(501a), n형 반도체(401) 중 축퇴되지 않은 부분(400a) 즉, 저항층(400a)과 접하는 N개의 제 2 전극(502a)을 각각 형성할 수 있다. 마지막으로, 도 3에 도시된 바와 같이, N개의 제 1 전극(501a) 및 N개의 제 2 전극(502a)을 전기배선(a)에 의하여 각각 병렬 접속시킬 수 있다. 일 예로, 2개(N개)의 피크 및 벨리를 갖는 다중 부성 미분 저항 소자를 구현하기 위해서 저항층(400a)인 n형 반도체(401) 중 축퇴되지 않은 부분(400a)의 도핑 농도를 조절함으로써 직렬 저항 값을 조절하고, 2개 부성 미분 저항 소자(10a, 20a)의 제 1 및 제 2 전극(501a, 502a)을 각각 병렬로 접속시킬 수 있다.
도 8은 본 발명의 일 실시예에 따른 2개의 소자로 구성된 다중 부성 미분 저항 소자의 구조를 도시한 도면이다.
도 9 및 도 10은 도 8의 다중 부성 미분 저항 소자의 특성을 설명하기 위한 전기적 측정 결과를 결과를 도시한 도면이다.
이하에서는 도 8 내지 도10을 참조하여 부성 미분 저항 소자와 직렬로 연결된 저항 값을 다르게 함으로써 여러 개의 피크와 벨리를 갖는 본 발명의 부성 미분 저항 소자의 구현 가능성을 설명하도록 한다.
부성 미분 저항 전류동작모델은 전자의 터널링과 확산 현상을 고려하여 개발되었으며, 부성 미분 저항 전류동작모델은 부성 미분 저항 소자의 터널링 전류(Itunnel)와 확산 전류(Idiff)로 구성되며 아래의 수학식1과 같다.
<수학식1>
여기서, Itunnel은 터널링 전류이며, α는 차폐계수(screening factor)이며, q는 기본 전하량이며, h는 플랑크상수이며, Evp는 p형 반도체의 원자가전자대이며, Ecn은 n형 반도체의 전도대이며, DOSp 및 DOSn는 각각 p형과 n형 반도체의 상태밀도이며, fp 및 fn 는 페르미-디랙 분포함수이며, Rs는 직렬저항이며, V는 인가된 전압이고, I는 소자에 흐르는 전류이다.
또한, Idiff는 확산 전류이며, I0는 포화 전류이며, kB는 볼츠만 상수이고, η는 이상계수(ideality factor) 이다.
도 8은 흑린과 이황화레늄의 이종접합으로 형성된 본 발명의 일 실시예에 따른 다중 부성 미분 저항 소자의 구조를 도시한 것이다. 2개의 피크와 벨리를 갖는 부성 미분 저항 특성을 관찰하기 위해, 부성 미분 저항 소자(10, 20)에 직렬로 연결된 저항 값을 조절하였다.
도 9는 2개의 부성 미분 저항 소자에 대한 부성 미분 저항 전류 분석 모델(수학식1)을 통해 계산된 전압-전류 특성곡선을 도시한 것이다. 여기서, 제 1 부성 미분 저항 소자(소자 1)의 직렬저항 값은 0Ω, 제 2 부성 미분 저항 소자(소자 2)의 직렬저항 값은 80MΩ으로 설정하였다. 이와 같이, 제 1 부성 미분 저항 소자(소자 1)는 0.3V와 0.5V 사이에서 하나의 부성미분저항 특성이 관찰되고, 제 2 부성 미분 소자(소자 2)는 0.75V에서 1V 사이에서 하나의 부성미분저항 특성이 관찰되었다.
도 10은 도 8에 도시된 2개의 부성 미분 저항 소자가 병렬로 연결된 회로를 계산한 전압-전류 특성곡선을 도시한 것이다. 하나의 피크와 벨리를 갖는 부성 미분 저항 소자(10, 20)를 병렬로 연결하고, 직렬저항 값을 조절함으로써 도 10에 도시된 바와 같이, 쉽게 2개의 피크(0.25V 및 0.75 인접)와 벨리(0.5V 및 1V 인접)를 갖는 부성 미분 저항 소자(10, 20)를 구현할 수 있음을 확인하였다. 이와 같이, N개의 부성 미분 저항 소자들을 병렬로 연결하여, 쉽게 N개의 피크와 벨리를 갖는 본 발명의 다중 부성미분저항 소자를 구현할 수 있다.
전술한 본 발명의 설명은 예시를 위한 것이며, 본 발명이 속하는 기술분야의 통상의 지식을 가진 자는 본 발명의 기술적 사상이나 필수적인 특징을 변경하지 않고서 다른 구체적인 형태로 쉽게 변형이 가능하다는 것을 이해할 수 있을 것이다. 그러므로 이상에서 기술한 실시예들은 모든 면에서 예시적인 것이며 한정적이 아닌 것으로 이해해야만 한다. 예를 들어, 단일형으로 설명되어 있는 각 구성 요소는 분산되어 실시될 수도 있으며, 마찬가지로 분산된 것으로 설명되어 있는 구성 요소들도 결합된 형태로 실시될 수 있다.
본 발명의 범위는 상기 상세한 설명보다는 후술하는 특허청구범위에 의하여 나타내어지며, 특허청구범위의 의미 및 범위 그리고 그 균등 개념으로부터 도출되는 모든 변경 또는 변형된 형태가 본 발명의 범위에 포함되는 것으로 해석되어야 한다.
10: 제 1 부성 미분 저항 소자
20: 제 2 부성 미분 저항 소자
100: 기판
200, 200a: 축퇴된 제 1 극성의 반도체, 축퇴된 p형 반도체
300, 300a: 축퇴된 제 2 극성의 반도체, 축퇴된n형 반도체
400, 400a: 저항층
501, 501a: 제 1 전극
502, 502a: 제 2 전극
503, 503a: 제 3 전극
20: 제 2 부성 미분 저항 소자
100: 기판
200, 200a: 축퇴된 제 1 극성의 반도체, 축퇴된 p형 반도체
300, 300a: 축퇴된 제 2 극성의 반도체, 축퇴된n형 반도체
400, 400a: 저항층
501, 501a: 제 1 전극
502, 502a: 제 2 전극
503, 503a: 제 3 전극
Claims (9)
- 다중 부성 미분 저항 소자에 있어서,
제 1 부성 미분 저항 소자 및
상기 제 1 부성 미분 저항 소자에 병렬 연결되는 제 2 부성 미분 저항 소자를 포함하되,
상기 제 1 부성 미분 저항 소자의 피크 및 벨리 특성과 상기 제 2 부성 미분 저항 소자의 피크 및 벨리 특성이 합성되어, 2개의 피크와 벨리를 갖는 것이고,
상기 제 1 부성 미분 저항 소자 및 제 2 부성 미분 저항 소자는 각각 서로 접합된 상태에 있는 축퇴된 제 1 극성의 반도체와 축퇴된 제 2 극성의 반도체를 포함하고,
상기 축퇴된 제 1 극성의 반도체 및 축퇴된 제 2 극성의 반도체 중 어느 하나에 접속된 저항 소자를 포함하는 것이며,
상기 축퇴된 제 1 극성의 반도체층을 2개 형성하고, 상기 축퇴된 제 2 극성의 반도체층을 2개 형성하고, 상기 저항 소자를 2개 형성하는 공정을 통해 상기 축퇴된 제 1 극성의 반도체층, 축퇴된 제 2 극성의 반도체층 및 저항 소자가 동일 평면상에서 직렬로 배치되되, 상기 제 1 및 제 2 부성 미분 저항 소자는 상기 동일 평면상에서 병렬로 배치되는 것인 다중 부성 미분 저항 소자. - 삭제
- 제 1 항에 있어서,
상기 축퇴된 제 1 극성의 반도체는 불순물의 농도가 매우 높아 페르미 레벨이 전도대 보다 높게 형성된 것이고, 상기 축퇴된 제 2 극성의 반도체는 불순물의 농도가 매우 높아 페르미 레벨이 가전자대 보다 낮게 형성된 것인 다중 부성 미분 저항 소자. - 제 1 항에 있어서,
제 1 부성 미분 저항 소자는
제 1 전극, 제 2 전극 및 제 3 전극;
상기 제 1 전극과 제 2 전극 사이에 배치되고, 서로 접합된 상태에 있는 축퇴된 p형 반도체와 축퇴된 n형 반도체; 및
상기 제 2 전극과 상기 제 3 전극 사이에 배치된 저항 소자를 포함하고,
상기 제 2 부성 미분 저항 소자는
제 1 전극, 제 2 전극 및 제 3 전극;
상기 제 1 전극과 제 2 전극 사이에 배치되고, 서로 접합된 상태에 있는 축퇴된 p형 반도체와 축퇴된 n형 반도체; 및
상기 제 2 전극과 상기 제 3 전극 사이에 배치된 저항 소자를 포함하며,
상기 제 1 부성 미분 저항 소자의 제 1 전극과 제 2 부성 미분 저항 소자의 제 1 전극이 전기적으로 접속되고,
상기 제 1 부성 미분 저항 소자의 제 3 전극과 제 2 부성 미분 저항 소자의 제 3 전극이 전기적으로 접속된 것인 다중 부성 미분 저항 소자. - 제 1 항에 있어서,
제 1 부성 미분 저항 소자는
제 1 전극 및 제 2 전극;
상기 제 1 전극과 제 2 전극 사이에 배치되고, 서로 접합된 상태에 있는 축퇴된 p형 반도체, 축퇴된 n형 반도체 및 저항 소자를 포함하고,
제 2 부성 미분 저항 소자는
제 1 전극 및 제 2 전극;
상기 제 1 전극과 제 2 전극 사이에 배치되고, 서로 접합된 상태에 있는 축퇴된 p형 반도체, 축퇴된 n형 반도체 및 저항 소자를 포함하고,
상기 제 1 부성 미분 저항 소자의 제 1 전극과 제 2 부성 미분 저항 소자의 제 1 전극이 전기적으로 접속되고,
상기 제 1 부성 미분 저항 소자의 제 2 전극과 제 2 부성 미분 저항 소자의 제 2 전극이 전기적으로 접속된 것인 다중 부성 미분 저항 소자. - 제 5 항에 있어서,
상기 축퇴된 n형 반도체 및 저항 소자는
상기 축퇴된 p형 반도체에 접합된 n형 반도체 중 축퇴된 p형 반도체와 접합을 이루는 부분을 축퇴시키는 공정을 통해 형성된 것인 다중 부성 미분 저항 소자. - 다중 부성 미분 저항 소자에 있어서,
N 개의 부성 미분 저항 소자가 서로 병렬 접속된 것이고,
각 부성 미분 저항 소자의 피크 및 벨리 특성이 합성되어 N 개의 피크와 벨리를 갖는 것이고,
각각의 부성 미분 저항 소자는 서로 접합된 상태에 있는 축퇴된 p형 반도체 및 축퇴된 n형 반도체를 포함하고, 상기 축퇴된 p형 반도체 및 축퇴된 n형 반도체 중 어느 하나와 접속된 저항 소자를 포함하는 것이며,
상기 축퇴된 p형 반도체층을 N 개 형성하고, 상기 축퇴된 n형 반도체층을 N 개 형성하고, 상기 저항 소자를 N 개 형성하는 공정을 통해 상기 축퇴된 p형 반도체층, 축퇴된 n형 반도체층 및 저항 소자가 동일 평면상에서 직렬로 배치되되, 상기 N 개의 부성 미분 저항 소자는 동일한 기판 상에서 병렬로 배치되는 것인 다중 부성 미분 저항 소자. - 다중 부성 미분 저항 소자의 제조 방법에 있어서,
기판에 축퇴된 제 1 극성의 반도체 층을 N(N은 2 이상의 자연수)개 형성하는 단계;
상기 축퇴된 제 1 극성의 반도체 층과 접합하도록, 축퇴된 제 2 극성의 반도체 층을 N 개 형성하는 단계;
상기 제 2 극성의 반도체 층과 인접하도록 N 개의 저항층을 형성하는 단계;
상기 제 1 극성의 반도체 층과 접하는 N 개의 제 1 전극, 상기 제 2 극성의 반도체 층과 저항층 사이에 접하는 N 개의 제 2 전극 및 상기 저항층과 접하는 N 개의 제 3 전극을 각각 형성하는 단계; 및
상기 N 개의 제 1 전극 및 N 개의 제 3 전극을 각각 병렬 접속하는 단계를 포함하는 다중 부성 미분 저항 소자의 제조 방법. - 다중 부성 미분 저항 소자의 제조 방법에 있어서,
기판에 축퇴된 제 1 극성의 반도체 층을 N(N은 2 이상의 자연수)개 형성하는 단계;
상기 축퇴된 제 1 극성의 반도체 층과 접합하도록, 제 2 극성의 반도체 층을 N 개 형성하는 단계;
상기 축퇴된 제 1 극성의 반도체에 접합된 제 2 극성의 반도체 층 중 축퇴된 제 1 극성의 반도체와 접합을 이루는 부분을 축퇴시키는 단계;
상기 제 1 극성의 반도체 층과 접하는 N 개의 제 1 전극, 상기 제 2 극성의 반도체 층 중 축퇴되지 않은 부분과 접하는 N 개의 제 2 전극을 각각 형성하는 단계; 및
상기 N 개의 제 1 전극 및 N 개의 제 2 전극을 각각 병렬 접속하는 단계를 포함하는 다중 부성 미분 저항 소자의 제조 방법.
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