CN106169502A - 包括金属-二维材料-半导体接触的半导体器件 - Google Patents

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Abstract

本公开提供包括金属-二维材料-半导体接触的半导体器件。一种半导体器件包括半导体层、电接触半导体层的金属层、以及在半导体层与金属层之间并具有二维晶体结构的二维材料层。

Description

包括金属-二维材料-半导体接触的半导体器件
技术领域
示例实施方式涉及一种半导体器件，更具体地，涉及包括二维材料层的半导体器件，该二维材料层具有二维晶体结构并插置在金属和半导体之间以降低它们之间的比接触电阻率。
背景技术
半导体器件包括在半导体器件的特定部分中彼此接触以与外部交换电信号的金属和半导体。金属具有比半导体低的电阻率并能够更容易地布线到外部环境。然而，在此情形下，由于半导体和金属之间的异质接触而产生比接触电阻率。
为了降低这样的比接触电阻率，已经提出了用于降低半导体和金属之间的肖特基能量势垒的各种方法。例如，具有约4eV的功函数的金属用于n型半导体并且具有约5eV的功函数的金属用于p型半导体。然而，由于当金属的功函数被钉扎在半导体的表面上时发生的现象，所以在降低肖特基能量势垒上存在限制，而与金属的类型无关。作为另一种方法，耗尽区宽度可以通过将半导体的接触金属的表面掺杂为具有相对高的浓度而减小。然而，虽然随着对于具有更小尺寸的半导体器件的需求逐渐增加，需要进一步增大掺杂浓度，但是在增大掺杂浓度、保持稳定的掺杂状态并根据掺杂浓度的增大而减小耗尽区宽度的方法中存在限制。
发明内容
额外的方面将在以下的描述中被部分地阐述，并将部分地从该描述而变得明显，或者可以通过实践给出的示例实施方式而知悉。
根据示例实施方式，一种半导体器件包括：半导体层，包括被掺杂为第一导电类型的阱区以及被掺杂为与第一导电类型电性相反的第二导电类型的源极区和漏极区；金属层，电接触半导体层；以及二维材料层，在半导体层和金属层之间，二维材料层具有二维晶体结构，并包括在源极区上的第一二维材料层以及在漏极区域上的第二二维材料层。金属层包括在第一二维材料层上的源电极以及在第二二维材料层上的漏电极。
二维材料层可以由包括石墨烯和纳米晶体石墨烯(nc-G)中的至少一种的碳基2D材料形成。
二维材料层可以由过渡金属二硫属化物形成，该过渡金属二硫属化物包括MoS2、WS2、TaS2、HfS2、ReS2、TiS2、NbS2、SnS2、MoSe2、WSe2、TaSe2、HfSe2、ReSe2、TiSe2、NbSe2、SnSe2、MoTe2、WTe2、TaTe2、HfTe2、ReTe2、TiTe2、NbTe2和SnTe2中的至少一种。
二维材料层可以包括TiOx、NbOx、MnOx、VaOx、TaO3、WO3、MoCl2、CrCl3、RuCl3、BiI3、PbCl4、GeS、GaS、GeSe、GaSe、PtSe2、In2Se3、GaTe、InS、InSe、InTe、六方BN(h-BN)和磷烯(phosphorene)中的至少一种。
二维材料层可以具有通过用其它元素替代二维晶体结构的一些元素和使其它元素结合到二维晶体结构之一而获得的掺杂结构。
二维材料层可以是纳米线图案、纳米狭缝图案、纳米点图案和纳米孔图案中的一种。
二维材料层的厚度可以使得半导体层与金属层之间的比接触电阻率等于或小于10-7Ω·cm2。
二维材料层的厚度可以在约0.3nm至约5nm的范围内。
二维材料层可以包括多层的具有厚度T1的单层二维晶体结构，二维材料层的总厚度TD可以是所有的单层二维晶体结构的厚度T1的总和。
半导体层的接触二维材料层的表面可以用单层原子表面处理。
金属层可以包括金属材料并且半导体层可以包括半导体材料，半导体器件还可以包括在二维材料层和金属层之间的界面层，该界面层包括金属材料和半导体材料的化合物。
半导体器件还可以包括：在源极区和漏极区之间的阱区上的栅绝缘膜；在栅绝缘膜上的栅电极；以及围绕栅绝缘膜的侧壁和栅电极的侧壁的间隔物。
第一二维材料层和第二二维材料层中的每个可以接触间隔物的下表面。
第一二维材料层和第二二维材料层中的每个可以接触间隔物的侧表面。
源极区和漏极区的每个的掺杂浓度可以等于或高于1019/cm3。
根据示例实施方式，一种半导体器件包括：栅绝缘膜，在栅电极和未掺杂的半导体层之间；金属层，电接触半导体层；以及二维材料层，在半导体层和金属层之间，二维材料层具有二维晶体结构，该二维晶体结构包括非碳基二维晶体。
金属层可以包括在栅绝缘膜上并面对半导体层的第一侧表面的源电极以及在栅绝缘膜上并面对半导体层的第二侧表面的漏电极，并且二维材料层可以包括在源电极和半导体层的第一侧表面之间的第一二维材料层以及在漏电极和半导体层的第二侧表面之间的第二二维材料层。
第一二维材料层可以弯曲以从半导体层的第一侧表面延伸直到半导体层的上表面的第一区域，第二二维材料层可以弯曲以从半导体层的第二侧表面延伸直到半导体层的上表面的第二区域。
根据示例实施方式，一种半导体器件包括：栅绝缘膜，在未掺杂的半导体层和栅电极之间；第一二维材料层，邻近栅绝缘膜的第一侧表面，第一二维材料层具有包括非碳基二维晶体的二维晶体结构；第二二维材料层，邻近栅绝缘膜的与第一侧表面相反的第二侧表面，第二二维材料层具有包括非碳基二维晶体的二维晶体结构；源电极，在第一二维材料层上；以及漏电极，在第二二维材料层上。
源电极和漏电极可以与栅绝缘膜间隔开。
附图说明
从以下结合附图的对示例实施方式的描述，这些和/或其它的方面将变得明显且更易于理解，在附图中：
图1是示意性地示出根据示例实施方式的半导体器件的结构的截面图；
图2示意性地示出根据比较示例的半导体器件的能带图，该半导体器件不包括二维材料层；
图3A示意性地示出当其中的二维材料层是非碳基二维晶体时图1中示出的半导体器件的能带图；
图3B示意性地示出当其中的二维材料层是碳基二维晶体时图1中示出的半导体器件的能带图；
图4是示出比接触电阻率根据二维材料层的类型的变化的曲线图；
图5和图6是示意性地示出具有不同数目的二维材料层的半导体器件的结构的截面图；
图7A至图7D是示意性地示出二维材料层的各种图案的示例的平面图；
图8是示意性地示出根据示例实施方式的半导体器件的结构的截面图；
图9是示意性地示出根据示例实施方式的半导体器件的结构的截面图；
图10是示意性地示出根据示例实施方式的半导体器件的结构的截面图；以及
图11是示意性地示出根据示例实施方式的半导体器件的结构的截面图。
具体实施方式
现在将详细参照包括金属-二维材料-半导体的接触的半导体器件，其示例在附图中示出，其中相同的附图标记始终指代相同的元件。此外，为了说明的方便和为了清晰，附图中示出的每个层的尺寸可以被夸大。在这点上，当前的实施方式可以具有不同的形式而不应被解释为限于这里阐述的描述。因此，以下通过参照附图仅描述了实施方式以说明本说明书的多个方面。在层结构中，当一组成元件设置“在”另一组成元件“上方”或“上”时，该组成元件可以仅直接在所述另一组成元件上或者以不接触的方式在所述另一组成元件上方。
将理解，当一元件被称为“在”另一部件“上”、“连接到”、“电连接到”或“联接到”另一部件时，它可以直接在该另一部件上、直接连接到、直接电连接到或直接联接到该另一部件，或者可以存在居间的部件。相反，当一部件被称为“直接在”另一部件“上”、“直接连接到”、“直接电连接到”或“直接联接到”另一部件时，没有居间的部件存在。当在这里使用时，术语“和/或”包括一个或多个相关列举项目的任意和所有组合。
将理解，虽然术语第一、第二、第三等可以在这里用于描述不同的元件、部件、区域、层和/或部分，但是这些元件、部件、区域、层和/或部分不应受到这些术语限制。这些术语仅用于将一个元件、部件、区域、层和/或部分与另一元件、部件、区域、层和/或部分区别开。例如，第一元件、部件、区域、层和/或部分可以被称为第二元件、部件、区域、层和/或部分，而没有脱离示例实施方式的教导。
为了便于描述，这里可以使用空间关系术语诸如“在……下面”、“在……下”、“下”、“在……上方”、“上”等来描述如附图所示的一个部件和/或特征与另一部件和/或特征(或其它的部件和/或特征)的关系。将理解，空间关系术语旨在涵盖除了附图中所绘出的取向之外器件在使用或操作中的不同取向。
这里使用的术语仅是为了描述特定实施方式的目的，而不意欲限制示例实施方式。当在这里使用时，单数形式“一”、“一个”和“该”也旨在包括复数形式，除非上下文另外清楚地表示。还将理解，当在本说明书中使用时，术语“包括”和/或“包含”指定所述特征、整体、步骤、操作、元件和/或部件的存在，但是不排除一个或多个其它特征、整体、步骤、操作、元件、部件和/或其组的存在或添加。
示例实施方式可以在这里参照截面图来描述，该截面图是理想化的示例实施方式(和中间结构)的示意性图示。因此，由于例如制造技术和/或公差引起的图示形状的偏差是可以预期的。因而，示例实施方式不应被解释为限于这里示出的区域的特定形状，而是将包括例如由制造引起的形状偏差。例如，被示出为矩形的注入区将通常具有圆化或弯曲的特征和/或在其边缘处的注入浓度的梯度，而不是从注入区到非注入区的二元变化。同样地，通过注入形成的埋入区可以导致在埋入区与通过其发生注入的表面之间的区域中的一些注入。因而，附图中示出的区域在本质上是示意性的，它们的形状不意欲示出器件的区域的实际形状，并且它们的形状不意欲限制示例实施方式的范围。
除非另外地限定，这里使用的所有术语(包括技术术语和科学术语)具有与示例实施方式所属的领域中的普通技术人员通常理解的相同含义。还将理解的是，术语(诸如在通常使用的字典中定义的那些)应当被解释为具有与其在相关领域的背景中的含义一致的含义，而不应被解释为理想化或过度形式化的含义，除非这里明确地如此限定。
图1是示意性地示出根据示例实施方式的半导体器件100的结构的截面图。参照图1，根据示例实施方式的半导体器件100可以包括半导体层101、102和103、电连接到半导体层101、102和103的金属层106和107、以及设置在半导体层101、102和103与金属层106和107之间的二维(2D)材料层104和105。
半导体层101、102和103可以包括例如被掺杂为第一导电类型的阱区101、被掺杂为与第一导电类型相反的第二导电类型的源极区102、以及被掺杂为第二导电类型的漏极区103。虽然图1示出阱区101被掺杂为p型导电性并且源极区102和漏极区103被掺杂为n型导电性，但是这仅是示例，阱区101可以被掺杂为n型导电性并且源极区102和漏极区103可以被掺杂为p型导电性。阱区101可以被掺杂为约1014～1018/cm3的相对低浓度，源极区102和漏极区103可以被掺杂为约1019/cm3或更高的相对高浓度以减小耗尽区宽度。
半导体层101、102和103可以是IV族半导体(例如，硅(Si)或锗(Ge))、III-V族化合物半导体(例如，GaAs或GaP)、II-VI族化合物半导体(例如，CdS或ZnTe)、IV-VI族化合物半导体(例如，PbS)、IV-IV族化合物半导体(例如，SiC)、氧化物半导体(例如，IGZO)或具有带隙的2D晶体结构半导体(例如，MoS2)。
此外，源极区102和漏极区103的接触随后描述的2D材料层104和105的上表面可以用单层原子表面处理以提高与2D材料层104和105的结合性能。因为半导体例如硅通常具有对于2D材料的相对弱的结合力，所以分别设置在源极区102和漏极区103上的2D材料层104和105会较容易从源极区102和漏极区103分离。为了防止或抑制以上现象，源极区102的上表面和漏极区103的上表面可以用表现出对于2D材料层104和105的期望结合力的元素来表面处理。例如，氧、硫或硒可以以单层结合到源极区102的表面和漏极区103的表面上。
2D材料层104和105可以包括设置在源极区102上的第一2D材料层104和设置在漏极区103上的第二2D材料层105。2D材料层104和105可以形成为层结构，因为2D材料层104和105由具有2D晶体结构的2D材料形成。2D材料层104和105中的层可以通过范德华力彼此弱地相互作用。因此，因为2D材料层104和105可以以层为单位形成，所以其厚度可以更容易地调整。
2D材料层104和105可以由碳基2D材料或非碳基2D材料形成。碳基2D材料可以形成为碳元素的晶体，例如石墨烯或纳米晶体石墨烯(nc-G)。一般的石墨烯在化学气相沉积(CVD)方法中在约700℃至1000℃的相对高的温度工艺形成在催化剂金属上，其晶粒尺寸为约几微米。因为一般的石墨烯可以生长在金属(例如，镍(Ni)或铜(Cu))上，所以一般的石墨烯可以在生长之后被转印到像半导体一样的另一层。相反，纳米晶体石墨烯可以在约600℃的相对低的温度通过感应耦合等离子体CVD(ICP-CVD)方法或等离子体增强CVD(PE-CVD)方法形成，其晶粒尺寸为约100nm或更小。纳米晶体石墨烯可以在相对低的温度生长在半导体例如硅上。
非碳基2D材料是包括除了碳以外的元素的2D材料。典型的非碳基2D材料包括为过渡金属和硫属元素的化合物的过渡金属二硫属化物(TMD)。例如，TMD可以包括MoS2、WS2、TaS2、HfS2、ReS2、TiS2、NbS2、SnS2、MoSe2、WSe2、TaSe2、HfSe2、ReSe2、TiSe2、NbSe2、SnSe2、MoTe2、WTe2、TaTe2、HfTe2、ReTe2、TiTe2、NbTe2和SnTe2。除了TMD以外，还存在各种非碳基2D材料。例如，非碳基2D材料可以包括六方BN(h-BN)、磷烯、TiOx、NbOx、MnOx、VaOx、TaO3、WO3、MoCl2、CrCl3、RuCl3、BiI3、PbCl4、GeS、GaS、GeSe、GaSe、PtSe2、In2Se3、GaTe、InS、InSe和InTe。h-BN通过使硼(B)和氮(N)结合而形成为六方晶体结构。磷烯是黑磷的2D同素异构。
虽然以上材料中的任一种可以用于2D材料层104和105，但是当半导体层101、102和103是具有2D晶体结构的半导体时，2D材料层104和105的材料可以被选择为不同于半导体层101、102和103的材料。
此外，2D材料层104和105可以使用以上材料而不用改变它们，和/或所述材料可以被掺杂以进一步改善半导体器件100的电特性。换言之，2D材料层104和105可以通过用其它元素代替形成2D材料层104和105的2D晶体结构的元素中的一些或另外地使其它元素结合到2D晶体结构而具有掺杂结构。例如，当2D材料层104和105是石墨烯时，碳中的一些可以用其它元素(例如，硼或氮)替换或与其结合。
金属层106和107可以包括设置在第一2D材料层104上的源电极106和设置在第二2D材料层105上的漏电极107。包括源电极106和漏电极107的金属层106和107可以例如包括金属例如镁(Mg)、铝(Al)、钪(Sc)、钛(Ti)、钒(V)、铬(Cr)、锰(Mn)、镍(Ni)、铜(Cu)、锌(Zn)、镓(Ga)、锆(Zr)、铌(Nb)、钼(Mo)、铅(Pd)、银(Ag)、镉(Cd)、铟(In)、锡(Sn)、镧(La)、铪(Hf)、钽(Ta)、钨(W)、铱(Ir)、铂(Pt)、金(Au)、铋(Bi)、或其合金。
此外，半导体器件100还可以包括设置在源极区102和漏极区103之间的阱区101上的栅绝缘膜108、设置在栅绝缘膜108上的栅电极109、以及围绕栅绝缘膜108的侧壁和栅电极109的侧壁的间隔物110。间隔物110可以防止或阻止栅绝缘膜108和栅电极109直接接触源电极106和漏电极107。栅绝缘膜108可以由SiO2、SiNx、HfO2或Al2O3形成，栅电极109可以由多晶硅或与金属层106和107相同的金属材料形成。间隔物110可以由绝缘材料例如SiO2或SiNx形成。
如上所述，根据示例实施方式的半导体器件100可以包括插置在半导体和金属之间的2D材料。具体地，半导体器件100可以包括插置在源极区102和源电极106之间的第一2D材料层104以及插置在漏极区103和漏电极107之间的第二2D材料层105。由于2D材料层104和105的表面没有反应物，所以可以防止或抑制其中源电极106和漏电极107的金属的功函数被钉扎在源极区102和漏极区103的表面上的现象。因此，可以发生根据对于源电极106和漏电极107的金属而言是本征的功函数的效果，结果，比接触电阻率可以在源极区102和源电极106之间以及在漏极区103和漏电极107之间减小。
例如，图2示意性地示出根据不具有2D材料层104和105的比较示例的半导体器件中的能带图。在图2中，“Ec”表示半导体的导带的能级，“Ev”表示半导体的价带的能级，“W1”表示金属的功函数。参照图2，在不具有2D材料层104和105的比较示例的情形下，由于在半导体和金属之间的界面上的金属的功函数被钉扎到W1，所以产生相对高的肖特基能量势垒。因此，比接触电阻率在半导体和金属的接触面处增大。
图3A示意性地示出当2D材料层104和105是非碳基2D晶体时图1中示出的半导体器件100中的能带图。在示例实施方式中，2D材料层104和105可以导致根据对于源电极106和漏电极107的金属而言是本征的功函数W2的效果。因此，源极区102和源电极106之间以及漏极区103和漏电极107之间的肖特基能量势垒可以降低。此外，因为2D材料层104和105的厚度足够小使得可以发生隧穿，所以电子可以隧穿通过2D材料层104和105。因此，源极区102和源电极106之间以及漏极区103和漏电极107之间的比接触电阻率可以降低。例如，2D材料层104和105的材料和厚度可以被选择使得比接触电阻率等于或小于10-7Ω·cm2。
图3B示意性地示出当2D材料层104和105是碳基2D晶体时图1中示出的半导体器件100中的能带图。如图3B所示，没有带隙的碳基2D晶体例如石墨烯不同于具有带隙的非碳基2D晶体。当使用碳基2D晶体时，可以获得与利用非碳基2D晶体的情形下的相同效果。
图4是示出比接触电阻率根据2D材料层104和105的类型而变化的曲线图。在图4的曲线图中，钛(Ti)用作金属并且硅(Si)用作半导体。此外，图4的曲线图的最左边表示根据不具有2D材料层104和105的比较示例的半导体器件中的比接触电阻率，石墨烯、h-BN和MoS2分别用于在向右的方向上依次作为2D材料层104和105的“2D-1”、“2D-2”和“2D-3”。如从图4的曲线图可见的，当没有2D材料层104和105存在时比接触电阻率是最高的，而当使用2D材料层104和105时比接触电阻率可以降低。
此外，2D材料层104和105的每个具有2D分层的晶体结构并可以一层接一层地形成。因此，2D材料层104和105的厚度可以根据2D材料层104和105的层数而被容易地调整在5nm内，并且厚度的均匀性被改善。例如，图5和图6是示意性地示出具有不同层数的2D材料层104和105的半导体器件100的结构的截面图。虽然图1示出2D材料层104和105的每个是单层，但是2D材料层104和105的每个可以形成为如图5所示的双层、如图6所示的三层、或更多层。因为2D材料层104和105的每个的厚度可以仅是单层2D晶体结构的厚度的倍数，所以2D材料层104和105的每个的厚度可以简单地通过单层2D晶体结构的厚度和其层数的乘积来确定。例如，层数可以被选择使得2D材料层104和105的厚度可以在约0.3nm至5nm的范围内。因而，因为2D材料层104和105的厚度均匀性是所期望的，所以可以在源极区102和源电极106之间以及漏极区103和漏电极107之间的整个区域中保证均匀的比接触电阻率。
此外，因为2D材料层104和105通常具有相对高的热稳定性，所以可以提高半导体器件100的耐久性。此外，因为2D材料层104和105可以用作相对于半导体原子和金属原子的扩散阻挡物，所以不需要额外的扩散阻挡物形成在源极区102和源电极106之间以及漏极区103和漏电极107之间。因此，可以另外地减小半导体器件100的总电阻率。
2D材料层104和105可以完全填充源极区102和源电极106之间以及漏极区103和漏电极107之间的间隙。然而，在必要时，2D材料层104和105可以被图案化使得源极区102的一部分直接接触源电极106并且漏极区103的一部分直接接触漏电极107。例如，图7A至图7D是示意性地示出2D材料层104和105的各种图案的示例的平面图。如图7A所示，2D材料层104和105可以被图案化为多条平行的纳米线的形式。此外，如图7B所示，2D材料层104和105可以被图案化以具有多个平行的纳米狭缝的形式。如图7C所示，2D材料层104和105可以被图案化以具有设置成2D阵列的多个纳米点的形式。相反，如图7D所示，2D材料层104和105可以被图案化以具有设置成2D阵列的多个纳米孔。因而，因为2D材料层104和105的电特性(例如，带隙)通过将2D材料层104和105图案化为各种形式而变化，所以半导体器件100的特性包括比接触电阻率可以被调整。
图8是示意性地示出根据示例实施方式的半导体器件200的结构的截面图。在图1中示出的半导体器件100的情形下，阱区101、源极区102和漏极区103可以具有相同的表面高度，2D材料层104和105延伸以接触间隔物110的侧表面。相反，在图8的半导体器件200中，2D材料层104和105延伸以接触间隔物110的下表面。为此，阱区101的上表面可以形成为高于源极区102的上表面和漏极区103的上表面。例如，阱区101与源极区102和漏极区103之间的高度差可以与2D材料层104和105的厚度相同。2D材料层104和105可以沿着间隔物110的下表面延伸到间隔物110和栅绝缘膜108之间的界面。在示例实施方式中，源极区102和漏极区103与阱区101之间的界面可以匹配间隔物110与栅绝缘膜108之间的界面。因此，由于源极区102和漏极区103与2D材料层104和105之间的接触表面增大，所以比接触电阻率可以另外地降低。
图9是示意性地示出根据示例实施方式的半导体器件300的结构的截面图。当与图1的半导体器件100相比时，图9的半导体器件300还可以包括设置在2D材料层104和105与金属层106和107之间的界面层111a和111b。具体地，半导体器件300可以包括设置在第一2D材料层104与源电极106之间的第一界面层111a以及设置在第二2D材料层105与漏电极107之间的第二界面层111b。第一界面层111a可以是形成源电极106的金属材料和形成源极区102的半导体材料的化合物。同样地，第二界面层111b可以是形成漏电极107的金属材料和形成漏极区103的半导体材料的化合物。例如，当半导体层101、102和103由硅形成时，界面层111a和111b可以由硅化物形成。界面层111a和111b可以进一步降低肖特基能量势垒使得比接触电阻率可以进一步减小。
上述半导体器件100、200和300是其中半导体层101、102和103中的阱区101被掺杂为具有与源极区102和漏极区103相反的极性的单极性金属氧化物半导体场效应晶体管(MOSFET)。然而，上述原理可以不仅应用于单极性MOSFET而且可以应用于具有金属和半导体之间的异质接触的任何半导体器件。例如，当半导体层的所有区域没有被掺杂或半导体层的所有区域被掺杂为相同的极性时，比接触电阻率可以通过在半导体和金属之间插置2D材料而减小。
例如，图10是示意性地示出根据示例实施方式的半导体器件400的结构的截面图。参照图10，半导体器件400可以包括栅电极201、设置在栅电极201上的栅绝缘膜202、设置在栅绝缘膜202上的半导体层203、设置在半导体层203的两侧并电接触半导体层203的金属层205和206、以及设置在半导体层203与金属层205和206之间并具有2D晶体结构的2D材料层204a和204b。半导体层203用作沟道层并可以未掺杂。
金属层205和206可以包括设置在栅绝缘膜202上并且面对半导体层203的一侧的源电极205以及设置在栅绝缘膜202上并且面对半导体层203的另一侧的漏电极206。此外，栅电极201也可以由金属材料形成。以上所述的材料可以用作栅电极201、源电极205和漏电极206的金属材料。
2D材料层204a和204b可以包括设置在源电极205与半导体层203的一个侧表面之间的第一2D材料层204a以及设置在漏电极206与半导体层203的另一侧表面之间的第二2D材料层204b。如图10所示，第一2D材料层204a可以从半导体层203的一个侧表面延伸到其上表面的部分区域。此外，第二2D材料层204b可以从半导体层203的另一个侧表面延伸到其上表面的另一部分区域，不接触第一2D材料层204a。因此，2D材料层204a和204b可以在半导体层203的侧表面和其上表面之间被弯曲成约90℃。2D材料层204a和204b可以由上述2D晶体材料形成。具体地，由除了碳以外的元素的晶体形成的非碳基2D晶体可以用于2D材料层204a和204b。
图11是示意性地示出根据示例实施方式的半导体器件500的结构的截面图。虽然图10的半导体器件400具有其中栅电极201设置在半导体层203下面的底栅极结构，但是图11的半导体器件500具有与图10的半导体器件400的底栅极结构不同的顶栅极结构。参照图11，半导体器件500可以包括基板221、设置在基板221的上表面上的绝缘层222、设置在绝缘层222的上表面上的半导体层223、设置在半导体层223的上表面的部分区域上的栅绝缘膜225、设置在栅绝缘膜225的上表面上的栅电极226、设置在半导体层223的上表面的另一区域上的2D材料层224a和224b、以及分别设置在2D材料层224a和224b的上表面上的金属层227和228。半导体层223用作沟道层并可以未掺杂。
2D材料层224a和224b可以包括邻近栅绝缘膜225的相反侧表面设置的，在半导体层223的上表面上的第一2D材料层224a和第二2D材料层224b。例如，栅绝缘膜225可以设置在半导体层223的上表面的中央区域上，第一2D材料层224a和第二2D材料层224b可以设置在栅绝缘膜225的相反两侧。虽然图11示出第一2D材料层224a和第二2D材料层224b与栅绝缘膜225紧密接触，但是第一2D材料层224a和第二2D材料层224b可以与栅绝缘膜225间隔开。在此情形下，半导体层223的上表面的一部分可以在栅绝缘膜225与第一材料层224a和第二2D材料层224b之间被暴露。
此外，金属层227和228可以包括设置在第一2D材料层224a上的源电极227以及设置在第二2D材料层224b上的漏电极228。参照图10描述的材料可以用于金属层227和228以及2D材料层224a和224b。如图11所示，源电极227和漏电极228可以部分地且分别地设置在第一2D材料层224a和第二2D材料层224b上，并可以与栅绝缘膜225间隔开。因此，第一2D材料层224a的上表面的部分和第二2D材料层224b的上表面的部分可以被暴露。然而，源电极227和漏电极228可以分别完全覆盖第一2D材料层224a的整个表面和第二2D材料层224b的整个表面。
应当理解，这里描述的示例性实施方式应当仅以说明性的含义来理解，而不是为了限制的目的。对每个示例实施方式内的特征或方面的描述应当通常被理解为可用于其它示例实施方式中的其它类似特征或方面。
虽然已经参照附图描述了一个或多个示例实施方式，但是本领域普通技术人员将理解，可以在其中进行形式和细节上的各种变化而没有脱离由权利要求所限定的精神和范围。
本申请要求于2015年5月20日在韩国知识产权局提交的韩国专利申请No.10-2015-0070567以及于2015年8月4日在韩国知识产权局提交的韩国专利申请No.10-2015-0110233的权益，每个申请的公开内容通过引用整体地结合于此。

Claims (22)

1.一种半导体器件，包括：
半导体层，包括被掺杂为第一导电类型的阱区以及被掺杂为与所述第一导电类型电性相反的第二导电类型的源极区和漏极区；
金属层，电接触所述半导体层；以及
二维材料层，在所述半导体层和所述金属层之间，所述二维材料层具有二维晶体结构，所述二维材料层包括，
在所述源极区上的第一二维材料层，和
在所述漏极区上的第二二维材料层，
其中所述金属层包括在所述第一二维材料层上的源电极以及在所述第二二维材料层上的漏电极。
2.根据权利要求1所述的半导体器件，其中所述二维材料层包括碳基二维材料。
3.根据权利要求2所述的半导体器件，其中所述碳基二维材料是石墨烯和纳米晶体石墨烯(nc-G)中的至少一种。
4.根据权利要求1所述的半导体器件，其中所述二维材料层包括过渡金属二硫属化物。
5.根据权利要求4所述的半导体器件，其中所述过渡金属二硫属化物包括MoS2、WS2、TaS2、HfS2、ReS2、TiS2、NbS2、SnS2、MoSe2、WSe2、TaSe2、HfSe2、ReSe2、TiSe2、NbSe2、SnSe2、MoTe2、WTe2、TaTe2、HfTe2、ReTe2、TiTe2、NbTe2和SnTe2中的至少一种。
6.根据权利要求1所述的半导体器件，其中所述二维材料层包括TiOx、NbOx、MnOx、VaOx、TaO3、WO3、MoCl2、CrCl3、RuCl3、BiI3、PbCl4、GeS、GaS、GeSe、GaSe、PtSe2、In2Se3、GaTe、InS、InSe、InTe、六方BN(h-BN)和磷烯中的至少一种。
7.根据权利要求1所述的半导体器件，其中所述二维材料层具有通过用其它元素替代所述二维晶体结构中的一些元素和使其它元素与所述二维晶体结构结合之一获得的掺杂结构。
8.根据权利要求1所述的半导体器件，其中所述二维材料层是纳米线图案、纳米狭缝图案、纳米点图案和纳米孔图案中的一种。
9.根据权利要求1所述的半导体器件，其中所述二维材料层的厚度使得所述半导体层与所述金属层之间的比接触电阻率等于或小于10-7Ω·cm2。
10.根据权利要求9所述的半导体器件，其中所述二维材料层的厚度在0.3nm至5nm的范围内。
11.根据权利要求9所述的半导体器件，其中
所述二维材料层包括多层的具有厚度T1的单层二维晶体结构；以及
所述二维材料层的总厚度TD是所有的所述单层二维晶体结构的厚度T1的总和。
12.根据权利要求1所述的半导体器件，其中所述半导体层的接触所述二维材料层的表面用单层原子表面处理。
13.根据权利要求1所述的半导体器件，其中所述金属层包括金属材料并且所述半导体层包括半导体材料，所述半导体器件还包括：
在所述二维材料层和所述金属层之间的界面层，所述界面层包括所述金属材料和所述半导体材料的化合物。
14.根据权利要求1所述的半导体器件，还包括：
栅绝缘膜，在所述源极区和所述漏极区之间的所述阱区上；
栅电极，在所述栅绝缘膜上；以及
间隔物，围绕所述栅绝缘膜的侧壁和所述栅电极的侧壁。
15.根据权利要求14所述的半导体器件，其中所述第一二维材料层和所述第二二维材料层的每个接触所述间隔物的下表面。
16.根据权利要求14所述的半导体器件，其中所述第一二维材料层和所述第二二维材料层的每个接触所述间隔物的侧表面。
17.根据权利要求1所述的半导体器件，其中所述源极区和所述漏极区的每个具有等于或高于1019/cm3的掺杂浓度。
18.一种半导体器件，包括：
栅绝缘膜，在栅电极和未掺杂的半导体层之间；
金属层，电接触所述未掺杂的半导体层；以及
二维材料层，在所述未掺杂的半导体层和所述金属层之间，所述二维材料层具有二维晶体结构，该二维晶体结构包括非碳基二维晶体。
19.根据权利要求18所述的半导体器件，其中所述金属层包括：
在所述栅绝缘膜上的源电极，所述源电极面对所述未掺杂的半导体层的第一侧表面；以及
在所述栅绝缘膜上的漏电极，所述漏电极面对所述半导体层的第二侧表面，
其中所述二维材料层包括在所述源电极和所述半导体层的所述第一侧表面之间的第一二维材料层以及在所述漏电极和所述半导体层的所述第二侧表面之间的第二二维材料层。
20.根据权利要求19的半导体器件，其中
所述第一二维材料层被弯曲以从所述半导体层的所述第一侧表面延伸直到所述半导体层的上表面的第一区域；以及
所述第二二维材料层被弯曲以从所述半导体层的所述第二侧表面延伸直到所述半导体层的所述上表面的第二区域。
21.一种半导体器件，包括：
栅绝缘膜，在未掺杂的半导体层和栅电极之间；
第一二维材料层，邻近所述栅绝缘膜的第一侧表面，所述第一二维材料层具有包括非碳基二维晶体的二维晶体结构；
第二二维材料层，邻近所述栅绝缘膜的与所述第一侧表面相反的第二侧表面，所述第二二维材料层具有包括非碳基二维晶体的二维晶体结构；
源电极，在所述第一二维材料层上；以及
漏电极，在所述第二二维材料层上。
22.根据权利要求21所述的半导体器件，其中所述源电极和所述漏电极与所述栅绝缘膜间隔开。
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