KR102059129B1 - 그래핀의 제조 방법 및 이를 포함하는 그래핀 적용 소자 - Google Patents

그래핀의 제조 방법 및 이를 포함하는 그래핀 적용 소자 Download PDF

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Abstract

그래핀의 제조 방법 및 이를 포함한 그래핀 적용 소자의 제조 방법을 제공한다. 본 그래핀의 제조 방법은, 기판상에 탄화규소 박막을 형성하는 단계, 탄화규소 박막상에 금속 박막을 형성하는 단계 및 탄화규소 박막 및 금속 박막을 열처리함으로써, 기판상에 금속 복합층 및 그래핀을 형성하는 단계를 포함한다.

Description

그래핀의 제조 방법 및 이를 포함하는 그래핀 적용 소자 {Method of manufacturing graphene and the device comprising graphene}
본 개시는 그래핀을 제조하는 방법 및 그래핀을 포함하는 소자에 관한 것이다.
그래핀 (graphene)은 탄소 원자들로 이루어진 육방정계(hexagonal) 구조물로서, 구조적/화학적으로 안정하고, 전기적/물리적으로 우수한 특성을 나타낼 수 있다. 예를 들어, 그래핀은 실리콘(Si) 보다 100배 이상 빠른 전하 이동도(∼2×105㎠/Vs)를 갖고, 구리(Cu)보다 100배 이상 큰 전류 밀도약 108A/㎠)를 갖는다. 또한 그래핀은 투광성을 갖고, 실온에서 양자 특성을 나타낼 수 있다. 이러한 그래핀은 기존 소자의 한계를 극복할 수 있는 차세대 소재로 주목받고 있다.
그러나 그래핀 형성 공정상의 제약으로 인해, 그래핀을 적용한 소자의 제조는 현실적으로 용이하지 않다. 기존의 그래핀 전이 방법은 고가의 전자빔 레지스트 PMMA(E-beam resist polymethylmethacrylate)를 사용하므로, 비용 측면에서 현실성이 떨어진다.
본 개시는 용이하게 그래핀을 제조하는 방법을 제공한다.
그리고, 본 개시는 상기한 그래핀 제조 방법을 이용한 그래핀적용 소자의 제조 방법을 제공한다.
본 발명의 일 유형에 따르는 그래핀의 제조 방법은, 기판상에 탄화규소 박막을 형성하는 단계; 상기 탄화규소 박막상에 금속 박막을 형성하는 단계; 및 상기 탄화규소 박막 및 상기 금속 박막을 열처리함으로써, 상기 기판상에 금속 복합층 및 그래핀을 형성하는 단계;를 포함한다.
그리고, 상기 그래핀은 상기 기판과 상기 금속 복합층 사이에 형성될 수 있다.
또한, 상기 열처리의 온도범위는 1000℃ 내지 1100℃일 수 있다.
그리고, 상기 열처리는 0.5 내지 2시간에 수행될 수 있다.
또한, 상기 금속 박막은, 팔라듐(Pd), 구리(Cu), 철(Fe) 및 망간(Mn) 중 적어도 하나를 포함할 수 있다.
그리고, 상기 탄화규소 박막은 다결정 또는 비정질일 수 있다.
또한, 기판은, 절연 물질일 수 있다.
그리고, 기판은, 산화물로 형성될 수 있다.
또한, 산화물은 사파이어(A12O3), 알루미네이트(LaAlO 3 ) 및 티탄스트론튬 산화물(SrTiO 3 ) 중 적어도 하나를 포함할 수 있다.
그리고, 상기 그래핀은 D 피크, G 피크 및 2D 피크 모두를 갖을 수 있다.
또한, 상기 탄화규소 박막의 두께는 상기 금속 박막의 두께와 동일할 수 있다.
그리고, 상기 탄화 규소 박막 및 상기 금속 박막의 두께 각각은 1nm 내지 10 nm사이일 수 있다.
또한, 상기 열처리는 진공 상태에서 수행될 수 있다.
그리고, 상기 진공 상태의 진공도 범위는 10-4 내지 10-3Torr일 수 있다.
또한, 상기 금속 복합층은 상기 탄화규소 박막의 규소와 상기 금속 박막의 금속이 결합하여 형성될 수 있다.
그리고, 상기 그래핀은 상기 탄화규소 박막의 탄소들이 서로 결합하여 형성될 수 있다.
그리고, 상기 금속 복합층을 제거하는 단계;를 더 포함할 수 있다.
한편, 일 실시예에 따른 그래핀 적용 소자의 제조 방법은, 앞서 기술한 기판상에 그래핀을 제조하는 단계; 및 상기 기판상에 상기 그래핀을 포함한 소자를 형성하는 단계;를 포함하는 포함한다.
그리고, 상기 소자를 형성하는 단계는, 상기 그래핀을 패터닝하는 단계;를 포함할 수 있다.
또한, 표시 소자 또는 전자 소자일 수 있다.
본 개시는 탄화 규소 박막과 금속 박막을 진공 상태에서 열처리함으로써 그래핀을 형성하기 때문에 그래핀의 제조 방법이 용이해진다.
절연 기판상에 그래핀이 직성장하기 때문에 그래핀이 형성된 절연 기판을 소자에 직접 적용할 수 있어, 그래핀이 적용된 소자의 제조가 용이해진다.
도 1a 내지 도 1e는 일 실시예에 따른 그래핀 제조 방법을 설명하는 도면이다.
도 2는 일 실시예에 의해 형성된 결과물에 대한 라만스펙트럼 결과를 나타낸다.
도 3은 일 실시예에 의해 형성된 결과물의 XPS 결과를 나타낸다.
도 4는 일 실시예에 따른 기판상의 그래핀을 구비한 전계 효과형 트랜지스터의 모식도를 나타낸다.
이하, 본 발명의 일 실시예에 따른 그래핀 제조 방법 및 이를 이용한 소자의 제조 방법을 첨부된 도면을 참조하여 상세하게 설명한다. 첨부된 도면에 도시된 층이나 영역들의 폭 및 두께는 명세서의 명확성을 위해 다소 과장되게 도시될 수 있다. 상세한 설명 전체에 걸쳐 동일한 참조번호는 동일한 구성요소들을 나타낸다.
본 명세서에서 사용되는 "그래핀"이라는 용어는 복수개의 탄소원자들이 서로 공유결합으로 연결되어 폴리시클릭 방향족 분자가 시트 형태를 형성한 것으로서 원통 형상의 구조를 갖는 카본나노튜브와는 구별된다. 상기 공유결합으로 연결된 탄소원자들은 기본 반복단위로서 6원환을 형성하나, 5원환 및/또는 7원환을 더 포함하는 것도 가능하다. 따라서 상기 그래핀은 서로 공유결합된 탄소원자들(통상 sp2 결합)의 단일층으로서 보이게 된다. 상기 그래핀은 상술한 바와 같은 그래핀의 단일층으로 이루어질 수 있으나, 이들이 여러 개 서로 적층되어 복수층을 형성하는 것도 가능하며, 최대 300층까지의 두께를 형성하게 된다. 통상 상기 그래핀의 측면 말단부는 수소원자로 포화된다.
도 1a 내지 도 1e는 일 실시예에 따른 그래핀 제조 방법을 설명하는 도면이다.
도 1a에 도시된 바와 같이, 기판(10)을 준비한다. 기판(10)은 절연 물질로 형성될 수 있다. 예를 들어, 절연 물질은 사파이어(A12O3), 알루미네이트(LaAlO 3 ), 티탄스트론튬 산화물(SrTiO 3 )과 같은 절연성 산화물일 수 있다.
기판(10)의 두께는 수 mm이내일 수 있다. 예를 들어, 기판(10)은 1mm 내지 10mm일 수 있다.
그리고, 도 1b에 도시된 바와 같이, 상기한 기판(10)상에 탄화규소(SiC) 박막(11)을 형성한다. 탄화규소 박막(11)은 화학기상 증착 방법 등을 이용하여 기판(10)상에 증착될 수 있다. 상기한 탄화규소 박막(11)은 상온에서 증착될 수 있다. 탄화규소 박막(11)이 상온 등 저온에서 증착되기 때문에 증착된 탄화규소 박막(11)은 비정질일 수 있다. 또는 탄화규소 박막(11)은 다결정일 수도 있다. 그리고, 탄화 규소 박막의 두께는 수 nm일 수 있다. 예를 들어, 탄화규소 박막(11)의 두께는 1nm내지 10nm일 수 있다.
도 1c에 도시된 바와 같이, 탄화규소 박막(11)상에 금속 박막(12)을 형성한다. 금속 막박의 금속은 팔라듐(Pd), 구리(Cu), 철(Fe) 망간(Mn) 등이 있을 수 있다. 상기한 금속 박막(12)은 원자층 증착법, 화학기상 증착 방법(Chemical Vapor Deposition) 또는 물리적 증기 증착법(Physical Vapor Deposition) 등으로 증착될 수 있다. 상기한 금속 박막(12)의 증착된 실온에서 행해질 수 있다. 금속 박막(12)은 탄화규소 박막(11)상에 균일하게 증착되는 것이 바람직하다. 상기한 금속 박막(12)은 탄화규소 박막(11)과 동일한 두께로 형성될 수 있다. 예를 들어, 금속 박막(12)의 두께는 1nm내지 10nm일 수 있다.
그리고 나서, 도 1d에 도시된 바와 같이, 탄화규소 박막(11) 및 금속 박막(12)이 형성된 기판(10)을 열처리한다. 열처리 온도는 1000℃ 내지 1100℃의 범위일 수 있다. 또한, 상기한 열처리는 진공 상태에서 수행될 수 있다. 진공 상태의 진공도는 수 mTorr일 수 있다. 예를 들어, 진공도는 10-4 내지 10-3Torr일 수 있다. 열처리 시간은 탄화규소 박막(11) 및 금속 박막(12)의 두께에 따라 다를 수 있으나, 30분 내지 2시간 사이일 수 있다.
상기 열처리를 위한 열원으로서는 유도가열(induction heating), 복사열, 레이져, IR, 마이크로파, 플라즈마, UV, 표면 플라즈몬 가열 등을 제한 없이 사용할 수 있다. 이와 같은 열원은 탄화규소 박막(11) 및 금속 박막(12)이 형성된 기판(10)이 배치된 챔버에 부착되어 챔버 내부를 소정 온도까지 승온시키는 역할을 수행한다.
탄화규소 박막(11) 중 규소는 탄소로부터 분리되어 금속 박막(12)의 금속과 결합하여 금속-규소 화합물(metal-silicidation)인 금속 복합층(14)이 형성된다. 금속 박막(12)이 팔라듐(Pd)로 형성된 경우, 금속 복합층(14)의 물질은 Pd2Si이다. 그리고, 금속 박막(12)이 구리(Cu)로 형성된 경우 복합층의 물질은 Cu5Si이고, 금속 박막(12)이 철(Fe)로 형성된 경우 복합층의 물질은 Fe3Si이며, 금속 박막(12)이 망간(Mn)으로 형성된 경우 복합층의 물질은 Mn3Si일 것이다.
잔류하는 탄소들은 서로 결합하여 그래핀(13)이 된다. 그래핀(13)은 기판(10)과 금속 복합층(14) 사이에 형성될 수 있다.
상기와 같은 열처리 공정에 의해 얻어진 결과물은 소정의 냉각 공정을 거치게 된다. 이와 같은 냉각 공정은 생성된 그래핀(13)이 균일하게 성장하여 일정하게 배열될 수 있도록 하기 위한 공정으로서, 예를 들어 분당 10 내지 100℃의 속도로 냉각시킬 수 있다. 자연 냉각 등의 방법을 사용하는 것도 가능하며, 이와 같은 자연 냉각은 열원의 작동을 중지시키거나, 열원을 반응기에서 제거하는 등의 방법으로 수행할 수 있다.
마지막으로, 도 1e에 도시된 바와 같이, 금속 복합층(14)을 제거함으로써 기판(10)상의 그래핀(13)을 획득할 수 있다. 금속 복합층(14)은 에칭 방법에 의해 제거될 수 있다.
상술한 바와 같은 그래핀 제조 과정은 1사이클 과정으로 수행할 수 있으나, 이들을 수차례 반복하여 층수가 높으면서 치밀한 구조의 그래핀을 생성하는 것도 가능하다.
상기와 같이 탄화규소 박막 상에서 직접 성장한 그래핀의 결정성은 라만 분광법으로 측정할 수 있다. 일반적으로 그래핀의 라만 스펙트럼에서 1590cm-1 부근에서 G 피크가 존재하며, 1350cm-1 부근에서 D 피크가 존재하고, 2700cm-1 부근에서 2D 피크가 존재할 수 있다.
D 피크는 그래핀 내부의 결함에 의한 피크로서, 그래핀의 경우에는 시료의 가장자리 부근이나 시료에 결함이 많은 경우에 주로 관찰된다. 따라서 D 피크의 강도(intensity)가 큰 경우에는 그래핀의 결함이 다량 존재하며 이는 결정성이 낮은 것으로 해석할 수 있다. 이와 반대로 D 피크의 강도가 낮은 경우에는 그래핀 내에 결함이 적으며, 이는 결정성이 높은 것으로 해석할 수 있다.
G 피크와 2D 피크는 흑연계 물질에서 공통적으로 발견되는 피크로서 탄소 원자들간의 상호작용에 의해 나타난다. 라만 분석에서 가장 유용하게 사용되는 것은 G 피크의 강도에 대한 2D 피크의 강도에 따른 그래핀의 층수를 구별할 수 있는 점이다. 레이저의 파장에 따라 약간의 차이가 있지만 일반적으로 G 피크의 강도에 대한 2D 피크의 강도가 1이상이면 1층의 그래핀, G 피크의 강도에 대한 2D 피크의 강도가 1이면 2층의 그래핀, G 피크의 강도에 대한 2D 피크의 강도가 1미만이면 3층이상의 그래핀으로 구별될 수 있다. 또한 2D-peak의 모양을 통해서도 그래핀의 층을 구별할 수 있다. 이러한 간편한 비파괴 검사인 라만 분석을 통해 쉽게 그래핀의 품질과 두께를 쉽게 파악할 수 있다. 일 실시예에 따라 성장된 그래핀의 G 피크의 강도에 대한 2D 피크의 강도의 비율은 0.5이상일 수 있다.
도 1에서는 기판 상에 탄화규소 박막을 형성한 후 금속 박막을 형성한다고 하였으나, 이에 한정되지 않는다. 기판상에 금속 박막을 형성한 후 탄화 규소 박막을 형성하고 이를 열 처리함으로써 그래핀을 제조할 수도 있다.
이하에서 실시예를 들어 본 발명을 보다 상세히 설명하나 본 발명이 이에 한정되는 것은 아니다.
실시예
사파이어 기판상에 탄화규소 박막 및 팔라듐 박막을 각각 5nm씩 증착하였다. 그리고, 진공 상태 예를 들어, 10-3Torr 퍼니스(furnace)안에 탄화규소 박막과 팔라듐 박막이 증착된 사파이어 기판을 넣고 서로 다른 온도, 예를 들어, 950℃, 1050℃, 1150℃로 1시간 동안 열처리하여 그래핀을 성장시켰다.
도 2는 실시예에 의해 형성된 결과물에 대한 라만스펙트럼 결과를 나타낸다. 2,700cm-1 근방에 2D peak이 형성된 것으로 그래핀이 존재함을 알 수 있다. 열처리 온도가 950℃일 때, D 피크, G 피크, 그리고 2D 피크가 모두 나타나지만, 2D 피크의 세기는 G 피크의 세기에 비해 작다. 그리고, 열처리 온도가 1050℃일 때, 2D 피크의 세기가 커졌고, 온도가 1150℃ 일때, 2D 피크의 세기는 감소하였다. 그리하여, 950℃에서 그래핀이 성장하기 시작하였음을 확인할 수 있고, 1150℃이상에서는 성장된 그래핀의 결정성이 떨어짐을 확인할 수 있다. 결국, 그래핀의 성장을 위한 열처리 온도는 950℃ 내지 1150℃ 범위이며, 1000℃ 내지 1100℃ 범위에서 결정성이 높은 그래핀을 획득할 수 있다.
도 3은 실시예에 의해 형성된 결과물의 XPS(X-ray photoelectron spectroscopy) 결과를 나타낸다. 일반적으로 그래핀의 결합 에너지(binding energy)는 약 285eV이고, 탄화 규소의 결합 에너지는 약 283.5eV이다. 1050℃와 1150℃에서 열처리한 결과물에서는 285eV 부근에서 피크가 발견되었을 뿐 283.5eV 부근에서의 피크는 발견되지 않았다. 반면, 950℃에서 열처리한 결과물에서 283.5eV 부근에서도 피크가 발견되었다. 그리하여, 950℃에서 열처리한 결과물에는 반응하지 않는 탄화규소가 남아 있다고 예상할 수 있으며, 1050℃와 1150℃에서 열처리한 그래핀 샘플에서는 모든 탄화규소가 반응하여 금속 복합물이 되었다고 예상할 수 있다.
이와 같이 비교적 높은 압력 및 낮은 온도에서서 탄화규소 박막과 금속 박막으로부터 기판상에 그래핀을 성장시킬 수 있기 때문에 그래핀 제조가 용이해진다.
상기와 같이 제조된 그래핀은 그래핀이 적용되는 소자를 제조하는데 이용될 수 있다. 예를 들어, 그래핀을 소정 모양으로 패터닝한 후, 기판상에 상기 패터닝된 그래핀을 포함하는 다양한 소자를 제조할 수 있다.
그래핀은 전도성이 우수하고, 막의 균일도가 높아 투명 전극으로서 유용하게 사용될 수 있다. 태양전지 등에서는 기판 상에 전극이 사용되며, 빛이 투과해야 하는 특성상 투명 전극이 요구되고 있다. 이러한 투명 전극으로서 상기 그래핀을 사용하는 경우, 우수한 전도성을 나타내게 된다. 또한, 각종 표시소자 등의 패널 전도성 박막으로서 활용하는 경우, 소량으로도 목적하는 전도성을 나타낼 수 있고, 빛의 투과량을 개선하는 것이 가능해진다.
아울러, 메모리소자용 채널, 센서, 전자 종이 등에 사용할 수 있다. 즉, 상기 그래핀은 절연층 상에 그래핀이 존재하므로, 이를 FET 트랜지스터 등의 다양한 트랜지스터에서 게이트 전극 등으로 활용할 수 있다.
아울러 그래핀은 투명전극이 사용되는 표시소자에 적용될 수 있다. 상기한 표시 소자은 전자종이 표시소자, 유기발광 표시소자, 액정 표시소자 등을 예로 들 수 있다.
이들 중 상기 유기발광 표시소자는 형광성 또는 인광성 유기 화합물 박막에 전류를 흘려주면, 전자와 정공이 유기막에서 결합하면서 빛이 발생하는 현상을 이용한 능동 발광형 표시 소자이다. 일반적인 유기 전계 발광 소자는 기판상부에 애노드가 형성되어 있고, 이 애노드 상부에 정공 수송층, 발광층, 전자 수송층 및 캐소드가 순차적으로 형성되어 있는 구조를 가지고 있다. 전자와 정공의 주입을 보다 용이하게 하기 위하여 전자 주입층 및 정공 주입층을 더 구비하는 것도 가능하며, 필요에 따라 정공차단층, 버퍼층 등을 더 구비할 수 있다. 상기 애노드는 그 특성상 투명하고 전도성이 우수한 소재가 바람직한 바, 상기 구현예에 따른 그래핀을 구비한 투명 전극을 유용하게 사용할 수 있다.
또 다른 구현예에 따르면, 상기 그래핀은 다양한 전기소자에 사용될 수 있으며, 예를 들어 센서, 바이폴라 정션 트랜지스터, 전계 효과형 트랜지스터, 이종 접합 바이폴러 트랜지스터, 싱글 일렉트론 트랜지스터, 발광다이오드, 유기전계 발광다이오드 등을 예시할 수 있다. 이와 같은 소자들에서 상기 그래핀은 채널층, 전극, 또는 전극과 채널층 사이의 버퍼층 등에 사용될 수 있다.
이들 중 전계 효과형 트랜지스터(FET)의 예를 도 4에 도시한다. 도 4에서 기판(111) 상에 실리카 기판(112)이 존재하며, 그 위에 상기 기판상의 그래핀 (113)이 채널층으로서 놓여진다. 좌우에는 소스전극(114) 및 드레인 전극(117)이 존재하며, 절연체층(116)을 사이에 두고 게이트 전극(115)이 존재하게 된다. 여기서 게이트 전극에 전압을 인가함으로써 소스-드레인 전극 사이에 흐르는 전류를 제어한다. 즉, 상기 반도체층이 채널 영역을 이루고 있고, 게이트 전극에 인가되는 전압으로 소스 전극과 드레인 전극의 사이에 흐르는 전류가 제어됨으로써 온/오프 동작한다.
여기서, 소스 전극과 드레인 전극의 간격은 상기 박막 트랜지스터를 이용하는 용도에 따라 결정되고, 예를 들어 O.1㎛ 내지 1㎜, 예를 들어 1㎛ 내지 100㎛, 또는 5㎛ 내지 100㎛이다.
일구현예에 따른 트랜지스터에 있어서의 절연체층의 재료로는, 전기 절연성을 갖고 박막으로서 형성할 수 있는 것이면 특별히 한정되지 않고, 금속 산화물(규소의 산화물을 포함한다), 금속 질화물(규소의 질화물을 포함한다), 고분자, 유기 저분자 등 실온에서의 전기 저항율이 1OΩ㎝ 이상인 재료를 이용할 수 있으며, 예를 들어 비유전율이 높은 무기 산화물 피막을 사용할 수 있다.
상기 무기 산화물로는 산화 규소, 산화 알루미늄, 산화 탄탈럼, 산화 타이타늄, 산화 주석, 산화 바나듐, 타이타늄산 바륨스트론튬, 지르코늄산 타이타늄산 바륨, 지르코늄산 타이타늄산 납, 타이타늄산 납 란타늄, 타이타늄산 스트론튬, 타이타늄산 바륨, 불화 바륨 마그네슘, 란타늄 산화물, 불소 산화물, 마그네슘 산화물, 비스무트 산화물, 타이타늄산 비스무트, 니오븀 산화물, 타이타늄산 스트론튬 비스무트, 탄탈럼산 스트론튬 비스무트, 오산화 탄탈럼, 탄탈럼산 니오븀산 비스무트, 트라이옥사이드이트륨 및 이들을 조합한 것을 들 수 있고, 산화 규소, 산화 알루미늄, 산화 탄탈럼, 산화 티타늄을 예로 들 수 있다.
또한, 질화 규소(Si3N4, SixNy (x, y〉0)), 질화 알루미늄 등의 무기 질화물도 적합하게 이용할 수 있다.
또한, 절연체층은 알콕시드 금속을 포함하는 전구 물질로 형성될 수도 있고, 이 전구 물질의 용액을, 예컨대 기판에 피복하고, 이것을 열처리를 포함하는 화학 용액 처리를 함으로써 절연체층이 형성된다.
상기 알콕시드 금속에 있어서의 금속으로는, 예컨대 전이 금속, 란타노이드, 또는 주족 원소로부터 선택되고, 구체적으로는, 바륨(Ba), 스트론튬(Sr), 타이타늄(Ti), 비스무트(Bi), 탄탈럼(Ta), 지르코늄(Zr), 철(Fe),니켈(Ni), 망간(Mn), 납(Pb), 란타늄(La), 리튬(Li), 나트륨(Na), 칼륨(K), 루비듐(Rb), 세슘(Cs), 프랑슘(Fr), 베릴륨(Be), 마그네슘(Mg), 칼슘(Ca), 니오븀(Nb), 탈륨(Tl), 수은(Hg), 구리(Cu), 코발트(Co), 로듐(Rh), 스칸듐(Sc) 및 이트륨(Y) 등을 들 수 있다. 또한, 상기 알콕시드 금속에 있어서의 알콕시드로는, 예컨대 메탄올, 에탄올, 프로판올, 아이소프로판올, 뷰탄올, 아이소뷰탄올 등을 포함하는 알코올류, 메톡시 에탄올, 에톡시 에탄올, 프로폭시 에탄올, 뷰톡시 에탄올, 펜톡시 에탄올, 헵톡시 에탄올, 메톡시 프로판올, 에톡시 프로판올, 프로폭시 프로판올, 뷰톡시 프로판올, 펜톡시 프로판올, 헵톡시 프로판올을 포함하는 알콕시 알코올류 등으로부터 유도되는 것을 들 수 있다.
일구현예에 따른 절연체층을 상기한 바와 같은 재료로 구성하면, 절연체층 중에 분극이 발생하기 용이해지고, 트랜지스터 동작의 임계 전압을 저감할 수 있다. 또한, 상기 재료 중에서도 Si3N4, SixNy, SiONx (x, y〉0) 등의 질화 규소로 절연체층을 형성하면, 공핍층이 한층 더 발생하기 용이해지며, 트랜지스터 동작의 임계 전압을 더욱 저감시킬 수 있다.
유기 화합물을 이용한 절연체층으로는 폴리이미드, 폴리아마이드, 폴리에스터, 폴리아크릴레이트, 광라디칼 중합계, 광 양이온 중합계의 광경화성 수지, 아크릴로나이트릴 성분을 함유하는 공중합체, 폴리바이닐페놀, 폴리바이닐알코올, 노볼락 수지 및 사이아노에틸풀루란 등을 이용할 수도 있다.
그 밖에, 왁스, 폴리에틸렌, 폴리클로로피렌, 폴리에틸렌테레프탈레이트, 폴리옥시메틸렌, 폴리바이닐클로라이드, 폴리불화바이닐리덴, 폴리메틸메타크릴레이트, 폴리설폰, 폴리카보네이트, 폴리이미드사이아노에틸 풀룰란, 폴리(바이닐페놀)(PVP), 폴리(메틸메타크릴레이트)(PMMA), 폴리카보네이트(PC), 폴리스타이렌(PS), 폴리올레핀, 폴리아크릴아마이드, 폴리(아크릴산), 노볼락 수지, 레졸 수지, 폴리이미드, 폴리자일렌, 에폭시 수지에 더하여, 풀룰란 등의 높은 유전율을 갖는 고분자 재료를 사용하는 것도 가능하다.
상기 절연체층은 상술한 바와 같은 무기 또는 유기 화합물 재료를 복수 이용한 혼합층일 수도 있고, 이들 적층 구조체일 수도 있다. 이 경우, 필요에 따라 유전율이 높은 재료와 발수성을 갖는 재료를 혼합하거나 적층함으로써 디바이스의 성능을 제어할 수도 있다.
상기 절연체층의 형성 방법으로는 진공 증착법, 분자선 에피택셜 성장법, 이온 클러스터빔법, 저에너지 이온빔법, 이온 플레이팅법, CVD법, 스퍼터링법, 대기압 플라즈마법 등의 건식 프로세스나, 스프레이 코팅법, 스핀 코팅법, 블레이드 코팅법, 딥 코팅법, 캐스팅법, 롤 코팅법, 바 코팅법, 다이 코팅법 등의 도포에 의한 방법, 인쇄나 잉크 젯 등의 패터닝에 의한 방법 등의 습식 프로세스를 들 수 있고, 재료에 따라 사용할 수 있다. 습식 프로세스는 무기 산화물의 미립자를 임의의 유기 용제 또는 물에 필요에 따라 계면 활성제 등의 분산 보조제를 이용하여 분산한 액을 도포, 건조하는 방법이나 산화물 전구체, 예컨대 알콕시드체의 용액을 도포, 건조하는 이른바 졸겔법이 사용된다.
상기 반도체층인 그라펜층과 절연체층 사이에는 금속 원자층 및/또는 금속 이온층이 더 형성될 수 있다. 상기 금속 원자층은 Zn, Al, Ga, Zr, Ni, Co, Pd 또는 이들의 혼합물 등을 포함할 수 있다. 상기 금속 이온층은 Zn, Al, Ga, Zr, Ni, Co, Pd 또는 이들의 혼합물의 이온을 포함할 수 있으며, 이들은 금속염의 형태로 존재할 수 있다. 상기 금속염의 대응 음이온으로서는 할로겐, (COOH)-, (NO3)2-, (SO4)2-, (CO3)2- 등을 예시할 수 있다. 이들 금속원자층 또는 금속이온층은 금속 원자 또는 금속 이온이 1층 내지 3층으로 적층된 두께를 가질 수 있다.
상기 금속 원자층 또는 금속 이온층은 당업계에 알려져 있는 방법을 통해 형성할 수 있으며, 예를 들어 진공 증착법, 분자선 에피택셜 성장법, 이온 클러스터빔법, 저에너지 이온빔법, 이온 플레이팅법, CVD법, 스퍼터링법, 대기압 플라즈마법 등의 건식 프로세스나, 스프레이 코팅법, 스핀 코팅법, 블레이드 코팅법, 딥 코팅법, 캐스팅법, 롤 코팅법, 바 코팅법, 다이 코팅법 등의 도포에 의한 방법, 인쇄나 잉크 젯 등의 패터닝에 의한 방법 등의 습식 프로세스를 들 수 있고, 재료에 따라 사용할 수 있으며, 특별히 한정되는 것은 아니다.
상기 트랜지스터, 예를 들어 박막 트랜지스터에 있어서의 기판은, 박막 트랜지스터의 구조를 지지하는 역할을 하는 것이고, 재료로는 유리 외에 금속 산화물이나 질화물 등의 무기 화합물, 플라스틱 필름(PET, PES, PC)이나 금속 기판 또는 이들 복합체나 적층체 등도 이용하는 것이 가능하다. 또한, 기판 이외의 구성 요소에 의해 박막 트랜지스터의 구조를 충분히 지지할 수 있는 경우에는, 기판을 사용하지 않는 것도 가능하다. 또한, 기판의 재료로는 실리콘(Si) 웨이퍼가 사용되는 것이 많다. 이 경우, Si 자체를 게이트 전극겸 기판으로 이용할 수 있다. 또한, Si의 표면을 산화하고, SiO2를 형성하여 절연층으로서 활용하는 것도 가능하다. 이 경우, 기판겸 게이트 전극의 Si 기판에 리드선 접속용 전극으로서, Au 등의 금속층을 성막하는 것도 있다.
일구현예에 따른 트랜지스터에 있어서의 게이트 전극, 소스 전극 및 드레인 전극의 재료로는 도전성 재료이면 특별히 한정되지 않고, 백금, 금, 은, 니켈, 크롬, 구리, 철, 주석, 안티몬납, 탄탈륨, 인듐, 팔라듐, 텔루륨, 레늄, 이리듐, 알루미늄, 루테늄, 게르마늄, 몰리브데늄, 텅스텐, 산화주석ㅇ안티몬, 산화인듐ㅇ주석(ITO), 불소 도핑 산화 아연, 아연, 탄소, 흑연, 유리상 탄소, 은 페이스트 및 카본 페이스트, 리튬, 베릴륨, 나트륨, 마그네슘, 칼륨, 칼슘, 스칸듐, 타이타늄, 망간, 지르코늄, 갈륨, 니오븀, 나트륨, 나트륨-칼륨 합금, 마그네슘, 리튬, 알루미늄, 마그네슘/구리 혼합물, 마그네슘/은 혼합물, 마그네슘/알루미늄 혼합물, 마그네슘/인듐 혼합물, 알루미늄/산화 알루미늄 혼합물, 리튬/알루미늄 혼합물 등이 이용되고, 이들을 이용하는 경우는 스퍼터법 또는 진공 증착법에 의해 성막하여 전극을 형성할 수 있다.
일구현예에 따른 트랜지스터에 있어서, 소스 전극, 드레인 전극으로는, 상기 도전성 재료를 포함하는 용액, 페이스트, 잉크, 분산액 등의 유동성 전극 재료를 이용하여 형성한 것도 이용 가능하다. 금속 미립자를 함유하는 분산물로는, 예컨대 공지된 도전성 페이스트 등을 이용할 수도 있지만, 통상 입자 직경이 0.5㎚ 내지 50㎚, 1㎚ 내지 10㎚의 금속 미립자를 함유하는 분산물이면 바람직하다. 이 금속 미립자의 재료로는, 예컨대 백금, 금, 은, 니켈, 크로뮴, 구리, 철, 주석, 안티몬납, 탄탈럼, 인듐, 팔라듐, 텔루륨, 레늄, 이리듐, 알루미늄, 루테늄, 저마늄, 몰리브데넘, 텅스텐, 아연 등을 이용할 수 있다.
이들의 금속 미립자를, 주로 유기 재료로 이루어지는 분산 안정제를 이용하여, 물이나 임의의 유기 용제인 분산매 중에 분산한 분산물을 이용하여 전극을 형성하는 것이 바람직하다. 이러한 금속 미립자의 분산물의 제조 방법으로는, 스퍼터링법, 금속 증기 합성법 등의 물리적 생성법이나, 콜로이드법, 공침법 등의 액상으로 금속 이온을 환원하여 금속 미립자를 생성하는 화학적 생성법을 예로 들 수 있다.
이들 금속 미립자 분산물을 이용하여 상기 전극을 성형하고, 용매를 건조시킨 후, 필요에 따라 100℃ 내지 300℃, 예를 들어 150℃ 내지 200℃의 범위에서 형상대로 가열함으로써 금속 미립자를 열융착시켜 목적하는 형상을 갖는 전극 패턴을 형성할 수 있다.
또한, 게이트 전극, 소스 전극 및 드레인 전극의 재료로서, 도핑 등으로 도전율을 향상시킨 공지된 도전성 폴리머를 이용할 수 있고, 예컨대 도전성 폴리아닐린, 도전성 폴리피롤, 도전성 폴리싸이오펜(폴리에틸렌다이옥시싸이오펜과 폴리스타이렌설폰산의 착체 등), 폴리에틸렌다이옥시싸이오펜(PEDOT)과 폴리스타이렌설폰산의 착체 등도 적합하게 사용된다. 이들 재료에 의해 소스 전극과 드레인 전극의 반도체층과의 접촉 저항을 저감할 수 있다.
소스 전극 및 드레인 전극을 형성하는 재료는, 상술한 예 중에서도 반도체층과의 접촉면에서 전기 저항이 적은 것이 바람직하다. 이 때의 전기 저항은, 즉 전류 제어 디바이스를 제작했을 때 전계 효과 이동도와 대응하고 있으며, 큰 이동도를 얻기 위해서는 가능한 한 저항이 작은 것이 필요하다.
상기 전극의 형성 방법으로는, 예컨대 증착, 전자빔 증착, 스퍼터링, 대기압 플라즈마법, 이온 플레이팅, 화학 기상 증착, 전착, 무전해 도금, 스핀 코팅, 인쇄 또는 잉크 젯 등의 수단에 의해 형성된다. 또한, 필요에 따라 패터닝하는 방법으로는, 상기 방법을 이용하여 형성한 도전성 박막을, 공지된 포토리소그래프법이나 리프트 오프법을 이용하여 전극 형성하는 방법, 알루미늄이나 구리 등의 금속박상에 열 전사, 잉크 젯 등에 의해, 레지스트를 형성하여 에칭하는 방법이 있다. 또한, 도전성 폴리머의 용액 또는 분산액, 금속 미립자를 함유하는 분산액 등을 직접 잉크젯법에 의해 패터닝할 수도 있고, 도공막으로부터 리소그래피나 레이저 연마 등에 의해 형성할 수도 있다. 또한 도전성 폴리머나 금속 미립자를 함유하는 도전성 잉크, 도전성 페이스트 등을 볼록판, 오목판, 평판, 스크린 인쇄 등의 인쇄법으로 패터닝하는 방법도 이용할 수 있다.
이렇게 하여 형성된 전극의 막 두께는 전류가 통하면 특별히 제한은 없지만, 예를 들어 0.2㎚ 내지 10㎛ 또는 4㎚ 내지 300㎚의 범위이다. 이 범위내이면, 막 두께가 얇음에 따라 저항이 높아져 전압 강하를 발생시키지 않는다.
또한, 일구현예에 따른 트랜지스터에서는, 예컨대 주입 효율을 향상시킬 목적으로, 반도체층과 소스 전극 및 드레인 전극의 사이에 버퍼층을 설치할 수도 있다. 버퍼층으로는 n형 박막트랜지스터에 대해서는 유기 EL 소자의 음극에 사용되는 LiF, Li2O, CsF, NaCO3, KCl, MgF2, CaCO3 등의 알칼리 금속, 알칼리 토류 금속 이온 결합을 갖는 화합물을 사용할 수 있다. 또한, Alq(트리스(8-퀴놀리놀)알루미늄 착체) 등 유기 EL 소자로 전자 주입층, 전자 수송층으로서 사용되는 화합물을 삽입할 수도 있다.
버퍼층은 캐리어의 주입 장벽을 내림으로써 임계값 전압을 내리고, 트랜지스터를 저전압 구동시키는 효과가 있다. 상기 버퍼층은 전극과 반도체층의 사이에 얇게 존재하면 무방하고, 그 두께는 0.1㎚ 내지 30㎚, 또는 0.3㎚ 내지 20㎚이다.
또한 상기 박막 트랜지스터에 있어서, 발광소자를 상기 박막 트랜지스터와 전기적으로 연결한 후, 소스-드레인 사이를 흐르는 전류를 이용하여 상기 발광소자를 제어할 수 있으며, 이를 이용하여 평판표시장치를 구성할 수 있다.
이와 같이 절연성 기판상에 그래핀을 직접 형성하였기 때문에 그래핀을 포함한 소자를 형성하더라도 레치업 효과가 발생하지 않는다.
또한, 이상에서는 본 발명의 바람직한 실시예에 대하여 도시하고 설명하였지만, 본 발명은 상술한 특정의 실시예에 한정되지 아니하며, 청구범위에서 청구하는 본 발명의 요지를 벗어남이 없이 당해 발명이 속하는 기술분야에서 통상의 지식을 가진자에 의해 다양한 변형실시가 가능한 것은 물론이고, 이러한 변형실시들은 본 발명의 기술적 사상이나 전망으로부터 개별적으로 이해되어서는 안될 것이다.
10: 기판,
11: 탄화규소 박막
12: 금속 박막
13: 그래핀
14: 금속 복합층

Claims (20)

  1. 상온에서 기판상에 다결정 또는 비정질의 탄화규소 박막을 형성하는 단계;
    상기 탄화규소 박막상에 팔라듐(Pd), 구리(Cu), 철(Fe) 및 망간(Mn) 중 적어도 하나를 포함하는 금속 박막을 형성하는 단계; 및
    상기 탄화규소 박막 및 상기 금속 박막을, 10-4 내지 10-3Torr의 진공도 범위의 진공 상태에서 1000℃ 내지 1100℃의 온도 범위로, 열처리함으로써, 상기 기판상에 상기 기판과 접하는 그래핀 및 상기 그래핀과 접하는 금속 복합층을 형성하는 단계;를 포함하는 그래핀의 제조 방법.
  2. 삭제
  3. 삭제
  4. 제 1항에 있어서,
    상기 열처리는 0.5 내지 2시간에 수행되는 그래핀의 제조 방법.
  5. 삭제
  6. 삭제
  7. 제 1항에 있어서,
    기판은,
    절연 물질인 그래핀의 제조 방법.
  8. 제 1항에 있어서,
    기판은,
    산화물로 형성된 그래핀의 제조 방법.
  9. 제 8항에 있어서,
    산화물은
    사파이어(A12O3), 알루미네이트(LaAlO3) 및 티탄스트론튬 산화물(SrTiO3) 중 적어도 하나를 포함하는 그래핀의 제조 방법.
  10. 제 1항에 있어서,
    상기 그래핀은 D 피크, G 피크 및 2D 피크 모두를 갖는 그래핀의 제조 방법.
  11. 제 1항에 있어서,
    상기 탄화규소 박막의 두께는 상기 금속 박막의 두께와 동일한 그래핀의 제조 방법.
  12. 제 1항에 있어서,
    상기 탄화 규소 박막 및 상기 금속 박막의 두께 각각은 1nm 내지 10 nm사이인 그래핀의 제조 방법.
  13. 삭제
  14. 삭제
  15. 제 1항에 있어서,
    상기 금속 복합층은
    상기 탄화규소 박막의 규소와 상기 금속 박막의 금속이 결합하여 형성되는 그래핀의 제조 방법.
  16. 제 1항에 있어서,
    상기 그래핀은
    상기 탄화규소 박막의 탄소들이 서로 결합하여 형성된 그래핀의 제조 방법.
  17. 제 1항에 있어서,
    상기 금속 복합층을 제거하는 단계;를 더 포함하는 그래핀의 제조 방법.
  18. 제 1항, 제 4항, 제 7항 내지 제 12항, 제 15항 내지 제 17항 중 어느 하나에 기재된 방법을 이용하여 기판상에 그래핀을 제조하는 단계; 및
    상기 기판상에 상기 그래핀을 포함한 소자를 형성하는 단계;를 포함하는 그래핀적용 소자의 제조 방법.
  19. 제 18항에 있어서,
    상기 소자를 형성하는 단계는,
    상기 그래핀을 패터닝하는 단계;를 포함하는 그래핀 적용 소자의 제조 방법.
  20. 제 18항에 있어서,
    표시 소자 또는 전자 소자인 그래핀 적용 소자의 제조 방법.
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Families Citing this family (9)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
JP6680678B2 (ja) * 2013-09-16 2020-04-15 ユニバーシティ オブ テクノロジー シドニー シリコンカーバイド上のグラフェン層の形成方法
WO2015058571A1 (zh) * 2013-10-25 2015-04-30 京东方科技集团股份有限公司 Oled显示装置及其制作方法
KR20180044840A (ko) * 2015-03-06 2018-05-03 유니버서티 오브 테크놀러지 시드니 방법, 구조 및 슈퍼커패시터
US10217819B2 (en) * 2015-05-20 2019-02-26 Samsung Electronics Co., Ltd. Semiconductor device including metal-2 dimensional material-semiconductor contact
WO2017015204A1 (en) * 2015-07-17 2017-01-26 Cornell University Copper palladium compositions as oxidation and reduction catalysts
DE102016124973A1 (de) * 2016-12-20 2018-06-21 Infineon Technologies Ag Halbleiterbauelemente und Verfahren zum Bilden von Halbleiterbauelementen
US10353264B2 (en) * 2016-12-23 2019-07-16 Switch Materials Inc. Layered transparent conductive electrode structure for an optical filter
CN114203326B (zh) * 2021-12-13 2024-04-30 中国核动力研究设计院 石墨烯封装超薄镍-63辐射源薄膜及其制备方法、应用
CN116462192A (zh) * 2023-05-09 2023-07-21 哈尔滨工业大学 一种改性石墨烯填料的制备方法

Citations (3)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
JP2012025004A (ja) * 2010-07-22 2012-02-09 Seiko Epson Corp グラフェンシート付き基材及びグラフェンシートの製造方法
US20120112164A1 (en) 2010-11-09 2012-05-10 International Business Machines Corporation Formation of a graphene layer on a large substrate
WO2012086387A1 (ja) * 2010-12-21 2012-06-28 日本電気株式会社 グラフェン基板の製造方法およびグラフェン基板

Family Cites Families (13)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
KR100923304B1 (ko) * 2007-10-29 2009-10-23 삼성전자주식회사 그라펜 시트 및 그의 제조방법
KR101344493B1 (ko) * 2007-12-17 2013-12-24 삼성전자주식회사 단결정 그라펜 시트 및 그의 제조방법
KR101490111B1 (ko) * 2008-05-29 2015-02-06 삼성전자주식회사 에피택셜 그래핀을 포함하는 적층구조물, 상기적층구조물의 형성방법 및 상기 적층구조물을 포함하는전자 소자
KR20100055098A (ko) 2008-11-17 2010-05-26 천승현 대면적 그래핀 층을 포함하는 전자 장치 및 이의 제조방법
KR101622304B1 (ko) * 2009-08-05 2016-05-19 삼성전자주식회사 그라펜 기재 및 그의 제조방법
US20120161098A1 (en) * 2009-08-20 2012-06-28 Nec Corporation Substrate, manufacturing method of substrate, semiconductor element, and manufacturing method of semiconductor element
US8187955B2 (en) * 2009-08-24 2012-05-29 International Business Machines Corporation Graphene growth on a carbon-containing semiconductor layer
US9306099B2 (en) * 2009-12-01 2016-04-05 Samsung Electronics Co., Ltd. Material including graphene and an inorganic material and method of manufacturing the material
KR101758649B1 (ko) 2010-03-31 2017-07-18 삼성전자주식회사 게르마늄층을 이용한 그래핀 제조방법
US8901536B2 (en) * 2010-09-21 2014-12-02 The United States Of America, As Represented By The Secretary Of The Navy Transistor having graphene base
US8501531B2 (en) * 2011-04-07 2013-08-06 The United States Of America, As Represented By The Secretary Of The Navy Method of forming graphene on a surface
KR101993382B1 (ko) * 2011-05-06 2019-06-27 삼성전자주식회사 기판상의 그래핀 및 상기 기판상 그래핀의 제조방법
FR2982281B1 (fr) * 2011-11-07 2014-03-07 Commissariat Energie Atomique Procede de synthese d'un feuillet de graphene sur un siliciure de platine, structures obtenues par ce procede et leurs utilisations

Patent Citations (3)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
JP2012025004A (ja) * 2010-07-22 2012-02-09 Seiko Epson Corp グラフェンシート付き基材及びグラフェンシートの製造方法
US20120112164A1 (en) 2010-11-09 2012-05-10 International Business Machines Corporation Formation of a graphene layer on a large substrate
WO2012086387A1 (ja) * 2010-12-21 2012-06-28 日本電気株式会社 グラフェン基板の製造方法およびグラフェン基板

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