KR101732177B1 - 박막 트랜지스터 및 이를 구비한 평판표시장치 - Google Patents

박막 트랜지스터 및 이를 구비한 평판표시장치 Download PDF

Info

Publication number
KR101732177B1
KR101732177B1 KR1020090101727A KR20090101727A KR101732177B1 KR 101732177 B1 KR101732177 B1 KR 101732177B1 KR 1020090101727 A KR1020090101727 A KR 1020090101727A KR 20090101727 A KR20090101727 A KR 20090101727A KR 101732177 B1 KR101732177 B1 KR 101732177B1
Authority
KR
South Korea
Prior art keywords
layer
thin film
film transistor
electrode
graphene
Prior art date
Application number
KR1020090101727A
Other languages
English (en)
Other versions
KR20110045252A (ko
Inventor
최재영
신현진
윤선미
Original Assignee
삼성전자주식회사
Priority date (The priority date is an assumption and is not a legal conclusion. Google has not performed a legal analysis and makes no representation as to the accuracy of the date listed.)
Filing date
Publication date
Application filed by 삼성전자주식회사 filed Critical 삼성전자주식회사
Priority to KR1020090101727A priority Critical patent/KR101732177B1/ko
Priority to US12/911,316 priority patent/US8492747B2/en
Publication of KR20110045252A publication Critical patent/KR20110045252A/ko
Application granted granted Critical
Publication of KR101732177B1 publication Critical patent/KR101732177B1/ko

Links

Images

Classifications

    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L29/00—Semiconductor devices adapted for rectifying, amplifying, oscillating or switching, or capacitors or resistors with at least one potential-jump barrier or surface barrier, e.g. PN junction depletion layer or carrier concentration layer; Details of semiconductor bodies or of electrodes thereof  ; Multistep manufacturing processes therefor
    • H01L29/66—Types of semiconductor device ; Multistep manufacturing processes therefor
    • H01L29/68—Types of semiconductor device ; Multistep manufacturing processes therefor controllable by only the electric current supplied, or only the electric potential applied, to an electrode which does not carry the current to be rectified, amplified or switched
    • H01L29/76—Unipolar devices, e.g. field effect transistors
    • H01L29/772—Field effect transistors
    • H01L29/78—Field effect transistors with field effect produced by an insulated gate
    • H01L29/786—Thin film transistors, i.e. transistors with a channel being at least partly a thin film
    • H01L29/78684—Thin film transistors, i.e. transistors with a channel being at least partly a thin film having a semiconductor body comprising semiconductor materials of Group IV not being silicon, or alloys including an element of the group IV, e.g. Ge, SiN alloys, SiC alloys
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L29/00—Semiconductor devices adapted for rectifying, amplifying, oscillating or switching, or capacitors or resistors with at least one potential-jump barrier or surface barrier, e.g. PN junction depletion layer or carrier concentration layer; Details of semiconductor bodies or of electrodes thereof  ; Multistep manufacturing processes therefor
    • H01L29/02—Semiconductor bodies ; Multistep manufacturing processes therefor
    • H01L29/12—Semiconductor bodies ; Multistep manufacturing processes therefor characterised by the materials of which they are formed
    • H01L29/16—Semiconductor bodies ; Multistep manufacturing processes therefor characterised by the materials of which they are formed including, apart from doping materials or other impurities, only elements of Group IV of the Periodic System
    • H01L29/1606—Graphene
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L29/00—Semiconductor devices adapted for rectifying, amplifying, oscillating or switching, or capacitors or resistors with at least one potential-jump barrier or surface barrier, e.g. PN junction depletion layer or carrier concentration layer; Details of semiconductor bodies or of electrodes thereof  ; Multistep manufacturing processes therefor
    • H01L29/66—Types of semiconductor device ; Multistep manufacturing processes therefor
    • H01L29/68—Types of semiconductor device ; Multistep manufacturing processes therefor controllable by only the electric current supplied, or only the electric potential applied, to an electrode which does not carry the current to be rectified, amplified or switched
    • H01L29/76—Unipolar devices, e.g. field effect transistors
    • H01L29/772—Field effect transistors
    • H01L29/78—Field effect transistors with field effect produced by an insulated gate
    • H01L29/786—Thin film transistors, i.e. transistors with a channel being at least partly a thin film
    • H01L29/78696—Thin film transistors, i.e. transistors with a channel being at least partly a thin film characterised by the structure of the channel, e.g. multichannel, transverse or longitudinal shape, length or width, doping structure, or the overlap or alignment between the channel and the gate, the source or the drain, or the contacting structure of the channel

Abstract

박막트랜지스터 및 이를 구비한 평판 표시장치가 제공된다. 상기 박막 트랜지스터는 반도체층으로서 그라펜 함유층을 사용함으로써 전기적 특성을 개선하는 것이 가능해진다.

Description

박막 트랜지스터 및 이를 구비한 평판표시장치{Thin film transistor, and a flat panel display therewith}
박막 트랜지스터 및 이를 구비한 평판표시장치가 개시되며, 상기 박막 트랜지스터는 반도체층으로서 그라펜을 사용함으로써 전기적 특성을 개선할 수 있게 된다.
액정 디스플레이 소자나 유기 전계 발광 디스플레이 소자 또는 무기 전계 발광 디스플레이 소자 등 평판 표시 장치에 사용되는 박막 트랜지스터(Thin Film Transistor: 이하, TFT라 함)는 각 픽셀의 동작을 제어하는 스위칭 소자 및 픽셀을 구동시키는 구동 소자로 사용된다.
이러한 TFT는 고농도의 불순물로 도핑된 소스/드레인 영역과, 이 소스/드레인 영역의 사이에 형성된 채널 영역을 갖는 반도체층을 가지며, 이 반도체층과 절연되어 상기 채널 영역에 대응되는 영역에 위치하는 게이트 전극과, 상기 소스/드레인 영역에 각각 접촉되는 소스/드레인 전극을 갖는다.
그런데, 상기 소스/드레인 전극은 통상 전하의 흐름이 원활하게 이뤄지도록 일함수가 낮은 금속으로 이뤄지는데, 이러한 금속과 반도체층이 접촉된 영역의 높 은 접촉 저항으로 인하여, 소자의 특성이 저하되고, 나아가 소비전력이 증가되는 문제점이 있다.
이에 일구현예에서 해결하고자 하는 기술적 과제는 반도체층의 구조를 개선하여 전기적 특성이 개선된 박막 트랜지스터를 제공하는 것이다.
일구현예에서 해결하고자 하는 다른 기술적 과제는 상기 박막 트랜지스터를 구비한 평판표시장치를 제공하는 것이다.
일태양에 따르면, 적어도 기판상에 게이트 전극, 소스 전극, 드레인 전극의 3단자, 절연체층 및 반도체층이 설치되고, 게이트 전극에 전압을 인가함으로써 소스-드레인 사이 전류를 제어하는 박막 트랜지스터에 있어서, 상기 반도체층이 그라펜층 및 조절층을 구비하는 박막 트랜지스터를 제공한다.
일태양에 따르면, 적어도 기판상에 게이트 전극, 소스 전극, 드레인 전극의 3단자, 절연체층 및 반도체층이 설치되고, 게이트 전극에 전압을 인가함으로써 소스-드레인 사이 전류를 제어하는 박막 트랜지스터에 있어서, 상기 반도체층이 그라펜층 및 조절층을 구비하는 박막 트랜지스터; 및 상기 박막 트랜지스터와 전기적으로 연결된 발광소자;를 구비하는 평판 표시장치를 제공한다.
본 명세서에서 사용되는 "그라펜"이라는 용어는 복수개의 탄소원자들이 서로 공유결합으로 연결되어 폴리시클릭 방향족 분자를 형성한 것으로서, 상기 공유결합으로 연결된 탄소원자들은 기본 반복단위로서 6원환을 형성하나, 5원환 및/또는 7원환을 더 포함하는 것도 가능하다. 그 결과 상기 그라펜은 서로 공유결합된 탄소원자들(통상 sp2 결합)의 단일층으로서 보이게 된다. 상기 그라펜은 단일층으로 이루어질 수 있으나, 이들이 여러 개 서로 적층되어 복수층을 형성하는 것도 가능하며, 최대 100nm까지의 두께를 형성할 수 있다.
상기 그라펜은 전자와 정공에 대하여 비정상적인 반정수 양자 홀 효과(half-integer quantum hall effect)를 가지며, 또한 현재까지 알려진 그라펜의 전자 이동도는 약 20,000 내지 50,000cm2/Vs의 높은 값을 가진다고 알려져 있다. 아울러 소정 두께의 그라펜층의 결정 방향성에 따라서 전기적 특성이 변화하므로 사용자가 선택 방향으로의 전기적 특성을 발현시킬 수 있으므로 소자를 쉽게 디자인 할 수 있다는 장점이 있다.
이하, 일구현예에 따른 박막 트랜지스터의 소자 구성에 대하여 설명한다.
일구현예에 따른 박막 트랜지스터의 소자 구성으로는, 적어도 기판상에 게이트 전극, 소스 전극, 드레인 전극의 3단자, 절연체층 및 반도체층이 설치되고, 소스-드레인 사이 전류를 게이트 전극에 전압을 인가함으로써 제어하는 박막 트랜지스터라면 한정되지 않고, 공지된 소자 구성을 갖는 것이어도 무방하다. 이들 중, 대표적인 박막트랜지스터의 소자 구성으로서 소자 A 내지 D를 도 1 내지 4에 도시한다. 이와 같이, 전극의 위치, 층의 적층 순서 등에 따라 몇개의 구성이 알려져 있고, 상기 박막 트랜지스터는 전계 효과 트랜지스터(FET: Field Effect Transistor) 구조를 갖고 있다. 박막 트랜지스터는 반도체층(그라펜층 및 조절층)과, 서로 소정의 간격을 두어 대향하도록 형성된 소스 전극 및 드레인 전극과, 소스 전극, 드레인 전극으로부터 각각 소정의 거리를 두어 형성된 게이트 전극을 갖고, 게이트 전극에 전압을 인가함으로써 소스-드레인 전극 사이에 흐르는 전류를 제어한다. 여기서, 소스 전극과 드레인 전극의 간격은 상기 박막 트랜지스터를 이용하는 용도에 따라 결정되고, 통상은 O.1㎛ 내지 1㎜, 예를 들어 1㎛ 내지 100㎛, 또는 5㎛ 내지 100㎛이다.
소자 A 내지 D 중, 도 2의 소자 B를 예로 더욱 상세히 설명하면, 소자 B의 박막 트랜지스터는 기판상에 게이트 전극 및 절연체층을 이 순서로 갖고, 절연체층상에 소정의 간격을 두어 형성된 한쌍의 소스 전극 및 드레인 전극을 갖고, 그 위에 반도체층이 형성된다. 상기 반도체층이 채널 영역을 이루고 있고, 게이트 전극에 인가되는 전압으로 소스 전극과 드레인 전극의 사이에 흐르는 전류가 제어됨으로써 온/오프 동작한다.
(반도체층)
상기 반도체층은 그라펜층 및 조절층(control layer)으로 구성된다.
상기 반도체층에 사용된 그라펜층은 1mm2 이상의 면적을 가질 수 있으며, 에를 들어 1mm2 내지 3cm2의 면적을 가질 수 있다. 상기 그라펜층의 막 두께는 특별히 제한되지 않지만, 0.5㎚ 내지 1㎛ 또는 2㎚ 내지 250㎚을 예로 들 수 있다.
상기 반도체층을 구비한 일예를 도 5에 도시한다. 도 5에 도시한 바와 같이 상기 조절층은 상기 반도체층에 인접하여 설치되며, 산화물, 질화물, 및 황화물 중 선택되는 1종 이상을 포함할 수 있다. 상기 황화물로서는, 황화아연(ZnS), 황화카드뮴(CdS), 황화칼슘(CaS), 황화이트륨(Y2S3), 황화갈륨(Ga2S3), 황화스트론튬(SrS), 황화바륨(BaS) 등을 들 수 있고, 산화물로서는, 산화아연(ZnO), 산화이트륨(Y2O3), 산화알루미늄(Al2O3) 등을 들 수 있다. 또한, 질화물로서는, 질화알루미늄(AlN), 질화갈륨(GaN), 질화인듐(InN) 등을 들 수 있다.
상기 그라펜층과 조절층 사이에는 금속 원자층이 더 형성될 수 있으며, 그 예를 도 6에 도시한다. 이와 같은 원자층은 원자를 기준으로 1층 내지 3층의 두께를 가질 수 있다.
상기 그라펜층은 그라펜 시트를 제조한 후 이를 소정 크기로 절단하여 사용할 수 있으며, 또는 기판 상에서 직접 성장시켜 제조하는 것도 가능하다. 이와 같은 그라펜 시트의 제조방법은 한국특허출원번호 10-2008-0023457호에 개시되어 있으며, 본 명세서에 통합되어 있다.
이와 같은 그라펜 상에 상기 조절층과 같은 형태의 막을 형성하기 위해서는 예를 들어 초고진공법(ultra high vacuum)을 사용하여 그라펜층 상에 금속 원자층을 형성한 후 이를 산화시켜 형성할 수 있다. 예를 들어 초고진공법을 사용하여 Al을 그라펜층 상에 1층 내지 3층으로 형성한 후, 이를 산화분위기하에 산화시켜 산화물로 구성된 조절층을 형성할 수 있다.
상기 그라펜층 및 조절층의 적층 순서는 사용하고자 하는 소자에 따라 달라질 수 있으며, 그라펜층-조절층의 순서로 적층하거나, 조절층-그라펜층의 순서로 적층하는 것도 가능하다.
(기판)
상기 박막 트랜지스터에 있어서의 기판은, 박막 트랜지스터의 구조를 지지하는 역할을 하는 것이고, 재료로는 유리 외에 금속 산화물이나 질화물 등의 무기 화합물, 플라스틱 필름(PET, PES, PC)이나 금속 기판 또는 이들 복합체나 적층체 등도 이용하는 것이 가능하다. 또한, 기판 이외의 구성 요소에 의해 박막 트랜지스터의 구조를 충분히 지지할 수 있는 경우에는, 기판을 사용하지 않는 것도 가능하다. 또한, 기판의 재료로는 실리콘(Si) 웨이퍼가 사용되는 것이 많다. 이 경우, Si 자체를 게이트 전극겸 기판으로 이용할 수 있다. 또한, Si의 표면을 산화하고, SiO2를 형성하여 절연층으로서 활용하는 것도 가능하다. 이 경우, 기판겸 게이트 전극의 Si 기판에 리드선 접속용 전극으로서, Au 등의 금속층을 성막하는 것도 있다.
(전극)
일구현예에 따른 박막 트랜지스터에 있어서의 게이트 전극, 소스 전극 및 드레인 전극의 재료로는 도전성 재료이면 특별히 한정되지 않고, 백금, 금, 은, 니켈, 크로뮴, 구리, 철, 주석, 안티몬납, 탄탈럼, 인듐, 팔라듐, 텔루륨, 레늄, 이리듐, 알루미늄, 루테늄, 저마늄, 몰리브데넘, 텅스텐, 산화주석ㅇ안티몬, 산화인듐ㅇ주석(ITO), 불소 도핑 산화 아연, 아연, 탄소, 흑연, 유리상 탄소, 은 페이스 트 및 카본 페이스트, 리튬, 베릴륨, 나트륨, 마그네슘, 칼륨, 칼슘, 스칸듐, 타이타늄, 망간, 지르코늄, 갈륨, 니오븀, 나트륨, 나트륨-칼륨 합금, 마그네슘, 리튬, 알루미늄, 마그네슘/구리 혼합물, 마그네슘/은 혼합물, 마그네슘/알루미늄 혼합물, 마그네슘/인듐 혼합물, 알루미늄/산화 알루미늄 혼합물, 리튬/알루미늄 혼합물 등이 이용되고, 이들을 이용하는 경우는 스퍼터법 또는 진공 증착법에 의해 성막하여 전극을 형성할 수 있다.
일구현예에 따른 박막 트랜지스터에 있어서, 소스 전극, 드레인 전극으로는, 상기 도전성 재료를 포함하는 용액, 페이스트, 잉크, 분산액 등의 유동성 전극 재료를 이용하여 형성한 것도 이용 가능하다. 또한, 용매나 분산 매체로는, 유기 반도체로의 손상을 억제하기 위해, 물을 60질량% 이상, 바람직하게는 90질량% 이상 함유하는 용매 또는 분산 매체인 것이 바람직하다. 금속 미립자를 함유하는 분산물로는, 예컨대 공지된 도전성 페이스트 등을 이용할 수도 있지만, 통상 입자 직경이 0.5㎚ 내지 50㎚, 1㎚ 내지 10㎚의 금속 미립자를 함유하는 분산물이면 바람직하다. 이 금속 미립자의 재료로는, 예컨대 백금, 금, 은, 니켈, 크로뮴, 구리, 철, 주석, 안티몬납, 탄탈럼, 인듐, 팔라듐, 텔루륨, 레늄, 이리듐, 알루미늄, 루테늄, 저마늄, 몰리브데넘, 텅스텐, 아연 등을 이용할 수 있다.
이들의 금속 미립자를, 주로 유기 재료로 이루어지는 분산 안정제를 이용하여, 물이나 임의의 유기 용제인 분산매 중에 분산한 분산물을 이용하여 전극을 형성하는 것이 바람직하다. 이러한 금속 미립자의 분산물의 제조 방법으로는, 가스중 증발법, 스퍼터링법, 금속 증기 합성법 등의 물리적 생성법이나, 콜로이드법, 공침 법 등의 액상으로 금속 이온을 환원하여 금속 미립자를 생성하는 화학적 생성법을 예로 들 수 있다.
이들 금속 미립자 분산물을 이용하여 상기 전극을 성형하고, 용매를 건조시킨 후, 필요에 따라 100℃ 내지 300℃, 예를 들어 150℃ 내지 200℃의 범위에서 형상대로 가열함으로써 금속 미립자를 열융착시켜 목적하는 형상을 갖는 전극 패턴을 형성할 수 있다.
또한, 게이트 전극, 소스 전극 및 드레인 전극의 재료로서, 도핑 등으로 도전율을 향상시킨 공지된 도전성 폴리머를 이용할 수 있고, 예컨대 도전성 폴리아닐린, 도전성 폴리피롤, 도전성 폴리싸이오펜(폴리에틸렌다이옥시싸이오펜과 폴리스타이렌설폰산의 착체 등), 폴리에틸렌다이옥시싸이오펜(PEDOT)과 폴리스타이렌설폰산의 착체 등도 적합하게 사용된다. 이들 재료에 의해 소스 전극과 드레인 전극의 반도체층과의 접촉 저항을 저감할 수 있다.
소스 전극 및 드레인 전극을 형성하는 재료는, 상술한 예 중에서도 반도체층과의 접촉면에서 전기 저항이 적은 것이 바람직하다. 이 때의 전기 저항은, 즉 전류 제어 디바이스를 제작했을 때 전계 효과 이동도와 대응하고 있으며, 큰 이동도를 얻기 위해서는 가능한 한 저항이 작은 것이 필요하다. 이것은 일반적으로 전극 재료의 일함수와 유기 반도체층의 에너지 준위와의 대소 관계로 결정된다.
전극 재료의 일함수(W)를 a, 반도체층의 이온화 포텐셜(Ip)을 b, 반도체층의 전자 친화력(Af)을 c라고 하면, 이하의 관계식을 만족시키는 것이 좋다. 여기서, a, b 및 c는 모두 진공 준위를 기준으로 하는 양의 값이다.
p형 박막트랜지스터의 경우에는, b-a<1.5eV인 것 또는 b-a<1.0eV인 것을 예로 들 수 있다. 반도체층과의 관계에 있어서 상기 관계를 유지할 수 있으면 고성능의 디바이스를 얻을 수 있지만, 특별히 전극 재료의 일함수는 가능한 한 큰 것을 선택할 수 있으며, 일함수 4.0eV 이상 또는 일함수 4.2eV 이상인 것을 사용할 수 있다.
고일함수 금속은 주로 Ag(4.26, 4.52, 4.64, 4.74eV), Al(4.06, 4.24, 4.41eV), Au(5.1, 5.37, 5.47eV), Be(4.98eV), Bi(4.34eV), Cd(4.08eV), Co(5.0eV), Cu(4.65eV), Fe(4.5, 4.67, 4.81eV), Ga(4.3eV), Hg(4.4eV), Ir(5.42, 5.76eV), Mn(4.1eV), Mo(4.53, 4.55, 4.95eV), Nb(4.02, 4.36, 4.87eV), Ni(5.04, 5.22, 5.35eV), Os(5.93eV), Pb(4.25eV), Pt(5.64eV), Pd(5.55eV), Re(4.72eV), Ru(4.71eV), Sb(4.55, 4.7eV), Sn(4.42eV), Ta(4.0, 4.15, 4.8eV), Ti(4.33eV), V(4.3eV), W(4.47, 4.63, 5.25eV), Zr(4.05eV)을 사용할 수 있다. 예를 들어 귀금속(Ag, Au, Cu, Pt), Ni, Co, Os, Fe, Ga, Ir, Mn, Mo, Pd, Re, Ru, V, W을 사용할 수 있다. 금속 이외에는 ITO, 폴리아닐린이나 PEDOT : PSS와 같은 도전성 폴리머 및 탄소를 사용할 수 있다. 전극 재료로는 이들 고일함수의 물질을 1종 또는 복수 포함하고 있어도, 일함수가 상기 식을 만족시키면 특별히 제한을 받지 않는다.
n형 박막트랜지스터의 경우에는 a-c<1.5eV 또는 a-c<1.0eV인 것을 사용할 수 있다. 반도체층과의 관계에 있어서 상기 관계를 유지할 수 있으면 고성능의 디바이스를 얻을 수 있지만, 특히 전극 재료의 일함수는 가능한 한 작은 것을 선택할 수 있고, 일함수 4.3eV 이하인 것 또는 3.7eV 이하인 것을 사용할 수 있다.
저일함수 금속의 구체예로는, Ag(4.26eV), Al(406, 4.28eV), Ba(2.52eV), Ca(2.9eV), Ce(2.9eV), Cs(1.95eV), Er(2.97eV), Eu(2.5eV), Gd(3.1eV), Hf(3.9eV), In(4.09eV), K(2.28eV), La(3.5eV), Li(2.93eV), Mg(3.66eV), Na(2.36eV), Nd(3.2eV), Rb(4.25eV), Sc(3.5eV), Sm(2.7eV), Ta(4.0, 4.15eV), Y(3.1eV), Yb(2.6eV), Zn(3.63eV) 등을 들 수 있다. 이들 중에서도, Ba, Ca, Cs, Er, Eu, Gd, Hf, K, La, Li, Mg, Na, Nd, Rb, Y, Yb, Zn을 예로 들 수 있다. 전극 재료로는 이들 저일함수의 물질을 1종 또는 복수 포함하고 있어도, 일함수가 상기 식을 만족시키면 특별히 제한을 받지 않는다. 단, 저일함수 금속은 대기 중의 수분이나 산소에 접촉되면 용이하게 열화되므로, 필요에 따라 Ag나 Au와 같은 공기 중에서 안정된 금속으로 피복하는 것이 바람직하다. 피복에 필요한 막 두께는 1O㎚ 이상 필요하고, 막 두께가 뜨거워질수록 산소나 물로부터 보호할 수 있지만, 실용상, 생산성을 높이는 등의 이유로 1㎛ 이하로 할 수 있다.
상기 전극의 형성 방법으로는, 예컨대 증착, 전자빔 증착, 스퍼터링, 대기압 플라즈마법, 이온 플레이팅, 화학 기상 증착, 전착, 무전해 도금, 스핀 코팅, 인쇄 또는 잉크 젯 등의 수단에 의해 형성된다. 또한, 필요에 따라 패터닝하는 방법으로는, 상기 방법을 이용하여 형성한 도전성 박막을, 공지된 포토리소그래프법이나 리프트 오프법을 이용하여 전극 형성하는 방법, 알루미늄이나 구리 등의 금속박상에 열 전사, 잉크 젯 등에 의해, 레지스트를 형성하여 에칭하는 방법이 있다. 또한, 도전성 폴리머의 용액 또는 분산액, 금속 미립자를 함유하는 분산액 등을 직접 잉크젯법에 의해 패터닝할 수도 있고, 도공막으로부터 리소그래피나 레이저 연마 등 에 의해 형성할 수도 있다. 또한 도전성 폴리머나 금속 미립자를 함유하는 도전성 잉크, 도전성 페이스트 등을 볼록판, 오목판, 평판, 스크린 인쇄 등의 인쇄법으로 패터닝하는 방법도 이용할 수 있다.
이렇게 하여 형성된 전극의 막 두께는 전류가 통하면 특별히 제한은 없지만, 예를 들어 0.2㎚ 내지 10㎛ 또는 4㎚ 내지 300㎚의 범위이다. 이 범위내이면, 막 두께가 얇음에 따라 저항이 높아져 전압 강하를 발생시키지 않는다. 또한, 지나치게 두껍지 않기 때문에 막 형성에 시간이 걸리지 않고, 보호층이나 유기 반도체층 등 다른 층을 적층하는 경우에 단차가 생기지 않고 적층막을 원활히 만들 수 있다.
또한, 일구현예에 따른 박막 트랜지스터에서는, 예컨대 주입 효율을 향상시킬 목적으로, 반도체층과 소스 전극 및 드레인 전극의 사이에 버퍼층을 설치할 수도 있다. 버퍼층으로는 n형 박막트랜지스터에 대해서는 유기 EL 소자의 음극에 사용되는 LiF, Li2O, CsF, NaCO3, KCl, MgF2, CaCO3 등의 알칼리 금속, 알칼리 토류 금속 이온 결합을 갖는 화합물을 사용할 수 있다. 또한, Alq(트리스(8-퀴놀리놀)알루미늄 착체) 등 유기 EL 소자로 전자 주입층, 전자 수송층으로서 사용되는 화합물을 삽입할 수도 있다.
p형 박막트랜지스터에 대해서는 FeCl3, TCNQ, F4-TCNQ, HAT 등의 사이아노 화합물, CFx나 GeO2, SiO2, MoO3, V2O5, VO2, V2O3, MnO, Mn3O4, ZrO2, WO3, TiO2, In2O3, ZnO, NiO, HfO2, Ta2O5, ReO3, PbO2 등의 알칼리 금속, 알칼리 토류 금속 이외의 금속 산화물, ZnS, ZnSe 등의 무기 화합물이 바람직하다. 이들 산화물은 대부분 의 경우, 산소 결손을 일으키고, 이것이 정공 주입에 적합하다. 또한 TPD(N,N'-비스(3-메틸페닐)-N,N'-다이페닐-(1,1'-바이페닐)-4,4'-다이아민)이나 NPD(4,4'-비스[N-(1-나프틸)-N-페닐아미노]바이페닐) 등의 아민계 화합물이나 CuPc(구리프탈로사이아닌) 등 유기 EL 소자에 있어서 정공 주입층, 정공 수송층으로서 사용되는 화합물일 수도 있다. 또한, 상기 화합물 2종류 이상으로 이루어지는 것을 사용할 수 있다.
버퍼층은 캐리어의 주입 장벽을 내림으로써 임계값 전압을 내리고, 트랜지스터를 저전압 구동시키는 효과가 있다. 상기 버퍼층은 전극과 유기 반도체층의 사이에 얇게 존재하면 무방하고, 그 두께는 0.1㎚ 내지 30㎚, 또는 0.3㎚ 내지 20㎚이다.
(절연체층)
일구현예에 따른 박막 트랜지스터에 있어서의 절연체층의 재료로는, 전기 절연성을 갖고 박막으로서 형성할 수 있는 것이면 특별히 한정되지 않고, 금속 산화물(규소의 산화물을 포함한다), 금속 질화물(규소의 질화물을 포함한다), 고분자, 유기 저분자 등 실온에서의 전기 저항율이 1OΩ㎝ 이상인 재료를 이용할 수 있으며, 예를 들어 비유전율이 높은 무기 산화물 피막을 사용할 수 있다.
상기 무기 산화물로는 산화 규소, 산화 알루미늄, 산화 탄탈럼, 산화 타이타늄, 산화 주석, 산화 바나듐, 타이타늄산 바륨스트론튬, 지르코늄산 타이타늄산 바륨, 지르코늄산 타이타늄산 납, 타이타늄산 납 란타늄, 타이타늄산 스트론튬, 타이타늄산 바륨, 불화 바륨 마그네슘, 란타늄 산화물, 불소 산화물, 마그네슘 산화물, 비스무트 산화물, 타이타늄산 비스무트, 니오븀 산화물, 타이타늄산 스트론튬 비스무트, 탄탈럼산 스트론튬 비스무트, 오산화 탄탈럼, 탄탈럼산 니오븀산 비스무트, 트라이옥사이드이트륨 및 이들을 조합한 것을 들 수 있고, 산화 규소, 산화 알루미늄, 산화 탄탈럼, 산화 티타늄을 예로 들 수 있다.
또한, 질화 규소(Si3N4, SixNy (x, y〉0)), 질화 알루미늄 등의 무기 질화물도 적합하게 이용할 수 있다.
또한, 절연체층은 알콕시드 금속을 포함하는 전구 물질로 형성될 수도 있고, 이 전구 물질의 용액을, 예컨대 기판에 피복하고, 이것을 열처리를 포함하는 화학 용액 처리를 함으로써 절연체층이 형성된다.
상기 알콕시드 금속에 있어서의 금속으로는, 예컨대 전이 금속, 란타노이드, 또는 주족 원소로부터 선택되고, 구체적으로는, 바륨(Ba), 스트론튬(Sr), 타이타늄(Ti), 비스무트(Bi), 탄탈럼(Ta), 지르코늄(Zr), 철(Fe),니켈(Ni), 망간(Mn), 납(Pb), 란타늄(La), 리튬(Li), 나트륨(Na), 칼륨(K), 루비듐(Rb), 세슘(Cs), 프랑슘(Fr), 베릴륨(Be), 마그네슘(Mg), 칼슘(Ca), 니오븀(Nb), 탈륨(Tl), 수은(Hg), 구리(Cu), 코발트(Co), 로듐(Rh), 스칸듐(Sc) 및 이트륨(Y) 등을 들 수 있다. 또한, 상기 알콕시드 금속에 있어서의 알콕시드로는, 예컨대 메탄올, 에탄올, 프로판올, 아이소프로판올, 뷰탄올, 아이소뷰탄올 등을 포함하는 알코올류, 메톡시 에탄올, 에톡시 에탄올, 프로폭시 에탄올, 뷰톡시 에탄올, 펜톡시 에탄올, 헵톡시 에탄올, 메톡시 프로판올, 에톡시 프로판올, 프로폭시 프로판올, 뷰톡시 프로판올, 펜 톡시 프로판올, 헵톡시 프로판올을 포함하는 알콕시 알코올류 등으로부터 유도되는 것을 들 수 있다.
일구현예에 따른 절연체층을 상기한 바와 같은 재료로 구성하면, 절연체층 중에 분극이 발생하기 용이해지고, 트랜지스터 동작의 임계 전압을 저감할 수 있다. 또한, 상기 재료 중에서도 Si3N4, SixNy, SiONx (x, y〉0) 등의 질화 규소로 절연체층을 형성하면, 공핍층이 한층 더 발생하기 용이해지며, 트랜지스터 동작의 임계 전압을 더욱 저감시킬 수 있다.
유기 화합물을 이용한 절연체층으로는 폴리이미드, 폴리아마이드, 폴리에스터, 폴리아크릴레이트, 광라디칼 중합계, 광 양이온 중합계의 광경화성 수지, 아크릴로나이트릴 성분을 함유하는 공중합체, 폴리바이닐페놀, 폴리바이닐알코올, 노볼락 수지 및 사이아노에틸풀루란 등을 이용할 수도 있다.
그 밖에, 왁스, 폴리에틸렌, 폴리클로로피렌, 폴리에틸렌테레프탈레이트, 폴리옥시메틸렌, 폴리바이닐클로라이드, 폴리불화바이닐리덴, 폴리메틸메타크릴레이트, 폴리설폰, 폴리카보네이트, 폴리이미드사이아노에틸 풀룰란, 폴리(바이닐페놀)(PVP), 폴리(메틸메타크릴레이트)(PMMA), 폴리카보네이트(PC), 폴리스타이렌(PS), 폴리올레핀, 폴리아크릴아마이드, 폴리(아크릴산), 노볼락 수지, 레졸 수지, 폴리이미드, 폴리자일렌, 에폭시 수지에 더하여, 풀룰란 등의 높은 유전율을 갖는 고분자 재료를 사용하는 것도 가능하다.
절연체층에 이용하는 유기 화합물 재료, 고분자 재료로서, 발수성을 갖는 유 기 화합물이고, 발수성을 가짐으로써 절연체층과 유기 반도체층과의 상호 작용을 억제하며, 유기 반도체가 원래 보유하고 있는 응집성을 이용하여 유기 반도체층의 결정성을 높여서 디바이스 성능을 향상시킬 수 있다.
또한, 도 1 및 도 4에 도시하는 바와 같은 탑 게이트 구조를 이용할 때에, 이러한 유기 화합물을 절연체층의 재료로서 이용하면, 유기 반도체층에 주는 손상을 작게 하여 성막할 수 있기 때문에 효과적인 방법이다.
상기 절연체층은 상술한 바와 같은 무기 또는 유기 화합물 재료를 복수 이용한 혼합층일 수도 있고, 이들 적층 구조체일 수도 있다. 이 경우, 필요에 따라 유전율이 높은 재료와 발수성을 갖는 재료를 혼합하거나 적층함으로써 디바이스의 성능을 제어할 수도 있다.
또한, 상기 절연체층은 양극 산화막 또는 상기 양극 산화막을 구성으로서 포함할 수도 있다. 양극 산화막은 봉공 처리되는 것이 바람직하다. 양극 산화막은 양극 산화가 가능한 금속을 공지된 방법에 의해 양극 산화함으로써 형성된다. 양극 산화 처리 가능한 금속으로는 알루미늄 또는 탄탈럼을 들 수 있고, 양극 산화 처리의 방법에는 특별히 제한은 없으며, 공지된 방법을 이용할 수 있다. 양극 산화 처리를 실행함으로써 산화 피막이 형성된다. 양극 산화 처리에 사용되는 전해액으로는, 다공질 산화 피막을 형성할 수 있는 것이면 어떠한 것이어도 사용할 수 있고, 일반적으로는 황산, 인산, 수산, 크로뮴산, 붕산, 설파민산, 벤젠설폰산 등 또는 이들을 2종류 이상 조합한 혼산 또는 그들의 염이 사용된다. 양극 산화의 처리 조건은 사용하는 전해액에 따라 각종 변화되기 때문에 일률적으로 특정할 수 없지만, 일반적으로는 전해액의 농도가 1 내지 80질량%, 전해액의 온도 5 내지 70℃, 전류 밀도 0.5 내지 60A/㎠, 전압 1 내지 100볼트, 전해 시간 1O초 내지 5분의 범위가 적당하다. 바람직한 양극 산화 처리는, 전해액으로서 황산, 인산 또는 붕산의 수용액을 이용하고, 직류 전류로 처리하는 방법이지만, 교류 전류를 이용할 수도 있다. 이들 산의 농도는 5 내지 45질량%을 예로 들 수 있고, 전해액의 온도 20 내지 50℃, 전류 밀도 0.5 내지 20A/㎠이며 20 내지 250초간 전해 처리할 수 있다.
상기 절연체층의 두께로는 층의 두께가 얇으면 유기 반도체에 인가되는 실효 전압이 커지기 때문에, 디바이스 자체의 구동 전압, 임계 전압을 내릴 수 있지만, 반대로 소스-게이트 사이의 리크 전류가 커지기 때문에, 적절한 막 두께를 선택할 필요가 있고, 예를 들어 10㎚ 내지 5㎛, 50㎚ 내지 2㎛, 또는 100㎚ 내지 1㎛이다.
또한, 상기 절연체층과 반도체층의 사이에 임의의 배향 처리를 실시할 수도 있다. 그 예로는, 절연체층 표면에 발수화 처리 등을 실시하고 절연체층과 유기 반도체층의 상호 작용을 저감시켜 유기 반도체층의 결정성을 향상시키는 방법이고, 실레인 커플링제, 예컨대 옥타데실트라이클로로실레인, 트라이클로로메틸실라잔이나 알칸 인산, 알칸설폰산, 알칸카본산 등의 자기 조직화 배향막 재료를 액상 또는 기상 상태로 절연막 표면에 접촉시켜 자기 조직화막을 형성 후, 적절히 건조 처리를 실시하는 방법을 들 수 있다. 또한, 액정의 배향에 사용되도록 절연막 표면에 폴리이미드 등으로 구성된 막을 설치하며, 그 표면을 연마하는 방법도 사용할 수 있다..
상기 절연체층의 형성 방법으로는 진공 증착법, 분자선 에피택셜 성장법, 이 온 클러스터빔법, 저에너지 이온빔법, 이온 플레이팅법, CVD법, 스퍼터링법, 대기압 플라즈마법 등의 건식 프로세스나, 스프레이 코팅법, 스핀 코팅법, 블레이드 코팅법, 딥 코팅법, 캐스팅법, 롤 코팅법, 바 코팅법, 다이 코팅법 등의 도포에 의한 방법, 인쇄나 잉크 젯 등의 패터닝에 의한 방법 등의 습식 프로세스를 들 수 있고, 재료에 따라 사용할 수 있다. 습식 프로세스는 무기 산화물의 미립자를 임의의 유기 용제 또는 물에 필요에 따라 계면 활성제 등의 분산 보조제를 이용하여 분산한 액을 도포, 건조하는 방법이나 산화물 전구체, 예컨대 알콕시드체의 용액을 도포, 건조하는 이른바 졸겔법이 사용된다.
또한, 예컨대 대기 중에 포함되는 산소, 물 등의 반도체층에 대한 영향을 고려하여, 트랜지스터 소자의 외주면의 전면 또는 일부에 가스 배리어층을 형성할 수도 있다. 가스 배리어층을 형성하는 재료로는, 이 분야에서 상용되는 것을 사용할 수 있고, 예컨대 폴리바이닐알코올, 에틸렌-바이닐알코올 공중합체, 폴리염화바이닐, 폴리염화바이닐리덴, 폴리클로로트라이플루오로에틸렌 등을 들 수 있다. 또한, 상기 절연체층으로 예시한 절연성을 갖는 무기물도 사용할 수 있다.
또한 상기 박막 트랜지스터에 있어서, 발광소자를 상기 박막 트랜지스터와 전기적으로 연결한 후, 소스-드레인 사이를 흐르는 전류를 이용하여 상기 발광소자를 제어할 수 있으며, 이를 이용하여 평판표시장치를 구성할 수 있다.
또한 상기 박막 트랜지스터에 있어서, 소스-드레인 사이를 흐르는 전류를 이용하여 발광을 얻고, 게이트 전극에 전압을 인가함으로써 발광을 제어하는 박막발광 트랜지스터를 제공한다.
상기 박막 트랜지스터는 소스, 드레인 전극으로부터 주입한 전하를 이용하여 발광 소자로서 이용할 수도 있다. 즉, 박막트랜지스터를 발광 소자(유기 EL 소자)의 기능을 겸한 박막발광 트랜지스터로서 이용할 수 있다. 이것은 소스-드레인 전극 사이에 흐르는 전류를 게이트 전극으로 제어함으로써 발광 강도를 제어할 수 있다. 발광을 제어하기 위한 트랜지스터와 발광 소자를 통합할 수 있기 때문에, 디스플레이의 개구율 향상이나 제작 프로세스의 간이화에 따른 비용 절감이 가능해져 실용상의 큰 이점을 준다.
도 1 내지 4는 일구현예에 따른 박막 트랜지스터의 일예를 나타낸다.
도 5는 그라펜층 및 조절층을 구비한 박막 트랜지스터의 일예를 나타낸다.
도 6은 그라펜층 및 조절층 사이에 금속원자층을 구비하는 박막 트랜지스터의 일예를 나타낸다.

Claims (7)

  1. 적어도 기판상에 게이트 전극, 소스 전극, 드레인 전극의 3단자, 절연체층 및 반도체층이 설치되고, 게이트 전극에 전압을 인가함으로써 소스-드레인 전극 사이 전류를 제어하는 박막 트랜지스터에 있어서,
    상기 반도체층이 그라펜층 및 조절층을 구비하고,
    상기 조절층이 상기 소스-드레인 전극과 상기 그라펜층 사이에 배치되며, 상기 조절층이 산화물을 포함하고,
    상기 그라펜층 상에 상기 조절층이 배치되고,
    상기 조절층이 금속 원자층의 일부가 산화된 것이며,
    상기 그라펜층과 상기 조절층 사이에 산화되지 않은 나머지 금속 원자층이 개재된 것인 박막 트랜지스터.
  2. 제1항에 있어서,
    상기 그라펜층의 면적이 1mm2 이상인 것인 박막 트랜지스터.
  3. 삭제
  4. 삭제
  5. 제1항에 있어서,
    상기 산화되지 않은 나머지 금속 원자층이 Al 원자가 1층 내지 3층 구조로 적층된 구조체인 것인 박막 트랜지스터.
  6. 적어도 기판상에 게이트 전극, 소스 전극, 드레인 전극의 3단자, 절연체층 및 반도체층이 설치되고, 게이트 전극에 전압을 인가함으로써 소스-드레인 전극 사이 전류를 제어하는 박막 트랜지스터에 있어서,
    상기 반도체층이 그라펜층 및 조절층을 구비하고,
    상기 조절층이 상기 소스-드레인 전극과 상기 그라펜층 사이에 배치되며, 상기 조절층이 산화물을 포함하고,
    상기 그라펜층 상에 상기 조절층이 배치되고,
    상기 조절층은 금속 원자층의 일부가 산화된 것이고,
    상기 그라펜층과 상기 조절층 사이에 산화되지 않은 나머지 금속 원자층이 개재되고,
    상기 소스-드레인 전극 사이를 흐르는 전류를 이용하여 발광을 얻고, 게이트 전극에 전압을 인가함으로써 발광을 제어하는 것인 박막 발광 트랜지스터.
  7. 적어도 기판상에 게이트 전극, 소스 전극, 드레인 전극의 3단자, 절연체층 및 반도체층이 설치되고, 게이트 전극에 전압을 인가함으로써 소스-드레인 전극 사이 전류를 제어하는 박막 트랜지스터에 있어서,
    상기 반도체층이 그라펜층 및 조절층을 구비하고,
    상기 조절층이 상기 소스-드레인 전극과 상기 그라펜층 사이에 배치되며, 상기 조절층이 산화물을 포함하고,
    상기 그라펜층 상에 상기 조절층이 배치되고,
    상기 조절층은 금속 원자층의 일부가 산화된 것이고,
    상기 그라펜층과 상기 조절층 사이에 산화되지 않은 나머지 금속 원자층이 개재된 것인 박막 트랜지스터; 및
    상기 박막 트랜지스터와 전기적으로 연결된 발광소자;를 구비하는 평판 표시장치.
KR1020090101727A 2009-10-26 2009-10-26 박막 트랜지스터 및 이를 구비한 평판표시장치 KR101732177B1 (ko)

Priority Applications (2)

Application Number Priority Date Filing Date Title
KR1020090101727A KR101732177B1 (ko) 2009-10-26 2009-10-26 박막 트랜지스터 및 이를 구비한 평판표시장치
US12/911,316 US8492747B2 (en) 2009-10-26 2010-10-25 Transistor and flat panel display including thin film transistor

Applications Claiming Priority (1)

Application Number Priority Date Filing Date Title
KR1020090101727A KR101732177B1 (ko) 2009-10-26 2009-10-26 박막 트랜지스터 및 이를 구비한 평판표시장치

Related Child Applications (1)

Application Number Title Priority Date Filing Date
KR1020170034927A Division KR20170034853A (ko) 2017-03-20 2017-03-20 박막 트랜지스터 및 이를 구비한 평판표시장치

Publications (2)

Publication Number Publication Date
KR20110045252A KR20110045252A (ko) 2011-05-04
KR101732177B1 true KR101732177B1 (ko) 2017-05-11

Family

ID=44240329

Family Applications (1)

Application Number Title Priority Date Filing Date
KR1020090101727A KR101732177B1 (ko) 2009-10-26 2009-10-26 박막 트랜지스터 및 이를 구비한 평판표시장치

Country Status (1)

Country Link
KR (1) KR101732177B1 (ko)

Families Citing this family (5)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
KR101217216B1 (ko) 2011-08-31 2012-12-31 서울대학교산학협력단 전자 소자 및 그 제조 방법
CN102629579B (zh) * 2011-09-29 2014-04-16 京东方科技集团股份有限公司 一种柔性tft阵列基板及其制造方法和显示装置
CN102629577B (zh) 2011-09-29 2013-11-13 京东方科技集团股份有限公司 一种tft阵列基板及其制造方法和显示装置
KR101919423B1 (ko) 2012-08-01 2018-11-19 삼성전자주식회사 그래핀 반도체 및 이를 포함하는 전기소자
KR102092847B1 (ko) * 2013-04-04 2020-04-16 삼성디스플레이 주식회사 트랜지스터, 트랜지스터의 제조 방법 및 트랜지스터를 포함하는 표시 장치

Citations (2)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
JP2009164432A (ja) 2008-01-08 2009-07-23 Fujitsu Ltd 半導体装置の製造方法、半導体装置および配線構造体
JP2009182173A (ja) * 2008-01-31 2009-08-13 Fujitsu Ltd グラフェントランジスタ及び電子機器

Patent Citations (2)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
JP2009164432A (ja) 2008-01-08 2009-07-23 Fujitsu Ltd 半導体装置の製造方法、半導体装置および配線構造体
JP2009182173A (ja) * 2008-01-31 2009-08-13 Fujitsu Ltd グラフェントランジスタ及び電子機器

Also Published As

Publication number Publication date
KR20110045252A (ko) 2011-05-04

Similar Documents

Publication Publication Date Title
TWI429118B (zh) Organic thin film transistor and organic thin film emitting transistor
US8217389B2 (en) Organic thin film transistor device and organic thin film light-emitting transistor
US8492747B2 (en) Transistor and flat panel display including thin film transistor
JP2009059751A (ja) 有機薄膜トランジスタ及び有機薄膜発光トランジスタ
KR20110057133A (ko) 유기 박막 트랜지스터용 화합물 및 그것을 이용한 유기 박막 트랜지스터
WO2008059817A1 (fr) Transistor mince film organique et transistor électrolumiscent à mince film organique
TWI423341B (zh) Organic thin film transistor and organic thin film emitting transistor
WO2008069061A1 (ja) 有機薄膜トランジスタ及び有機薄膜発光トランジスタ
KR101732177B1 (ko) 박막 트랜지스터 및 이를 구비한 평판표시장치
KR20110069772A (ko) 유기 박막 트랜지스터용 화합물 및 그것을 이용한 유기 박막 트랜지스터
TWI425688B (zh) Organic thin film transistor and organic thin film emitting transistor
WO2009125721A1 (ja) 有機薄膜トランジスタ用化合物及び有機薄膜トランジスタ
KR20140077230A (ko) 그래핀의 제조 방법 및 이를 포함하는 그래핀 적용 소자
WO2011036866A1 (ja) 有機薄膜トランジスタ
JP5329404B2 (ja) 有機薄膜トランジスタ及び有機薄膜発光トランジスタ
JP2010275239A (ja) 新規な縮合芳香環化合物及びそれを用いた有機薄膜トランジスタ
KR101600053B1 (ko) 트랜지스터 및 이를 구비한 평판표시장치
KR20170034853A (ko) 박막 트랜지스터 및 이를 구비한 평판표시장치
JP2009081265A (ja) 有機薄膜トランジスタ
TWI424599B (zh) Organic thin film transistor and organic thin film emitting transistor
JP2013232633A (ja) 有機半導体溶液、当該有機半導体溶液を用いた印刷用有機半導体インク

Legal Events

Date Code Title Description
A201 Request for examination
E902 Notification of reason for refusal
E902 Notification of reason for refusal
E902 Notification of reason for refusal
E90F Notification of reason for final refusal
E701 Decision to grant or registration of patent right
A107 Divisional application of patent
GRNT Written decision to grant