KR102092847B1 - 트랜지스터, 트랜지스터의 제조 방법 및 트랜지스터를 포함하는 표시 장치 - Google Patents

트랜지스터, 트랜지스터의 제조 방법 및 트랜지스터를 포함하는 표시 장치 Download PDF

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Abstract

트랜지스터는, 기판, 기판 상에 배치되며, 실리콘 및 그래핀을 포함하는 활성층 패턴, 활성층 패턴 상에 배치되는 게이트 절연막, 게이트 절연막 상에 배치되는 게이트 전극, 활성층 패턴 및 게이트 전극을 덮도록 배치되는 층간 절연막 및 활성층과 전기적으로 접촉되는 소스 전극 및 드레인 전극을 포함할 수 있다. 실리콘, 그래핀, 반도체 산화물 등을 포함하는 활성층 패턴을 구비함에 따라 동작 전류의 증가, 문턱 전압 산포의 감소, 채널 영역에서의 전하 이동도의 증가 등의 향상된 전기적인 특성들을 갖는 트랜지스터를 구현할 수 있다.

Description

트랜지스터, 트랜지스터의 제조 방법 및 트랜지스터를 포함하는 표시 장치{TRANSISTOR, METHOD OF FORMING A TRANSISTOR AND DISPLAY DEVICE HAVING A TRANSISTOR}
본 발명은 트랜지스터, 트랜지스터의 제조 방법 및 트랜지스터를 포함하는 표시 장치에 관한 것이다. 보다 상세하게는, 본 발명은 이중 구조를 갖는 활성층을 포함하는 트랜지스터, 이러한 트랜지스터의 제조 방법 및 상기 트랜지스터를 포함하는 표시 장치에 관한 것이다.
종래의 트랜지스터에 있어서, 활성층은 아몰퍼스 실리콘(amorphous silicon)이나 폴리 실리콘(polysilicon)과 같은 반도체 물질로 구성된다. 그러나 상기 활성층이 아몰퍼스 실리콘으로 이루어질 경우, 전하 이동도(mobility)가 상대적으로 낮아 고속으로 동작하는 표시 장치를 구현하기 어렵다. 또한, 상기 활성층이 폴리 실리콘으로 구성되는 경우에는 전하 이동도는 상대적으로 높지만 문턱 전압이 불균일하여 보상 회로 등의 추가적인 부재가 요구되는 문제점이 있다.
전술한 문제점을 고려하여, 최근에는 그래핀(graphene)을 주성분으로 하는 그래핀 반도체를 활성층으로 이용하는 그래핀 트랜지스터에 대한 연구 및 개발이 이루어지고 있다. 그러나 이러한 그래핀의 특성 제어가 어렵기 때문에 트랜지스터의 문턱 전압(Vth)의 산포의 증가, 전하 이동도의 감소, 구동 전류(Ion)의 감소 등과 같은 다양한 전기적인 특성들이 열화되는 문제점들이 나타난다.
본 발명의 일 목적은 이중 구조를 갖는 활성층을 구비하여 향상된 전기적인 특성을 확보할 수 있는 트랜지스터를 제공하는 것이다.
본 발명의 다른 목적은 이중 구조를 갖는 활성층을 구비하여 향상된 전기적인 특성을 확보할 수 있는 트랜지스터의 제조 방법을 제공하는 것이다.
본 발명의 또 다른 목적은 이중 구조를 갖는 활성층을 구비하여 향상된 전기적인 특성을 확보할 수 있는 트랜지스터를 포함하는 표시 장치를 제공하는 것이다.
그러나, 본 발명이 해결하고자 하는 과제가 상술한 과제들에 한정되는 것이 아니며, 본 발명의 사상 및 영역으로부터 벗어나지 않는 범위에서 다양하게 확장될 수 있을 것이다.
상술한 본 발명의 일 목적을 달성하기 위하여, 본 발명의 예시적인 실시예들에 따른 트랜지스터는, 기판, 상기 기판 상에 배치되며, 실리콘 및 그래핀을 포함하는 활성층 패턴, 상기 활성층 패턴 상에 배치되는 게이트 절연막, 상기 게이트 절연막 상에 배치되는 게이트 전극, 상기 활성층 패턴 및 상기 게이트 전극을 덮는 층간 절연막, 그리고 상기 활성층 패턴에 접촉되는 소스 전극 및 드레인 전극 등을 포함할 수 있다.
예시적인 실시예들에 있어서, 상기 활성층 패턴은 상기 기판 상에 배치되는 다결정 실리콘층 패턴과 상기 다결정 실리콘층 패턴에 매립되는 그래핀층 패턴을 포함할 수 있다. 예를 들면, 상기 그래핀층 패턴은 나노 리본 형상 또는 스트라이프 형상을 가질 수 있다.
예시적인 실시예들에 있어서, 상기 다결정 실리콘층 패턴은 제1 면적을 가질 수 있고, 상기 그래핀층 패턴은 상기 제1 면적보다 작은 제2 면적을 가질 수 있다.
예시적인 실시예들에 있어서, 상기 그래핀층 패턴은 상기 소스 전극 및 상기 드레인 전극에 접촉될 수 있다.
다른 예시적인 실시예들에 있어서, 상기 활성층 패턴은 상기 그래핀층 패턴 상에 배치되는 추가적인 다결정 실리콘층 패턴을 더 포함할 수 있다.
전술한 본 발명의 일 목적을 달성하기 위하여, 본 발명의 다른 예시적인 실시예들에 따른 트랜지스터는, 기판, 상기 기판 상에 배치되는 게이트 전극, 상기 게이트 전극 상에 배치되는 게이트 절연막, 상기 게이트 절연막 상에 배치되는 소스 전극 및 드레인 전극, 그리고 상기 게이트 절연막의 일부, 상기 소스 전극 및 상기 드레인 전극 상에 배치되며, 그래핀 및 반도체 산화물을 포함하는 활성층 패턴을 구비할 수 있다.
예시적인 실시예들에 있어서, 상기 활성층 패턴은, 상기 게이트 절연막의 일부, 상기 소스 전극 및 상기 드레인 전극 상에 배치되는 그래핀층 패턴, 그리고 상기 그래핀층 패턴, 상기 소스 전극 및 상기 드레인 전극 상에 배치되는 반도체 산화물층 패턴을 포함할 수 있다. 예를 들면, 상기 반도체 산화물층 패턴은 인듐(In), 아연(Zn), 갈륨(Ga), 주석(Sn), 티타늄(Ti), 알루미늄(Al), 하프늄(Hf), 지르코늄(Zr) 및/또는 마그네슘(Mg)을 포함할 수 있다. 또한, 상기 반도체 산화물층 패턴은 상기 반도체 산화물에 리튬(Li), 나트륨(Na), 망간(Mn), 니켈(Ni), 팔라듐(Pd), 구리(Cu), 탄소(C), 질소(N), 인(P), 티타늄(Ti), 지르코늄(Zr), 바나듐(V), 루테늄(Ru), 게르마늄(Ge), 주석(Sn) 및/또는 불소(F)가 첨가된 조성을 가질 수 있다.
예시적인 실시예들에 있어서, 상기 그래핀층 패턴은 상기 소스 전극 및 상기 드레인 전극에 접촉될 수 있다.
상술한 본 발명의 다른 목적을 달성하기 위하여, 본 발명의 예시적인 실시예들에 따른 트랜지스터의 제조 방법에 있어서, 기판 상에 실리콘 및 그래핀을 포함하는 활성층 패턴을 형성한 후, 상기 활성층 패턴 상에 게이트 절연막을 형성할 수 있다. 상기 게이트 절연막 상에 게이트 전극을 형성한 다음, 상기 게이트 절연막 상에 소스 전극 및 드레인 전극을 형성할 수 있다.
예시적인 실시예들에 따른 상기 활성층 패턴을 형성하는 과정에 있어서, 상기 기판 상에 비정질 실리콘층을 형성한 후, 상기 비정질 실리콘층 상에 예비 그래핀층을 형성할 수 있다. 이 후에, 상기 예비 그래핀층 및 상기 비정질 실리콘층에 레이저 광을 조사할 수 있다.
예시적인 실시예들에 따른 상기 예비 그래핀층 및 상기 비정질 실리콘층에 레이저 광을 조사하는 과정에 있어서, 상기 예비 그래핀층에 제1 레이저 광을 조사하여, 상기 예비 그래핀층을 상기 비정질 실리콘층 내에 용융시킨 다음, 상기 비정질 실리콘층에 제2 레이저 광을 조사하여, 상기 비정질 실리콘층을 다결정 실리콘층으로 변화시킬 수 있다.
예시적인 실시예들에 있어서, 상기 활성층 패턴은 레이저 어닐링 공정, 열처리 공정 또는 촉매를 이용하는 열처리 공정을 통해 형성될 수 있다.
전술한 본 발명의 다른 목적을 달성하기 위하여, 본 발명의 다른 예시적인 실시예들에 따른 트랜지스터의 제조 방법에 있어서, 기판 상에 게이트 전극을 형성한 다음, 상기 기판 상에 상기 게이트 전극을 덮는 게이트 절연막을 형성할 수 있다. 상기 게이트 절연막 상에 소스 전극 및 드레인 전극을 형성한 후, 상기 게이트 절연막의 일부, 상기 소스 전극 및 상기 드레인 전극 상에 그래핀 및 반도체 산화물을 포함하는 활성층 패턴을 형성할 수 있다.
예시적인 실시예들에 있어서, 상기 활성층 패턴은 스퍼터링 공정, 화학 기상 증착 공정, 원자층 적층 공정 또는 진공 증착 공정을 통해 형성될 수 있다.
예시적인 실시예들에 따른 상기 활성층 패턴을 형성하는 과정에 있어서, 상기게이트 절연막의 일부, 상기 소스 전극 및 상기 드레인 전극 상에 그래핀층을 형성한 후, 상기 그래핀층 상에 반도체 산화물층을 형성할 수 있다. 이후에, 상기 반도체 산화물층 및 상기 그래핀층을 부분적으로 식각하여 그래핀층 패턴 및 반도체 산화물들 패턴을 갖는 상기 활성층 패턴을 형성할 수 있다.
상술한 본 발명의 또 다른 목적을 달성하기 위하여, 본 발명의 예시적인 실시예들에 따른 표시 장치는, 제1 기판, 상기 제1 기판 상에 배치되며, 실리콘 및 그래핀을 포함하는 활성층 패턴, 상기 활성층 패턴 상에 배치되는 게이트 절연막, 상기 게이트 절연막 상에 배치되는 게이트 전극, 상기 게이트 전극 상에 배치되는 소스 전극 및 드레인 전극, 상기 드레인 전극에 전기적으로 연결되는 제1 전극, 상기 제1 전극 상에 배치되는 발광 구조물, 상기 발광 구조물 상에 배치되는 제2 전극, 그리고 상기 제2 전극 상에 배치되는 제2 기판을 포함할 수 있다.
상술한 본 발명의 또 다른 목적을 달성하기 위하여, 본 발명의 다른 예시적인 실시예들에 따른 표시 장치는, 제1 기판, 상기 제1 기판 상에 배치되는 게이트 전극, 상기 게이트 전극 상에 배치되는 게이트 절연막, 상기 게이트 절연막 상에 배치되는 소스 전극 및 드레인 전극, 상기 게이트 절연막의 일부, 상기 소스 전극 및 상기 드레인 전극 상에 배치되며, 그래핀 및 반도체 산화물을 포함하는 활성층 패턴, 상기 드레인 전극에 전기적으로 연결되는 제1 전극, 상기 제1 전극 상에 배치되는 발광 구조물, 상기 발광 구조물 상에 배치되는 제2 전극, 그리고 상기 제2 전극 상에 배치되는 제2 기판을 포함할 수 있다.
본 발명의 예시적인 실시예들에 따른 트랜지스터는 실리콘 및 반도체 산화물 중에서 적어도 하나와 그래핀을 포함하는 활성층 패턴을 구비하기 때문에, 트랜지스터의동작 전류의 저하, 문턱 전압 산포의 증가, 전하 이동도의 감소 등과 같은 다양한 전기적인 특성들의 열화를 방지하여 향상된 전기적인 특성을 확보할 수 있다. 또한, 상기 활성층 패턴은 그래핀이 실리콘 및 반도체 산화물 중에서 적어도 하나에 매립된 구조를 가지기 때문에, 상기 활성층 패턴의 특성 제어가 용이하며, 높은 신뢰성을 갖는 트랜지스터를 구현할 수 있다. 상기 트랜지스터를 유기 발광 표시 장치, 액정 표시 장치, 플렉서블 디스플레이 장치 등과 같은 표시 장치에 적용할 경우, 상기 표시 장치의 두께를 감소시킬 수 있고, 상기 표시 장치에 의해 디스플레이되는 영상의 해상도를 증가시킬 수 있으며, 화면의 구동 속도도 향상시킬 수 있다.
다만, 본 발명의 효과가 이에 한정되는 것이 아니며, 본 발명의 사상 및 영역으로부터 벗어나지 않는 범위에서 다양하게 확장될 수 있을 것이다.
도 1은 본 발명의 예시적인 실시예들에 따른 트랜지스터를 설명하기 위한 단면도이다.
도 2 내지 도 7은 본 발명의 예시적인 실시예들에 따른 트랜지스터의 제조 방법을 설명하기 위한 단면도들이다.
도 8은 본 발명의 다른 예시적인 실시예들에 따른 트랜지스터를 설명하기 위한 단면도이다.
도 9 내지 도 12는 본 발명의 다른 예시적인 실시예들에 따른 트랜지스터의 제조 방법을 설명하기 위한 단면도들이다.
도 13은 본 발명의 예시적인 실시예들에 따른 트랜지스터를 포함하는 표시 장치를 설명하기 위한 단면도이다.
이하, 본 발명의 예시적인 실시예들에 따른 트랜지스터, 트랜지스터의 제조 방법 및 트랜지스터를 포함하는 표시 장치에 대하여 첨부된 도면들을 참조하여 상세하게 설명하지만, 본 발명이 하기 실시예들에 의해 제한되는 것은 아니며, 해당 분야에서 통상의 지식을 가진 자라면 본 발명의 기술적 사상을 벗어나지 않는 범위 내에서 본 발명을 다양한 다른 형태로 구현할 수 있을 것이다.
본 명세서에 있어서, 특정한 구조적 내지 기능적 설명들은 단지 본 발명의 실시예들을 설명하기 위한 목적으로 예시된 것이며, 본 발명의 실시예들은 다양한 형태로 실시될 수 있으며 본 명세서에 설명된 실시예들에 한정되는 것으로 해석되지 않으며, 본 발명의 사상 및 기술 범위에 포함되는 모든 변경, 균등물 내지 대체물을 포함하는 것으로 이해되어야 한다. 어떤 구성 요소가 다른 구성 요소에 "연결되어" 있다거나 "접촉되어"있다고 기재된 경우, 다른 구성 요소에 직접적으로 연결되어 있거나 또는 접촉되어 있을 수도 있지만, 중간에 또 다른 구성 요소가 존재할 수도 있다고 이해되어야 할 것이다. 또한, 어떤 구성 요소가 다른 구성 요소에 "직접 연결되어" 있다거나 "직접 접촉되어"있다고 기재된 경우에는, 중간에 또 다른 구성 요소가 존재하지 않는 것으로 이해될 수 있다. 구성 요소들 간의 관계를 설명하는 다른 표현들, 예를 들면, "~사이에"와 "직접 ~사이에" 또는 "~에 인접하는"과 "~에 직접 인접하는" 등도 마찬가지로 해석될 수 있다.
본 명세서에서 사용되는 용어는 단지 예시적인 실시예들을 설명하기 위해 사용된 것으로, 본 발명을 한정하려는 의도는 아니다. 단수의 표현은 문맥상 명백하게 다르게 뜻하지 않는 한, 복수의 표현을 포함한다. 본 명세서에서, "포함하다", "구비하다" 또는 "가지다" 등의 용어는 실시된 특징, 숫자, 단계, 동작, 구성 요소, 부품 또는 이들을 조합한 것이 존재함을 지정하려는 것이지, 하나 또는 그 이상의 다른 특징들이나 숫자, 단계, 동작, 구성 요소, 부품 또는 이들을 조합한 것들의 존재 또는 부가 가능성을 미리 배제하지 않는 것으로 이해되어야 한다. 다르게 정의되지 않는 한, 기술적이거나 과학적인 용어를 포함해서 이와 같은 사용되는 모든 용어들은 본 발명이 속하는 기술 분야에서 통상의 지식을 가진 자에 의해 일반적으로 이해되는 것과 동일한 의미를 가지고 있다. 일반적으로 사용되는 사전에 정의되어 있는 것과 같은 용어들은 관련 기술의 문맥 상 가지는 의미와 일치하는 의미를 가지는 것으로 해석되어야 하며, 본 출원에서 명백하게 정의하지 않는 한, 이상적이거나 과도하게 형식적인 의미로 해석되지는 않는다.
제1, 제2 및 제3 등의 용어는 다양한 구성 요소들을 설명하는데 사용될 수 있지만, 이러한 구성 요소들은 상기 용어들에 의해 한정되는 것은 아니다. 상기 용어들은 하나의 구성 요소를 다른 구성 요소로부터 구별하는 목적으로 사용된다. 예를 들면, 본 발명의 권리 범위로부터 벗어나지 않고, 제1 구성 요소가 제2 또는 제3 구성 요소 등으로 명명될 수 있으며, 유사하게 제2 또는 제3 구성 요소도 교호적으로 명명될 수 있다.
도 1은 본 발명의 예시적인 실시예들에 따른 트랜지스터를 설명하기 위한 단면도이다.
도 1을 참조하면, 상기 트랜지스터는 기판(100) 상에 제공될 수 있으며, 실리콘과 그래핀을 포함하는 활성층 패턴(110), 게이트 절연막(120), 게이트 전극(130), 층간 절연막(140), 소스 전극(150a), 드레인 전극(150b) 등을 포함할 수 있다.
기판(100)은 유리 기판, 투명 플라스틱 기판, 투명 금속 산화물 기판 등과 같은 투명 절연 기판을 포함할 수 있다. 여기서, 상기 투명 플라스틱 기판은 폴리이미드계 수지, 아크릴계 수지, 폴리아크릴레이트계 수지, 폴리카보네이트계 수지, 폴리에테르계 수지, 폴리에틸렌 테레프탈레이트계 수지, 술폰산계 수지 등으로 이루어질 수 있다.
예시적인 실시예들에 있어서, 기판(100) 상에는 버퍼층(도시되지 않음)이 배치될 수 있다. 상기 버퍼층은 기판(100)으로 불순물들이 확산되는 현상을 방지할 수 있으며, 기판(100)의 전체적인 평탄도를 향상시키는 역할도 수행할 수 있다. 즉, 기판(100)의 표면이 상대적으로 불균일할 경우, 상기 버퍼층이 평탄한 상면을 가지면서 기판(100) 상에 위치할 수 있다. 기판(100) 상에 상기 버퍼층이 존재할 경우, 후속하여 활성층을 형성하기 위한 결정화 공정 동안 열의 전달 속도를 조절하여 실질적으로 균일한 활성층을 수득할 수 있다. 상기 버퍼층은 실리콘 화합물을 포함할 수 있다. 예를 들면, 상기 버퍼층은 실리콘 산화물(SiOx), 실리콘 질화물(SiNx), 실리콘 산질화물(SiOxNy), 실리콘 산탄화물(SiOxCy), 실리콘 탄질화물(SiCxNy) 등으로 이루어질 수 있다. 이들은 단독으로 또는 서로 조합되어 사용될 수 있다.
활성층 패턴(110)은 상기 버퍼층을 개재하여 기판(100) 상에 위치할 수 있지만, 직접 기판(100) 상에 배치될 수도 있다. 활성층 패턴(110)은 다결정 실리콘층 패턴(110a)과 그래핀층 패턴(110b)을 포함할 수 있다. 예시적인 실시예들에 있어서, 기판(100) 또는 상기 버퍼층 상에 비정질 반도체층을 형성한 다음, 이러한 비정질 반도체층 상에 그래핀층을 형성할 수 있다. 여기서, 상기 비정질 반도체층 및 상기 그래핀층은 각기 스퍼터링 공정, 화학 기상 증착 공정, 진공 증착 공정 등을 이용하여 형성될 수 있다. 상기 비정질 반도체층 및 상기 그래핀층에 대해 결정화 공정을 수행하여 다결정 실리콘층과 상기 그래핀층을 포함하는 상기 활성층을 형성한 다음, 상기 활성층을 패터닝하여 다결정 실리콘층 패턴(110a)과 그래핀층 패턴(110b)을 포함하는 활성층 패턴(110)을 형성할 수 있다. 여기서, 상기 다결정 실리콘층 및 상기 그래핀층을 포함하는 활성층을 수득하기 위한 결정화 공정은 레이저 어닐링 공정, 열처리 공정, 촉매를 이용하는 열처리 공정 등을 포함할 수 있다.
예시적인 실시예들에 따르면, 활성층 패턴(110)은 그래핀층 패턴(110a)이 다결정 실리콘층 패턴(110b)에 실질적으로 매립되는 구조를 가질 수 있다. 여기서, 그래핀층 패턴(110b)은 실질적으로 나노 리본 형상, 실질적으로 스트라이프 형상 등을 가질 수 있다. 그래핀층 패턴(110b)은 제1 면적을 갖는 다결정 실리콘층 패턴(110a) 내에 상기 제1 면적보다 작은 제2 면적을 가지면서 매립될 수 있다. 예를 들면, 그래핀층 패턴(110b)의 상면과 다결정 실리콘층 패턴(110a)의 상면이 실질적으로 동일한 평면 상에 위치할 수 있다. 이러한 그래핀층 패턴(110b)과 다결정 실리콘층 패턴(110a)의 상대적인 배치 관계에 대해서는 다음에 보다 상세하게 설명한다.
다른 예시적인 실시예들에 따르면, 활성층 패턴(110)은 그래핀층 패턴(110b)과 다결정 실리콘층 패턴(110a) 상에 배치되는 추가적인 다결정 실리콘층 패턴(도시되지 않음)을 더 포함할 수 있다. 활성층(110)이 2개의 다결정 실리콘층 패턴들 사이에 그래핀층 패턴이 개재되는 구조를 가질 경우, 후술하는 바와 같이 트랜지스터의 특성들을 보다 용이하게 향상시킬 수 있다.
다시 도 1을 참조하면, 게이트 절연막(120)은 활성층 패턴(110)과 기판(100) 상에 배치될 수 있다. 예시적인 실시예들에 있어서, 게이트 절연막(110)은 활성층 패턴(110)의 주변에 단차부가 생성되지 않은 실질적으로 평탄한 상면을 가질 수 있다. 게이트 절연막(120)은 실리콘 화합물, 금속 산화물 등을 포함할 수 있다. 예를 들면, 게이트 절연막(120)은 실리콘 산화물, 실리콘 질화물, 실리콘 산질화물, 알루미늄 산화물(AlOx), 탄탈륨 산화물(TaOx), 하프늄 산화물(HfOx), 지르코늄 산화물(ZrOx), 티타늄 산화물(TiOx) 등으로 이루어질 수 있다. 이들은 단독으로 또는 서로 조합되어 사용될 수 있다.
게이트 전극(130)은 게이트 절연막(120) 상에 배치될 수 있다. 게이트 전극(130)은 게이트 절연막(120) 중에서 아래에 활성층 패턴(110)이 위치하는 부분 상에 위치할 수 있다. 게이트 전극(130)은 금속, 합금, 금속 질화물, 투명 도전성 물질 등을 포함할 수 있다. 예를 들면, 게이트 전극(130)은 알루미늄(Al), 알루미늄 합금, 알루미늄 질화물(AlNx), 은(Ag), 은 합금, 텅스텐(W), 텅스텐 질화물(WNx), 구리(Cu), 구리 합금, 니켈(Ni), 크롬(Cr), 몰리브데늄(Mo), 몰리브데늄 합금, 티타늄(Ti), 티타늄 질화물(TiNx), 백금(Pt), 탄탈륨(Ta), 네오디뮴(Nd), 스칸듐(Sc), 탄탈륨 질화물(TaNx), 아연 산화물(ZnOx), 인듐 주석 산화물(ITO), 주석 산화물(SnOx), 인듐 산화물(InOx), 갈륨 산화물(GaOx), 인듐 아연 산화물(IZO) 등을 포함할 수 있다. 이들은 단독으로 또는 서로 조합되어 사용될 수 있다.
다른 예시적인 실시예들에 있어서, 게이트 전극(130)이 전술한 투명 도전성 물질을 포함할 경우, 다음에 설명하는 바와 같이 상기 트랜지스터의 구성 요소들이 전체적으로 투명한 물질들로 이루어질 수 있기 때문에, 상기 트랜지스터를 얇은 두께를 가지는 투명한 플렉서블 디스플레이(flexible display) 장치 등에 적용 가능하다.
층간 절연막(140)은 활성층 패턴(110)과 게이트 전극(130)을 커버하도록 배치될 수 있다. 층간 절연막(140)은 실리콘 화합물, 금속 산화물 등을 포함할 수 있다. 예를 들면, 층간 절연막(140)은 실리콘 산화물, 실리콘 질화물, 실리콘 산질화물, 알루미늄 산화물, 탄탈륨 산화물, 하프늄 산화물, 지르코늄 산화물, 티타늄 산화물 등으로 이루어질 수 있다. 이들은 단독으로 또는 서로 조합되어 사용될 수 있다.
소스 전극(150a)과 드레인 전극(150b)은 층간 절연막(140) 상에 위치하며, 층간 절연막(140) 및 게이트 절연막(120)의 일부를 관통하여 활성층 패턴(110)에 접촉될 수 있다. 소스 및 드레인 전극(150a, 150b)은 게이트 전극(130)을 중심으로 서로 소정의 간격으로 이격될 수 있다. 예시적인 실시예들에 있어서, 소스 전극(150a)과 드레인 전극(150b)은 각기 활성층 패턴(110)의 그래핀층 패턴(110b)에 접촉될 수 있다. 소스 전극(150a) 및 드레인 전극(150b)은 각기 금속, 합금 및/또는 금속 질화물을 포함할 수 있다. 예를 들면, 소스 전극(150a) 및 드레인 전극(150b)은 알루미늄, 구리, 몰리브데늄, 티타늄, 크롬, 탄탈륨, 텅스텐, 네오디뮴, 스칸듐, 이들의 합금, 이들의 질화물 등을 포함할 수 있다. 이들은 단독으로 또는 서로 조합되어 사용될 수 있다. 다른 예시적인 실시예들에 따르면, 소스 전극(150a) 및 드레인 전극(150b)은 투명 도전성 물질로 구성될 수 있다. 예를 들면, 소스 전극(150a) 및 드레인 전극(150b)은 각기 인듐 주석 산화물, 인듐 아연 산화물, 아연 산화물, 주석 산화물, 탄소 나노 튜브 등을 포함할 수 있다.
도 2 내지 도 8은 본 발명의 예시적인 실시예들에 따른 트랜지스터의 제조 방법을 설명하기 위한 단면도들이다. 도 2 내지 도 8에 있어서, 도 1을 참조하여 설명한 트랜지스터와 실질적으로 동일하거나 실질적으로 유사한 구성을 가지는 트랜지스터의 제조 방법을 예시적으로 설명하지만, 도 2 내지 도 8에 예시한 트랜지스터의 제조 방법은, 해당 기술 분야에서 통상의 지식을 가진 자에게 자명한 변경들이나 변형들을 통해, 활성층, 게이트 절연막, 게이트 전극, 층간 절연막, 소스 전극 그리고 드레인 전극 등이 다양한 구조로 배치된 구성들을 가지는 다른 트랜지스터들에도 적용 가능함을 이해할 수 있을 것이다.
도 2를 참조하면, 유리 기판, 투명 플라스틱 기판, 투명 금속 산화물 기판 등과 같은 투명 절연 기판을 포함하는 기판(160) 상에 비정질 실리콘층(170) 및 예비 그래핀층(180)을 순차적으로 형성한다. 예를 들면, 비정질 실리콘층(170)과 예비 그래핀층(180)은 각기 스퍼터링 공정, 화학 기상 증착 공정, 원자층 적층 공정, 진공 증착 공정 등을 통해 기판(160) 상에 형성될 수 있다. 도 2에서는 비정질 실리콘층(170)과 예비 그래핀층(180)이 실질적으로 동일한 두께로 형성되는 것으로 예시하였으나, 비정질 실리콘층(170)과 예비 그래핀층(180)은 상이한 두께로 형성될 수도 있다.
다른 예시적인 실시예들에 있어서, 기판(160) 상에 버퍼층(도시되지 않음)을 형성한 다음, 이러한 버퍼층 상에 비정질 실리콘층(170)과 예비 그래핀층(180)을 순차적으로 형성할 수도 있다. 여기서, 상기 버퍼층은 실리콘 화합물을 포함하는 단층 구조 또는 다층 구조로 형성될 수 있다.
도 3을 참조하면, 활성층을 형성하기 위하여, 비정질 실리콘층(170)과 예비 그래핀층(180)에 대해 결정화 공정을 수행한다. 예시적인 실시예들에 따른 결정화 공정에 있어서, 소정의 광원(도시되지 않음)으로부터 예비 그래핀층(180)의 상으로 레이저 광을 조사할 수 있다. 이 경우, 상기 레이저 광은 예비 그래핀층(180)의 전면 상으로 조사될 수 있지만, 예비 그래핀층(180)의 일부 영역들에만 조사될 수도 있다. 예를 들면, 예비 그래핀층(180)의 표면 상으로 제1 레이저 광을 조사하여, 예비 그래핀층(180)을 비정질 실리콘층(170) 내로 실질적으로 용융시킬 수 있다. 이에 따라, 비정질 실리콘층(170) 내에 실질적으로 매립되는 그래핀층(도시되지 않음)을 형성할 수 있다. 이 후에, 상기 그래핀층이 매립된 비정질 실리콘층(170) 상으로 제2 레이저 광을 조사하여, 비정질 실리콘층(170)을 다결정 실리콘층(도시되지 않음)으로 변화시킴으로써, 상기 다결정 실리콘층과 그래핀층을 포함하는 활성층을 수득할 수 있다. 여기서, 상기 제1 및 제2 레이저 광은 각기 0.3J/cm2 내지 약 3J/cm2 정도의 파워 밀도를 가질 수 있다. 이 경우, 상기 제1 및 제2 레이저 광은 각기 약 180nm 내지 약 400nm의 파장을 갖는 엑시머 레이저를 포함할 수 있지만, 이는 하나의 예시로서, 상기 제1 및 제2 레이저 광이 이에 한정되는 것은 아니다. 또한, 도 3에서는 상기 활성층이 레이저 어닐링 공정을 통해 형성되는 것으로 설명하였지만, 본 발명이 이에 한정되는 것은 아니다. 예를 들면, 상기 활성층은 레이저 어닐링 공정, 열처리 공정, 촉매를 이용하는 열처리 공정 등을 통해 형성될 수 있다.
도 4를 참조하면, 상기 그래핀층이 실질적으로 매립된 다결정 실리콘층을 부분적으로 식각하여 다결정 실리콘층 패턴(190a)과 그래핀층 패턴(190b)를 포함하는 활성층 패턴(190)을 형성한다. 예시적인 실시예들에 있어서, 다결정 실리콘층 패턴(190a)은 제1 면적을 가질 수 있으며, 그래핀층 패턴(190b)은 상기 제1 면적보다 실질적으로 작은 제2 면적을 가질 수 있다. 예를 들면, 다결정 실리콘층 패턴(190a)과 그래핀층 패턴(190b)을 포함하는 활성층 패턴(190)은 사진 식각 공정 또는 추가적인 식각 마스크를 사용하는 식각 공정을 통해 형성될 수 있다. 그래핀층 패턴(190b)은 상기 레이저 광의 강도, 조사 시간 등에 따라 단일층 구조 또는 이중층 구조로 형성될 수 있다. 이와 같은 그래핀층 패턴(190b)은 실질적으로 나노 리본 형상, 실질적으로 스트라이프 형상 등으로 형성될 수 있다.
다른 예시적인 실시예들에 따르면, 활성층 패턴(190)은 그래핀층 패턴(190b) 상에 배치되는 추가적인 다결정 실리콘층 패턴(도시되지 않음)을 더 포함할 수 있다. 이 경우, 그래핀층 패턴(190b) 내의 그래핀의 특성 제어가 보다 용이해지므로, 활성층 패턴(190)을 포함하는 트랜지스터의 동작 전류의 저하, 문턱 전압 산포의 증가, 전하 이동도의 감소 등과 같은 다양한 전기적인 특성들의 열화를 방지할 수 있다. 이와 같이 향상된 전기적 특성을 확보하여 높은 신뢰성을 갖는 트랜지스터를 유기 발광 표시 장치, 액정 표시 장치, 플렉서블 디스플레이 장치 등과 같은 표시 장치에 적용할 경우, 상기 표시 장치의 두께를 감소시킬 수 있고, 상기 표시 장치에 의해 디스플레이되는 영상의 해상도를 증가시킬 수 있으며, 화면의 구동 속도도 향상시킬 수 있다.
도 5를 참조하면, 활성층 패턴(190) 상에 게이트 절연막(200)을 형성한다. 게이트 절연막(200)은 화학 기상 증착 공정, 열산화 공정, 플라즈마 증대 화학 기상 증착 공정, 고밀도 플라즈마-화학 기상 증착 공정 등을 이용하여 형성될 수 있다. 게이트 절연막(200)은 실리콘 화합물 및/또는 금속 산화물을 포함하는 단층 구조 또는 다층 구조로 형성될 수 있다.
게이트 절연막(200) 상에는 게이트 전극(210)이 형성된다. 예시적인 실시예들에 있어서, 게이트 절연막(200) 상에 스퍼터링 공정, 화학 기상 증착 공정, 원자층 적층 공정, 진공 증착 공정, 프린팅 공정 등을 통해 제1 도전막(도시되지 않음)을 형성한 다음, 상기 제1 도전막을 부분적으로 식각하여 게이트 전극(210)을 형성할 수 있다. 예를 들면, 게이트 전극(210)은 사진 식각 공정 또는 추가적인 식각 마스크를 사용하는 식각 공정을 통해 상기 제1 도전막을 패터닝하여 얻어질 수 있다. 게이트 전극(210)은 도전성을 갖는 물질, 내열성을 갖는 물질 및/또는 투명 도전성 물질을 포함하는 단층 구조 또는 다층 구조로 형성될 수 있다.
게이트 전극(210)을 이온 주입 마스크로 이용하여 활성층 패턴(190)에 불순물들을 주입함으로써, 활성층 패턴(190)에 소스 및 드레인 영역(도시되지 않음)을 형성할 수 있다. 여기서, 게이트 전극(210) 아래에 위치하는 활성층 패턴(190)의 중앙부에는 불순물들이 주입되지 않으며, 이에 따라 활성층 패턴(190)의 중앙부는 상기 소스 영역과 상기 드레인 영역 사이의 채널 영역으로 정의될 수 있다.
도 6을 참조하면, 게이트 절연막(200) 상에 활성층 패턴(190) 및 게이트 전극(210)을 덮는 층간 절연막(220)을 형성한다. 층간 절연막(220)은 게이트 전극(210)을 커버하면서 실질적으로 평탄한 상면을 가지도록 충분한 두께로 형성될 수 있다. 층간 절연막(220)은 화학 기상 증착 공정, 열산화 공정, 플라즈마 증대 화학 기상 증착 공정, 고밀도 플라즈마-화학 기상 증착 공정 등을 이용하여 형성될 수 있다. 예를 들면, 층간 절연막(220)은 실리콘 화합물 및/또는 금속 산화물을 포함하는 단층 구조 또는 다층 구조로 형성될 수 있다.
도 7을 참조하면, 층간 절연막(220)과 게이트 절연막(200)의 일부를 관통하여 상기 소스 영역 및 상기 드레인 영역을 노출시키는 콘택 홀들을 형성한 후, 이러한 콘택 홀들 내에 각기 소스 전극(230a)과 드레인 전극(230b)을 형성한다. 따라서 소스 및 드레인 전극(230a, 230b)은 층간 절연막(220) 상에 위치하면서 상기 소스 및 드레인 영역에 접촉될 수 있다. 소스 전극(230a) 및 드레인 전극(230b)은 실질적으로 게이트 전극(320)을 중심으로 소정의 간격으로 이격될 수 있으며, 게이트 전극(210)에 인접하여 형성될 수 있다. 상기 콘택 홀들이 활성층 패턴(190)의 그래핀층 패턴(190b)의 일부들을 노출시킬 수 있기 때문에, 소스 및 드레인 전극(230a, 230b)은 그래핀층 패턴(190b)에 접촉될 수 있다.
예시적인 실시예들에 있어서, 층간 절연막(220) 및 게이트 절연막(200)을 부분적으로 식각하여 상기 소스 및 드레인 영역을 부분적으로 노출시키는 상기 콘택 홀들을 형성한 후, 이러한 콘택 홀들을 채우면서 층간 절연막(220) 상에 제2 도전막(도시되지 않음)을 형성할 수 있다. 상기 제2 도전막은 스퍼터링 공정, 화학 기상 증착 공정, 원자층 적층 공정, 진공 증착 공정, 프린팅 공정 등을 통해 상기 콘택 홀들을 채우면서 층간 절연막(220) 상에 형성될 수 있다. 이후에, 상기 제2 도전막을 패터닝하여 도 7에 예시한 바와 같은 소스 전극(230a) 및 드레인 전극(230b)을 형성할 수 있다. 예를 들면, 소스 전극(230a) 및 드레인 전극(230b)은 사진 식각 공정 또는 추가적인 식각 마스크를 사용하는 식각 공정을 통해 수득될 수 있다. 이에 따라, 그래핀층 패턴(190b)은 소스 전극(230a) 및 드레인 전극(230b)과 전기적으로 접속될 수 있다. 소스 및 드레인 전극(230a, 230b)은 금속, 합금, 금속 질화물, 도전성 금속 산화물, 투명 도전성 물질 등을 포함하는 단층 구조 또는 다층 구조로 형성될 수 있다. 다만, 도 7에서는 소스 전극(230a)과 드레인 전극(230b)을 지정하여 도시하였으나, 본 발명이 이에 한정되는 것은 아니다. 다시 말하면, 소스 전극과 드레인 전극은 인가되는 전압에 따라서 교호적이 될 수 있다.
도 8은 본 발명의 다른 예시적인 실시예들에 따른 트랜지스터를 설명하기 위한 단면도이다.
도 8을 참조하면, 상기 트랜지스터는 기판(240) 상에 제공될 수 있으며, 게이트 전극(250), 게이트 절연층(260), 소스 전극(270a), 드레인 전극(270b), 그래핀 및 반도체 산화물을 포함하는 활성층 패턴(280) 등을 구비할 수 있다.
기판(240)은 유리 기판, 투명 플라스틱 기판, 투명 금속 산화물 기판 등과 같은 투명 절연 기판을 포함할 수 있다. 예시적인 실시예들에 있어서, 기판(240) 상에는 버퍼층(도시되지 않음)이 배치될 수 있다. 상기 버퍼층은 기판(240)으로 불순물들이 확산되는 현상을 방지할 수 있으며, 기판(240) 전체의 평탄도를 향상시키는 역할도 수행할 수 있다. 또한, 기판(240) 상에 상기 버퍼층이 존재할 경우, 게이트 전극(250)을 형성하는 동안 발생되는 응력(stress)를 감소시켜 게이트 전극(250)을 보다 용이하게 형성할 수 있다. 상기 버퍼층은 실리콘 화합물로 이루어질 수 있다.
게이트 전극(250)은 금속, 합금, 금속 질화물, 투명 도전성 물질 등을 포함할 수 있다. 게이트 절연막(260)은 게이트 전극(260)을 커버하도록 기판(240) 상에 배치될 수 있다. 게이트 절연막(260)은 게이트 전극(260) 주변에서 단차부를 갖지 않고 실질적으로 평탄한 상면을 가질 수 있다. 게이트 절연막(260)은 실리콘 화합물, 금속 산화물 등으로 구성될 수 있다.
도 8에 예시한 바와 같이, 소스 전극(270a) 및 드레인 전극(270b)은 게이트 절연막(260) 상에 배치될 수 있다. 예시적인 실시예들에 있어서, 소스 전극(270a)과 드레인 전극(270b)은 각기 게이트 절연막(260)의 구조로부터 유래되는 단차를 갖지 않는 실질적으로 평탄한 상면을 가질 수 있다. 소스 전극(270a) 및 드레인 전극(270b)은 각기 금속, 합금 및/또는 금속 질화물을 포함할 수 있다.
예시적인 실시예들에 따르면, 소스 전극(270a)과 드레인 전극(270b)은 게이트 절연막(260) 중에서 아래에 게이트 전극(250)이 위치하는 부분을 노출시키면서소정의 간격으로 이격될 수 있다. 즉, 소스 및 드레인 전극(270a, 270b)은 각기 아래의 게이트 전극(270)을 중심으로 게이트 절연막(260) 상에 실질적으로 대칭되게 배치될 수 있다.
다른 예시적인 실시예들에 있어서, 소스 및 드레인 전극(270a, 270b)과 게이트 절연막(260) 사이에는 식각 저지층(도시되지 않음), 보호층(도시되지 않음) 등과 같은 추가적인 층(들)이 배치될 수 있다. 이 경우, 상기 식각 저지층 및/또는 상기 보호층은 소스 전극(270a) 및 드레인 전극(270b)과 게이트 절연막(260)에 대해 식각 선택비를 갖는 물질로 이루어질 수 있다. 예를 들면, 상기 식각 저지층 또는 상기 보호층은 실리콘 산화물, 실리콘 질화물, 실리콘 산질화물, 반도체 산화물 등을 포함할 수 있다.
다시 도 8을 참조하면, 활성층 패턴(280)은 노출된 게이트 절연막(260), 소스 전극(270a) 및 드레인 전극(270b) 상에 배치될 수 있다. 예시적인 실시예들에 있어서, 활성층 패턴(280)은 소스 전극(270a)의 일측, 소스 전극(270a) 및 드레인 전극(270b) 사이에 노출되는 게이트 절연막(260), 그리고 드레인 전극(270b)의 일측을 커버할 수 있다. 또한, 활성층 패턴(280)의 일측은 소스 전극(270a) 상으로 연장될 수 있고, 활성층 패턴(280)의 타측은 드레인 전극(270b) 상으로 연장될 수 있다. 즉, 활성층 패턴(280)의 일측과 타측은 각기 게이트 전극(250)의 양측부 상부에 위치할 수 있다. 활성층 패턴(280)이 게이트 절연막(260)의 일부, 소스 전극(270a) 및 드레인 전극(270b) 상에 배치되기 때문에, 활성층 패턴(280)의 양측에는 단차부(stepped portion)들이 생성될 수 있다. 예를 들면, 활성층 패턴(280)은 양측에 단차부들을 가지는 실질적으로 "U"자 형상의 단면 구조를 가질 수 있다.
활성층 패턴(280)은 그래핀층 패턴(280a) 및 반도체 산화물층 패턴(280b)을 포함할 수 있다. 예시적인 실시예들에 있어서, 활성층 패턴(280)의 반도체 산화물층 패턴(280b)은 인듐, 아연(Zn), 갈륨(Ga), 주석(Sn), 티타늄(Ti), 알루미늄(Al), 하프늄(Hf), 지르코늄(Zr), 마그네슘(Mg) 등을 함유하는 이성분계 화합물(ABx), 삼성분계 화합물(ABxCy), 사성분계 화합물(ABxCyDz) 등을 포함할 수 있다. 다른 예시적인 실시예들에 있어서, 반도체 산화물층 패턴(280b)은 인듐(In), 아연(Zn), 갈륨(Ga), 주석(Sn), 티타늄(Ti), 알루미늄(Al), 하프늄(Hf), 지르코늄(Zr) 및 마그네슘(Mg)으로 이루어진 그룹으로부터 선택된 하나 이상을 함유하는 반도체 산화물을 포함할 수 있다. 또 다른 예시적인 실시예들에 따르면, 반도체 산화물층 패턴(280b)은 리튬, 나트륨, 망간, 니켈, 팔라듐, 구리, 탄소, 질소, 인, 티타늄, 지르코늄, 바나듐, 루테늄, 게르마늄, 주석, 불소 등이 도핑된 반도체 산화물로 이루어질 수 있다. 이들은 단독으로 또는 서로 조합되어 첨가될 수 있다.
예시적인 실시예들에 따르면, 반도체 산화물층 패턴(280b)은 제1 면적을 가질 수 있으며, 그래핀층 패턴(280a)은 상기 제1 면적 보다 작은 제2 면적을 가질 수 있다. 그래핀층 패턴(280a)은 게이트 절연막(260)의 일부, 소스 전극(270a) 및 드레인 전극(270b) 상에 배치되며, 소스 및 드레인 전극(270a, 270b)에 접촉될 수 있다. 반도체 산화물층 패턴(280b)은 그래핀층 패턴(280a)을 커버하면서 소스 및 드레인 전극(270a, 270b) 상으로 연장될 수 있다. 이 경우, 그래핀층 패턴(280a)은 반도체 산화물층 패턴(280b)에 실질적으로 완전히 커버될 수 있다. 이러한 그래핀층 패턴(280a)과 반도체 산화물층 패턴(280b)의 배치 관계에 대해서는 다음에 상세하게 설명한다.
도 9 내지 도 12는 본 발명의 다른 예시적인 실시예들에 따른 트랜지스터의 제조 방법을 설명하기 위한 단면도들이다. 도 9 내지 도 13에 있어서, 도 8을 참조하여 설명한 트랜지스터와 실질적으로 동일하거나 실질적으로 유사한 구성을 가지는 트랜지스터의 제조 방법을 예시적으로 설명하지만, 도 9 내지 도 12에 예시한 트랜지스터의 제조 방법은, 해당 기술 분야에서 통상의 지식을 가진 자에게는 자명한 변경들이나 변형들을 통해, 게이트 전극, 게이트 절연막, 소스 전극, 드레인 전극 및 활성층 등이 다양한 구조로 배치된 구성을 가지는 다른 트랜지스터들에도 적용 가능함을 이해할 수 있을 것이다.
도 9를 참조하면, 유리 기판, 투명 플라스틱 기판, 투명 금속 산화물 기판 등과 같은 투명 절연 기판을 포함하는 기판(290) 상에 게이트 전극(300)을 형성한다. 예를 들면, 기판(290) 상에 스퍼터링 공정, 화학 기상 증착 공정, 원자층 적층 공정, 진공 증착 공정, 프린팅 공정 등을 통해 제3 도전막(도시되지 않음)을 형성한 다음, 상기 제3 도전막을 부분적으로 식각하여 게이트 전극(300)을 형성할 수 있다. 게이트 전극(300)은 알루미늄, 알루미늄 합금, 텅스텐, 구리, 니켈, 크롬, 몰리브데늄, 티타늄, 백금, 탄탈륨 등과 같은 금속, 이러한 금속을 포함하는 합금, 이와 같은 금속의 질화물 등을 사용하여 형성될 수 있다. 이와 같은 게이트 전극(300)은 전술한 도전성을 갖는 물질, 내열성을 갖는 물질 및/또는 투명 도전성 물질을 포함하는 단층 구조 또는 다층 구조로 형성될 수 있다.
다른 예시적인 실시예들에 따르면, 기판(290) 상에 버퍼층(도시되지 않음)을 형성한 다음, 상기 버퍼층 상에 게이트 전극(300)을 형성할 수도 있다. 상기 버퍼층은 실리콘 화합물을 사용하여 형성될 수 있다.
다시 도 9를 참조하면, 기판(290) 상에 게이트 전극(300)을 덮는 게이트 절연막(310)을 형성한다. 예를 들면, 게이트 절연막(310)은 화학 기상 증착 공정, 열산화 공정, 플라즈마 증대 화학 기상 증착 공정, 고밀도 플라즈마-화학 기상 증착 공정 등을 이용하여 형성될 수 있다. 또한, 게이트 절연막(310)은 실리콘 화합물 및/또는 금속 산화물을 포함하는 단층 구조 또는 다층 구조로 형성될 수 있다.
도 10을 참조하면, 게이트 절연막(310) 상에는 소스 전극(320a) 및 드레인 전극(320b)이 형성된다. 예시적인 실시예들에 있어서, 게이트 절연막(310) 상에 스퍼터링 공정, 화학 기상 증착 공정, 원자층 적층 공정, 진공 증착 공정, 프린팅 공정 등을 통해 제4 도전막(도시되지 않음)을 형성한 후, 상기 제4 도전막을 부분적으로 식각하여 소스 및 드레인 전극(320a, 320b)을 형성할 수 있다. 예를 들면, 소스 및 드레인 전극(320a, 320b)은 사진 식각 공정 또는 추가적인 식각 마스크를 사용하는 식각 공정을 통해 수득될 수 있다. 소스 전극(320a) 및 드레인 전극(320b)은 게이트 절연막(310) 상에서 게이트 전극(300)을 중심으로 소정의 간격으로 이격될 수 있다. 소스 및 드레인 전극(320a, 320b)은 금속, 합금, 금속 질화물, 도전성 금속 산화물, 투명 도전성 물질 등을 포함하는 단층 구조 또는 다층 구조로 형성될 수 있다.
도 11을 참조하면, 게이트 절연막(310)의 일부, 소스 전극(320a) 및 드레인 전극(320b) 상에 그래핀층(330)을 형성한 후, 그래핀층(330)과 소스 및 드레인 전극(320a, 320b) 상에 반도체 산화물층(340)을 형성한다. 예를 들면, 그래핀층(330)과 반도체 산화물층(340)은 각기 스퍼터링 공정, 화학 기상 증착 공정, 원자층 적층 공정, 진공 증착 공정 등을 통해 형성될 수 있다. 도 11에서는 그래핀층(330)과 반도체 산화물층(340)이 실질적으로 동일한 두께로 형성되는 것으로 도시되었으나, 그래핀층(330)과 반도체 산화물층(340)이 서로 다른 두께로 형성될 수도 있다.
도 12를 참조하면, 그래핀층(350)과 반도체 산화물층(340)을 부분적으로 식각하여 그래핀층 패턴(350a)과 반도체 산화물층 패턴(350b)으로 이루어진 활성층 패턴(350)을 형성한다. 예시적인 실시예들에 있어서, 반도체 산화물층 패턴(350b)은 제1 면적을 가지며, 그래핀층 패턴(350a)은 상기 제1 면적보다 작은 제2 면적을 가질 수 있다. 예를 들면, 반도체 산화물층 패턴(350b) 및 그래핀층패턴(350a)을 포함하는 활성층 패턴(350)은 사진 식각 공정 또는 추가적인 식각 마스크를 사용하는 식각 공정을 통해 수득될 수 있다. 활성층 패턴(350)이 그래핀층 패턴(350a)과 반도체 산화물층 패턴(350b)을 포함할 경우, 이러한 구성을 갖는 활성층 패턴(150)을 구비하는 트랜지스터의동작 전류의 저하, 문턱 전압 산포의 증가, 전하 이동도의 감소 등과 같은 다양한 전기적인 특성들의 열화를 방지하여, 향상된 전기적 특성들을 갖는 트랜지스터를 구현할 수 있다.
도 13은 본 발명의 예시적인 실시예들에 따른 트랜지스터를 포함하는 표시 장치를 설명하기 위한 단면도이다. 도 13에 있어서, 유기 발광층을 포함하는 표시 장치를 예시적으로 도시하지만, 본 발명의 예시적인 실시예들에 따른 트랜지스터는 액정 표시 장치, 플렉서블 디스플레이 장치 등에도 적용 가능함을 이해할 수 있을 것이다. 또한, 도 13에 예시한 표시 장치에 포함되는 트랜지스터는 도 1을 참조하여 설명한 트랜지스터와 실질적으로 동일하거나 유사한 구성을 가지지만, 도 8을 참조하여 설명한 트랜지스터도 도 13에 도시한 표시 장치에 적용 가능함을 이해할 수 있을 것이다.
도 13을 참조하면, 상기 표시 장치는 제1 기판(360), 트랜지스터, 절연층(420), 제1 전극(430), 발광 구조물(450), 제2 전극(460), 제2 기판(470) 등을 포함할 수 있다. 여기서, 다결정 실리콘층 패턴(370a)과 그래핀층 패턴(370b)을 갖는 활성층 패턴(370), 게이트 절연막(380), 게이트 전극(390), 층간 절연막(400), 그리고 소스 및 드레인 전극(410a, 410b)은 도 1을 참조하여 설명한 부재들과 실질적으로 동일하거나 실질적으로 유사할 수 있다.
보호막 또는 절연층(410)은 층간 절연막(400)과 소스 및 드레인 전극(410a, 410b) 상에 배치될 수 있다. 절연층(420)은 소스 및 드레인 전극(410a, 410b)을 충분하게 덮을 수 있는 두께를 가질 수 있으며, 실질적으로 평탄한 상면을 가질 수 있다. 절연층(420)은 유기 물질, 무기 물질 등을 사용하여 형성될 수 있다. 예를 들면, 절연층(420)은 포토레지스트, 아크릴계 수지, 폴리이미드계 수지, 폴리아미드계 수지, 실록산계 수지, 감광성 아크릴 카르복실기를 포함하는 수지, 노볼락 수지, 알칼리 가용성 수지, 실리콘 산화물, 실리콘 질화물, 실리콘 산질화물, 실리콘 산탄화물, 실리콘 탄질화물 등을 사용하여 형성될 수 있다. 이들은 단독으로 또는 서로 조합되어 사용될 수 있다. 절연층(420)을 구성하는 물질에 따라 절연층(420)은 스핀 코팅 공정, 프린팅 공정, 스퍼터링 공정, 화학 기상 증착 공정, 원자층 적층 공정, 플라즈마 증대 화학 기상 증착 공정, 고밀도 플라즈마-화학 기상 증착 공정, 진공 증착 공정 등을 이용하여 수득될 수 있다.
사진 식각 공정 또는 추가적인 마스크를 사용하는 식각 공정을 통해 절연층(420)을 부분적으로 식각함으로써, 절연층(420)을 관통하여 상기 트랜지스터의 드레인 전극(410b)을 부분적으로 노출시키는 홀을 형성할 수 있다. 제1 전극(430)은 상기 홀을 채우면서 절연층(420) 상에 배치될 수 있다. 따라서, 제1 전극(430)은 드레인 전극(410b)에 접속될 수 있다. 다른 예시적실 실시예들에 따르면, 드레인 전극(410b) 상에 홀을 채우는 콘택, 플러그 또는 패드를 형성한 후, 제1 전극(430)을 형성할 수도 있다. 이 경우, 제1 전극(430)은 상기 콘택, 상기 플러그 또는 상기 패드를 통해 드레인 전극(410b)에 전기적으로 연결될 수 있다.
상기 표시 장치가 전면 발광 방식을 가질 경우, 제1 전극(430)은 반사성을 갖는 금속, 반사성을 갖는 합금 등을 사용하여 형성될 수 있다. 예를 들면, 제1 전극(430)은 알루미늄, 은, 백금, 금, 크롬, 텅스텐, 몰리브데늄, 티타늄, 팔라듐, 이리듐, 이들 금속의 합금 등을 포함할 수 있다. 이들은 단독으로 또는 서로 조합되어 사용될 수 있다. 또한, 제1 전극(430)은 프린팅 공정, 스퍼터링 공정, 화학 기상 증착 공정, 원자층 적층 공정, 펄스 레이저 증착 공정 등을 이용하여 형성될 수 있다.
제1 전극(430)과 절연층(420) 상에는 화소 정의막(440)이 배치될 수 있다. 화소 정의막(440)은 유기 물질, 무기 물질 등을 사용하여 형성될 수 있다. 예를 들면, 화소 정의막(440)은 포토레지스트, 폴리아크릴계 수지, 폴리이미드계 수지, 아크릴계 수지, 실리콘 화합물 등을 사용하여 형성될 수 있다. 또한, 화소 정의막(440)은 스핀 코팅 공정, 스프레이 공정, 프린팅 공정, 화학 기상 증착 공정 등을 이용하여 절연층(420)과 제1 전극(430) 상에 형성될 수 있다.
화소 정의막(440)을 식각하여 제1 전극(430)을 부분적으로 노출시키는 개구를 형성할 수 있다. 이러한 화소 정의막(440)의 개구에 의해 상기 표시 장치의 표시 영역과 비표시 영역이 정의될 수 있다. 즉, 화소 정의막(440)의 개구가 위치하는 부분이 상기 표시 장치의 표시 영역에 해당될 수 있다.
노출된 제1 전극(430)과 화소 정의막(440)의 일부 상에는 발광 구조물(450)이 배치될 수 있다. 발광 구조물(450)은 유기 발광층(EL), 정공 주입층(HIL), 정공 수송층(HTL), 전자 수송층(ETL), 전자 주입층(EIL) 등을 포함하는 다층 구조로 형성될 수 있다. 발광 구조물(450)의 유기 발광층은 상기 표시 장치의 각 화소에 따라 적색광, 녹색광, 청색광 등과 같은 서로 다른 색광들을 발생시킬 수 있는 발광 물질들을 사용하여 형성될 수 있다. 다른 예시적인 실시예들에 있어서, 발광 구조물(450)의 유기 발광층은 적색광, 녹색광, 청색광 등의 상이한 색광들을 구현할 수 있는 복수의 발광 물질들이 적층되어 백색광을 발광하는 다층 구조를 가질 수도 있다.
제2 전극(460)은 발광 구조물(450)와 화소 정의막(440) 상에 배치될 수 있다. 제2 전극(460)은 인듐 주석 산화물, 주석 산화물, 인듐 아연 산화물, 아연 산화물, 아연 주석 산화물, 갈륨 산화물 등과 같은 투명 도전성 물질을 사용하여 형성될 수 있다. 이들은 단독으로 또는 서로 조합되어 사용될 수 있다. 또한, 제2 전극(460)은 스퍼터링 공정, 화학 기상 증착 공정, 원자층 적층 공정, 펄스 레이저 증착 공정, 프린팅 공정 등을 이용하여 형성될 수 있다.
제2 전극(460) 상에는 보호층(470)이 배치될 수 있다. 보호층(470)은 투명한 물질로 구성될 수 있으며, 제2 기판(480)을 위하여 실질적으로 평탄한 상면을 가질 수 있다.
제2 기판(480)은 보호층(470) 상에 위치할 수 있다. 제2 기판(470)은 투명 절연 기판을 포함할 수 있다. 예를 들면, 제2 기판(470)은 유리 기판, 석영 기판, 투명 수지 기판 등으로 이루어질 수 있다. 다른 예시적인 실시예들에 있어서, 보호층(470)을 개재하지 않고 제2 전극(470)과 제2 기판(480) 사이의 공간에 불활성 가스 또는 공기가 충진될 수도 있다. 이 경우, 상기 불활성 가스는 질소 가스를 포함할 수 있다.
본 발명의 예시적인 실시예들에 따른 표시 장치는 동작 전류의 증가, 문턱 전압 산포의 감소, 채널 영역에서의 전하 이동도의 증가 등의 향상된 전기적인 특성들을 가지는 트랜지스터를 구비할 수 있기 때문에, 상기 표시 장치의 두께와 같은 치수를 감소시킬 수 있으며, 상기 표시 장치를 통해 디스플레이되는 영상의 해상도를 증가시킬 수 있다. 또한, 상기 표시 장치가 표시하는 영상의 디스플레이 속도를 개선할 수 있다.
상술한 바에 있어서, 본 발명의 예시적인 실시예들을 설명하였지만, 본 발명은 이에 한정되지 않으며 해당 기술 분야에서 통상의 지식을 가진 자라면 다음에 기재하는 특허 청구 범위의 개념과 범위를 벗어나지 않는 범위 내에서 다양한 변경 및 변형이 가능함을 이해할 수 있을 것이다.
본 발명의 예시적인 실시예들에 따르면, 실리콘 및 반도체 산화물 중에서 적어도 하나와 그래핀을 포함하는 활성층 패턴을 구비함에 따라 동작 전류의 증가, 문턱 전압 산포의 감소, 채널 영역에서의 전하 이동도의 증가 등의 향상된 전기적인 특성들을 갖는 트랜지스터를 구현할 수 있다. 이러한 트랜지스터를 유기 발광 표시 장치, 액정 표시 장치, 플렉서블 디스플레이 장치 등과 같은 표시 장치에 적용할 경우, 상기 표시 장치의 두께를 감소시킬 수 있고, 상기 표시 장치가 나타내는 영상의 품질과 화면의 구동 속도를 향상시킬 수 있다.
100, 160, 240, 290: 기판
110, 190, 280, 350, 370: 활성층 패턴
110a, 190a, 370a: 다결정 실리콘층 패턴
110b, 190b, 280a, 350a, 370b: 그래핀층 패턴
120, 200, 260, 310, 380: 게이트 절연막
130, 210, 250, 300, 390: 게이트 전극
140, 220, 400: 층간 절연막
150a, 230a, 270a, 320a 410a: 소스 전극
150b, 230b, 270b, 320b, 410b: 드레인 전극
170: 비정질 실리콘층 180: 예비 그래핀층
280b, 350b: 반도체 산화물층 패턴 330: 그래핀층
340: 반도체 산화물층 360: 제1 기판
420: 절연층 430: 제1 전극
440: 화소 정의막 450: 발광 구조물
460: 제2 전극 470: 보호층
480: 제2 기판

Claims (20)

  1. 기판;
    상기 기판 상에 배치되며, 실리콘 및 그래핀을 포함하는 활성층 패턴;
    상기 활성층 패턴 상에 배치되는 게이트 절연막;
    상기 게이트 절연막 상에 배치되는 게이트 전극;
    상기 활성층 패턴 및 상기 게이트 전극을 덮는 층간 절연막; 및
    상기 활성층 패턴에 접촉되는 소스 전극 및 드레인 전극을 포함하고,
    상기 활성층 패턴은,
    상기 기판 상에 배치되고, 상기 게이트 전극에 중첩하며, 제1 면적을 가지는 다결정 실리콘층 패턴; 및
    상기 다결정 실리콘층 패턴에 매립되고, 상기 게이트 전극에 중첩하며, 상기 제1 면적보다 작은 제2 면적을 가지는 그래핀층 패턴을 포함하는 트랜지스터.
  2. 삭제
  3. 삭제
  4. 제1항에 있어서, 상기 그래핀층 패턴은 상기 소스 전극 및 상기 드레인 전극에 접촉되는 것을 특징으로 하는 트랜지스터.
  5. 제1항에 있어서, 상기 활성층 패턴은 상기 그래핀층 패턴 상에 배치되는 추가적인 다결정 실리콘층 패턴을 더 포함하는 것을 특징으로 하는 트랜지스터.
  6. 제1항에 있어서, 상기 그래핀층 패턴은 나노 리본 형상 또는 스트라이프 형상을 가지는 것을 특징으로 하는 트랜지스터.
  7. 기판;
    상기 기판 상에 배치되는 게이트 전극;
    상기 게이트 전극 상에 배치되는 게이트 절연막;
    상기 게이트 절연막 상에 배치되는 소스 전극 및 드레인 전극; 및
    상기 게이트 절연막의 일부, 상기 소스 전극 및 상기 드레인 전극 상에 배치되며, 그래핀 및 반도체 산화물을 포함하는 활성층 패턴을 구비하고,
    상기 활성층 패턴은,
    상기 게이트 절연막의 일부, 상기 소스 전극 및 상기 드레인 전극 상에 배치되고, 상기 게이트 전극에 중첩하며, 제1 면적을 가지는 그래핀층 패턴; 및
    상기 그래핀층 패턴, 상기 소스 전극 및 상기 드레인 전극 상에 배치되고, 상기 게이트 전극에 중첩하며, 상기 제1 면적보다 큰 제2 면적을 가지는 반도체 산화물층 패턴을 포함하는 트랜지스터.
  8. 삭제
  9. 제7항에 있어서, 상기 반도체 산화물층 패턴은 인듐(In), 아연(Zn), 갈륨(Ga), 주석(Sn), 티타늄(Ti), 알루미늄(Al), 하프늄(Hf), 지르코늄(Zr) 및 마그네슘(Mg)으로 이루어진 그룹으로부터 선택된 하나 이상을 함유하는 반도체 산화물을 포함하는 것을 특징으로 하는 트랜지스터.
  10. 제9항에 있어서, 상기 반도체 산화물층 패턴은 상기 반도체 산화물에 리튬(Li), 나트륨(Na), 망간(Mn), 니켈(Ni), 팔라듐(Pd), 구리(Cu), 탄소(C), 질소(N), 인(P), 티타늄(Ti), 지르코늄(Zr), 바나듐(V), 루테늄(Ru), 게르마늄(Ge), 주석(Sn) 및 불소(F)로 이루어진 그룹으로부터 선택된 하나 이상이 첨가된 조성을 가지는 것을 특징으로 하는 트랜지스터.
  11. 제7항에 있어서, 상기 그래핀층 패턴은 상기 소스 전극 및 상기 드레인 전극에 접촉되는 것을 특징으로 하는 트랜지스터.
  12. 기판 상에 실리콘 및 그래핀을 포함하는 활성층 패턴을 형성하는 단계;
    상기 활성층 패턴 상에 게이트 절연막을 형성하는 단계;
    상기 게이트 절연막 상에 게이트 전극을 형성하는 단계; 및
    상기 게이트 절연막 상에 소스 전극 및 드레인 전극을 형성하는 단계를 포함하고,
    상기 활성층 패턴은,
    상기 기판 상에 배치되고, 상기 게이트 전극에 중첩하며, 제1 면적을 가지는 다결정 실리콘층 패턴; 및
    상기 다결정 실리콘층 패턴에 매립되고, 상기 게이트 전극에 중첩하며, 상기 제1 면적보다 작은 제2 면적을 가지는 그래핀층 패턴을 포함하는 트랜지스터 제조 방법.
  13. 제12항에 있어서, 상기 활성층 패턴을 형성하는 단계는,
    상기 기판 상에 비정질 실리콘층을 형성하는 단계;
    상기 비정질 실리콘층 상에 예비 그래핀층을 형성하는 단계; 및
    상기 예비 그래핀층 및 상기 비정질 실리콘층에 레이저 광을 조사하는 단계를 포함하는 것을 특징으로 하는 트랜지스터 제조 방법.
  14. 제13항에 있어서, 상기 예비 그래핀층 및 상기 비정질 실리콘층에 레이저 광을 조사하는 단계는,
    상기 예비 그래핀층에 제1 레이저 광을 조사하여, 상기 예비 그래핀층을 상기 비정질 실리콘층 내에 용융시키는 단계; 및
    상기 비정질 실리콘층에 제2 레이저 광을 조사하여, 상기 비정질 실리콘층을 다결정 실리콘층으로 변화시키는 단계를 더 포함하는 것을 특징으로 하는 트랜지스터 제조 방법.
  15. 제12항에 있어서, 상기 활성층 패턴은 레이저 어닐링 공정, 열처리 공정 또는 촉매를 이용하는 열처리 공정을 통해 형성되는 것을 특징으로 하는 트랜지스터 제조 방법.
  16. 기판 상에 게이트 전극을 형성하는 단계;
    상기 기판 상에 상기 게이트 전극을 덮는 게이트 절연막을 형성하는 단계;
    상기 게이트 절연막 상에 소스 전극 및 드레인 전극을 형성하는 단계; 및
    상기 게이트 절연막의 일부, 상기 소스 전극 및 상기 드레인 전극 상에 그래핀 및 반도체 산화물을 포함하는 활성층 패턴을 형성하는 단계를 포함하고,
    상기 활성층 패턴은,
    상기 게이트 절연막의 일부, 상기 소스 전극 및 상기 드레인 전극 상에 배치되고, 상기 게이트 전극에 중첩하며, 제1 면적을 가지는 그래핀층 패턴; 및
    상기 그래핀층 패턴, 상기 소스 전극 및 상기 드레인 전극 상에 배치되고, 상기 게이트 전극에 중첩하며, 상기 제1 면적보다 큰 제2 면적을 가지는 반도체 산화물층 패턴을 포함하는 트랜지스터 제조 방법.
  17. 제16항에 있어서, 상기 활성층 패턴은 스퍼터링 공정, 화학 기상 증착 공정, 원자층 적층 공정 또는 진공 증착 공정을 통해 형성되는 것을 특징으로 하는 트랜지스터 제조 방법.
  18. 제17항에 있어서, 상기 활성층 패턴을 형성하는 단계는,
    상기 게이트 절연막의 일부, 상기 소스 전극 및 상기 드레인 전극 상에 그래핀층을 형성하는 단계;
    상기 그래핀층 상에 반도체 산화물층을 형성하는 단계; 및
    상기 반도체 산화물층 및 상기 그래핀층을 부분적으로 식각하여 상기 그래핀층 패턴 및 상기 반도체 산화물층 패턴을 갖는 상기 활성층 패턴을 형성하는 단계를 포함하는 것을 특징으로 하는 트랜지스터의 제조 방법.
  19. 제1 기판;
    상기 제1 기판 상에 배치되며, 실리콘 및 그래핀을 포함하는 활성층 패턴;
    상기 활성층 패턴 상에 배치되는 게이트 절연막;
    상기 게이트 절연막 상에 배치되는 게이트 전극;
    상기 게이트 전극 상에 배치되는 소스 전극 및 드레인 전극;
    상기 드레인 전극에 전기적으로 연결되는 제1 전극;
    상기 제1 전극 상에 배치되는 발광 구조물;
    상기 발광 구조물 상에 배치되는 제2 전극; 및
    상기 제2 전극 상에 배치되는 제2 기판을 포함하고,
    상기 활성층 패턴은,
    상기 제1 기판 상에 배치되고, 상기 게이트 전극에 중첩하며, 제1 면적을 가지는 다결정 실리콘층 패턴; 및
    상기 다결정 실리콘층 패턴에 매립되고, 상기 게이트 전극에 중첩하며, 상기 제1 면적보다 작은 제2 면적을 가지는 그래핀층 패턴을 포함하는 표시 장치.
  20. 제1 기판;
    상기 제1 기판 상에 배치되는 게이트 전극;
    상기 게이트 전극 상에 배치되는 게이트 절연막;
    상기 게이트 절연막 상에 배치되는 소스 전극 및 드레인 전극;
    상기 게이트 절연막의 일부, 상기 소스 전극 및 상기 드레인 전극 상에 배치되며, 그래핀 및 반도체 산화물을 포함하는 활성층 패턴;
    상기 드레인 전극에 전기적으로 연결되는 제1 전극;
    상기 제1 전극 상에 배치되는 발광 구조물;
    상기 발광 구조물 상에 배치되는 제2 전극; 및
    상기 제2 전극 상에 배치되는 제2 기판을 포함하고,
    상기 활성층 패턴은,
    상기 게이트 절연막의 일부, 상기 소스 전극 및 상기 드레인 전극 상에 배치되고, 상기 게이트 전극에 중첩하며, 제1 면적을 가지는 그래핀층 패턴; 및
    상기 그래핀층 패턴, 상기 소스 전극 및 상기 드레인 전극 상에 배치되고, 상기 게이트 전극에 중첩하며, 상기 제1 면적보다 큰 제2 면적을 가지는 반도체 산화물층 패턴을 포함하는 표시 장치.
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