KR102085099B1 - 박막 트랜지스터 기판, 표시 장치 및 표시 장치의 제조 방법 - Google Patents

박막 트랜지스터 기판, 표시 장치 및 표시 장치의 제조 방법 Download PDF

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Abstract

박막 트랜지스터 기판은 게이트 전극, 게이트 절연층, 액티브 패턴, 식각 저지막 패턴, 소스 전극, 드레인 전극 및, 무기 배리어막 및 평탄화층을 포함한다. 게이트 전극은 베이스 기판 상에 배치된다. 게이트 절연층은 베이스 기판 상에 배치되어 게이트 전극을 커버한다. 액티브 패턴은 게이트 절연층 상에 배치되어 게이트 전극과 중첩된다. 식각 저지막 패턴은 액티브 패턴 상에 배치되어 액티브 패턴을 부분적으로 노출시킨다. 소스 전극 및 드레인 전극은 노출된 액티브 패턴의 일부와 접촉하며 게이트 전극의 양 단부와 부분적으로 중첩된다. 무기 배리어막은 소스 전극, 드레인 전극 및 식각 저지막 패턴 상에 배치되어 액티브 패턴과 접촉한다. 무기 배리어막에 의해 전극들 사이의 중첩 면적이 감소되고 액티브 패턴이 보호될 수 있다.

Description

박막 트랜지스터 기판, 표시 장치 및 표시 장치의 제조 방법 {THIN FILM TRANSISTOR SUBSTRATES, DISPLAY DEVICES AND METHODS OF MANUFACTURING DISPLAY DEVICES}
본 발명은 박막 트랜지스터 기판, 표시 장치 및 표시장치의 제조 방법에 관한 것이다. 보다 상세하게는, 바텀 게이트 구조의 박막 트랜지스터 기판, 상기 박막 트랜지스터 기판을 포함하는 표시 장치 및 상기 박막 트랜지스터 기판을 포함하는 표시 장치의 제조 방법에 관한 것이다.
일반적으로 바텀 게이트(bottom gate) 구조를 갖는 박막 트랜지스터(Thin Film Transistor: TFT)는, 기판 상에 형성된 게이트 전극, 이러한 게이트 전극 상에 형성된 게이트 절연층, 상기 게이트 절연층 상에 형성되며 상기 게이트 전극과 중첩되는 액티브층(active layer) 및 상기 액티브층과 접촉하는 소스 전극과 드레인 전극을 포함한다.
상기 액티브층으로서 아몰퍼스 실리콘(amorphous silicon)이나 폴리실리콘(polysilicon)과 같은 반도체 물질을 사용할 수 있다. 최근에는 전하의 이동도 및 문턱 전압의 균일성을 확보하기 위해 금속 산화물 반도체를 액티브층으로 이용하는 산화물 박막 트랜지스터가 개발되고 있다. 상기 박막 트랜지스터에 있어서 도전층과 절연층이 적층되므로 이에 따른 기생 커패시턴스를 차단할 필요가 있다. 또한, 상기 박막 트랜지스터 제조 공정 시 상기 액티브층의 손상을 억제하는 하는 것이 필요하다.
본 발명의 일 목적은 소형화가 가능하며 신뢰성이 우수한 박막 트랜지스터 기판을 제공하는 것이다.
본 발명의 다른 목적은 소형화가 가능하며 신뢰성이 우수한 박막 트랜지스터 기판을 포함하는 표시장치를 제공하는 것이다.
본 발명의 또 다른 목적은 소형화가 가능하며 신뢰성이 우수한 박막 트랜지스터 기판을 포함하는 표시 장치의 제조 방법을 제공하는 것이다.
본 발명이 해결하고자 하는 과제가 상술한 과제들에 한정되는 것이 아니며, 본 발명의 사상 및 영역으로부터 벗어나지 않는 범위에서 다양하게 확장될 수 있을 것이다.
상술한 본 발명의 일 목적을 달성하기 위하여, 본 발명의 예시적인 실시예들에 따른 박막 트랜지스터는 게이트 전극, 게이트 절연층, 액티브 패턴, 식각 저지막 패턴, 소스 전극, 드레인 전극, 및 무기 배리어막을 포함한다. 상기 게이트 전극은 베이스 기판 상에 배치된다. 상기 게이트 절연층은 상기 베이스 기판 상에 배치되어 상기 게이트 전극을 커버한다. 상기 액티브 패턴은 상기 게이트 절연층 상에 배치되어 상기 게이트 전극과 중첩된다. 상기 식각 저지막 패턴은 상기 액티브 패턴 상에 배치되어 상기 액티브 패턴을 부분적으로 노출시킨다. 상기 소스 전극 및 상기 드레인 전극은 상기 노출된 액티브 패턴의 일부와 접촉하며 상기 게이트 전극의 양 단부와 부분적으로 중첩된다. 상기 무기 배리어막은 상기 소스 전극, 상기 드레인 전극 및 상기 식각 저지막 패턴 상에 배치되어 상기 액티브 패턴과 접촉한다.
예시적인 실시예들에 있어서, 상기 액티브 패턴은 산화물 반도체를 포함할 수 있다.
예시적인 실시예들에 있어서, 상기 무기 배리어막은 금속 산화물 혹은 실리콘 산화물을 포함할 수 있다.
예시적인 실시예들에 있어서, 상기 무기 배리어막은 알루미늄 산화물 혹은 티타늄 산화물을 포함할 수 있다.
예시적인 실시예들에 있어서, 상기 식각 저지막 패턴은 상기 액티브 패턴을 부분적으로 노출시키는 콘택홀을 포함할 수 있다. 상기 식각 저지막 패턴은 상기 콘택홀에 의해 중앙부 및 외곽부로 구분될 수 있다.
예시적인 실시예들에 있어서, 상기 소스 전극 및 상기 드레인 전극은 각각 식각 저지막 패턴의 외곽부 상에 배치되어 상기 콘택홀을 부분적으로 채울 수 있다.
예시적인 실시예들에 있어서, 상기 소스 전극 및 상기 드레인 전극은 상기 식각 저지막 패턴의 중앙부와는 중첩되지 않을 수 있다.
예시적인 실시예들에 있어서, 상기 액티브 패턴은 상기 게이트 전극과 중첩되는 돌출부 및 상기 돌출부 보다 낮은 상면을 갖는 평면부를 포함할 수 있다.
예시적인 실시예들에 있어서, 상기 소스 전극 및 상기 드레인 전극은 상기 액티브 패턴의 상기 돌출부의 측벽과 접촉하며, 상기 돌출부의 상면과는 접촉하지 않을 수 있다.
예시적인 실시예들에 있어서, 상기 식각 저지막 패턴은 상기 게이트 전극과 중첩되는 섬 형상을 가질 수 있다.
예시적인 실시예들에 있어서, 상기 식각 저지막 패턴은 서로 분리된 중앙부 및 외곽부를 포함하며, 상기 중앙부 및 상기 외곽부 사이에 개구부가 형성되어 상기 액티브 패턴을 노출시킬 수 있다.
예시적인 실시예들에 있어서, 상기 무기 배리어막은 50Å 내지 200Å의 두께를 가질 수 있다.
상술한 본 발명의 다른 목적을 달성하기 위하여, 본 발명의 예시적인 실시예들에 따른 표시 장치는 게이트 전극, 게이트 절연층, 액티브 패턴, 식각 저지막 패턴, 소스 전극, 드레인 전극, 무기 배리어막, 평탄화층, 제1 전극, 유기 발광층 및 제2 전극을 포함한다. 상기 게이트 전극은 베이스 기판 상에 배치된다. 상기 게이트 절연층은 상기 베이스 기판 상에 배치되어 상기 게이트 전극을 커버한다. 상기 액티브 패턴은 상기 게이트 절연층 상에 배치되어 상기 게이트 전극과 중첩된다. 상기 식각 저지막 패턴은 상기 액티브 패턴 상에 배치되어 상기 액티브 패턴을 부분적으로 노출시킨다. 상기 소스 전극 및 상기 드레인 전극은 상기 노출된 액티브 패턴의 일부와 접촉하며 상기 게이트 전극의 양 단부와 부분적으로 중첩된다. 상기 무기 배리어막은 상기 소스 전극, 상기 드레인 전극 및 상기 식각 저지막 패턴 상에 배치되어 상기 액티브 패턴과 접촉한다. 상기 평탄화층은 상기 무기 배리어막 상에 배치된다. 상기 제1 전극은 상기 평탄화층 및 상기 무기 배리어막을 관통하여 상기 드레인 전극과 전기적으로 연결된다. 상기 유기 발광층은 상기 제1 전극 상에 배치된다. 상기 제2 전극은 상기 유기 발광층 상에 배치된다.
예시적인 실시예들에 있어서, 상기 식각 저지막 패턴은 상기 액티브 패턴을 부분적으로 노출시키는 콘택홀 또는 개구부를 포함할 수 있다.
예시적인 실시예들에 있어서, 상기 소스 전극 및 상기 드레인 전극은 각각 상기 콘택홀 또는 상기 개구부를 부분적으로 채울 수 있다.
예시적인 실시예들에 있어서, 상기 무기 배리어막은 상기 콘택홀 또는 상기 개구부의 나머지 부분을 채울 수 있다.
상술한 본 발명의 또 다른 목적을 달성하기 위하여, 본 발명의 예시적인 실시예들에 따른 표시장치의 제조 방법에 있어서, 베이스 기판 상에 게이트 전극을 형성한다. 상기 베이스 기판 상에 상기 게이트 전극을 덮는 게이트 절연층을 형성한다. 상기 게이트 절연층 상에 상기 게이트 전극과 중첩되는 액티브 패턴을 형성한다. 상기 액티브 패턴을 부분적으로 커버하는 식각 저지막 패턴을 형성한다. 상기 식각 저지막 패턴에 의해 부분적으로 노출된 상기 액티브 패턴의 일부와 접촉하며 상기 게이트 전극의 양 단부와 부분적으로 중첩되는 소스 전극 및 드레인 전극을 형성한다. 상기 소스 전극, 상기 드레인 전극 및 상기 식각 저지막 패턴 상에 상기 액티브 패턴과 접촉하는 무기 배리어막을 형성한다. 상기 무기 배리어막 상에 평탄화층을 형성한다. 상기 평탄화층 상에 상기 평탄화층 및 상기 무기 배리어막을 관통하여 상기 드레인 전극과 전기적으로 연결되는 제1 전극을 형성한다. 상기 제1 전극 상에 유기 발광층을 형성한다. 상기 유기 발광층 상에 제2 전극을 형성한다.
예시적인 실시예들에 있어서, 상기 식각 저지막 패턴을 형성하기 위해 상기 게이트 절연층 상에 상기 액티브 패턴을 덮는 식각 저지막을 형성할 수 있다. 상기 식각 저지막을 부분적으로 식각하여 상기 액티브 패턴을 부분적으로 노출시키는 콘택홀 또는 개구부를 형성할 수 있다.
예시적인 실시예들에 있어서, 상기 소스 전극 및 상기 드레인 전극을 형성하기 위해 상기 식각 저지막 패턴 상에 상기 콘택홀 또는 상기 개구부를 채우는 제1 도전막을 형성할 수 있다. 상기 콘택홀 또는 상기 개구부에 형성된 상기 제1 도전막을 부분적으로 제거할 수 있다.
예시적인 실시예들에 있어서, 상기 제1 전극을 형성하기 위해 상기 평탄화층을 노광 및 현상 공정을 통해 부분적으로 제거하여 예비 비아홀을 형성할 수 있다. 상기 예비 비아홀에 의해 노출된 상기 무기 배리어막 부분을 제거하여 상기 드레인 전극을 노출시키는 비아홀을 형성할 수 있다. 상기 평탄화층 상면, 상기 비아홀의 측벽 및 상기 비아홀의 저면 상에 제2 도전막을 형성할 수 있다. 상기 제2 도전막을 패터닝할 수 있다.
전술한 바와 같이 본 발명의 예시적인 실시예들에 따르면, 박막 트랜지스터 기판의 액티브 패턴과 소스 전극 및 드레인 전극 사이의 중첩 면적을 최소화시킬 수 있다. 이에 따라, 전극들 사이의 기생 커패시턴스 발생이 억제되며, 박막 트랜지스터의 너비를 축소시킬 수 있다. 또한, 무기 배리어막에 의해 상기 액티브 패턴과 평탄화층의 직접 접촉이 차단되므로 상기 액티브 패턴의 변성, 상기 평탄화층으로부터의 아웃개싱 현상 등과 같은 부작용을 방지할 수 있으며, 별도의 패시베이션층을 형성하지 않고 표시 장치의 화소 전극 형성을 위한 상기 평탄화층을 바로 형성할 수 있다.
도 1a은 본 발명의 예시적인 실시예들에 따른 박막 트랜지스터 기판을 나타내는 평면도이다.
도 1b는 도 1a의 I-I' 라인을 따라 절단한 단면도이다.
도 2 내지 도 7은 도 1a 및 도 1b에 도시된 박막 트랜지스터 기판의 제조 방법을 설명하기 위한 단면도들이다.
도 8은 예시적인 실시예들에 따른 박막 트랜지스터 기판을 나타내는 단면도이다.
도 9 내지 도 13은 도 8에 도시된 박막 트랜지스터 기판의 제조 방법을 설명하기 위한 단면도들이다.
도 14a는 일 실시예에 따른 박막 트랜지스터 기판을 나타내는 평면도이다.
도 14b는 도 14a의 II-II'라인을 따라 절단한 단면도이다.
도 15a 일 실시예에 따른 박막 트랜지스터 기판을 나타내는 평면도이다.
도 15b는 도 15a의 III-III' 라인을 따라 절단한 단면도이다.
도 16은 예시적인 실시예들에 따른 표시장치를 나타내는 단면도이다.
도 17 내지 도 21은 예시적인 실시예들에 따른 표시 장치의 제조 방법을 설명하기 위한 단면도들이다.
이하, 본 발명의 예시적인 실시예들에 따른 표시장치 및 그 제조방법에 대하여 첨부된 도면들을 참조하여 상세하게 설명하지만, 본 발명이 하기 실시예들에 의해 제한되는 것은 아니며, 해당 분야에서 통상의 지식을 가진 자라면 본 발명의 기술적 사상을 벗어나지 않는 범위 내에서 본 발명을 다양한 다른 형태로 구현할 수 있을 것이다.
본 명세서에 있어서, 특정한 구조적 내지 기능적 설명들은 단지 본 발명의 실시예들을 설명하기 위한 목적으로 예시된 것이며, 본 발명의 실시예들은 다양한 형태로 실시될 수 있으며 본 명세서에 설명된 실시예들에 한정되는 것으로 해석되지 않으며, 본 발명의 사상 및 기술 범위에 포함되는 모든 변경, 균등물 내지 대체물을 포함하는 것으로 이해되어야 한다. 어떤 구성 요소가 다른 구성 요소에 "연결되어" 있다거나 "접촉되어"있다고 기재된 경우, 다른 구성 요소에 직접적으로 연결되어 있거나 또는 접촉되어 있을 수도 있지만, 중간에 또 다른 구성 요소가 존재할 수도 있다고 이해되어야 할 것이다. 또한, 어떤 구성 요소가 다른 구성 요소에 "직접 연결되어" 있다거나 "직접 접촉되어"있다고 기재된 경우에는, 중간에 또 다른 구성 요소가 존재하지 않는 것으로 이해될 수 있다. 구성 요소들 간의 관계를 설명하는 다른 표현들, 예를 들면, "~사이에"와 "직접 ~사이에" 또는 "~에 인접하는"과 "~에 직접 인접하는" 등도 마찬가지로 해석될 수 있다.
본 명세서에서 사용되는 용어는 단지 예시적인 실시예들을 설명하기 위해 사용된 것으로, 본 발명을 한정하려는 의도는 아니다. 단수의 표현은 문맥상 명백하게 다르게 뜻하지 않는 한, 복수의 표현을 포함한다. 본 명세서에서, "포함하다", "구비하다" 또는 "가지다" 등의 용어는 실시된 특징, 숫자, 단계, 동작, 구성 요소, 부품 또는 이들을 조합한 것이 존재함을 지정하려는 것이지, 하나 또는 그 이상의 다른 특징들이나 숫자, 단계, 동작, 구성 요소, 부품 또는 이들을 조합한 것들의 존재 또는 부가 가능성을 미리 배제하지 않는 것으로 이해되어야 한다. 다르게 정의되지 않는 한, 기술적이거나 과학적인 용어를 포함해서 여기서 사용되는 모든 용어들은 본 발명이 속하는 기술 분야에서 통상의 지식을 가진 자에 의해 일반적으로 이해되는 것과 동일한 의미를 가지고 있다. 일반적으로 사용되는 사전에 정의되어 있는 것과 같은 용어들은 관련 기술의 문맥 상 가지는 의미와 일치하는 의미를 가지는 것으로 해석되어야 하며, 본 출원에서 명백하게 정의하지 않는 한, 이상적이거나 과도하게 형식적인 의미로 해석되지는 않는다.
제1, 제2 및 제3 등의 용어는 다양한 구성 요소들을 설명하는데 사용될 수 있지만, 이러한 구성 요소들은 상기 용어들에 의해 한정되는 것은 아니다. 상기 용어들은 하나의 구성 요소를 다른 구성 요소로부터 구별하는 목적으로 사용된다. 예를 들면, 본 발명의 권리 범위로부터 벗어나지 않고, 제1 구성 요소가 제2 또는 제3 구성 요소 등으로 명명될 수 있으며, 유사하게 제2 또는 제3 구성 요소도 교호적으로 명명될 수 있다.
도 1a는 본 발명의 예시적인 실시예들에 따른 박막 트랜지스터 기판을 나타내는 평면도이다. 도 1b는 도 1a의 I-I' 라인을 따라 절단한 단면도이다.
설명의 편의를 위해 도 1a에서는 상기 박막 트랜지스터 기판의 모든 구성을 도시하지는 않았으며, 일부 구성만을 도시하고 있다. 예를 들어, 도 1a에서는 데이터 라인, 게이트 라인, 게이트 전극, 식각 저지막 패턴, 액티브 패턴, 콘택 홀, 소스 전극 및 드레인 전극 등을 도시하고 있다. 한편, 도 1a 및 도 1b에서 베이스 기판 상면에 평행하면서 서로 실질적으로 수직한 두 방향을 각각 제1 방향 및 제2 방향으로 정의한다. 전술한 방향에 대한 정의는 이후 모든 도면들에서 동일하게 적용된다.
도 1a 및 도 1b를 참조하면, 상기 박막 트랜지스터 기판은 베이스 기판(100) 상에 구비되는 게이트 전극(110), 게이트 절연층(120), 액티브 패턴(130), 식각 저지막 패턴(140), 소스 전극(150), 드레인 전극(160) 및 무기 배리어막(barrier layer)(170)을 포함한다.
베이스 기판(100)은 투명 절연 기판을 포함할 수 있다. 예를 들면, 베이스 기판(100)으로서 유리 기판, 투명 플라스틱 기판, 투명 금속 산화물 기판 등을 사용할 수 있다.
일 실시예에 있어서, 베이스 기판(100) 상에는 버퍼층(도시되지 않음)이 형성될 수 있다. 상기 버퍼층은 베이스 기판(100)으로 불순물들이 확산되는 현상을 방지할 수 있으며, 베이스 기판(100) 전체의 평탄도를 향상시키는 역할을 수행할 수 있다. 또한, 베이스 기판(100) 상에 상기 버퍼층이 존재할 경우, 게이트 전극(110)을 형성하는 동안 발생되는 응력(stress)을 감소시킬 수 있다. 상기 버퍼층은 실리콘 산화물(SiOx), 실리콘 산질화물(SiOxNy) 등을 포함할 수 있다.
베이스 기판(100) 상에 게이트 전극(110)이 배치되며, 베이스 기판(100) 상에 게이트 전극(110)을 덮는 게이트 절연층(120)이 형성된다.
게이트 전극(110)은 도 1b에 도시된 바와 같이 실질적으로 직사각형 단면을 가질 수도 있으나, 사다리꼴 형상의 단면을 가질 수도 있다.
게이트 전극(110)은 금속, 합금 또는 금속 질화물을 포함할 수 있다. 예를 들면, 게이트 전극(110)은 알루미늄(Al), 은(Ag), 텅스텐(W), 구리(Cu), 니켈(Ni), 크롬(Cr), 몰리브덴(Mo), 티타늄(Ti), 백금(Pt), 탄탈륨(Ta), 네오디뮴(Nd), 스칸듐(Sc) 등과 같은 금속 물질, 상기 금속들의 합금 또는 상기 금속들의 질화물을 포함할 수 있다. 이들은 단독으로 혹은 2 이상이 조합되어 사용될 수 있다. 이와는 달리, 게이트 전극(110)은 인듐-주석 산화물(Indium Tin Oxide: ITO), 인듐-아연 산화물(Indium Zinc Oxide: IZO), 알루미늄 도핑된 아연 산화물(Aluminum doped Zinc Oxide: AZO) 등과 같은 투명 도전 물질을 포함할 수도 있다. 게이트 전극(110)은 단층 구조를 가질 수 있다. 또한, 게이트 전극(110)은 상기 금속, 상기 합금, 상기 금속 질화물 및 상기 투명 도전 물질 중 적어도 2 이상을 포함하는 복층 구조를 가질 수도 있다.
게이트 전극(110)은 게이트 라인(GL)과 일체로 형성되며, 동일한 물질을 포함할 수 있다. 도 1a에 도시된 바와 같이, 게이트 라인(GL)은 상기 제1 방향으로 연장될 수 있으며, 게이트 전극(110)은 게이트 라인(GL)으로부터 상기 제2 방향으로 돌출될 수 있다.
게이트 절연층(120)은 실리콘 산화물, 실리콘 질화물 또는 실리콘 산질화물과 같은 절연물질을 포함할 수 있다. 게이트 절연층(120)은 단층 구조 또는 복층 구조를 가질 수 있다. 예를 들어, 게이트 절연층(120)은 실리콘 산화물 층 및 실리콘 산질화물 층을 포함하는 적층 구조를 가질 수도 있다.
예시적인 실시예들에 따르면, 게이트 절연층(120)은 게이트 전극(110)을 커버하며 실질적으로 평탄한 상면을 가질 수 있다.
액티브 패턴(130)은 게이트 전극(110)과 중첩되도록 게이트 절연층(120) 상에 배치된다. 도 1b에 도시된 바와 같이, 액티브 패턴(130) 상기 제1 방향을 따라 게이트 전극(110)의 너비 전체를 커버할 수 있도록 충분한 너비를 가질 수 있다.
예시적인 실시예들에 따르면, 액티브 패턴(130)은 산화물 반도체를 포함할 수 있다. 상기 산화물 반도체는 인듐(In), 아연(Zn), 갈륨(Ga), 주석(Sn), 티타늄(Ti), 알루미늄(Al), 하프늄(Hf), 지르코늄(Zr), 마그네슘(Mg) 등을 함유하는 이성분계 화합물, 삼성분계 화합물 또는 사성분계 화합물 등을 포함할 수 있다. 예를 들면, 상기 산화물 반도체의 예로서 인듐-갈륨-아연 산화물(Indium Gallium Zinc Oxide: IGZO), 인듐-주석-아연 산화물(Indium Tin Zinc Oxide: ITZO), 갈륨 아연 산화물(GaZnxOy), 인듐 아연 산화물(IZO), 아연 마그네슘 산화물(ZnMgxOy), 아연 주석 산화물(ZnSnxOy), 아연 지르코늄 산화물(ZnZrxOy), 아연 산화물(ZnOx), 갈륨 산화물(GaOx), 주석 산화물(SnOx), 인듐 산화물(InOx), 인듐-갈륨-하프늄 산화물(Indium Gallium Hafnium Oxide: IGHO), 주석-알루미늄-아연 산화물(Tin Aluminum Zinc Oxide: TAZO), 인듐-갈륨-주석 산화물(IGSO) 등을 포함할 수 있다. 이들은 단독으로 또는 서로 조합되어 사용될 수 있다. 일 실시예에 있어서, 상술한 산화물 반도체에 리튬(Li), 나트륨(Na), 망간(Mn), 니켈(Ni), 팔라듐(Pd), 구리(Cu), 탄소(C), 질소(N), 인(P), 티타늄(Ti), 지르코늄(Zr), 바나듐(V), 루테늄(Ru), 게르마늄(Ge), 주석(Sn), 불소(F) 등이 도핑될 수도 있다.
식각 저지막 패턴(140)은 게이트 절연층(120) 상에 배치되어 액티브 패턴(130)을 부분적으로 커버할 수 있다. 식각 저지막 패턴(140)은 액티브 패턴(130)을 부분적으로 노출시키는 콘택홀(145)을 포함할 수 있다. 예시적인 실시예들에 따르면, 식각 저지막 패턴(140)은 한 쌍의 콘택홀들(145)을 포함할 수 있다.
예시적인 실시예들에 따르면, 게이트 전극(110)과 중첩되며 콘택홀들(145) 사이에 배치되는 식각 저지막 패턴(140) 부분은 중앙부(140a)로 정의될 수 있다. 한편, 액티브 패턴(130)의 양 단부를 커버하는 식각 저지막 패턴(140)은 외곽부(140b)로 정의될 수 있다. 도 1a에 도시된 바와 같이 중앙부(140a) 및 외곽부(140b)는 콘택홀(145)의 주변부에서 서로 연결될 수 있다. 또한, 식각 저지막 패턴(140)의 중앙부(140a)와 외곽부(140b)는 동일한 평면에 위치할 수 있다.
식각 저지막 패턴(140)은 예를 들어, 실리콘 산화물, 실리콘 질화물 또는 실리콘 산질화물을 포함할 수 있다.
소스 전극(150) 및 드레인 전극(160)은 식각 저지막 패턴(140)의 외곽부(140b) 상에 배치되어 액티브 패턴(130)과 접촉할 수 있다. 예시적인 실시예들에 따르면, 소스 전극(150) 및 드레인 전극(160)은 콘택홀들(145)을 부분적으로 채울 수 있다. 이에 따라, 콘택홀(145)의 나머지 부분에 의해 액티브 패턴(130)이 노출될 수 있다. 또한, 소스 전극(150) 및 드레인 전극(160)은 게이트 전극(110)의 양 단부와 중첩되나, 식각 저지막 패턴(140)의 중앙부(140a)와는 중첩되지 않을 수 있다.
소스 전극(150) 및 드레인 전극(160)은 알루미늄, 구리, 몰리브덴, 티타늄 등의 금속 또는 이들의 합금을 포함할 수 있다. 이와는 달리, 소스 전극(150) 및 드레인 전극(160)은 ITO, IZO, AZO 등과 같은 투명 도전성 물질을 포함할 수도 있다. 소스 전극(150) 및 드레인 전극(160)은 단일막 구조를 갖거나, 복수의 금속막 및/또는 투명 도전막을 포함하는 적층 구조를 가질 수 있다.
도 1a에 도시된 바와 같이, 소스 전극(150)은 데이터 라인(DL)과 일체로 형성되어 동일한 물질을 포함할 수 있다. 예를 들어, 데이터 라인(DL)은 상기 제2 방향으로 연장되며, 소스 전극(150)은 상기 제1 방향으로 데이터 라인(DL)으로부터 돌출된 형상을 가질 수 있다. 소스 전극(150) 및 드레인 전극(160)은 식각 저지막 패턴(140)의 중앙부(140a)를 사이에 두고 상기 제1 방향으로 마주보는 형상을 가질 수 있다.
한편, 데이터 라인(DL) 및 게이트 라인(GL)은 각각 상기 제1 방향 및 상기 제2 방향에 따라 복수로 배치될 수 있다. 데이터 라인(DL) 및 게이트 라인(GL)이 서로 교차하는 영역은 표시 장치의 화소 영역으로 정의될 수 있다.
소스 전극(150), 드레인 전극(160), 게이트 전극(110), 게이트 절연층(120) 및 액티브 패턴(130)에 의해 박막 트랜지스터가 정의될 수 있다.
소스 전극(150), 드레인 전극(160), 식각 저지막 패턴(140)의 중앙부(140a) 및 콘택홀(145)에 의해 노출된 액티브 패턴(130) 상에는 무기 배리어막(170)이 형성된다.
무기 배리어막(170)은 예를 들면, 금속 산화물 또는 실리콘 산화물을과 같은 무기 물질을 포함할 수 있다. 예시적인 실시예들에 따르면, 무기 배리어막(170)은 알루미늄 산화물(AlOx) 또는 티타늄 산화물(TiOx)를 포함할 수 있다.
예시적인 실시예들에 따르면, 무기 배리어막(170)은 약 50Å 내지 약 200Å의 두께를 가질 수 있다. 무기 배리어막(170)의 두께가 약 50Å 보다 작은 경우 실질적으로 균일한 두께로 무기 배리어막(170)을 형성하기가 곤란할 수 있다. 무기 배리어막(170)의 두께가 약 200Å 보다 큰 경우 상기 박막 트랜지스터를 표시 장치에 적용하는 경우, 무기 배리어막(170)의 식각이 용이하기 않을 수 있다.
무기 배리어막(170) 상에는 평탄화층(180)이 배치될 수 있다. 평탄화층(180)은 콘택홀(145)의 나머지 부분을 채울 수 있다. 평탄화층(180)은 예를 들면, 아크릴계 수지, 폴리이미드계 수지, 실록산계 수지, 벤조사이클로부텐(Benzo Cyclobutene: BCB) 등과 같은 투명성을 갖는 유기 물질을 포함할 수 있다. 예시적인 실시예들에 따르면, 평탄화층(180)은 표시 장치의 화소 전극 형성을 위한 비아(via) 층으로 제공될 수 있다.
상술한 바와 같이 본 발명의 예시적인 실시예들에 따르면, 소스 전극(150) 및 드레인 전극(160)은 콘택홀(145)을 부분적으로 채우며, 콘택홀(145)에 의해 액티브 패턴(130) 부분적으로 노출될 수 있다. 따라서, 게이트 전극(110)과 소스 전극(150) 사이 및 게이트 전극(110)과 드레인 전극(160) 사이의 중첩되는 면적 또는 길이를 최소화할 수 있다. 그러므로, 상기 전극들 사이에 발생하는 기생 커패시턴스를 최소화할 수 있다. 또한, 소스 전극(150) 및 드레인 전극(160) 사이의 채널 길이를 추가로 확보할 수 있으므로, 상기 박막 트랜지스터의 길이 또는 너비를 축소시킬 수 있다.
그러나, 상기 박막 트랜지스터를 커버하는 평탄화층(180)을 소스 전극(150), 드레인 전극(160) 및 식각 저지막 패턴(140) 상에 바로 형성하는 경우, 평탄화층(180)과 액티브 패턴(130)이 직접 접촉할 수 있다. 액티브 패턴(130)이 산화물 반도체를 포함하고, 평탄화층(180)이 상술한 유기 물질을 포함하는 경우, 상기 유기 물질에 포함된 수분, 히드록시기(-OH)와 같은 관능기 등이 상기 산화물 반도체와 반응하여 액티브 패턴(130)의 변성, 평탄화층(180)으로부터의 아웃개싱(outgassing) 등의 부작용이 발생할 수 있다.
예시적인 실시예들에 따르면, 무기 배리어막(170)이 평탄화층(170) 및 액티브 패턴(130) 사이에 배치되어 이들의 직접적인 접촉을 방지하는 역할을 수행할 수 있다. 따라서, 상술한 부작용을 억제함으로써 상기 박막 트랜지스터 및 이를 포함하는 표시 장치의 동작 신뢰성을 향상시킬 수 있다.
추가적으로, 무기 배리어막(170)에 의해 액티브 패턴(130), 소스 전극(150) 및 드레인 전극(160)이 커버되므로 별도의 패시베이션 층 형성 없이, 바로 평탄화층(180)이 배치될 수 있다. 따라서, 상기 패시베이션 층 형성을 위한 추가적인 마스크, 증착 공정 등이 생략될 수 있다.
도 2 내지 도 7은 도 1a 및 도 1b에 도시된 박막 트랜지스터 기판의 제조 방법을 설명하기 위한 단면도들이다.
도 2를 참조하면, 베이스 기판(100) 상에 게이트 전극(110)을 형성하고 게이트 전극(110)을 덮는 게이트 절연층(120)을 베이스 기판(100) 상에 형성한다.
베이스 기판(100)으로서 유리 기판, 투명 플라스틱 기판, 투명 금속 산화물 기판 등과 같은 투명 절연 기판을 사용할 수 있다.
게이트 전극(110)은 베이스 기판(100) 상에 제1 도전막을 형성한 후 상기 제1 도전막을 패터닝하여 형성될 수 있다. 상기 제1 도전막은 Al, Ag, W, Cu, Ni, Cr, Mo, Ti, Pt, Ta, Nd, Sc 등과 같은 금속 물질, 상기 금속들의 합금 또는 상기 금속들의 질화물을 사용하여 형성할 수 있다. 이와는 달리, 상기 제1 도전막은 ITO, IZO, AZO 등과 같은 투명 도전성 물질을 사용하여 형성될 수도 있다. 상기 제1 도전막은 단층 구조 또는 상기 금속, 상기 합금, 상기 금속 질화물 및 상기 투명 도전 물질 중 적어도 2 이상을 포함하는 복층 구조로 형성될 수 있다. 한편, 상기 제1 도전막은 스퍼터링(sputtering) 공정, 원자층 증착(Atomic Layer Deposition: ALD), 펄스 레이저 증착(Pulse Laser Deposition: PLD) 공정, 진공 증착 공정 등을 수행하여 수득할 수 있다.
게이트 전극(110)은 도 1a에 도시된 바와 같이, 게이트 라인(GL)과 함께 패터닝되어 형성될 수 있다. 게이트 라인(GL)이 상기 제1 방향을 따라 연장되도록 형성되는 경우, 게이트 전극(110)은 게이트 라인(GL)으로부터 상기 제2 방향으로 돌출되도록 패터닝될 수 있다.
게이트 절연층(120)은 실리콘 산화물, 실리콘 질화물 또는 실리콘 산질화물과 같은 절연물질을 사용하여 형성될 수 있다. 게이트 절연막(120)은 단층 구조로 형성되거나, 예를 들어 실리콘 산화물 층 및 실리콘 산질화물 층을 포함하는 복층 구조로 형성될 수 있다. 게이트 절연층(120)은 화학 기상 증착(Chemical Vapor Deposition: CVD) 공정, 플라즈마 강화 기상 증착(Plasma Enhanced Chemical Vapor Deposition: PECVD) 공정, 스핀 코팅(spin coating) 공정, 진공 증착 공정 등을 수행하여 수득될 수 있다.
예시적인 실시예들에 따르면, 게이트 절연층(120)은 실질적으로 평탄한 상면을 갖도록 충분한 두께로 형성될 수 있다.
도 3을 참조하면, 게이트 절연층(120) 상에 액티브 패턴(130)을 형성한다.
예시적인 실시예들에 따르면, 게이트 절연층(120) 상에 산화물 반도체막을 형성한 후, 사진 식각 공정 등을 통해 상기 산화물 반도체막을 패터닝함으로써 액티브 패턴(130)을 수득할 수 있다. 액티브 패턴(130)은 상기 제1 방향을 따라 게이트 전극(110)의 너비 전체를 충분히 커버할 수 있도록 형성될 수 있다.
상기 산화물 반도체막은 IGZO, ITZO, GaZnxOy, IZO, ZnMgxOy, ZnSnxOy, ZnZrxOy, ZnOx, GaOx, SnOx, InOx, IGHO, TAZO, IGSO 등과 같은 이성분계 화합물, 삼성분계 화합물 또는 사성분계 화합물 등을 사용하여 형성될 수 있다. 또한, 상기 산화물 반도체 물질에 Li, Na, Mn, Ni, Pd, Cu, C, N, P, Ti, Zr, V, Ru, Ge, Sn, F 등이 도핑될 수 있다. 상기 산화물 반도체막은 ALD 공정, 스퍼터링 공정, PLD 공정 등을 통해 형성될 수 있다.
일 실시예에 있어서, 액티브 패턴(130) 상에 플라즈마 처리를 수행할 수 있다. 상기 플라즈마 처리에 의해 상기 산화물 반도체막의 패터닝 시 발생되는 식각 손상을 회복할 수 있다. 상기 플라즈마 처리는 O2, H2O, N2O 등을 포함하는 분위기에서 수행될 수 있다. 또한 상기 플라즈마 처리는 산소 및 비활성 가스를 포함하는 분위기에서 수행될 수 있다. 상기 분위기에 Cl2, CF4가 추가될 수도 있다.
도 4를 참조하면, 게이트 절연층(120) 상에 액티브 패턴(130)을 부분적으로 커버하는 식각 저지막 패턴(140)을 형성한다.
예시적인 실시예들에 따르면, 게이트 절연층(120) 상에 액티브 패턴(130)을 커버하는 식각 저지막을 형성한 후, 상기 식각 저지막 상에 제1 포토 마스크를 형성한다. 상기 제1 포토 마스크를 사용하여 상기 식각 저지막을 선택적으로 제거함으로써 식각 저지막 패턴(140)을 수득할 수 있다. 상기 식각 저지막은 실리콘 산화물, 실리콘 질화물 또는 실리콘 산질화물과 같은 절연물질을 사용하여 CVD 공정, PECVD 공정, 스핀 코팅 공정 등을 통해 형성될 수 있다.
식각 저지막 패턴(140)은 액티브 패턴(130)을 부분적으로 노출시키는 콘택홀(145)을 포함하도록 형성될 수 있다. 예시적인 실시예들에 따르면, 식각 저지막 패턴(140)은 한 쌍의 콘택홀들(145)을 포함하도록 형성될 수 있다. 상기 콘택홀(145)은 베이스 기판(100)에 수직한 방향으로 게이트 전극(110)과 부분적으로 중첩될 수 있다.
예시적인 실시예들에 따르면, 식각 저지막 패턴(140)은 콘택홀(145)에 의해 중앙부(140a) 및 외곽부(140b)로 구분될 수 있다. 그에 따라, 중앙부(140a)와 외곽부(140b)는 동일한 평면에 위치할 수 있다. 게이트 전극(110)과 중첩되며 콘택홀들(145) 사이에 배치되는 식각 저지막 패턴(140) 부분은 중앙부(140a)로 정의될 수 있다. 한편, 액티브 패턴(130)의 양 단부를 커버하는 식각 저지막 패턴(140)은 외곽부(140b)로 정의될 수 있다. 중앙부(140a)와 외곽부(140b)는 콘택홀(145) 주변부에서 서로 연결될 수 있다.
도 5를 참조하면, 콘택홀들(145)을 부분적으로 채우며 액티브 패턴(130)과 접촉하는 소스 전극(150) 및 드레인 전극(160)을 형성한다.
예시적인 실시예들에 따르면, 식각 저지막 패턴(140) 및 노출된 액티브 패턴(130) 상에 콘택홀들(145)을 채우는 제2 도전막을 형성한다. 이 후, 상기 제2 도전막 상에 상기 콘택홀(145)에 대응하는 영역을 부분적으로 개방시키는 제2 포토 마스크를 형성하고, 상기 제2 포토 마스크를 사용하여 상기 제2 도전막을 패터닝함으로써 소스 전극(150) 및 드레인 전극(160)을 수득할 수 있다. 상기 제2 도전막은 알루미늄, 구리, 몰리브덴, 티타늄 등의 금속 또는 이들의 합금을 사용하여 형성될 수 있다. 이와는 달리, 상기 제2 도전막은 ITO, IZO, AZO 등과 같은 투명 도전성 물질을 사용하여 형성될 수 있다. 또한, 상기 제2 도전막은 상기 금속 및/또는 상기 투명 도전성 물질을 포함하는 복층 구조로 형성될 수도 있다. 한편, 상기 제2 도전막은 스퍼터링 공정, ALD 공정 또는 PLD 공정 등을 통해 형성될 수 있다.
도 5에 도시된 바와 같이, 소스 전극(150) 및 드레인 전극(160)은 각각 식각 저지막 패턴(140)의 외곽부(140b) 상에 형성되어 콘택홀들(145)을 부분적으로 채울 수 있다. 이에 따라, 콘택홀(145)의 나머지 부분에 의해 액티브 패턴(130)이 노출될 수 있다. 예시적인 실시예들에 따르면, 소스 전극(150) 및 드레인 전극(160)은 게이트 전극(110)의 양 단부와 중첩되나, 식각 저지막 패턴(140)의 중앙부(140a)와는 중첩되지 않도록 형성될 수 있다. 소스 전극(150) 및 드레인 전극(160)이 콘택홀(145)을 완전히 채우지 않으므로, 소스 전극(150) 또는 드레인 전극(160)과 게이트 전극(110) 사이의 중첩 면적이 최소화 될 수 있고 이에 따라 전극들 사이의 기생 커패시턴스를 줄일 수 있다.
도 1a에 도시된 바와 같이, 소스 전극(150) 및 드레인 전극(160)은 데이터 라인(DL)과 함께 패터닝될 수 있다. 이 경우, 소스 전극(150) 및 데이터 라인(DL)은 일체로 형성될 수 있으며, 소스 전극(150) 및 드레인 전극(160)은 식각 저지막 패턴(140)의 중앙부(140a)를 사이에 두고 상기 제1 방향으로 마주보도록 형성될 수 있다. 예를 들어, 데이터 라인(DL)은 상기 제2 방향으로 연장되며, 소스 전극(150)은 상기 제1 방향으로 데이터 라인(DL)으로부터 돌출되는 형상으로 패터닝될 수 있다.
도 6을 참조하면, 소스 전극(150), 드레인 전극(160), 식각 저지막 패턴(140)의 중앙부(140a) 및 콘택홀(145)에 의해 노출된 액티브 패턴(130) 상에 무기 배리어막(170)을 형성한다.
무기 배리어막(170)은 예를 들면, 금속 산화물 혹은 실리콘 산화물과 같은 무기 물질을 사용하여 스퍼터링 공정, ALD 공정 또는 PLD 공정 등을 통해 형성될 수 있다. 예시적인 실시예들에 따르면, 무기 배리어막(170)은 알루미늄 산화물 또는 티타늄 산화물을 사용하여 형성될 수 있다.
무기 배리어막(170)은 콘택홀(145)을 완전히 채우지 않는 얇고 균일한 두께로 형성될 수 있다. 예시적인 실시예들에 따르면, 무기 배리어막(170)은 약 50Å 내지 약 200Å의 두께로 형성될 수 있다. 무기 배리어막(170)의 두께가 약 50Å 보다 작게 형성되는 경우 실질적으로 균일한 두께로 무기 배리어막(170)을 형성하기가 곤란할 수 있다. 무기 배리어막(170)의 두께가 약 200Å 보다 큰 경우 표시 장치 제조를 위한 후속 공정에서 무기 배리어막(170)의 식각이 용이하지 않을 수 있다. 상술한 범위의 균일한 두께를 갖는 무기 배리어막(170)을 수득하기 위해 스퍼터링 공정이 적용될 수 있다.
도 7을 참조하면, 무기 배리어막(170) 상에 평탄화층(180)을 형성한다. 평탄화층(180)은 콘택홀(145)의 나머지 부분을 완전히 채우면서 실질적으로 평탄한 상면을 갖도록 충분한 두께로 형성될 수 있다.
예시적인 실시예들에 따르면, 평탄화층(180)은 아크릴계 수지, 폴리이미드계 수지, 실록산계 수지, BCB 등과 같은 투명성을 갖는 유기 물질을 사용하여 CVD 공정, 스핀 코팅 공정, 슬릿 코팅 공정 등을 통해 형성될 수 있다.
상술한 바와 같이, 무기 배리어막(170)에 의해 평탄화층(180)과 액티브 패턴(130)의 직접적인 접촉이 방지되므로, 액티브 패턴(130)의 변성, 평탄화층(180)으로 부터의 아웃개싱 등의 부작용을 억제할 수 있다.
도 8은 예시적인 실시예들에 따른 박막 트랜지스터 기판을 나타내는 단면도이다. 도 1a 및 도 1b를 참조로 설명한 박막 트랜지스터 기판의 구성 및/또는 구조와 실질적으로 동일하거나 유사한 구성 및/또는 구조에 대해서는 상세한 설명을 생략한다. 또한, 동일하거나 유사한 구성에 대해서는 도 1a 및 도 1b에서 사용된 참조부호와 유사한 참조부호를 사용한다.
도 8을 참조하면, 박막 트랜지스터 기판은 베이스 기판(200) 상에 형성된 게이트 전극(210), 게이트 절연층(220), 액티브 패턴(230), 식각 저지막 패턴(240), 소스 전극(250), 드레인 전극(260), 무기 배리어막(270) 및 평탄화층(280)을 포함할 수 있다.
게이트 전극(210)은 베이스 기판(200) 상에 배치되어 실질적으로 사다리꼴 형상의 단면을 가질 수 있다.
게이트 절연층(220)은 도 1b에 도시된 게이트 절연층(120) 보다 얇은 두께를 가질 수 있다. 게이트 절연층(220)은 게이트 전극(210)의 형상에 대응하여 돌출되는 형상을 가질 수 있다. 이에 따라, 게이트 절연층(220)은 돌출부 및 상기 돌출부보다 낮은 상면을 갖는 평면부를 포함할 수 있다.
액티브 패턴(230)은 게이트 절연층(220)의 상기 돌출부를 커버하며, 게이트 절연층(220)의 상기 평면부까지 연장될 수 있다. 이에 따라, 액티브 패턴(230) 역시 게이트 절연층(220)의 형상에 대응하여 돌출부(230a) 및 돌출부(230a) 보다 낮은 상면을 갖는 평면부(230b)를 포함할 수 있다.
식각 저지막 패턴(240)은 게이트 절연층(220) 및 액티브 패턴(230) 상에 형성되며, 중앙부(240a) 및 외곽부(240b)를 포함할 수 있다. 식각 저지막 패턴(240)은 제1 콘택홀(245)을 포함하며, 제1 콘택홀(245)에 의해 중앙부(240a) 및 외곽부(240b)가 구분될 수 있다.
예시적인 실시예들에 따르면, 식각 저지막 패턴(240)의 중앙부(240a)는 액티브 패턴(230)의 돌출부(230a) 상에 배치되어 게이트 전극(210)과 중첩될 수 있다. 식각 저지막 패턴(240)의 외곽부(240b)는 게이트 절연층(220) 상에 배치되어 액티브 패턴(230)의 평면부(230b)를 커버할 수 있다. 이에 따라, 제1 콘택홀(245)에 의해 실질적으로 액티브 패턴(230)의 돌출부(230a)의 상면 및 측벽이 노출될 수 있다.
소스 전극(250) 및 드레인 전극(260)은 식각 저지막 패턴(240)의 외곽부(240b) 상에 배치되어 액티브 패턴(230)의 돌출부(230a)와 접촉할 수 있다. 예시적인 실시예들에 따르면, 소스 전극(250) 및 드레인 전극(260)은 돌출부(230a)의 상기 측벽과 접촉할 수 있다. 이 경우, 소스 전극(250) 및 드레인 전극(260)은 각각 게이트 전극(210)의 측벽과 중첩되며, 게이트 전극(210)의 상면과는 중첩되지 않을 수 있다. 따라서, 상기 전극들 사이의 중첩 면적이 최소화될 수 있다.
무기 배리어막(270)은 소스 전극(250), 드레인 전극(260), 제1 콘택홀(245)에 의해 노출된 액티브 패턴(230) 및 식각 저지막 패턴(240)의 중앙부(240a)를 따라 연속적으로 배치되어 균일한 두께를 가질 수 있다. 예시적인 실시예들에 따르면, 무기 배리어막(270)은 액티브 패턴(230)의 돌출부(230a)의 상기 상면과 접촉할 수 있다.
평탄화층(280)은 무기 배리어막(270) 상에 배치되어 제1 콘택홀(245)의 나머지 부분을 채울 수 있다.
도 9 내지 도 13은 도 8에 도시된 박막 트랜지스터 기판의 제조 방법을 설명하기 위한 단면도들이다. 도 2 내지 도 7을 참조로 설명한 공정 및/또는 재료와 실질적으로 동일하거나 유사한 공정 및/또는 재료에 대한 상세한 설명은 생략한다.
도 9를 참조하면, 도 2를 참조로 설명한 공정과 실질적으로 동일하거나 유사한 공정을 수행하여, 베이스 기판(200) 상에 게이트 전극(210) 및 게이트 절연층(220)을 형성한다.
게이트 전극(210)은 실질적으로 사다리꼴 형상의 단면을 갖도록 건식 식각 공정에 의해 형성될 수 있다.
게이트 절연층(220)은 도 2에 도시된 게이트 절연층(120) 보다 얇은 두께로 형성되어, 게이트 전극(210)과 중첩되는 부분에서 돌출되도록 형성될 수 있다. 이에 따라, 게이트 절연층(220)은 게이트 전극(210)과 실질적으로 중첩되는 돌출부 및 베이스 기판(200) 상에 형성되고 상기 돌출부보다 낮은 상면을 갖는 평면부를 포함하도록 형성될 수 있다.
도 10을 참조하면, 도 3을 참조로 설명한 공정과 실질적으로 동일하거나 유사한 공정을 수행하여, 게이트 절연층(220) 상에 게이트 전극(210)과 중첩되는 액티브 패턴(230)을 형성한다. 액티브 패턴(230)은 게이트 절연층(220)의 형상에 따라 게이트 전극(210)과 실질적으로 중첩되는 돌출부(230a) 및 돌출부(230a) 보다 낮은 상면을 갖는 평면부(230b)를 포함하도록 형성될 수 있다.
도 11을 참조하면, 도 4를 참조로 설명한 공정과 실질적으로 동일하거나 유사한 공정을 수행하여, 액티브 패턴(230)을 부분적으로 커버하는 식각 저지막 패턴(240)을 형성한다.
예시적인 실시예들에 따르면, 식각 저지막 패턴(240)은 액티브 패턴(230)을 부분적으로 노출시키는 제1 콘택홀(245)을 포함하며, 제1 콘택홀(245)에 의해 중앙부(240a) 및 외곽부(240b)로 구분될 수 있다. 중앙부(240a)는 게이트 전극(210)과 중첩되며, 액티브 패턴(230)의 돌출부(230a) 상에 형성될 수 있다. 외곽부(240b)는 게이트 절연층(220) 상에 형성되며, 액티브 패턴(230)의 평면부(230b)를 최소한 부분적으로 커버하도록 형성될 수 있다. 이 경우, 제1 콘택홀(245)에 의해 액티브 패턴(230)의 돌출부(230a)의 측벽 및 상면 일부가 노출될 수 있다.
도 12를 참조하면, 도 5를 참조로 설명한 공정과 실질적으로 동일하거나 유사한 공정을 수행하여, 식각 저지막 패턴(240)의 외곽부(240b) 상에 제1 콘택홀(245)을 부분적으로 채우는 소스 전극(250) 및 드레인 전극(260)을 형성한다.
예시적인 실시예들에 따르면, 식각 저지막 패턴(240)을 커버하며, 제1 콘택홀(245)을 매립하는 도전막을 형성한 후, 상기 도전막을 부분적으로 식각함으로써 소스 전극(250) 및 드레인 전극(260)을 형성할 수 있다. 상기 식각 공정에서, 액티브 패턴(230)의 돌출부(230a)의 상기 상면이 실질적으로 에치 스토퍼(etch stopper) 역할을 수행할 수 있다. 이에 따라, 소스 전극(250) 및 드레인 전극(260)은 액티브 패턴(230)의 돌출부(230a)의 상기 측벽과 접촉되도록 형성될 수 있다. 이 경우, 소스 전극(250) 및 드레인 전극(260)은 각각 게이트 전극(210)의 측벽과 중첩되며, 게이트 전극(210)의 상면과는 중첩되지 않도록 형성될 수 있다. 따라서, 상기 전극들 사이의 중첩 면적이 최소화되어 기생 커패시턴스 발생을 효과적으로 억제할 수 있다.
한편, 제1 콘택홀들(245)을 부분적으로 채우는 소스 전극(250) 및 드레인 전극(260)이 형성됨에 따라, 액티브 패턴(230)의 돌출부(230a)의 상기 상면을 부분적으로 노출시키는 제2 콘택홀들(247)이 형성될 수 있다.
도 13을 참조하면, 도 6 및 도 7을 참조로 설명한 공정과 실질적으로 동일하거나 유사한 공정을 수행할 수 있다. 이에 따라, 소스 전극(250), 드레인 전극(260), 식각 저지막 패턴(240)의 중앙부(240a) 및 제2 콘택홀(247)에 의해 노출된 액티브 패턴(230)의 돌출부(230a)의 상기 상면 상에 무기 배리어막(270)을 형성한다. 무기 배리어막(270) 상에는 제2 콘택홀(247)의 나머지 부분을 채우는 평탄화층(280)이 형성될 수 있다.
예시적인 실시예들에 따르면, 무기 배리어막(270)은 액티브 패턴(230)의 돌출부(230a)의 상기 측벽까지 연장되지 않고 돌출부(230a)의 상기 상면과 접촉하도록 형성될 수 있다. 이에 따라, 균일한 두께 및 연속적인 프로파일을 갖는 무기 배리어막(270)을 보다 용이하게 수득할 수 있다.
도 14a는 일 실시예에 따른 박막 트랜지스터 기판을 나타내는 평면도이다. 도 14b는 도 14a의 II-II'라인을 따라 절단한 단면도이다.
도 14a 및 도 14b에 도시된 박막 트랜지스터 기판은 도 8에 도시된 박막 트랜지스터 기판과 식각 저지막 패턴의 형상을 제외하고는 실질적으로 동일한 구조를 갖는다. 따라서, 도 8을 참조로 설명한 구성 및/또는 구조와 실질적으로 동일하거나 유사한 구성 및/또는 구조에 대한 상세한 설명은 생략한다. 또한, 도 8에 도시된 구성과 동일하거나 유사한 구성에 대해서는 동일하거나 유사한 참조부호를 사용한다. 한편, 상기 박막 트랜지스터 기판의 제조 방법도 함께 설명된다.
도 14a 및 도 14b를 참조하면, 식각 저지막 패턴(243)은 액티브 패턴(230) 상에 게이트 전극(210)과 중첩되도록 형성되며, 섬(island) 형상을 가질 수 있다.
예시적인 실시예들에 따르면, 도 9 및 도 10을 참조로 설명한 공정들과 동일하거나 유사한 공정들을 수행하여 베이스 기판(200) 상에 게이트 전극(210), 게이트 절연층(220) 및 액티브 패턴(230)을 형성한다. 게이트 절연층(220) 및 액티브 패턴(230)은 게이트 전극(210) 형상에 따라 돌출부를 포함하도록 형성될 수 있다. 이와는 달리, 게이트 절연층(220) 및 액티브 패턴(230)은 도 1b에 도시된 바와 같이 실질적으로 평탄한 상면을 갖도록 형성될 수도 있다.
이후, 게이트 절연층(220) 상에 액티브 패턴(230)을 덮는 식각 저지막을 형성하고 상기 식각 저지막을 부분적으로 식각함으로써 액티브 패턴(230) 상에 상기 섬 형상으로 고립된 식각 저지막 패턴(243)을 수득할 수 있다.
예시적인 실시예들에 따르면, 상기 식각 저지막 상에 포토 레지스트막(도시되지 않음)을 형성한 후, 게이트 전극(210)을 마스크로 사용하여 이면 노광을 수행할 수 있다. 이어서, 현상 공정을 통해 상기 식각 저지막 상에 포토 레지스트 패턴을 형성할 수 있다. 상기 포토 레지스트 패턴을 식각 마스크로 사용하여 상기 식각 저지막을 식각함으로써 상기 섬 형상의 식각 저지막 패턴(243)을 형성할 수 있다. 일 실시예에 있어서, 식각 저지막 패턴(243)은 마스크를 사용한 프린팅 공정을 통해 상기 섬 형상으로 형성될 수도 있다.
도 14b에 도시된 바와 같이 액티브 패턴(230)이 돌출부(230a)와 평면부(230b)를 포함하는 경우, 식각 저지막 패턴(243)은 돌출부(230a) 상에 형성되어 게이트 전극(210)과 중첩될 수 있다.
이어서, 도 12를 참조로 설명한 공정과 실질적으로 동일하거나 유사한 공정을 수행하여, 소스 전극(255) 및 드레인 전극(265)을 형성할 수 있다. 소스 전극(255) 및 드레인 전극(265)은 각각 게이트 절연층(220) 상에 형성되어 액티브 패턴(230)의 양 단부와 접촉할 수 있다. 액티브 패턴(230)이 돌출부(230a)와 평면부(230b)를 포함하는 경우, 소스 전극(255) 및 드레인 전극(265)은 각각 평면부(230b)에서 돌출부(230a)의 측벽까지 연장될 수 있다.
소스 전극(255)과 식각 저지막 패턴(243) 사이 및 드레인 전극(265)과 식각 저지막 패턴(243) 사이에서는 액티브 패턴(230)을 부분적으로 노출시키는 개구부(246)가 정의될 수 있다. 예시적인 실시예들에 따르면, 개구부(246)는 상기 제2 방향으로 연장하는 트렌치(trench) 형상을 가질 수 있다. 액티브 패턴(230)이 돌출부(230a)와 평면부(230b)를 포함하는 경우, 개구부(246)에 의해 돌출부(230a)의 상면이 노출될 수 있다.
도 13을 참조로 설명한 공정과 실질적으로 동일하거나 유사한 공정을 수행하여 무기 배리어막(275) 및 평탄화층(285)을 수득할 수 있다. 무기 배리어막(275)은 소스 전극(255), 드레인 전극(265), 식각 저지막 패턴(243) 및 개구부(246)에 의해 노출된 액티브 패턴(230) 상에 형성되며, 평탄화층(285)은 무기 배리어막(275) 상에 형성되어 개구부(246)의 나머지 부분을 채울 수 있다.
도 15a 일 실시예에 따른 박막 트랜지스터 기판을 나타내는 평면도이다. 도 15b는 도 15a의 III-III' 라인을 따라 절단한 단면도이다.
도 15a 및 도 15b에 도시된 박막 트랜지스터 기판은 도 8에 도시된 박막 트랜지스터 기판과 식각 저지막 패턴의 형상을 제외하고는 실질적으로 동일한 구조를 갖는다. 따라서, 도 8을 참조로 설명한 구성 및/또는 구조와 실질적으로 동일하거나 유사한 구성 및/또는 구조에 대한 상세한 설명은 생략한다. 또한, 도 8에 도시된 구성과 동일하거나 유사한 구성에 대해서는 동일하거나 유사한 참조부호를 사용한다. 한편, 상기 박막 트랜지스터 기판의 제조 방법도 함께 설명된다.
도 15a 및 도 15b를 참조하면, 식각 저지막 패턴(241)은 개구부(248)에 의해 서로 분리된 중앙부(241a) 및 외곽부(241b)를 포함할 수 있다.
예시적인 실시예들에 따르면, 도 9 및 도 10을 참조로 설명한 공정들과 동일하거나 유사한 공정들을 수행하여 베이스 기판(200) 상에 게이트 전극(210), 게이트 절연층(220) 및 액티브 패턴(230)을 형성한다. 게이트 절연층(220) 및 액티브 패턴(230)은 게이트 전극(210) 형상에 따라 돌출부를 포함하도록 형성될 수 있다. 이와는 달리, 게이트 절연층(220) 및 액티브 패턴(230)은 도 1b에 도시된 바와 같이 실질적으로 평탄한 상면을 갖도록 형성될 수도 있다.
이후, 게이트 절연층(220) 상에 액티브 패턴(230)을 덮는 식각 저지막을 형성하고 상기 식각 저지막을 부분적으로 식각함으로써 액티브 패턴(230) 상에 중앙부(241a) 및 외곽부(241b)를 포함하는 식각 저지막 패턴(241)을 수득할 수 있다.
예시적인 실시예들에 따르면, 상기 식각 저지막 상에 상기 제2 방향으로 연장하는 개방부를 포함하는 포토 마스크를 형성한 후, 상기 포토 마스크를 사용하여 상기 식각 저지막을 상기 제2 방향을 따라 부분적으로 식각할 수 있다. 이에 따라, 서로 분리된 중앙부(241a)와 외곽부(241b)가 형성되며, 중앙부(241a) 및 외곽부(241b) 사이에서는 상기 제2 방향을 따라 연장하며 액티브 패턴(230)의 상면을 부분적으로 노출시키는 개구부(248)가 정의될 수 있다. 개구부(248)는 상기 제2 방향으로 연장하는 트렌치 형상을 가질 수 있다.
도 15b에 도시된 바와 같이 액티브 패턴(230)이 돌출부(230a)와 평면부(230b)를 포함하는 경우, 식각 저지막 패턴(241)의 중앙부(241a)는 돌출부(230a) 상에 형성되어 게이트 전극(210)과 중첩될 수 있다. 식각 저지막 패턴(241)의 외곽부(241b)는 게이트 절연층(220) 상에 형성되어 액티브 패턴(230)의 평면부(230b)를 커버할 수 있다.
이어서, 도 12를 참조로 설명한 공정과 실질적으로 동일하거나 유사한 공정을 수행하여, 개구부(248)를 부분적으로 채우는 소스 전극(257) 및 드레인 전극(267)을 형성할 수 있다. 소스 전극(257) 및 드레인 전극(267)은 각각 식각 저지막 패턴(241)의 외곽부(241b) 상에 형성되어 액티브 패턴(230)의 양 단부와 접촉할 수 있다. 액티브 패턴(230)이 돌출부(230a)와 평면부(230b)를 포함하는 경우, 소스 전극(257) 및 드레인 전극(267)은 각각 평면부(230b)에서 돌출부(230a)의 측벽까지 연장될 수 있다. 이 경우, 개구부(248)에 의해 돌출부(230a)의 상면이 노출될 수 있다.
이어서, 도 13을 참조로 설명한 공정과 실질적으로 동일하거나 유사한 공정을 수행하여 무기 배리어막(277) 및 평탄화층(287)을 수득할 수 있다. 무기 배리어막(277)은 소스 전극(257), 드레인 전극(267), 식각 저지막 패턴(241) 및 개구부(248)에 의해 노출된 액티브 패턴(230) 상에 형성되며, 평탄화층(287)은 무기 배리어막(277) 상에 형성되어 개구부(248)의 나머지 부분을 채울 수 있다.
도 16은 예시적인 실시예들에 따른 표시장치를 설명하기 위한 단면도이다. 도 16은 상술한 박막 트랜지스터 기판을 포함하는 유기 발광 표시(Organic Light Emitting Display: OLED) 장치를 예시적으로 도시하고 있다. 그러나, 예시적인 실시예들에 따른 상기 박막 트랜지스터 기판은 액정 표시 장치, 플렉서블 디스플레이 장치 등과 같은 다른 표시 장치에도 적용될 수 있다. 한편, 도 1a 및 도 1b를 참조로 설명한 구성 및/또는 구조와 실질적으로 동일하거나 유사한 구성 및/또는 구조에 대한 상세한 설명은 생략한다.
도 16을 참조하면, 상기 표시 장치는 예시적인 실시예들에 따른 박막 트랜지스터 기판 및 상기 박막 트랜지스터 기판과 전기적으로 연결되는 유기 발광 구조물을 포함할 수 있다.
상기 박막 트랜지스터 기판은 도 1a 및 도 1b를 참조로 설명한 바와 같이, 베이스 기판(100) 상에 형성된 게이트 전극(110), 게이트 절연층(120), 액티브 패턴(130), 중앙부(140a)와 외곽부(140b)를 포함하는 식각 저지막 패턴(140), 소스 전극(150), 드레인 전극(160), 무기 배리어막(170) 및 평탄화층(180)을 포함할 수 있다.
다른 예시적인 실시예들에 있어서, 상기 박막 트랜지스터 기판은 도 8, 도 14a 및 도 14b, 또는 도 15a 및 도 15b를 참조로 설명한 구조를 가질 수도 있다.
상기 박막 트랜지스터 기판 상에는 유기 발광 구조물이 배치된다. 상기 유기 발광 구조물은 제1 전극(300), 화소 정의막(310), 유기 발광층(organic light emitting layer: EML)(320) 및 제2 전극(330)을 포함할 수 있다.
제1 전극(300)은 평탄화층(180) 및 무기 배리어막(170)을 관통하여 드레인 전극(160)과 전기적으로 연결될 수 있다. 제1 전극(300)은 인듐 주석 산화물(ITO), 아연 주석 산화물(ZTO), 인듐 아연 산화물(IZO), 아연 산화물, 주석 산화물 등과 같은 투명 도전성 물질을 포함하거나, 크롬, 알루미늄, 탄탈륨, 몰리브덴, 티타늄, 텅스텐, 구리, 은, 네오디뮴 등의 금속 및/또는 이들의 합금을 포함할 수 있다. 제1 전극(300)은 상기 표시 장치의 화소 전극 및/또는 양극(anode)으로 제공될 수 있다. 한편, 평탄화층(180)은 제1 전극(300) 형성을 위한 비아 층으로 제공될 수 있다.
화소 정의막(310)은 평탄화층(180) 상에 배치되어 제1 전극(300)의 주변부를 커버할 수 있다. 화소 정의막(310)은 상기 표시 장치의 발광 영역을 정의할 수 있으며, 화소 정의막(310)에 의해 커버되지 않은 제1 전극(300)의 면적이 실질적으로 상기 발광 영역의 단면적에 해당될 수 있다. 화소 정의막(310)은 폴리이미드 수지, 아크릴 수지 등과 같은 감광성 물질을 포함할 수 있다. 이와는 달리, 화소 정의막(310)은 비감광성 유기 물질 또는 무기 물질을 포함할 수도 있다.
유기 발광층(320)은 화소 정의막(310) 및 화소 정의막(310)에 의해 노출된 제1 전극(300) 상에 구비된다. 예시적인 실시예들에 있어서, 유기 발광층(320)과 제1 전극(300) 사이에 정공 수송층(hole transport layer: HTL)(도시되지 않음)이 추가로 배치될 수 있다.
유기 발광층(320)은 적색(R)광, 녹색(G)광, 청색(B)광 등과 같은 서로 다른 색광들을 발생시키기 위한 발광 물질들을 포함할 수 있다. 또한, 유기 발광층(320)은 적색광, 녹색광, 청색광 등의 상이한 색광들을 구현하기 위한 복수의 발광 물질들이 적층되어 백색광을 발광하는 다층 구조를 가질 수도 있다.
상기 정공 수송층은 예를 들면, 4,4'-비스[N-(1-나프틸)-N-페닐아미노]비페닐(NPB), 4,4'-비스[N-(3-메틸페닐)-N-페닐아미노]비페닐(TPD), N,N-디-1-나프틸-N,N-디페닐-1,1-비페닐-4,4-디아민(NPD), N-페닐카바졸, 폴리비닐카바졸 등의 정공 수송 물질을 포함할 수 있다.
도 16에서, 유기 발광층(320)은 화소 정의막(310) 및 제1 전극(300)의 표면들을 따라서 연속적으로 형성되는 것으로 도시되었으나, 유기 발광층(320)은 화소 정의막(310) 측벽에 의해 한정된 형태를 가질 수도 있다.
유기 발광층(320) 상에는 제2 전극(330)이 배치될 수 있다. 제2 전극(330)은 리튬(Li), 칼슘(Ca), 불화리튬/칼슘(LiF/Ca), 불화리튬/알루미늄(LiF/Al), Al, Mg, Ag, Cr, W, Mo, Ti 등과 같은 금속, 이들의 합금 등을 포함할 수 있다. 이와는 달리, 제2 전극(330)은 ITO, IZO, ZTO, 아연 산화물, 주석 산화물 등의 투명 도전 물질을 포함할 수도 있다. 제2 전극(330)은 상기 표시 장치의 음극(cathode)으로 기능할 수 있다.
일 실시예에 있어서, 제2 전극(330) 및 유기 발광층(320) 사이에 전자 수송층(electron transport layer: ETL)(도시되지 않음)이 추가로 배치될 수도 있다. 상기 전자 수송층은 예를 들면, 트리스(8-퀴놀리놀라토)알루미늄(Alq3), 2-(4-비페닐릴)-5-(4-터트-부틸페닐-1,3,4-옥시디아졸(PBD), 비스(2-메틸-8-퀴놀리놀라토)-4-페닐페놀라토-알루미늄(BAlq), 바쏘쿠프로인(BCP) 등의 전자 수송 물질을 포함할 수 있다.
추가적으로, 제2 전극(330)을 덮는 보호층, 상부 투명 기판 등이 배치될 수도 있다.
도 17 내지 도 21은 예시적인 실시예들에 따른 표시 장치의 제조 방법을 설명하기 위한 단면도들이다.
도 17을 참조하면, 도 2 내지 도 7을 참조로 설명한 공정과 실질적으로 동일하거나 유사한 공정들을 수행하여 예시적인 실시예들에 따른 박막 트랜지스터 기판을 형성할 수 있다. 이에 따라, 베이스 기판(100) 상에 형성된 게이트 전극(110), 게이트 절연층(120), 액티브 패턴(130), 중앙부(140a)와 외곽부(140b)를 포함하는 식각 저지막 패턴(140), 소스 전극(150), 드레인 전극(160), 무기 배리어막(170) 및 평탄화층(180)을 포함하는 상기 박막 트랜지스터기판을 수득할 수 있다.
한편 상기 박막 트랜지스터 기판은 도 9 내지 도 13, 도 14a 및 도 14b 또는 도 15a 및 도 15b를 참조로 설명한 공정들과 실질적으로 동일하거나 유사한 공정들을 수행하여 형성될 수도 있다.
도 18을 참조하면, 평탄화층(180) 및 무기 배리어막(170)을 부분적으로 제거하여 드레인 전극(160)을 부분적으로 노출시키는 비아 홀(190)을 형성한다.
예시적인 실시예들에 따르면, 노광 및 현상 공정을 이용하여 평탄화층(180)을 먼저 부분적으로 제거함으로써, 무기 배리어막(170)을 부분적으로 노출시키는 예비 비아홀(도시되지 않음)을 형성할 수 있다. 상기 예비 비아홀에 의해 노출된 무기 배리어막(170) 부분을 건식 식각 공정을 통해 제거함으로써 비아 홀(190)을 형성할 수 있다. 상기 건식 식각 공정은 예를 들면, 산소 가스, 질소 가스 및/또는 아르곤 가스를 식각 가스로 사용하여 수행될 수 있다. 상기 식각 가스에 CF3, NF3과 같은 불소 함유 가스가 추가될 수도 있다.
일 실시예에 따르면, 상기 무기 배리어막(170) 부분은 습식 식각 공정을 통해 제거될 수도 있다. 무기 배리어막(170)이 알루미늄 산화물, 티타늄 산화물 등과 같은 금속 산화물을 포함하는 경우, 상기 습식 식각 공정은 드레인 전극(160)에 포함된 도전성 물질에 비해 상기 금속 산화물에 대해 식각 선택비를 갖는 식각액을 사용하여 수행될 수 있다. 예를 들면, 상기 식각액은 희석된 불산, 염산 또는 황산을 포함할 수 있다. 또는 상기 식각액으로서 희석된 암모니아(NH3) 및 과산화수소(H2O2)의 혼합 용액을 사용할 수 있다.
상술한 바와 같이, 무기 배리어막(170)은 약 200Å 보다 작은 두께로 형성될 수 있다. 무기 배리어막(170)이 200Å 보다 큰 두께로 형성되는 경우, 비아홀(190) 형성을 위한 무기 배리어막(170) 식각을 위해 많은 시간이 소요되어, 평탄화층(180)의 상면이 함께 손상될 수 있다. 이에 따라, 후속 공정에서 평탄화층(180)의 상기 상면 상에 형성되는 제1 전극(300) 역시 결함을 가질 수 있다.
도 19를 참조하면, 평탄화층(180)의 상기 상면, 비아홀(190)의 측벽 및 저면 상에 제1 전극(300)을 형성한다. 이에 따라, 제1 전극(300)은 평탄화층(180) 및 무기 배리어막(170)을 관통하여 드레인 전극(160)과 접촉하는 형상을 가질 수 있다.
예시적인 실시예들에 따르면, 평탄화층(180)의 상기 상면, 비아홀(190)의 상기 측벽 및 상기 저면 상에 도전막을 형성하고 상기 도전막을 패터닝하여 제1 전극(300)을 형성할 수 있다.
상기 도전막은 ITO, ZTO, IZO, 아연 산화물, 주석 산화물 등과 같은 투명 도전성 물질을 사용하거나, Cr, Al, Ta, Mo, Ti, W, Cu, Ag, Nd 등의 금속 및/또는 이들의 합금을 사용하여 형성될 수 있다. 또한 상기 도전막은 스퍼터링 공정, CVD 공정, ALD 공정, 진공 증착 공정, 프린팅 공정 등을 통해 수득될 수 있다. 한편, 상기 도전막은 비아홀(190)을 완전히 채우도록 형성될 수도 있다.
도 20을 참조하면, 평탄화층(180) 상에 제1 전극(300)의 주변부를 커버하며, 표시 장치의 발광 영역을 정의하는 화소 정의막(310)을 형성한다.
화소 정의막(310)은 아크릴계 수지, 폴리이미드, BCB 등과 같은 감광성 물질층을 평탄화층(180) 및 제1 전극(300) 상에 형성한 후, 상기 감광성 물질층을 선택적으로 노광 및 현상하여 형성될 수 있다. 이와는 달리. 비감광성 유기 물질층 혹은 무기 물질층을 형성한 후, 상기 비감광성 유기 물질층 혹은 상기 무기 물질층을 부분적으로 식각하여 화소 정의막(310)을 수득할 수도 있다.
도 21을 참조하면, 화소 정의막(310) 및 제1 전극(300) 상에 유기 발광층(320) 및 제2 전극(330)을 순차적으로 형성할 수 있다.
유기 발광층(320)은 적색광, 녹색광, 청색광 등과 같은 서로 다른 색광들을 발생시키기 위한 유기 발광 물질들을 사용하여 형성할 수 있다. 또한, 유기 발광층(320)은 상기 유기 발광 물질들을 혼합하여 백색광을 발광하도록 형성될 수 있다. 유기 발광층(320)은 스핀 코팅 공정, 롤 프린팅 공정, 노즐 프린팅 공정, 잉크젯 프린팅 공정, 도너 기판을 활용한 전사 공정 등을 이용하여 형성될 수 있다.
유기 발광층(320)은 도 21에 도시된 바와 같이 화소 정의막(310) 및 제1 전극(300) 표면을 따라 연속적으로 형성될 수 있다. 이와는 달리, 유기 발광층(320)은 화소 정의막 측벽(310)에 의해 한정되도록 패터닝될 수도 있다.
예시적인 실시예들에 있어서, 유기 발광층(320)과 제1 전극(300) 사이에 상술한 정공 수송 물질을 사용하여 정공 수송층을 추가로 형성할 수 있다. 또한 유기 발광층(320) 상에는 상술한 전자 수송 물질을 사용하여 전자 수송층을 추가로 형성할 수 있다. 상기 정공 수송층 및 상기 전자 수송층은 스핀 코팅 공정, 롤 프린팅 공정, 노즐 프린팅 공정, 잉크젯 프린팅 공정, 도너 기판을 활용한 전사 공정 등을 통해 형성될 수 있다.
제2 전극(330)은 리튬, 칼슘, 불화리튬/칼슘, 불화리튬/알루미늄, 알루미늄, 마그네슘, 은, 크롬, 텅스텐, 몰리브덴, 티타늄 등과 같은 금속, 이들의 합금 등을 사용하여 형성될 수 있으며, ITO, IZO, ZTO, 아연 산화물, 주석 산화물 등의 투명 도전 물질을 사용하여 형성될 수도 있다. 제2 전극(330)은 스퍼터링 공정, 화학 기상 증착 공정, 원자층 적층 공정, 진공 증착 공정, 프린팅 공정 등을 통해 수득될 수 있다.
제2 전극(330)은 하나의 화소마다 패터닝되어 형성될 수 있다. 이와는 달리, 제2 전극(330)은 표시 장치 전면에 걸쳐 연속적인 형상을 갖도록 형성될 수도 있다.
추가적으로, 제2 전극(330)을 덮는 보호층, 상부 투명 기판 등을 형성함으로써 예시적인 실시예들에 따른 표시 장치를 제조할 수 있다.
상술한 바에 있어서, 본 발명의 예시적인 실시예들을 설명하였지만, 본 발명은 이에 한정되지 않으며 해당 기술 분야에서 통상의 지식을 가진 자라면 다음에 기재하는 특허 청구 범위의 개념과 범위를 벗어나지 않는 범위 내에서 다양한 변경 및 변형이 가능함을 이해할 수 있을 것이다.
본 발명의 예시적인 실시예들에 따른 박막 트랜지스터 기판에 있어서, 액티브 패턴과 소스 전극 및 드레인 전극 사이의 중첩 면적이 최소화 되므로, 기생 커패시턴스 발생이 억제되며, 박막 트랜지스터 너비를 축소시킬 수 있다. 또한, 무기 배리어막에 의해 상기 액티브 패턴과 평탄화층의 직접 접촉이 차단되므로 상기 액티브 패턴의 변성을 방지할 수 있다.
따라서, 상기 박막트랜지스터 기판은 유기 발광 표시 장치, 액정 표시 장치, 투명 플렉서블 디스플레이 장치 등의 표시 장치에 적용되어 상기 표시 장치의 소형화를 가능케 함과 동시에 전기적 동작의 신뢰성을 향상시킬 수 있다.
DL: 데이터 라인 GL: 게이트 라인
100, 200: 베이스 기판 110, 210: 게이트 전극
120, 220: 게이트 절연층 130, 230: 액티브 패턴
140, 240, 241, 243: 식각 저지막 패턴
140a, 240a, 241a: 중앙부 140b, 240b, 241b: 외곽부
145: 콘택홀 150, 250, 255, 257: 소스 전극
160, 260, 265, 267: 드레인 전극
170, 270, 275, 277: 무기 배리어막
180, 280, 285, 287: 평탄화층 190: 비아홀
230a: 돌출부 230b: 평면부
245: 제1 콘택홀 246, 248: 개구부
247: 제2 콘택홀 300: 제1 전극
310: 화소 정의막 320: 유기 발광층
330: 제2 전극

Claims (20)

  1. 베이스 기판 상에 배치된 게이트 전극;
    상기 베이스 기판 상에 배치되어 상기 게이트 전극을 덮는 게이트 절연층;
    상기 게이트 절연층 상에 배치되어 상기 게이트 전극과 중첩되는 액티브 패턴;
    상기 액티브 패턴 상에 배치되며, 상기 액티브 패턴을 부분적으로 노출시키는 콘택홀을 포함하고, 상기 콘택홀에 의해 중앙부 및 외곽부로 구분되는 식각 저지막 패턴;
    상기 노출된 액티브 패턴의 일부와 접촉하며 상기 게이트 전극의 양 단부와 부분적으로 중첩되는 소스 전극 및 드레인 전극; 및
    상기 소스 전극, 상기 드레인 전극 및 상기 식각 저지막 패턴 상에 배치되어 상기 액티브 패턴과 접촉하는 무기 배리어막을 포함하고,
    상기 중앙부의 상면과 상기 외곽부의 상면은 동일한 평면에 위치하는 것을 특징으로 하는 박막 트랜지스터 기판.
  2. 제1항에 있어서, 상기 액티브 패턴은 산화물 반도체를 포함하는 것을 특징으로 하는 박막 트랜지스터 기판.
  3. 제1항에 있어서, 상기 무기 배리어막은 금속 산화물 혹은 실리콘 산화물을 포함하는 것을 특징으로 하는 박막 트랜지스터 기판.
  4. 제3항에 있어서, 상기 무기 배리어막은 알루미늄 산화물 혹은 티타늄 산화물을 포함하는 것을 특징으로 하는 박막 트랜지스터 기판.
  5. 삭제
  6. 제1항에 있어서, 상기 소스 전극 및 상기 드레인 전극은 각각 식각 저지막 패턴의 외곽부 상에 배치되어 상기 콘택홀을 부분적으로 채우는 것을 특징으로 하는 박막 트랜지스터 기판.
  7. 제6항에 있어서, 상기 소스 전극 및 상기 드레인 전극은 상기 식각 저지막 패턴의 중앙부와는 중첩되지 않는 것을 특징으로 하는 박막 트랜지스터 기판.
  8. 제1항에 있어서, 상기 액티브 패턴은 상기 게이트 전극과 중첩되는 돌출부 및 상기 돌출부 보다 낮은 상면을 갖는 평면부를 포함하는 것을 특징으로 하는 박막 트랜지스터 기판.
  9. 제8항에 있어서, 상기 소스 전극 및 상기 드레인 전극은 상기 액티브 패턴의 상기 돌출부의 측벽과 접촉하며, 상기 돌출부의 상면과는 접촉하지 않는 것을 특징으로 하는 박막 트랜지스터 기판.
  10. 제1항에 있어서, 상기 식각 저지막 패턴은 상기 게이트 전극과 중첩되는 섬 형상을 갖는 것을 특징으로 하는 박막 트랜지스터 기판.
  11. 제1항에 있어서, 상기 식각 저지막 패턴은 서로 분리된 중앙부 및 외곽부를 포함하며, 상기 중앙부 및 상기 외곽부 사이에 개구부가 형성되어 상기 액티브 패턴을 노출시키는 것을 특징으로 하는 박막 트랜지스터 기판.
  12. 제1항에 있어서, 상기 무기 배리어막은 50Å 내지 200Å의 두께를 갖는 것을 특징으로 하는 박막 트랜지스터 기판.
  13. 베이스 기판 상에 배치된 게이트 전극;
    상기 베이스 기판 상에 배치되어 상기 게이트 전극을 덮는 게이트 절연층;
    상기 게이트 절연층 상에 배치되어 상기 게이트 전극과 중첩되는 액티브 패턴;
    상기 액티브 패턴 상에 배치되며, 상기 액티브 패턴을 부분적으로 노출시키는 콘택홀을 포함하고, 상기 콘택홀에 의해 중앙부 및 외곽부로 구분되는 식각 저지막 패턴;
    상기 노출된 액티브 패턴의 일부와 접촉하며 상기 게이트 전극의 양 단부와 부분적으로 중첩되는 소스 전극 및 드레인 전극;
    상기 소스 전극, 상기 드레인 전극 및 상기 식각 저지막 패턴 상에 배치되어 상기 액티브 패턴과 접촉하는 무기 배리어막;
    상기 무기 배리어막을 관통하여 상기 드레인 전극과 전기적으로 연결되는 제1 전극;
    상기 제1 전극 상에 배치되는 유기 발광층; 및
    상기 유기 발광층 상에 배치되는 제2 전극을 포함하고,
    상기 식각 저지막 패턴의 상기 중앙부의 상면과 상기 외곽부의 상면은 동일한 평면에 위치하는 것을 특징으로 하는 표시 장치.
  14. 삭제
  15. 제13항에 있어서, 상기 소스 전극 및 상기 드레인 전극은 각각 상기 콘택홀을 부분적으로 채우는 것을 특징으로 하는 표시 장치.
  16. 제15항에 있어서, 상기 무기 배리어막은 상기 콘택홀의 나머지 부분을 채우는 것을 특징으로 하는 표시 장치.
  17. 베이스 기판 상에 게이트 전극을 형성하는 단계;
    상기 베이스 기판 상에 상기 게이트 전극을 덮는 게이트 절연층을 형성하는 단계;
    상기 게이트 절연층 상에 상기 게이트 전극과 중첩되는 액티브 패턴을 형성하는 단계;
    상기 액티브 패턴을 부분적으로 커버하는 식각 저지막 패턴을 형성하는 단계;
    상기 식각 저지막 패턴에 의해 부분적으로 노출된 상기 액티브 패턴의 일부와 접촉하며 상기 게이트 전극의 양 단부와 부분적으로 중첩되는 소스 전극 및 드레인 전극을 형성하는 단계;
    상기 소스 전극, 상기 드레인 전극 및 상기 식각 저지막 패턴 상에 상기 액티브 패턴과 접촉하는 무기 배리어막을 형성하는 단계;
    상기 무기 배리어막 상에 상기 무기 배리어막을 관통하여 상기 드레인 전극과 전기적으로 연결되는 제1 전극을 형성하는 단계;
    상기 제1 전극 상에 유기 발광층을 형성하는 단계; 및
    상기 유기 발광층 상에 제2 전극을 형성하는 단계를 포함하고,
    상기 식각 저지막 패턴을 형성하는 단계는,
    상기 게이트 절연층 상에 상기 액티브 패턴을 덮는 식각 저지막을 형성하는 단계; 및
    상기 식각 저지막을 부분적으로 식각하여 상기 액티브 패턴을 부분적으로 노출시키는 콘택홀을 형성하는 단계를 포함하며,
    상기 식각 저지막 패턴은 상기 콘택홀에 의해 중앙부 및 외곽부로 구분되고, 상기 중앙부의 상면과 상기 외곽부의 상면은 동일한 평면에 위치하는 것을 특징으로 하는 표시 장치의 제조 방법.
  18. 삭제
  19. 제17항에 있어서, 상기 소스 전극 및 상기 드레인 전극을 형성하는 단계는,
    상기 식각 저지막 패턴 상에 상기 콘택홀을 채우는 제1 도전막을 형성하는 단계; 및
    상기 콘택홀에 형성된 상기 제1 도전막을 부분적으로 제거하는 단계를 포함하는 것을 특징으로 하는 표시 장치의 제조 방법.
  20. 제17항에 있어서,
    상기 무기 배리어막 상에 평탄화층을 형성하는 단계를 더 포함하고,
    상기 제1 전극을 형성하는 단계는,
    상기 평탄화층을 노광 및 현상 공정을 통해 부분적으로 제거하여 예비 비아홀을 형성하는 단계;
    상기 예비 비아홀에 의해 노출된 상기 무기 배리어막 부분을 제거하여 상기 드레인 전극을 노출시키는 비아홀을 형성하는 단계;
    상기 평탄화층 상면, 상기 비아홀의 측벽 및 상기 비아홀의 저면 상에 제2 도전막을 형성하는 단계; 및
    상기 제2 도전막을 패터닝하는 단계를 포함하는 것을 특징으로 하는 표시 장치의 제조 방법.
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