KR20220096489A - 표시 장치 - Google Patents

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KR20220096489A
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electrode
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조성필
이준석
강용빈
정희진
김장대
김동엽
손원호
김찬호
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엘지디스플레이 주식회사
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Abstract

본 발명의 일 실시예에 따른 표시 장치는 복수의 서브 화소를 포함하는 기판, 기판 상의 제1 버퍼층, 제1 버퍼층 상의 에치 스토퍼, 제1 버퍼층을 커버하는 제2 버퍼층, 제2 버퍼층 상에 배치되고, 에치 스토퍼와 중첩하는 소스 전극 및 드레인 전극을 포함하는 제1 트랜지스터 및 트랜지스터 상의 발광 소자를 포함하고, 에치 스토퍼는 소스 전극 및 드레인 전극 중 적어도 하나가 배치되는 홀을 포함하고, 에치 스토퍼는 소스 전극 및 드레인 전극과 이격된다.
이에, 버퍼층을 보호하여 표시 장치의 내부에 수분 및 불순물이 침투하는 것을 방지할 수 있다.

Description

표시 장치 {DISPLAY DEVICE}
본 명세서는 표시 장치에 관한 것으로서, 보다 상세하게는 버퍼층을 보호할 수 있는 표시 장치에 관한 것이다.
최근, 본격적인 정보화 시대로 접어듦에 따라 전기적 정보 신호를 시각적으로 표현하는 디스플레이 분야가 급속도로 발전해 왔고, 이에 부응하여 박형화, 경량화, 저 소비전력화의 우수한 성능을 지닌 여러 가지 다양한 표시 장치(Display Apparatus)가 개발되고 있다.
이와 같은 표시 장치의 구체적인 예로는 액정 표시 장치(LCD), 그리고 유기 발광 표시 장치(OLED) 및 퀀텀닷 발광 표시 장치(QLED)와 같은 전계 발광 표시 장치(Electroluminescence Display Apparatus) 등을 들 수 있다. 특히, 전계 발광 표시 장치는 자체 발광 특성을 갖는 차세대 표시 장치로써, 액정 표시 장치에 비해 시야각, 콘트라스트(contrast), 응답 속도, 및 소비 전력 등의 측면에서 우수한 특성을 갖는다.
전계 발광 표시 장치는 영상을 표시하기 위한 표시 영역 및 표시 영역에 인접하여 배치되는 비표시 영역을 포함한다. 그리고, 화소 영역은 화소 회로 및 발광 소자를 포함한다. 화소 회로에는 복수의 박막 트랜지스터가 위치하여 복수의 화소에 배치된 발광 소자를 구동시킨다.
박막 트랜지스터는 반도체층을 구성하는 물질에 따라 분류될 수 있다. 그 중 저온 폴리 실리콘(Low Temperature Poly-Silicon: LTPS) 박막 트랜지스터 및 산화물 반도체 박막 트랜지스터가 가장 널리 사용되고 있다. 한편, 동일한 기판 위에 저온 폴리 실리콘 박막 트랜지스터와 산화물 반도체 박막 트랜지스터가 형성된 전계 발광 표시 장치의 기술 개발이 활발하게 이루어지고 있다.
본 발명의 발명자들은 트랜지스터의 액티브층이 손상되는 것을 방지하기 위하여 트랜지스터의 하부에 보호층이 형성된 표시 장치를 개발하였다. 이때, 보호층은 금속 물질로 형성되므로, 보호층의 주변 구성에 의하여 보호층에 기생 커패시턴스가 형성될 수 있다.
본 발명의 발명자들은 보호층의 상부에 배치된 트랜지스터의 소스 전극 또는 드레인 전극과 보호층을 전기적으로 연결하는 구조를 개발하였다. 이에, 보호층에 발생된 기생 커패시턴스의 변동을 최소화하고, 트랜지스터의 신뢰성을 개선할 수 있다. 또한, 본 발명의 발명자들은 소스 전극 및 드레인 전극을 액티브층에 컨택하기 위한 컨택홀 형성 시 보호층까지 한번에 컨택홀을 형성하는 구조를 개발하였다. 이에, 마스크의 개수를 저감할 수 있음과 동시에 소스 전극 또는 드레인 전극을 보호층과 컨택할 수 있다.
다만, 본 발명의 발명자들은 컨택홀 형성을 위한 식각 공정에서 보호층 하부의 버퍼층까지 식각이 이루어져 버퍼층이 손상될 수 있다는 것을 인지하였다. 따라서, 본 발명의 발명자들은 컨택홀 형성 시 버퍼층의 손상을 방지할 수 있는 표시 장치를 발명하였다.
본 발명이 해결하고자 하는 과제는 소스 전극 및 드레인 전극과 중첩하도록 에치 스토퍼를 배치하여 컨택홀 형성 시 에치 스토퍼 하부의 버퍼층을 보호할 수 있는 표시 장치를 제공하는 것이다.
본 발명이 해결하고자 하는 다른 과제는 에치 스토퍼가 소스 전극 및 드레인 전극과 이격되도록 함으로써, 불필요한 노이즈 발생을 저감할 수 있는 표시 장치를 제공하는 것이다.
본 발명의 과제들은 이상에서 언급한 과제들로 제한되지 않으며, 언급되지 않은 또 다른 과제들은 아래의 기재로부터 당업자에게 명확하게 이해될 수 있을 것이다.
전술한 바와 같은 과제를 해결하기 위하여 본 발명의 일 실시예에 따른 표시 장치는, 복수의 서브 화소를 포함하는 기판, 기판 상의 제1 버퍼층, 제1 버퍼층 상의 에치 스토퍼, 제1 버퍼층을 커버하는 제2 버퍼층, 제2 버퍼층 상에 배치되고, 에치 스토퍼와 중첩하는 소스 전극 및 드레인 전극을 포함하는 제1 트랜지스터 및 트랜지스터 상의 발광 소자를 포함하고, 에치 스토퍼는 소스 전극 및 드레인 전극 중 적어도 하나가 배치되는 홀을 포함하고, 에치 스토퍼는 소스 전극 및 드레인 전극과 이격된다.
본 발명의 일 실시예에 따른 표시 장치는, 복수의 서브 화소를 포함하는 기판, 기판 상의 멀티 버퍼층, 멀티 버퍼층 상에서 멀티 버퍼층의 식각이 방지되도록 구성되는 에치 스토퍼, 멀티 버퍼층을 커버하는 액티브 버퍼층, 액티브 버퍼층 상에 배치되고, 액티브층 및 액티브층과 연결되는 소스 전극과 드레인 전극을 포함하는 LTPS(Low Temperature Poly-Silicon) 박막 트랜지스터 및 LTPS 박막 트랜지스터 상의 발광 소자를 포함하고, 소스 전극 및 드레인 전극은 에치 스토퍼와 중첩하도록 배치되고, 소스 전극 및 드레인 전극 중 적어도 하나는 멀티 버퍼층의 상면과 접하며 에치 스토퍼로부터 이격되도록 배치된다.
기타 실시예의 구체적인 사항들은 상세한 설명 및 도면들에 포함되어 있다.
본 발명은 컨택홀의 식각 공정 시 에치 스토퍼를 통해 에치 스토퍼 하부의 버퍼층을 보호함으로써, 표시 장치의 내부에 수분 및 불순물이 침투하는 것을 방지할 수 있다.
본 발명은 에치 스토퍼와 소스 전극 또는 드레인 전극이 전기적으로 절연됨으로써, 노이즈 발생에 의한 오동작을 개선할 수 있다.
본 발명에 따른 효과는 이상에서 예시된 내용에 의해 제한되지 않으며, 더욱 다양한 효과들이 본 발명 내에 포함되어 있다.
도 1은 본 발명의 일 실시예에 따른 표시 장치의 개략적인 구성도이다.
도 2는 도 1의 II-II'에 따른 단면도이다.
도 3은 도 2의 A 영역의 확대도이다.
도 4는 본 발명의 다른 실시예에 따른 표시 장치의 단면도이다.
본 발명의 이점 및 특징, 그리고 그것들을 달성하는 방법은 첨부되는 도면과 함께 상세하게 후술되어 있는 실시예들을 참조하면 명확해질 것이다. 그러나, 본 발명은 이하에서 개시되는 실시예들에 제한되는 것이 아니라 서로 다른 다양한 형태로 구현될 것이며, 단지 본 실시예들은 본 발명의 개시가 완전하도록 하며, 본 발명이 속하는 기술 분야에서 통상의 지식을 가진 자에게 발명의 범주를 완전하게 알려주기 위해 제공되는 것이며, 본 발명은 청구항의 범주에 의해 정의될 뿐이다.
본 발명의 실시예를 설명하기 위한 도면에 개시된 형상, 크기, 비율, 각도, 개수 등은 예시적인 것이므로 본 발명이 도시된 사항에 제한되는 것은 아니다. 명세서 전체에 걸쳐 동일 참조 부호는 동일 구성 요소를 지칭한다. 또한, 본 발명을 설명함에 있어서, 관련된 공지 기술에 대한 구체적인 설명이 본 발명의 요지를 불필요하게 흐릴 수 있다고 판단되는 경우 그 상세한 설명은 생략한다. 본 발명 상에서 언급된 '포함한다', '갖는다', '이루어진다' 등이 사용되는 경우 '~만'이 사용되지 않는 이상 다른 부분이 추가될 수 있다. 구성 요소를 단수로 표현한 경우에 특별히 명시적인 기재 사항이 없는 한 복수를 포함하는 경우를 포함한다.
구성 요소를 해석함에 있어서, 별도의 명시적 기재가 없더라도 오차 범위를 포함하는 것으로 해석한다.
위치 관계에 대한 설명일 경우, 예를 들어, '~상에', '~상부에', '~하부에', '~옆에' 등으로 두 부분의 위치 관계가 설명되는 경우, '바로' 또는 '직접'이 사용되지 않는 이상 두 부분 사이에 하나 이상의 다른 부분이 위치할 수도 있다.
소자 또는 층이 다른 소자 또는 층 "위 (on)"로 지칭되는 것은 다른 소자 바로 위에 또는 중간에 다른 층 또는 다른 소자를 개재한 경우를 모두 포함한다.
또한 제 1, 제 2 등이 다양한 구성 요소들을 서술하기 위해서 사용되나, 이들 구성 요소들은 이들 용어에 의해 제한되지 않는다. 이들 용어들은 단지 하나의 구성 요소를 다른 구성 요소와 구별하기 위하여 사용하는 것이다. 따라서, 이하에서 언급되는 제 1 구성 요소는 본 발명의 기술적 사상 내에서 제 2 구성 요소일 수도 있다.
명세서 전체에 걸쳐 동일 참조 부호는 동일 구성 요소를 지칭한다.
도면에서 나타난 각 구성의 크기 및 두께는 설명의 편의를 위해 도시된 것이며, 본 발명이 도시된 구성의 크기 및 두께에 반드시 한정되는 것은 아니다.
본 발명의 여러 실시예들의 각각 특징들이 부분적으로 또는 전체적으로 서로 결합 또는 조합 가능하고, 기술적으로 다양한 연동 및 구동이 가능하며, 각 실시예들이 서로에 대하여 독립적으로 실시 가능할 수도 있고 연관 관계로 함께 실시할 수도 있다.
이하에서는 도면을 참조하여 본 발명에 대해 설명하기로 한다.
도 1은 본 발명의 일 실시예에 따른 표시 장치의 개략적인 구성도이다. 도 1에서는 설명의 편의를 위해 표시 장치(100)의 다양한 구성 요소 중 표시 패널(PN), 게이트 드라이버(GD), 데이터 드라이버(DD) 및 타이밍 컨트롤러(TC)만을 도시하였다.
도 1을 참조하면, 표시 장치(100)는 복수의 서브 화소(SP)를 포함하는 표시 패널(PN), 표시 패널(PN)에 각종 신호를 공급하는 게이트 드라이버(GD)와 데이터 드라이버(DD) 및 게이트 드라이버(GD)와 데이터 드라이버(DD)를 제어하는 타이밍 컨트롤러(TC)를 포함한다.
게이트 드라이버(GD)는 타이밍 컨트롤러(TC)로부터 제공된 복수의 게이트 제어 신호(GCS)에 따라 복수의 스캔 배선(SL)에 복수의 스캔 신호를 공급한다. 도 1에서는 하나의 게이트 드라이버(GD)가 표시 패널(PN)의 일 측에 이격되어 배치된 것으로 도시하였으나, 게이트 드라이버(GD)는 GIP(Gate In Panel) 방식으로 배치될 수도 있으며, 게이트 드라이버(GD)의 개수 및 배치는 이에 제한되지 않는다.
데이터 드라이버(DD)는 타이밍 컨트롤러(TC)로부터 제공된 복수의 데이터 제어 신호(DCS)에 따라 타이밍 컨트롤러(TC)로부터 입력되는 영상 데이터(RGB)를 기준 감마 전압을 이용하여 데이터 신호로 변환한다. 그리고 데이터 드라이버(DD)는 변환된 데이터 신호를 복수의 데이터 배선(DL)에 공급할 수 있다.
타이밍 컨트롤러(TC)는 외부로부터 입력된 영상 데이터(RGB)를 정렬하여 데이터 드라이버(DD)에 공급한다. 타이밍 컨트롤러(TC)는 외부로부터 입력되는 동기 신호(SYNC), 예를 들어 도트 클럭 신호, 데이터 인에이블 신호, 수평/수직 동기 신호를 이용해 게이트 제어 신호(GCS) 및 데이터 제어 신호(DCS)를 생성할 수 있다. 그리고 타이밍 컨트롤러(TC)는 생성된 게이트 제어 신호(GCS) 및 데이터 제어 신호(DCS)를 게이트 드라이버(GD) 및 데이터 드라이버(DD)에 각각 공급하여 게이트 드라이버(GD) 및 데이터 드라이버(DD)를 제어할 수 있다.
표시 패널(PN)은 사용자에게 영상을 표시하기 위한 구성으로, 복수의 서브 화소(SP)를 포함한다. 표시 패널(PN)에서 복수의 스캔 배선(SL) 및 복수의 데이터 배선(DL)이 서로 교차되고, 복수의 서브 화소(SP) 각각은 스캔 배선(SL) 및 데이터 배선(DL)에 연결된다.
복수의 서브 화소(SP)는 빛을 발광하는 개별 단위로, 복수의 서브 화소(SP) 각각은 발광 소자(180) 및 이를 구동하기 위한 화소 회로를 포함한다. 복수의 서브 화소(SP)는 적색 서브 화소, 녹색 서브 화소, 청색 서브 화소 및 백색 서브 화소를 포함할 수 있으나, 이에 제한되지 않는다.
복수의 발광 소자는 표시 패널(PN)의 종류에 따라 상이하게 정의될 수 있으며, 예를 들어, 표시 패널(PN)이 유기 발광 표시 패널인 경우, 발광 소자는 애노드, 유기층 및 캐소드를 포함하는 유기 발광 소자일 수 있다. 이외에도 발광 소자로 퀀텀닷(Quantum dot, QD)이 포함된 퀀텀닷 발광 소자(Quantum dot light-emitting diode, QLED) 등이 더 사용될 수도 있다. 이하에서는 발광 소자가 유기 발광 소자인 것으로 가정하여 설명하기로 하나, 발광 소자의 종류는 이에 제한되지 않는다.
화소 회로는 발광 소자의 구동을 제어하기 위한 회로이다. 화소 회로는 복수의 트랜지스터 및 커패시터를 포함하여 구성될 수 있다. 예를 들어, 화소 회로는 구동 트랜지스터, 스위칭 트랜지스터, 센싱 트랜지스터, 스토리지 커패시터 등을 포함할 수 있으며, 이에 제한되지 않는다.
이하에서는 도 2를 참조하여, 본 발명의 일 실시예에 따른 표시 장치(100)의 서브 화소(SP)를 보다 상세히 설명하기로 한다.
도 2는 도 1의 II-II'에 따른 단면도이다.
도 2를 참조하면, 표시 장치(100)는 기판(110), 에치 스토퍼(121), 보호층(122), 제1 트랜지스터(130), 제2 트랜지스터(140), 커패시터 전극(151), 보조 전극(152), 제3 트랜지스터(160), 연결 전극(170) 및 발광 소자(180)를 포함한다. 또한, 표시 장치(100)는 제1 버퍼층(111), 제2 버퍼층(112), 제1 게이트 절연층(113), 제1 층간 절연층(114), 제3 버퍼층(115), 제2 게이트 절연층(116), 제2 층간 절연층(117), 제1 평탄화층(118a), 제2 평탄화층(118b), 뱅크(119) 및 봉지부(190)를 포함한다.
한편, 본 발명의 실시예에 따른 표시 장치(100)는 적어도 2개의 타입의 박막 트랜지스터가 동일한 기판(110) 상에 형성된다. 여기서, 적어도 2개의 타입의 박막 트랜지스터로서 폴리 실리콘 물질을 액티브층으로 하는 LTPS 박막 트랜지스터와 금속 산화물을 액티브층으로 하는 산화물 반도체 박막 트랜지스터가 사용된다. 본 발명에 따른 표시 장치(100)는, 서로 성질이 다른 LPTS 박막 트랜지스터와 산화물 반도체 박막 트랜지스터를 동일 기판(100) 위에 배치함으로써, 최적의 기능을 제공할 수 있다.
구체적으로, 제1 트랜지스터(130) 및 제2 트랜지스터(140)는 LTPS 박막 트랜지스터일 수 있다. LTPS 박막 트랜지스터는 저온 폴리 실리콘(Low Temperature Poly-Silicon; LTPS)을 액티브층으로 이용하는 박막 트랜지스터일 수 있다. 폴리 실리콘 물질은 이동도가 높아(100㎠/Vs 이상), 에너지 소비 전력이 낮고 신뢰성이 우수하므로, 표시 소자용 박막 트랜지스터들을 구동하는 구동 소자용 게이트 드라이버 및/또는 멀티플렉서(MUX)에 적용될 수 있다. 또한, 폴리 실리콘 물질은 표시 장치(100)에서 화소 내 구동 박막 트랜지스터로 적용되는 것이 바람직하다.
제3 트랜지스터(160)는 산화물 반도체 박막 트랜지스터일 수 있다. 산화물 반도체 박막 트랜지스터는 산화물 반도체 물질을 액티브층으로 이용하는 박막 트랜지스터일 수 있다. 산화물 반도체 물질은 실리콘 물질과 비교하여 밴드갭이 더 큰 물질이므로 오프(Off) 상태에서 전자가 밴드갭을 넘어가지 못하며, 이에 따라 오프-전류(Off-Current)가 낮다. 따라서, 산화물 반도체 박막 트랜지스터는 온(On) 시간이 짧고 오프(Off) 시간을 길게 유지하는 스위칭 박막 트랜지스터에 적합하다. 또한, 오프-전류가 작으므로 보조 용량의 크기가 감소될 수 있으므로, 산화물 반도체 박막 트랜지스터는 고해상도 표시 소자에 적합하다.
기판(110)은 표시 장치(100)의 다양한 구성요소들을 지지할 수 있다. 기판(110)은 유리, 또는 플렉서빌리티(flexibility)를 갖는 플라스틱 물질로 이루어질 수 있다. 기판(110)이 플라스틱 물질로 이루어지는 경우, 예를 들어, 폴리이미드(PI)로 이루어질 수도 있다. 기판(110)이 폴리이미드(PI)로 이루어지는 경우, 기판(110) 하부에 유리로 이루어지는 지지 기판이 배치된 상황에서 표시 장치 제조 공정이 진행되고, 표시 장치 제조 공정이 완료된 후 지지 기판이 분리(release)될 수 있다. 또한, 지지 기판이 분리된 후, 기판(110)을 지지하기 위한 백 플레이트(back plate)가 기판(110) 하부에 배치될 수도 있다.
제1 버퍼층(111)은 기판(110) 상에 배치된다. 제1 버퍼층(111)은 멀티 버퍼층으로 지칭될 수도 있다. 제1 버퍼층(111)은 기판(110)을 통해 수분 또는 불순물이 침투되는 것을 저감할 수 있다. 또한, 제1 버퍼층(111)은 기판(110)으로부터 유출되는 알칼리 이온 등과 같은 불순물로부터 트랜지스터(130, 140, 160)를 보호할 수 있다. 더불어, 제1 버퍼층(111)은 그 상부에 형성되는 층들과 기판(110) 간의 접착력을 향상시킬 수 있다. 제1 버퍼층(111)은 질화 실리콘(SiNx) 또는 산화 실리콘(SiOx)의 단일층 또는 이들의 다중층으로 구성될 수 있으나, 이에 제한되지 않는다.
에치 스토퍼(etch stopper)(121)는 제1 버퍼층(111) 상에 배치된다. 에치 스토퍼(121)는 제1 버퍼층(111) 상에서 필요한 영역에만 선택적으로 형성될 수 있다. 예를 들어, 에치 스토퍼(121)는 제1 트랜지스터(130) 및 제2 트랜지스터(140)의 소스 전극(133, 143) 및 드레인 전극(134, 144)과 대응되도록 배치될 수 있다.
구체적으로, 에치 스토퍼(121)는 제1 에치 스토퍼(121a), 제2 에치 스토퍼(121b), 제3 에치 스토퍼(121c) 및 제4 에치 스토퍼(121d)를 포함할 수 있다. 제1 에치 스토퍼(121a)는 제1 트랜지스터(130)의 제1 소스 전극(133) 및 제1 액티브층(131)의 제1 채널 영역(131a)과 중첩되도록 배치될 수 있다. 제2 에치 스토퍼(121b)는 제1 트랜지스터(130)의 제1 드레인 전극(134)과 중첩되도록 배치될 수 있다. 제3 에치 스토퍼(121c)는 제2 트랜지스터(140)의 소스 전극(143)과 중첩되도록 배치될 수 있다. 제4 에치 스토퍼(121d)는 제2 트랜지스터(140)의 드레인 전극(144)과 중첩되도록 배치될 수 있다.
에치 스토퍼(121)는 소스 전극(133, 143) 및 드레인 전극(134, 144)이 배치되는 컨택홀 형성 시 식각을 정지시키도록 구성될 수 있다. 즉, 에치 스토퍼(121)는 컨택홀이 제1 버퍼층(111)까지 형성되지 않도록 배리어(barrier) 역할을 할 수 있다. 따라서, 제1 버퍼층(111)의 손상이 방지되고, 수분 또는 불순물이 침투되는 것을 저감할 수 있다. 또한, 에치 스토퍼(121)는 소스 전극(133, 143) 및 드레인 전극(134, 144)과 이격될 수 있다. 즉, 에치 스토퍼(121)는 소스 전극(133, 143) 및 드레인 전극(134, 144)과 전기적으로 절연될 수 있다. 이에, 에치 스토퍼(121)에 의하여 트랜지스터(130, 140)에 노이즈가 발생하는 것을 방지할 수 있다. 이에 대해서는 후술하도록 한다.
에치 스토퍼(121)는 산화물 반도체로 이루어질 수 있다. 구체적으로, 에치 스토퍼(121)는 인듐 갈륨 아연 산화물(Indium Gallium Zinc Oxide; IGZO), 인듐 아연 산화물(Indium Zinc Oxide; IZO), 인듐 갈륨 산화물(Indium Gallium Oxide; IGO), 인듐 주석 아연 산화물(Indium Tin Zinc Oxide; ITZO), 인듐 주석 갈륨 아연 산화물(Indium Tin Gallium Zinc Oxide; ITGZO) 중 적어도 하나를 포함할 수 있다.
보호층(122)은 제1 에치 스토퍼(121a) 상에 배치된다. 보호층(122)은 금속 물질로 형성되어 제1 트랜지스터(130)의 제1 소스 전극(133)과 전기적으로 연결될 수 있다. 예를 들어, 보호층(122)은 몰리브덴(Mo)으로 이루어질 수 있으나, 이에 제한되지 않는다. 보호층(122)은 필요한 영역에만 선택적으로 형성될 수 있다. 구체적으로, 보호층(122)은 구동 트랜지스터인 제1 트랜지스터(130)와 중첩하도록 배치될 수 있다. 이때, 제1 트랜지스터(130)의 제1 액티브층(131)은 LTPS를 포함하고, 보호층(122)은 제1 액티브층(131)의 제1 채널 영역(131a)과 중첩하도록 배치될 수 있다. 이에, 보호층(122)은 기판(110) 표면의 포텐셜(potential) 발생 및 외부로부터 유입되는 빛을 차단할 수 있다.
구체적으로, 기판(110)이 플라스틱 물질로 이루어지는 경우, 제조 공정 중에 기판(110)을 지지하기 위해 별도의 지지 기판이 기판(110) 하부에 부착된다. 이때, 기판(110)과 지지 기판 사이에는 희생층이 배치된다. 제조 공정이 완료되면, 레이저 릴리즈 공정을 통해 기판(110)과 지지 기판이 분리될 수 있다. 이러한 레이저 릴리즈 공정 중에 조사되는 레이저에 의해 기판(110) 상에 배치된 제1 트랜지스터(130)의 제1 액티브층(131)이 손상될 수 있다.
또한, 표시 장치(100)의 하부에는 적외선을 이용하는 센서 등이 배치될 수 있다. 이에, 센서로부터 발생하는 광에 의하여 제1 액티브층(131)의 열화가 발생될 수 있다.
또한, 기판(110)과 희생층에 의해 발생되는 전류 드롭 현상으로 인하여, 제1 트랜지스터(130)의 임계 전압(Vth)이 쉬프트(shift)될 수 있다. 구체적으로, 레이저 및 외부로부터 유입되는 빛에 의해 희생층에 네거티브 차지 트랩(negative charge trap)이 발생할 수 있다. 그리고 기판(110)을 이루는 물질인 플라스틱 물질, 예를 들어, 폴리이미드(PI)에서 +전하들이 희생층 쪽으로 이동할 수 있다. 이에 따라, 기판(110) 표면의 전위(potential)가 증가할 수 있다. 그 결과, 제1 트랜지스터(130)의 임계 전압이 양의 방향으로 쉬프트되고, 제1 트랜지스터(130)에 흐르는 전류가 감소될 수 있다. 임계 전압의 쉬프트는 표시 장치(100)의 신뢰성을 저하시킨다.
더불어, 레이저 릴리즈 공정 진행 후, 표시 장치(100)가 구동되면, 기판(110)에서 열이 발생될 수 있다. 그 결과, 기판(110)에서 발생된 전하를 띤 입자는 상부로 이동하게 된다. 전하를 띤 입자는 제1 트랜지스터(130)의 제1 액티브층(131)에 영향을 주어 표시 장치(100)의 신뢰성을 저하시킬 수 있다.
이에, 제1 트랜지스터(130)의 하부에는 보호층(122)을 배치할 수 있다. 이때, 보호층(122)은 제1 액티브층(131)과 중첩할 수 있으며, 특히, 보호층(122)은 제1 채널 영역(131a)과 중첩하도록 배치될 수 있다. 보호층(122)은 광이 조사되어 제1 채널 영역(131a)이 열화되는 것을 방지할 수 있다. 또한, 보호층(122)은 기판(110)에서 발생된 전하를 띤 입자로부터 제1 트랜지스터(130)를 보호하고, 제1 트랜지스터(130)의 채널에 흐르는 전하가 받는 영향을 최소화할 수 있다. 이에, 제1 트랜지스터(130)의 임계 전압의 쉬프트 현상 및 전류 드랍(Current Drop) 현상이 개선되고, 표시 장치(100)의 신뢰성이 향상될 수 있다.
보호층(122)이 금속 재질로 형성되므로, 보호층(122)과 제1 액티브층(131)은 커패시턴스를 형성하는 소자가 되기도 한다. 이때, 보호층(122)이 전기적으로 플로팅(floating) 되어 있으면, 기생 커패시턴스의 변동이 나타나고, 제1 트랜지스터(130)의 문턱 전압의 쉬프트 양이 다양해질 수 있다. 이는 휘도 변화와 같은 시각적 결함을 발생시킬 수 있다. 이에, 보호층(122)을 제1 소스 전극(133)과 전기적으로 연결함으로써, 기생 커패시턴스가 일정하게 유지되도록 할 수 있다. 즉, 보호층(122)에는 제1 소스 전극(133)과 동일한 전압이 인가될 수 있다. 그러나, 이에 제한되지 않으며, 보호층(122)은 제1 드레인 전극(134)과 전기적으로 연결될 수도 있다.
한편, 도면에서는 보호층(122)이 구동 트랜지스터인 제1 트랜지스터(130)의 하부에만 배치되는 것으로 도시되었다. 그러나, 이에 제한되지 않으며, 제2 트랜지스터(140)의 하부에도 보호층(122)이 배치될 수도 있다. 또한, 제2 트랜지스터(140)가 구동 트랜지스터이고, 제1 트랜지스터(130)가 스위칭 트랜지스터로 구성될 경우, 보호층(122)은 구동 트랜지스터인 제2 트랜지스터(140)의 하부에만 배치될 수도 있다.
제2 버퍼층(112)은 제1 버퍼층(111), 에치 스토퍼(121) 및 보호층(122) 상에 배치된다. 제2 버퍼층(112)은 액티브 버퍼층으로 지칭될 수도 있다. 제2 버퍼층(112)은 제1 트랜지스터(130) 및 제2 트랜지스터(140)의 액티브층(131, 141)을 보호할 수 있다. 제2 버퍼층(112)은 기판(110)으로부터 유입되는 다양한 종류의 결함을 차단할 수 있다. 제2 버퍼층(112)에는 소스 전극(133, 143) 및 드레인 전극(134, 144)이 배치되는 컨택홀이 형성될 수 있다. 제2 버퍼층(112)은 질화 실리콘(SiNx) 또는 산화 실리콘(SiOx)의 단일층 또는 이들의 다중층으로 구성될 수 있으나, 이에 제한되지 않는다.
제1 트랜지스터(130) 및 제2 트랜지스터(140)는 제2 버퍼층(112) 상에 배치된다. 제1 트랜지스터(130) 및 제2 트랜지스터(140)는 LTPS 박막 트랜지스터일 수 있다. LTPS 박막 트랜지스터는 응답 특성이 좋으므로 화소 회로의 구동 트랜지스터로 사용될 수 있다. 예를 들어, 제1 트랜지스터(130) 및 제2 트랜지스터(140) 중 어느 하나는 구동 트랜지스터일 수 있다. 이하에서는 제1 트랜지스터(130)가 구동 트랜지스터이고, 제2 트랜지스터(140)는 스위칭 트랜지스터인 것을 기준으로 설명하도록 한다. 그러나, 이에 제한되지 않으며, 제1 트랜지스터(130)가 스위칭 트랜지스터이고, 제2 트랜지스터(140)가 구동 트랜지스터로 구성될 수도 있다.
제1 트랜지스터(130)는 제1 액티브층(131), 제1 게이트 전극(132), 제1 소스 전극(133) 및 제1 드레인 전극(134)을 포함한다. 제2 트랜지스터(140)는 제2 액티브층(141), 제2 게이트 전극(142), 제2 소스 전극(143) 및 제2 드레인 전극(144)을 포함한다. 한편, 화소 회로의 설계에 따라 소스 전극(133, 143)이 드레인 전극으로 구성되고, 드레인 전극(134, 144)이 소스 전극으로 구성될 수도 있다.
제1 액티브층(131)은 제2 버퍼층(112) 상에 배치된다. 제1 액티브층(131)은 제1 트랜지스터(130)의 구동 시 채널이 형성되는 제1 채널 영역(131a), 제1 채널 영역(131a) 양 측의 제1 소스 영역(131b) 및 제1 드레인 영역(131c)을 포함할 수 있다. 제1 채널 영역(131a)은 보호층(122)과 중첩할 수 있다. 또한, 제1 소스 영역(131b)은 제1 소스 전극(133)과 연결된 제1 액티브층(131)의 부분일 수 있으며, 제1 드레인 영역(131c)은 제1 드레인 전극(134)과 연결된 제1 액티브층(131)의 부분일 수 있다.
제1 액티브층(131)은 저온 폴리 실리콘(Low Temperature Poly-Silicon; LTPS)을 포함할 수 있다. 제2 버퍼층(112) 상에 아몰퍼스 실리콘(a-Si) 물질을 증착하고, 탈수소화 공정 및 결정화 공정을 수행하는 방식으로 폴리 실리콘이 형성된 후, 폴리 실리콘을 패터닝하여 제1 액티브층(131)이 형성될 수 있다. 제1 소스 영역(131b) 및 제1 드레인 영역(131c)은 제1 액티브층(131)의 이온 도핑(불순물 도핑)에 의해 구성될 수 있다. 즉, 제1 소스 영역(131b) 및 제1 드레인 영역(131c)은 폴리 실리콘 물질에 이온 도핑이 이루어진 부분일 수 있고, 제1 채널 영역(131a)은 이온 도핑되지 않고 폴리 실리콘 물질로 남겨진 부분일 수 있다.
제2 액티브층(141)은 제2 버퍼층(112) 상에 배치된다. 제2 액티브층(141)은 제2 채널 영역(141a), 제2 소스 영역(141b) 및 제2 드레인 영역(141c)을 포함할 수 있다. 제2 액티브층(141)은 제1 액티브층(131)과 동일하게 이루어질 수 있다.
제1 게이트 절연층(113)은 제2 버퍼층(112) 및 제1 액티브층(131) 상에 배치된다. 제1 게이트 절연층(113)에는 소스 전극(133, 143) 및 드레인 전극(134, 144) 각각이 소스 영역(131b, 141b) 및 드레인 영역(131c, 141c)에 연결되기 위한 컨택홀이 형성될 수 있다. 제1 게이트 절연층(113)은 질화 실리콘(SiNx) 또는 산화 실리콘(SiOx)의 단일층 또는 이들의 다중층으로 구성될 수 있으나, 이에 제한되지 않는다.
제1 게이트 전극(132) 및 제2 게이트 전극(142)은 제1 게이트 절연층(113) 상에 배치된다. 제1 게이트 전극(132)은 제1 채널 영역(131a)과 중첩되도록 배치될 수 있다. 제2 게이트 전극(142)은 제2 채널 영역(141a)과 중첩되도록 배치될 수 있다. 한편, 제1 채널 영역(131a)은 제1 게이트 전극(132)과 중첩하므로, 제1 에치 스토퍼(121a) 및 보호층(132)은 제1 게이트 전극(132)과 중첩할 수 있다. 제1 게이트 전극(132) 및 제2 게이트 전극(142)은 몰리브덴(Mo), 구리(Cu), 티타늄(Ti), 알루미늄(Al) 크롬(Cr), 금(Au), 니켈(Ni), 및 네오디뮴(Nd) 중 어느 하나 또는 이들의 합금으로 이루어진 단일층 또는 다중층으로 형성될 수 있다.
제1 층간 절연층(114)은 제1 게이트 절연층(113), 제1 게이트 전극(132) 및 제2 게이트 전극(142) 상에 배치된다. 제1 층간 절연층(114)에는 소스 전극(133, 143) 및 드레인 전극(134, 144) 각각이 소스 영역(131b, 141b) 및 드레인 영역(131c, 141c)에 연결되기 위한 컨택홀이 형성될 수 있다. 제1 층간 절연층(114)은 질화 실리콘(SiNx) 또는 산화 실리콘(SiOx)의 단일층 또는 이들의 다중층으로 구성될 수 있으나, 이에 제한되지 않는다.
커패시터 전극(151)은 제1 층간 절연층(114) 상에 배치된다. 커패시터 전극(151)은 제1 게이트 전극(132)과 중첩하도록 배치될 수 있다. 커패시터 전극(151)은 제1 게이트 전극(132)과 함께 스토리지 커패시터를 생성할 수 있다. 커패시터 전극(151)은 몰리브덴(Mo), 구리(Cu), 티타늄(Ti), 알루미늄(Al), 크롬(Cr), 금(Au), 니켈(Ni), 및 네오디뮴(Nd) 중 어느 하나 또는 이들의 합금으로 이루어진 단일층 또는 다중층으로 형성될 수 있다.
보조 전극(152)은 제1 층간 절연층(114) 상에 배치된다. 보조 전극(152)은 커패시터 전극(151)과 동일 물질로 동일 공정에 의하여 형성될 수 있다. 보조 전극(152)은 후술될 제3 트랜지스터(160)의 제3 액티브층(161) 중 제3 채널 영역(161a)과 중첩하도록 배치될 수 있다. 이에, 보조 전극(152)은 제3 트랜지스터(160)의 제2 게이트 전극이 될 수 있다. 또한, 보조 전극(152)은 제3 트랜지스터(160)의 제3 채널 영역(161a)으로 입사되는 외광을 차폐하는 역할을 할 수 있다. 따라서, 보조 전극(152)은 제3 트랜지스터(160)의 특성을 향상시킴과 동시에 제3 트랜지스터(160)를 보호할 수 있다.
제3 버퍼층(115)은 제1 층간 절연층(114), 커패시터 전극(151) 및 보조 전극(152) 상에 배치된다. 제3 버퍼층(115)은 옥사이드 버퍼층으로 지칭될 수도 있다. 제3 버퍼층(115)은 제3 트랜지스터(160)의 제3 액티브층(161)을 보호하기 위한 버퍼층일 수 있다. 또한, 제2 버퍼층(112)에는 제1 트랜지스터(130) 및 제2 트랜지스터(140)의 소스 전극(133, 143) 및 드레인 전극(134, 144) 각각이 소스 영역(131b, 141b) 및 드레인 영역(131c, 141c)에 연결되기 위한 컨택홀이 형성될 수 있다. 제3 버퍼층(115)은 질화 실리콘(SiNx) 또는 산화 실리콘(SiOx)의 단일층 또는 이들의 다중층으로 구성될 수 있으나, 이에 제한되지 않는다.
제3 트랜지스터(160)는 제3 버퍼층(115) 상에 배치된다. 제3 트랜지스터(160)는 산화물 반도체 박막 트랜지스터일 수 있다. 산화물 반도체 박막 트랜지스터는 오프-전류 특성이 좋으므로 화소 회로의 스위칭 트랜지스터로 사용될 수 있다.
제3 트랜지스터(160)는 제3 액티브층(161), 제3 게이트 전극(162), 제3 소스 전극(163) 및 제3 드레인 전극(164)을 포함한다. 이때, 제3 트랜지스터(160)의 제3 소스 전극(163)은 제1 트랜지스터(130)의 제1 드레인 전극(134)과 전기적으로 연결될 수 있다. 한편, 화소 회로의 설계에 따라 제3 소스 전극(163)이 드레인 전극으로 구성되고, 제3 드레인 전극(164)이 소스 전극으로 구성될 수도 있다.
제3 액티브층(161)은 제3 버퍼층(115) 상에 배치된다. 제3 액티브층(161)은 제3 트랜지스터(160)의 구동 시 채널이 형성되는 제3 채널 영역(161a), 제3 채널 영역(161a) 양 측의 제3 소스 영역(161b) 및 제3 드레인 영역(161c)을 포함할 수 있다. 제3 채널 영역(161a)은 보조 전극(152)과 중첩할 수 있다. 또한, 제3 소스 영역(161b)은 제3 소스 전극(163)과 연결된 제3 액티브층(161)의 부분일 수 있으며, 제3 드레인 영역(161c)은 제3 드레인 전극(164)과 연결된 제3 액티브층(161)의 부분일 수 있다.
제3 액티브층(161)은 산화물 반도체를 포함할 수 있다. 예를 들어, 제3 액티브층(161)은 금속 산화물로 이루어지고, 구체적으로, IGZO(indium-gallium-zinc-oxide), IZO(indium-zinc-oxide), IGTO(indium-gallium-tin-oxide), 또는 IGO(indium-gallium-oxide) 등과 같은 금속 산화물을 포함할 수 있다. 제3 액티브층(161)은 금속 산화물을 제3 버퍼층(115) 상에 증착하고, 안정화를 위한 열처리 공정을 수행한 후, 금속 산화물을 패터닝하여 형성될 수 있다. 제3 소스 영역(161b) 및 제3 드레인 영역(161c)은 제3 액티브층(161)을 도체화하여 형성될 수 있다. 즉, 제3 소스 영역(161b) 및 제3 드레인 영역(161c)은 금속 산화물이 도체화된 부분일 수 있고, 제3 채널 영역(161a)은 금속 산화물이 도체화되지 않은 부분일 수 있다. 도체화된 제3 소스 영역(161b) 및 제3 드레인 영역(161c)은 저항이 낮아짐으로써, 제3 트랜지스터(160)의 소자 성능이 향상될 수 있다. 이에, 표시 장치(100)의 신뢰성이 향상될 수 있다.
제2 게이트 절연층(116)은 제3 액티브층(161) 상에 배치된다. 제2 게이트 절연층(116)은 제3 액티브층(161)의 제3 채널 영역(161a)과 중첩하도록 배치될 수 있다. 구체적으로, 제2 게이트 절연층(116)은 제3 채널 영역(161a)과 대응되는 영역에만 배치될 수 있으나, 이에 제한되지 않는다. 제2 게이트 절연층(116)은 질화 실리콘(SiNx) 또는 산화 실리콘(SiOx)의 단일층 또는 이들의 다중층으로 구성될 수 있으나, 이에 제한되지 않는다.
제3 게이트 전극(162)은 제2 게이트 절연층(116) 상에 배치된다. 제3 게이트 전극(162)은 제3 채널 영역(161a)과 중첩하도록 배치될 수 있다. 제3 게이트 전극(162)은 몰리브덴(Mo), 구리(Cu), 티타늄(Ti), 알루미늄(Al) 크롬(Cr), 금(Au), 니켈(Ni), 및 네오디뮴(Nd) 중 어느 하나 또는 이들의 합금으로 이루어진 단일층 또는 다중층으로 형성될 수 있다.
제2 층간 절연층(117)은 제3 버퍼층(115), 제3 액티브층(161), 제2 게이트 절연층(116) 및 제3 게이트 전극(162) 상에 배치된다. 제2 층간 절연층(117)에는 소스 전극(133, 143, 163) 및 드레인 전극(134, 144, 164) 각각이 소스 영역(131b, 141b, 161b) 및 드레인 영역(131c, 141c, 161c)에 연결되기 위한 컨택홀이 형성될 수 있다. 제2 층간 절연층(117)은 질화 실리콘(SiNx) 또는 산화 실리콘(SiOx)의 단일층 또는 이들의 다중층으로 구성될 수 있으나, 이에 제한되지 않는다.
소스 전극(133, 143, 163) 및 드레인 전극(134, 144, 164)은 제2 층간 절연층(117) 상에 배치된다. 소스 전극(133, 143, 163) 및 드레인 전극(134, 144, 164)은 동일 물질로 동일 공정에 의하여 형성될 수 있다. 소스 전극(133, 143, 163) 및 드레인 전극(134, 144, 164)은 몰리브덴(Mo), 구리(Cu), 티타늄(Ti), 알루미늄(Al), 크롬(Cr), 금(Au), 니켈(Ni), 및 네오디뮴(Nd) 중 어느 하나 또는 이들의 합금으로 이루어진 단일층 또는 다중층으로 형성될 수 있다.
구체적으로, 제1 트랜지스터(130)의 제1 소스 전극(133)과 제1 드레인 전극(134)은 제1 게이트 절연층(113), 제1 층간 절연층(114), 제3 버퍼층(115) 및 제2 층간 절연층(117)에 형성된 컨택홀을 통해 제1 액티브층(131)과 연결될 수 있다. 즉, 제1 소스 전극(133)은 컨택홀을 통해 제1 액티브층(131)의 제1 소스 영역(131b)과 연결될 수 있다. 또한, 제1 드레인 전극(134)은 컨택홀을 통해 제1 액티브층(131)의 제1 드레인 영역(131c)과 연결될 수 있다.
제1 소스 전극(133) 및 제1 드레인 전극(134)은 제1 액티브층(131) 하부의 제2 버퍼층(112)까지 연장되도록 배치될 수 있다. 즉, 제1 게이트 절연층(113), 제1 층간 절연층(114), 제3 버퍼층(115) 및 제2 층간 절연층(117)에 형성된 컨택홀은 제1 액티브층(131) 및 제2 버퍼층(112)까지 연장되도록 형성될 수 있다. 제1 소스 전극(133)은 제2 버퍼층(112)의 컨택홀을 통해 보호층(122)과 전기적으로 연결될 수 있다. 제1 드레인 전극(134)은 제2 버퍼층(112)의 컨택홀과 후술될 제2 에치 스토퍼(121b)의 홀을 통해 제1 버퍼층(111)과 접하도록 연장될 수 있다. 한편, 도면에서는 제1 소스 전극(133)의 컨택홀이 보호층(122)의 상면까지만 형성된 것으로 도시되었으나, 이에 제한되지 않으며, 컨택홀은 보호층(122) 내에도 형성될 수 있다.
제2 트랜지스터(140)의 제2 소스 전극(143)과 제2 드레인 전극(144)은 제1 게이트 절연층(113), 제1 층간 절연층(114), 제3 버퍼층(115) 및 제2 층간 절연층(117)에 형성된 컨택홀을 통해 제2 액티브층(141)과 연결될 수 있다. 즉, 제2 소스 전극(143)은 컨택홀을 통해 제2 액티브층(141)의 제2 소스 영역(141b)과 연결될 수 있다. 또한, 제2 드레인 전극(144)은 컨택홀을 통해 제2 액티브층(141)의 제2 드레인 영역(141c)과 연결될 수 있다.
제2 소스 전극(143) 및 제2 드레인 전극(144)은 제2 액티브층(141) 하부의 제2 버퍼층(112)까지 연장되도록 배치될 수 있다. 즉, 제1 게이트 절연층(113), 제1 층간 절연층(114), 제3 버퍼층(115) 및 제2 층간 절연층(117)에 형성된 컨택홀은 제2 액티브층(141) 및 제2 버퍼층(112)까지 연장되도록 형성될 수 있다. 제2 소스 전극(143) 및 제2 드레인 전극(144)은 제2 버퍼층(112)의 컨택홀과 제3 에치 스토퍼(121c) 및 제4 에치 스토퍼(121d)의 홀을 통해 제1 버퍼층(111)과 접하도록 연장될 수 있다.
제3 트랜지스터(160)의 제3 소스 전극(163)과 제3 드레인 전극(164)은 제2 층간 절연층(117)에 형성된 컨택홀을 통해 제3 액티브층(161)과 연결될 수 있다. 즉, 제3 소스 전극(163)은 컨택홀을 통해 제3 액티브층(161)의 제3 소스 영역(161b)과 연결될 수 있다. 또한, 제3 드레인 전극(164)은 컨택홀을 통해 제3 액티브층(161)의 제3 드레인 영역(161c)과 연결될 수 있다. 여기서, 컨택홀은 제2 층간 절연층(117) 내에서 제3 소스 전극(163)과 제3 드레인 전극(164)이 배치되어 있는 홀을 의미할 수 있다.
제1 게이트 절연층(113), 제1 층간 절연층(114), 제3 버퍼층(115) 및 제2 층간 절연층(117)에 형성된 컨택홀은 제2 버퍼층(112)까지 연장되도록 형성될 수 있다. 즉, 제1 트랜지스터(130)의 제1 소스 전극(133)과 제1 드레인 전극(134)은 제1 액티브층(131)의 하부에 배치된 제2 버퍼층(112)까지 연장될 수 있다. 또한, 제2 트랜지스터(140)의 제2 소스 전극(143)과 제2 드레인 전극(144)은 제2 액티브층(141)의 하부에 배치된 제2 버퍼층(112)까지 연장될 수 있다. 이때, 소스 전극(133, 143) 및 드레인 전극(134, 144)은 제2 버퍼층(112) 하부에 배치된 에치 스토퍼(121)와 중첩할 수 있다. 에치 스토퍼(121)에 의하여 컨택홀 형성 시 식각이 정지될 수 있다. 따라서, 에치 스토퍼(121) 하부의 제1 버퍼층(111)이 식각되는 것을 방지하고, 표시 장치(100)의 신뢰성을 향상시킬 수 있다.
구동 트랜지스터의 하부에는 트랜지스터를 보호하기 위한 보호층이 배치될 수 있다. 이때, 보호층은 구동 트랜지스터의 소스 전극 또는 드레인 전극과 전기적으로 연결되어 기생 커패시턴스가 일정하게 유지되도록 할 수 있다. 한편, 소스 전극 및 드레인 전극의 컨택홀 형성 시, 마스크의 개수를 최소화하기 위하여 보호층의 상부까지 컨택홀을 형성할 수 있다. 즉, 소스 전극 및 드레인 전극과 액티브층을 컨택하기 위한 컨택홀과, 소스 전극 또는 드레인 전극과 보호층을 컨택하기 위한 컨택홀을 한번의 식각 공정으로 형성할 수 있다. 또한, 공정을 최소화하기 위하여, 컨택홀 식각 공정은 모든 트랜지스터에서 동시에 이루어질 수 있다. 이에, 보호층이 배치되지 않은 트랜지스터에서는 기판과 인접하는 멀티 버퍼층 또는 기판까지 식각이 진행될 수 있다. 또한, 보호층이 배치되더라도, 보호층 및 그 하부의 멀티 버퍼층 또는 기판까지 과식각이 진행될 수도 있다. 식각에 의하여 멀티 버퍼층 및 기판이 손상될 경우, 외부로부터 수분이 침투되고, 표시 장치의 불량을 야기할 수 있다.
이에, 본 발명의 일 실시예에 따른 표시 장치(100)에서는 소스 전극(133, 143) 및 드레인 전극(134, 144)과 대응되는 영역에 에치 스토퍼(121)를 배치할 수 있다. 에치 스토퍼(121)는 제1 버퍼층(111) 상에서 소스 전극(133, 143) 및 드레인 전극(134, 144)과 중첩하도록 배치될 수 있다. 이때, 에치 스토퍼(121)는 산화물 반도체를 포함할 수 있다. 즉, 에치 스토퍼(121)는 그 상부의 제2 버퍼층(112), 제1 게이트 절연층(113), 제1 층간 절연층(114), 제3 버퍼층(115) 및 제2 층간 절연층(117)과 식각 선택비가 다른 물질로 이루어질 수 있다. 이에, 컨택홀 형성 시 식각은 에치 스토퍼(121)가 노출될 때까지만 이루어지고, 에치 스토퍼(121)의 하부에는 식각이 이루어지지 않는다. 따라서, 제1 버퍼층(111) 및 기판(110)의 손상을 방지하고, 외부로부터 수분 및 불순물이 침투되는 것을 방지할 수 있다.
한편, 제3 트랜지스터(160)의 경우, 제3 액티브층(161)은 산화물 반도체로 이루어질 수 있다. 즉, 컨택홀 형성 시 제3 액티브층(161)이 에치 스토퍼로 작용할 수 있다. 이에, 제3 트랜지스터(160)의 하부에는 별도의 에치 스토퍼가 배치되지 않을 수 있다.
컨택홀을 형성 공정과 소스 전극(133, 143, 163) 및 드레인 전극(134, 144, 164) 형성 공정 사이에는 BOE 처리가 이루어질 수 있다. BOE 처리에 의하여 에치 스토퍼(121)에 홀이 형성되고, 홀에 의하여 에치 스토퍼(121)와 소스 전극(133, 143) 및 드레인 전극(134, 144)이 이격될 수 있다. 이에 대해서는 도 3을 참조하여 후술하도록 한다.
제1 평탄화층(118a)은 제2 층간 절연층(117), 소스 전극(133, 143, 163) 및 드레인 전극(134, 144, 164) 상에 배치된다. 제1 평탄화층(118a)은 제1 드레인 전극(134) 또는 제3 소스 전극(163)을 노출시키기 위한 컨택홀을 포함할 수 있다. 제1 평탄화층(118a)은 트랜지스터(130, 140, 160)의 상부를 평탄화하고 보호하기 위한 유기 물질층일 수 있다. 예를 들어, 제1 평탄화층(118a)은 아크릴 수지(acryl resin), 에폭시 수지(epoxy resin), 페놀 수지(phenolic resin), 폴리아미드 수지(polyamide resin), 폴리이미드 수지(polyimide resin) 등의 유기 물질로 형성될 수 있으나, 이에 제한되지 않는다.
연결 전극(170)은 제1 평탄화층(118a) 상에 배치된다. 연결 전극(170)은 발광 소자(180)와 제1 트랜지스터(130) 또는 제3 트랜지스터(160)를 전기적으로 연결하는 역할을 할 수 있다. 즉, 연결 전극(170)은 제1 평탄화층(118a)의 컨택홀을 통해 제1 전극(181)과 제1 드레인 전극(134) 또는 제3 소스 전극(163)을 연결할 수 있다. 연결 전극(170)은 몰리브덴(Mo), 구리(Cu), 티타늄(Ti), 알루미늄(Al) 크롬(Cr), 금(Au), 니켈(Ni), 및 네오디뮴(Nd) 중 어느 하나 또는 이들의 합금으로 이루어진 단일층 또는 다중층으로 형성될 수 있다.
제2 평탄화층(118b)은 제1 평탄화층(118a) 및 연결 전극(170) 상에 배치된다. 제2 평탄화층(118b)은 연결 전극(170)을 노출시키기 위한 컨택홀을 포함할 수 있다. 제2 평탄화층(118b)은 아크릴 수지(acryl resin), 에폭시 수지(epoxy resin), 페놀 수지(phenolic resin), 폴리아미드 수지(polyamide resin), 폴리이미드 수지(polyimide resin) 등의 유기 물질로 형성될 수 있으나, 이에 제한되지 않는다.
발광 소자(180)는 제2 평탄화층(118b) 상에 배치된다. 발광 소자(180)는 제1 전극(181), 발광층(182) 및 제2 전극(182)을 포함할 수 있다. 여기서, 제1 전극(181)은 애노드 전극이고, 제2 전극(182)은 캐소드 전극일 수 있다.
한편, 표시 장치(100)는 탑 에미션(Top Emission) 또는 바텀 에미션(Bottom Emission) 방식으로 구현될 수 있다. 탑 에미션 방식인 경우, 제1 전극(181)의 하부에는 발광층(182)에서 발광된 광을 제2 전극(183) 측으로 반사시키기 위한 반사층이 배치될 수 있다. 예를 들어, 반사층은 알루미늄(Al) 또는 은(Ag)과 같은 반사성이 우수한 물질을 포함할 수 있으나, 이에 제한되지 않는다. 반대로, 바텀 에미션 방식인 경우, 제1 전극(181)은 투명 도전성 물질로만 이루어질 수 있다. 이하에서는 본 발명의 일 실시예에 따른 표시 장치(100)가 탑 에미션 방식인 것으로 가정하여 설명하기로 한다.
제1 전극(181)은 제2 평탄화층(118b) 상에 배치된다. 제1 전극(181)은 제2 평탄화층(118b)에 형성된 컨택홀을 통해 연결 전극(170)과 전기적으로 연결될 수 있다. 또한, 제1 전극(181)은 연결 전극(170)을 통해 제1 트랜지스터(130)의 제1 드레인 전극(134) 및 제3 트랜지스터(160)의 제3 소스 전극(163)과 연결될 수 있다.
제1 전극(181)은 투명 도전막 및 반사효율이 높은 불투명 도전막을 포함하는 다층 구조로 형성될 수 있다. 투명 도전막은 인듐 주석 산화물(Indium Tin Oxide, ITO), 인듐 아연 산화물(Indium Zin Oxide, IZO)과 같은 일함수 값이 비교적 큰 재질로 이루질 수 있다. 불투명 도전막은 Al, Ag, Cu, Pb, Mo, Ti 또는 이들의 합금을 포함하는 단층 또는 다층 구조로 이루어질 수 있다. 그러나, 제1 전극(181)의 물질이 이에 제한되지 않는다.
뱅크(119)는 제2 평탄화층(118b) 및 제1 전극(181) 상에 배치된다. 뱅크(119)는 제 1 전극(181)의 가장자리를 덮도록 제2 평탄화층(118b) 상에 형성될 수 있다. 뱅크(119)는 표시 장치(100)의 발광 영역을 정의할 수 있으므로 화소 정의막이라고 할 수도 있다. 뱅크(119)는 유기 절연 물질일 수 있다. 예를 들어, 뱅크(119)는 폴리이미드(polyimide), 아크릴(acryl) 또는 벤조사이클로부텐(benzocyclobutene, BCB)계 수지로 이루어질 수 있으나, 이에 제한되는 것은 아니다.
발광층(182)은 제1 전극(181) 및 뱅크(119) 상에 배치된다. 발광층(182)은 특정 색의 광을 발광하기 위한 유기층일 수 있다. 예를 들어, 발광층(182)은 적색 발광층, 녹색 발광층, 청색 발광층 및 백색 발광층 중 하나일 수 있다. 발광층(182)이 백색 발광층으로 구성된 경우, 발광 소자(180) 상부에 컬러 필터가 더 배치될 수 있다. 발광층(182)은 정공 수송층, 정공 주입층, 정공 저지층, 전자 주입층, 전자 저지층, 전자 수송층 등과 같은 다양한 층을 더 포함할 수도 있다.
제2 전극(183)은 발광층(182) 상에 배치된다. 제2 전극(183)은 발광층(182)으로 전자를 공급하므로, 일함수가 낮은 도전성 물질로 이루어질 수 있다. 제2 전극(183)은 예를 들어, 인듐 주석 산화물(Indium Tin Oxide, ITO), 인듐 아연 산화물(Indium Zin Oxide, IZO) 등과 같은 투명 도전성 물질, MgAg와 같은 금속 합금이나 이테르븀(Yb) 합금 등으로 형성될 수 있고, 금속 도핑층이 더 포함될 수도 있으며, 이에 제한되지 않는다.
봉지부(190)는 발광 소자(180) 상에 배치된다. 봉지부(190)는 표시 장치(100) 외부로부터 침투하는 수분 등으로부터 발광 소자(180)를 보호한다. 봉지부(190)는 제1 봉지층(191), 이물 커버층(192) 및 제2 봉지층(193)을 포함한다.
제1 봉지층(191)은 제2 전극(183) 상에 배치되어 수분이나 산소의 침투를 억제할 수 있다. 제1 봉지층(191)은 질화 실리콘(SiNx), 산질화 실리콘(SiNxOy) 또는 산화알루미늄(AlyOz) 등과 같은 무기물로 이루어질 수 있으나, 이에 제한되는 것은 아니다.
이물 커버층(192)은 제1 봉지층(191) 상에 배치되어 표면을 평탄화한다. 또한 이물 커버층(192)은 제조 공정 상 발생할 수 있는 이물 또는 파티클을 커버할 수 있다. 이물 커버층(192)은 유기물, 예를 들어, 실리콘옥시카본(SiOxCz), 아크릴 또는 에폭시 계열의 수지 등으로 이루어질 수 있으나, 이에 제한되는 것은 아니다.
제2 봉지층(193)은 이물 커버층(192) 상에 배치되고, 제1 봉지층(191)과 같이 수분이나 산소의 침투를 억제할 수 있다. 이때, 제2 봉지층(193)과 제1 봉지층(191)은 이물 커버층(192)을 밀봉하도록 형성될 수 있다. 따라서, 제2 봉지층(193)에 의하여 발광 소자(180)로 침투하는 수분이나 산소가 보다 효과적으로 감소될 수 있다. 제2 봉지층(193)은 실리콘 산화물(SiOx), 실리콘 질화물(SiNx), 실리콘 산질화물(SiNxOy) 또는 산화알루미늄(AlyOz) 등과 같은 무기물로 이루어질 수 있으나, 이에 제한되는 것은 아니다.
도 3은 도 2의 A 영역의 확대도이다.
도 3을 참조하면, 제2 에치 스토퍼(121b)는 홀(EH)을 포함한다. 홀(EH)은 BOE(Buffered Oxide Etch) 처리 시, 컨택홀(CH) 하부의 제2 에치 스토퍼(121b)가 식각됨으로써 형성될 수 있다. 제2 에치 스토퍼(121b)는 홀(EH)에 의하여 제1 드레인 전극(134)과 이격될 수 있다. 이에, 제2 에치 스토퍼(121b)는 제1 드레인 전극(134)과 절연될 수 있다. 따라서, 제1 트랜지스터(130)에 노이즈가 발생하는 것이 방지될 수 있다. 한편, 도 3에는 제2 에치 스토퍼(121b)의 확대도만이 도시되었으나, 이러한 구조는 제3 에치 스토퍼(121c) 및 제4 에치 스토퍼(121d)에도 동일하게 적용될 수 있다.
여기서, 홀(EH)은 에치 스토퍼(121b, 121c, 121d)에 형성된 홀을 의미할 수 있다. 또한, 컨택홀(CH)은 제2 버퍼층(112), 액티브층(131, 141), 제1 게이트 절연층(113), 제1 층간 절연층(114), 제3 버퍼층(115) 및 제2 층간 절연층(117) 내의 소스 전극(133, 143)과 드레인 전극(134, 144)이 배치되기 위한 홀을 의미할 수 있다.
일반적으로 LTPS로 이루어진 액티브층을 포함하는 트랜지스터에는 컨택홀 형성 후 BOE 처리가 이루어질 수 있다. 이때, BOE 처리는 산화막을 제거하기 위한 식각 공정일 수 있다. 구체적으로, LTPS 액티브층의 식각 시, LTPS 액티브층과 컨택홀의 경계면에는 산화막이 형성될 수 있다. 이러한 산화막은 액티브층과 소스 전극 및 드레인 전극 사이의 저항을 증가시킬 수 있다. 이에, 컨택홀 형성 공정과 소스 전극 및 드레인 전극 형성 공정 사이에 BOE 처리를 진행하여 산화막을 제거할 수 있다.
컨택홀(CH) 형성을 위한 식각은 에치 스토퍼(121)의 상부에서 정지될 수 있다. 즉, 제2 버퍼층(112)이 식각되어 컨택홀(CH)이 형성되고, 이러한 식각은 에치 스토퍼(121)가 노출될 때까지 진행될 수 있다. 제1 트랜지스터(130) 및 제2 트랜지스터(140)의 액티브층(131, 141)은 LTPS로 이루어지므로, 컨택홀(CH) 형성 후 BOE 처리를 진행할 수 있다. 이때, 에치 스토퍼(121)는 산화물 반도체로 이루어지므로, BOE 처리 시 액티브층(131, 141)의 컨택홀(CH)에 형성된 산화막과 함께 식각될 수 있다. 즉, 컨택홀(CH)에 의하여 노출된 에치 스토퍼(121)는 식각되어 홀(EH)을 형성할 수 있다. 에치 스토퍼(121)의 식각은 컨택홀(CH)로부터 연장되는 영역 및 그 주변 영역까지 이루어질 수 있다. 이에, 홀(EH)은 컨택홀(CH)과 대응되는 영역으로부터 그 주변 영역인 제2 버퍼층(112)의 하부까지 연장되도록 형성될 수 있다. 또한, 홀(EH)은 제1 버퍼층(111)을 노출시키도록 형성될 수 있다.
한편, 본 발명에서는 컨택홀의 산화막 및 에치 스토퍼(121)의 식각을 위하여 BOE 처리가 이루어지는 것을 기준으로 설명하였으나, 이에 제한되지 않는다. 예를 들어, 에치 스토퍼(121)가 이루는 물질에 따라 질산계 또는 OZA계 에천트(etchant)를 이용한 식각이 이루어질 수도 있다.
컨택홀(CH) 형성 및 BOE 처리 후에는 소스 전극(133, 143, 163)과 드레인 전극(134, 144, 164)이 형성된다. 컨택홀(CH)은 홀(EH)과 연결되므로, 제1 트랜지스터(130)의 제1 드레인 전극(134) 및 제2 트랜지스터(140)의 제2 소스 전극(143)과 제2 드레인 전극(144)은 홀(EH) 내에도 형성될 수 있다. 또한, 제1 드레인 전극(134), 제2 소스 전극(143) 및 제2 드레인 전극(144)은 제1 버퍼층(111)의 상면과 접하도록 배치될 수 있다. 이때, 소스 전극(133, 143, 163)과 드레인 전극(134, 144, 164)은 스퍼터링에 의하여 증착될 수 있다. 이에, 제1 드레인 전극(134), 제2 소스 전극(143) 및 제2 드레인 전극(144)은 홀(EH) 내에서 컨택홀(CH)과 대응되는 영역에만 형성될 수 있다. 즉, 제1 드레인 전극(134), 제2 소스 전극(143) 및 제2 드레인 전극(144)은 홀(EH) 내에서 제2 버퍼층(112)에 의하여 가려진 부분에는 형성되지 않는다. 따라서, 제1 트랜지스터(130) 및 제2 트랜지스터(140)의 소스 전극(133, 143)과 드레인 전극(134, 144)은 에치 스토퍼(121)와 이격될 수 있다.
한편, 도 2에서는 제1 에치 스토퍼(121a)에는 홀(EH)이 형성되지 않는 것으로 도시되었으나, 이에 제한되지 않는다. 즉, 제1 소스 전극(133)이 형성되는 컨택홀(CH)이 보호층(122)까지 연장되는 경우, 보호층(122)의 컨택홀 하부에도 홀(EH)이 형성될 수 있다.
홀(EH)에 의하여 제1 드레인 전극(134), 제2 소스 전극(143) 및 제2 드레인 전극(144)은 에치 스토퍼(121b, 121c, 121d)와 절연될 수 있다. 이에, 제1 트랜지스터(130) 및 제2 트랜지스터(140)의 노이즈 발생이 저감될 수 있다. 특히, 구동 트랜지스터인 제1 트랜지스터(130)는 제1 드레인 전극(134)을 통해 발광 소자(180)와 연결된다. 이에, 불필요한 노이즈에 의하여 발광 소자(180)가 턴 온 되는 것을 방지할 수 있다. 따라서, 표시 장치(100)의 동작 신뢰성이 향상될 수 있다.
도 4는 본 발명의 다른 실시예에 따른 표시 장치의 단면도이다. 도 4의 표시 장치(400)는 도 2의 표시 장치(100)와 비교하여 제1 에치 스토퍼(421a)를 제외하고 다른 구성은 실질적으로 동일하므로 중복 설명은 생략한다.
도 4를 참조하면, 제1 에치 스토퍼(421a)는 제1 액티브층(131)과 중첩하도록 배치될 수 있다. 특히, 제1 에치 스토퍼(421a)는 제1 소스 전극(133) 및 제1 드레인 전극(134) 모두와 중첩할 수 있다. 이때, 제1 에치 스토퍼(421a)는 제1 드레인 전극(134)과 이격될 수 있다.
제1 에치 스토퍼(421a)는 산화물 반도체로 이루어질 수 있다. 구체적으로, 제1 에치 스토퍼(421a)는 인듐 갈륨 아연 산화물(Indium Gallium Zinc Oxide; IGZO), 인듐 아연 산화물(Indium Zinc Oxide; IZO), 인듐 갈륨 산화물(Indium Gallium Oxide; IGO), 인듐 주석 아연 산화물(Indium Tin Zinc Oxide; ITZO), 인듐 주석 갈륨 아연 산화물(Indium Tin Gallium Zinc Oxide; ITGZO) 중 적어도 하나를 포함할 수 있다.
제1 에치 스토퍼(421a)는 제1 드레인 전극(134)과 제1 액티브층(131)의 컨택을 위한 컨택홀 형성 시 식각을 정지시키도록 구성될 수 있다. 즉, 제1 에치 스토퍼(421a) 하부의 제1 버퍼층(111)에는 식각이 이루어지지 않는다. 따라서, 제1 에치 스토퍼(421a)에 의하여 제1 버퍼층(111)의 손상을 방지하고, 수분 또는 불순물이 침투되는 것을 저감할 수 있다. 또한, 제1 에치 스토퍼(421a)는 홀을 포함하고, 제1 드레인 전극(134)은 홀 내에서 제1 에치 스토퍼(421a)와 서로 이격될 수 있다. 이에, 불필요한 노이즈가 발생하는 것이 방지될 수 있다. 따라서, 노이즈에 의하여 제1 트랜지스터(130) 또는 발광 소자(180)가 동작하는 것을 방지하고, 표시 장치(400)의 동작 신뢰성을 향상시킬 수 있다.
본 발명의 실시예에 따른 표시 장치는 다음과 같이 설명될 수 있다.
본 발명의 일 실시예에 따른 표시 장치는, 복수의 서브 화소를 포함하는 기판, 기판 상의 제1 버퍼층, 제1 버퍼층 상의 에치 스토퍼, 제1 버퍼층을 커버하는 제2 버퍼층, 제2 버퍼층 상에 배치되고, 에치 스토퍼와 중첩하는 소스 전극 및 드레인 전극을 포함하는 제1 트랜지스터 및 트랜지스터 상의 발광 소자를 포함하고, 에치 스토퍼는 소스 전극 및 드레인 전극 중 적어도 하나가 배치되는 홀을 포함하고, 에치 스토퍼는 소스 전극 및 드레인 전극과 이격된다.
본 발명의 다른 특징에 따르면, 소스 전극 및 드레인 전극 중 적어도 하나는 에치 스토퍼의 홀 내에서 에치 스토퍼와 이격되도록 배치될 수 있다.
본 발명의 또 다른 특징에 따르면, 제1 버퍼층은 에치 스토퍼의 홀에 의하여 노출되고, 소스 전극 및 드레인 전극 중 적어도 하나는 홀 내에서 제1 버퍼층과 접할 수 있다.
본 발명의 또 다른 특징에 따르면, 에치 스토퍼는, 소스 전극과 중첩하는 제1 에치 스토퍼 및 드레인 전극과 중첩하는 제2 에치 스토퍼를 포함하고, 제1 에치 스토퍼와 제2 에치 스토퍼는 서로 이격될 수 있다.
본 발명의 또 다른 특징에 따르면, 제1 트랜지스터는 소스 전극 및 드레인 전극과 연결되는 액티브층을 더 포함하고, 제1 에치 스토퍼 또는 제2 에치 스토퍼는 액티브층의 채널 영역과 중첩할 수 있다.
본 발명의 또 다른 특징에 따르면, 제1 트랜지스터는 소스 전극 및 드레인 전극과 연결되는 액티브층을 더 포함하고, 에치 스토퍼는 액티브층의 채널 영역과 중첩할 수 있다.
본 발명의 또 다른 특징에 따르면, 에치 스토퍼 상에 배치되는 보호층을 더 포함하고, 제1 트랜지스터는 소스 전극 및 드레인 전극과 연결되는 액티브층을 더 포함하며, 보호층은 액티브층의 채널 영역과 중첩할 수 있다.
본 발명의 또 다른 특징에 따르면, 소스 전극 및 드레인 전극 중 어느 하나는 보호층과 전기적으로 연결될 수 있다.
본 발명의 또 다른 특징에 따르면, 에치 스토퍼는 산화물 반도체를 포함할 수 있다.
본 발명의 또 다른 특징에 따르면, 제1 트랜지스터의 액티브층은 LTPS(Low Temperature Poly-Silicon)를 포함할 수 있다.
본 발명의 또 다른 특징에 따르면, 기판 상에 배치되는 제2 트랜지스터를 더 포함하고, 제2 트랜지스터의 액티브층은 산화물 반도체를 포함할 수 있다.
본 발명의 일 실시예에 따른 표시 장치는, 복수의 서브 화소를 포함하는 기판, 기판 상의 멀티 버퍼층, 멀티 버퍼층 상에서 멀티 버퍼층의 식각이 방지되도록 구성되는 에치 스토퍼, 멀티 버퍼층을 커버하는 액티브 버퍼층, 액티브 버퍼층 상에 배치되고, 액티브층 및 액티브층과 연결되는 소스 전극과 드레인 전극을 포함하는 LTPS(Low Temperature Poly-Silicon) 박막 트랜지스터 및 LTPS 박막 트랜지스터 상의 발광 소자를 포함하고, 소스 전극 및 드레인 전극은 에치 스토퍼와 중첩하도록 배치되고, 소스 전극 및 드레인 전극 중 적어도 하나는 멀티 버퍼층의 상면과 접하며 에치 스토퍼로부터 이격되도록 배치된다.
본 발명의 다른 특징에 따르면, 에치 스토퍼는 멀티 버퍼층을 노출시키는 홀을 포함하고, 소스 전극 및 드레인 전극 중 적어도 하나는 홀 내에 배치될 수 있다.
본 발명의 또 다른 특징에 따르면, 에치 스토퍼 상에 배치되는 보호층을 더 포함하고, 보호층은 액티브층의 채널 영역과 중첩될 수 있다.
본 발명의 또 다른 특징에 따르면, 보호층은 소스 전극 및 드레인 전극 중 어느 하나와 전기적으로 연결될 수 있다.
본 발명의 또 다른 특징에 따르면, 에치 스토퍼는 액티브층의 채널 영역과 중첩할 수 있다.
본 발명의 또 다른 특징에 따르면, 에치 스토퍼는, 소스 전극과 중첩하는 제1 에치 스토퍼 및 드레인 전극과 중첩하는 제2 에치 스토퍼를 포함하고, 제1 에치 스토퍼와 제2 에치 스토퍼는 서로 이격될 수 있다.
본 발명의 또 다른 특징에 따르면, 제1 에치 스토퍼 또는 제2 에치 스토퍼는 액티브층의 채널 영역과 중첩할 수 있다.
본 발명의 또 다른 특징에 따르면, 에치 스토퍼는 산화물 반도체를 포함할 수 있다.
본 발명의 또 다른 특징에 따르면, 기판 상에 배치되는 산화물 반도체 박막 트랜지스터를 더 포함할 수 있다.
이상 첨부된 도면을 참조하여 본 발명의 실시예들을 더욱 상세하게 설명하였으나, 본 발명은 반드시 이러한 실시예로 국한되는 것은 아니고, 본 발명의 기술사상을 벗어나지 않는 범위 내에서 다양하게 변형실시될 수 있다. 따라서, 본 발명에 개시된 실시예들은 본 발명의 기술 사상을 제한하기 위한 것이 아니라 설명하기 위한 것이고, 이러한 실시예에 의하여 본 발명의 기술 사상의 범위가 제한되는 것은 아니다. 그러므로, 이상에서 기술한 실시예들은 모든 면에서 예시적인 것이며 제한적이 아닌 것으로 이해해야만 한다. 본 발명의 보호 범위는 아래의 청구범위에 의하여 해석되어야 하며, 그와 동등한 범위 내에 있는 모든 기술 사상은 본 발명의 권리범위에 포함되는 것으로 해석되어야 할 것이다.
100, 400: 표시 장치
110: 기판
111: 제1 버퍼층
112: 제2 버퍼층
113: 제1 게이트 절연층
114: 제1 층간 절연층
115: 제3 버퍼층
116: 제2 게이트 절연층
117: 제2 층간 절연층
118a, 118b: 평탄화층
119: 뱅크
121, 121a, 121b, 121c, 121d, 421a: 에치 스토퍼
122: 보호층
130, 140, 160: 트랜지스터
131, 141, 161: 액티브층
131a, 141a, 161a: 채널 영역
131b, 141b, 161b: 소스 영역
131c, 141c, 161c: 드레인 영역
132, 142, 162: 게이트 전극
133, 143, 163: 소스 전극
134, 144, 164: 드레인 전극
151: 커패시터 전극
152: 보조 전극
170: 연결 전극
180: 발광 소자
181: 제1 전극
182: 발광층
183: 제2 전극
190: 봉지부
191: 제1 봉지층
192: 이물 커버층
193: 제2 봉지층
PN: 표시 패널
GD: 게이트 드라이버
DD: 데이터 드라이버
TC: 타이밍 컨트롤러
SP: 서브 화소
SL: 스캔 배선
DL: 데이터 배선
CH: 컨택홀
EH: 홀

Claims (20)

  1. 복수의 서브 화소를 포함하는 기판;
    상기 기판 상의 제1 버퍼층;
    상기 제1 버퍼층 상의 에치 스토퍼;
    상기 제1 버퍼층을 커버하는 제2 버퍼층;
    상기 제2 버퍼층 상에 배치되고, 상기 에치 스토퍼와 중첩하는 소스 전극 및 드레인 전극을 포함하는 제1 트랜지스터; 및
    상기 트랜지스터 상의 발광 소자를 포함하고,
    상기 에치 스토퍼는 상기 소스 전극 및 상기 드레인 전극 중 적어도 하나가 배치되는 홀을 포함하고,
    상기 에치 스토퍼는 상기 소스 전극 및 상기 드레인 전극과 이격되는, 표시 장치.
  2. 제1항에 있어서,
    상기 소스 전극 및 상기 드레인 전극 중 적어도 하나는 상기 에치 스토퍼의 상기 홀 내에서 상기 에치 스토퍼와 이격되도록 배치되는, 표시 장치.
  3. 제1항에 있어서,
    상기 제1 버퍼층은 상기 에치 스토퍼의 상기 홀에 의하여 노출되고,
    상기 소스 전극 및 상기 드레인 전극 중 적어도 하나는 상기 홀 내에서 상기 제1 버퍼층과 접하는, 표시 장치.
  4. 제1항에 있어서,
    상기 에치 스토퍼는, 상기 소스 전극과 중첩하는 제1 에치 스토퍼 및 상기 드레인 전극과 중첩하는 제2 에치 스토퍼를 포함하고,
    상기 제1 에치 스토퍼와 상기 제2 에치 스토퍼는 서로 이격되는, 표시 장치.
  5. 제4항에 있어서,
    상기 제1 트랜지스터는 상기 소스 전극 및 상기 드레인 전극과 연결되는 액티브층을 더 포함하고,
    상기 제1 에치 스토퍼 또는 상기 제2 에치 스토퍼는 상기 액티브층의 채널 영역과 중첩하는, 표시 장치.
  6. 제1항에 있어서,
    상기 제1 트랜지스터는 상기 소스 전극 및 상기 드레인 전극과 연결되는 액티브층을 더 포함하고,
    상기 에치 스토퍼는 상기 액티브층의 채널 영역과 중첩하는, 표시 장치.
  7. 제1항에 있어서,
    상기 에치 스토퍼 상에 배치되는 보호층을 더 포함하고,
    상기 제1 트랜지스터는 상기 소스 전극 및 상기 드레인 전극과 연결되는 액티브층을 더 포함하며,
    상기 보호층은 상기 액티브층의 채널 영역과 중첩하는, 표시 장치.
  8. 제7항에 있어서,
    상기 소스 전극 및 상기 드레인 전극 중 어느 하나는 상기 보호층과 전기적으로 연결되는, 표시 장치.
  9. 제1항에 있어서,
    상기 에치 스토퍼는 산화물 반도체를 포함하는, 표시 장치.
  10. 제1항에 있어서,
    상기 제1 트랜지스터의 액티브층은 LTPS(Low Temperature Poly-Silicon)를 포함하는, 표시 장치.
  11. 제1항에 있어서,
    상기 기판 상에 배치되는 제2 트랜지스터를 더 포함하고,
    상기 제2 트랜지스터의 액티브층은 산화물 반도체를 포함하는, 표시 장치.
  12. 복수의 서브 화소를 포함하는 기판;
    상기 기판 상의 멀티 버퍼층;
    상기 멀티 버퍼층 상에서 상기 멀티 버퍼층의 식각이 방지되도록 구성되는 에치 스토퍼;
    상기 멀티 버퍼층을 커버하는 액티브 버퍼층;
    상기 액티브 버퍼층 상에 배치되고, 액티브층 및 상기 액티브층과 연결되는 소스 전극과 드레인 전극을 포함하는 LTPS(Low Temperature Poly-Silicon) 박막 트랜지스터; 및
    상기 LTPS 박막 트랜지스터 상의 발광 소자를 포함하고,
    상기 소스 전극 및 상기 드레인 전극은 상기 에치 스토퍼와 중첩하도록 배치되고,
    상기 소스 전극 및 상기 드레인 전극 중 적어도 하나는 상기 멀티 버퍼층의 상면과 접하며 상기 에치 스토퍼로부터 이격되도록 배치되는, 표시 장치.
  13. 제12항에 있어서,
    상기 에치 스토퍼는 상기 멀티 버퍼층을 노출시키는 홀을 포함하고,
    상기 소스 전극 및 상기 드레인 전극 중 적어도 하나는 상기 홀 내에 배치되는, 표시 장치.
  14. 제12항에 있어서,
    상기 에치 스토퍼 상에 배치되는 보호층을 더 포함하고,
    상기 보호층은 상기 액티브층의 채널 영역과 중첩하는, 표시 장치.
  15. 제14항에 있어서,
    상기 보호층은 상기 소스 전극 및 상기 드레인 전극 중 어느 하나와 전기적으로 연결되는, 표시 장치.
  16. 제12항에 있어서,
    상기 에치 스토퍼는 상기 액티브층의 채널 영역과 중첩하는, 표시 장치.
  17. 제12항에 있어서,
    상기 에치 스토퍼는, 상기 소스 전극과 중첩하는 제1 에치 스토퍼 및 상기 드레인 전극과 중첩하는 제2 에치 스토퍼를 포함하고,
    상기 제1 에치 스토퍼와 상기 제2 에치 스토퍼는 서로 이격되는, 표시 장치.
  18. 제17항에 있어서,
    상기 제1 에치 스토퍼 또는 상기 제2 에치 스토퍼는 상기 액티브층의 채널 영역과 중첩하는, 표시 장치.
  19. 제12항에 있어서,
    상기 에치 스토퍼는 산화물 반도체를 포함하는, 표시 장치.
  20. 제12항에 있어서,
    상기 기판 상에 배치되는 산화물 반도체 박막 트랜지스터를 더 포함하는, 표시 장치.
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