KR20220131436A - 표시 장치 - Google Patents

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Abstract

표시 장치는 순차적으로 적층된 제1 폴리이미드층, 제1 베리어층, 제2 폴리이미드층 및 제2 베리어층을 포함하는 기판, 기판 상에 배치되는 버퍼층, 제1 베리어층과 제2 폴리이미드층 사이에 배치되는 아몰퍼스 실리콘층, 제2 폴리이미드층과 제2 베리어층 사이에 배치되는 제1 차광층, 아래에 제1 차광층이 위치하는 버퍼층 상에 배치되며 폴리 실리콘을 포함하는 제1 액티브층 및 제1 액티브층 상에 배치되는 제1 게이트 전극을 포함하는 구동 트랜지스터, 제1 게이트 전극 상에 배치되고, 금속 산화물 반도체를 포함하며, 제1 게이트 전극과 함께 커패시터를 구성하는 상부 커패시터 전극, 금속 산화물 반도체를 포함하는 제2 액티브층 및 제2 액티브층 상에 배치되는 제2 게이트 전극을 포함하는 제1 스위칭 트랜지스터, 구동 트랜지스터 및 제1 스위칭 트랜지스터 상에 배치되는 하부 전극, 하부 전극 상에 배치되는 발광층 및 발광층 상에 배치되는 상부 전극을 포함할 수 있다.

Description

표시 장치{DISPLAY DEVICE}
본 발명은 표시 장치에 관한 것이다. 보다 상세하게는, 본 발명은 기능성 모듈을 포함하는 표시 장치에 관한 것이다.
평판 표시 장치는 경량 및 박형 등의 특성으로 인하여, 음극선관 표시 장치를 대체하는 표시 장치로서 사용되고 있다. 이러한 평판 표시 장치의 대표적인 예로서 액정 표시 장치와 유기 발광 표시 장치가 있다.
표시 장치의 상면으로 영상(또는 이미지)을 표시하기 위해 표시 장치는 발광 구조물이 배치되는 표시 영역 및 게이트 구동부, 데이터 구동부, 배선들, 기능성 모듈(예를 들어, 카메라 모듈, 얼굴 인식 센서 모듈, 동공 인식 센서 모듈, 근접 센서 모듈, 동작 감지 센서 모듈, 적외선 센서 모듈, 조도 센서 모듈, 지문 인식 센서 모듈 등) 등이 배치되는 비표시 영역을 포함할 수 있다. 최근, 비표시 영역을 줄이기 위해 표시 장치에 포함된 하부 기판의 저면 상에서 표시 영역의 일 부분과 중첩하도록 기능성 모듈이 배치되는 표시 장치가 개발되고 있다. 즉, 기능성 모듈이 표시 영역과 중첩할 수 있고, 기능성 모듈이 배치되는 부분과 중첩하는 표시 장치의 상면에도 영상이 표시될 수 있다.
본 발명의 목적은 기능성 모듈을 포함하는 표시 장치를 제공하는 것이다.
그러나, 본 발명이 상술한 목적에 의해 한정되는 것이 아니며, 본 발명의 사상 및 영역으로부터 벗어나지 않는 범위에서 다양하게 확장될 수 있을 것이다.
전술한 본 발명의 목적을 달성하기 위하여, 본 발명의 예시적인 실시예들에 따른 표시 장치는 순차적으로 적층된 제1 폴리이미드층, 제1 베리어층, 제2 폴리이미드층 및 제2 베리어층을 포함하는 기판, 상기 기판 상에 배치되는 버퍼층, 상기 제1 베리어층과 상기 제2 폴리이미드층 사이에 배치되는 아몰퍼스 실리콘층, 상기 제2 폴리이미드층과 상기 제2 베리어층 사이에 배치되는 제1 차광층, 아래에 상기 제1 차광층이 위치하는 상기 버퍼층 상에 배치되며 폴리 실리콘을 포함하는 제1 액티브층 및 상기 제1 액티브층 상에 배치되는 제1 게이트 전극을 포함하는 구동 트랜지스터, 상기 제1 게이트 전극 상에 배치되고, 금속 산화물 반도체를 포함하며, 상기 제1 게이트 전극과 함께 커패시터를 구성하는 상부 커패시터 전극, 금속 산화물 반도체를 포함하는 제2 액티브층 및 상기 제2 액티브층 상에 배치되는 제2 게이트 전극을 포함하는 제1 스위칭 트랜지스터, 상기 구동 트랜지스터 및 제1 스위칭 트랜지스터 상에 배치되는 하부 전극, 상기 하부 전극 상에 배치되는 발광층 및 상기 발광층 상에 배치되는 상부 전극을 포함할 수 있다.
예시적인 실시예들에 있어서, 상기 상부 커패시터 전극과 상기 제2 액티브층은 동일한 층 상에 위치하고, 동일한 물질을 함유할 수 있다
예시적인 실시예들에 있어서, 상기 상부 커패시터 전극은 상기 제1 게이트 전극의 적어도 일부와 중첩하는 개구를 포함할 수 있다.
예시적인 실시예들에 있어서, 상기 표시 장치는 상기 상부 커패시터 상에 배치되는 층간 절연층, 상기 층간 절연층 상에 배치되는 제1 전원 전극 및 상기 제1 전원 전극과 이격하여 배치되는 제2 전원 전극을 더 포함할 수 있다.
예시적인 실시예들에 있어서, 상기 제1 전원 전극은 상기 층간 절연층의 제1 부분에 형성되며 상기 상부 커패시터 전극의 상기 개구를 관통하는 제1 콘택홀을 통해 상기 제1 게이트 전극에 접속되고, 상기 제2 전원 전극은 상기 층간 절연층의 제2 부분에 형성되는 제2 콘택홀을 통해 상기 상부 커패시터 전극에 접속될 수 있다.
예시적인 실시예들에 있어서, 상기 표시 장치는 상기 제2 액티브층 아래에 배치되고, 상기 제2 게이트 전극과 중첩하는 하부 게이트 전극을 더 포함할 수 있다.
예시적인 실시예들에 있어서, 상기 하부 게이트 전극은 상기 제1 게이트 전극과 동일한 층 상에 배치되고, 동일한 물질을 함유할 수 있다.
예시적인 실시예들에 있어서, 상기 기판은 제1 표시 영역, 상기 제1 표시 영역으로부터 이격되어 위치하는 제2 표시 영역 및 상기 제1 및 제2 표시 영역들을 둘러싸는 제3 표시 영역을 포함할 수 있다.
예시적인 실시예들에 있어서, 상기 표시 장치는 상기 기판의 저면 상에 배치되는 하부 구조물을 더 포함하고, 상기 하부 구조물은 상기 제1 및 제2 표시 영역들과 중첩하는 부분에서 제1 및 제2 개구들을 가질 수 있다.
예시적인 실시예들에 있어서, 상기 제1 및 제2 개구들은 상기 제1 및 제2 표시 영역들 각각과 중첩하는 상기 기판의 저면을 노출시킬 수 있다.
예시적인 실시예들에 있어서, 상기 하부 구조물은 충격 완화층, 방열판 및 접착층을 포함할 수 있다.
예시적인 실시예들에 있어서, 상기 표시 장치는 상기 하부 구조물의 상기 제1 개구에 배치되는 제1 기능성 모듈 및 상기 하부 구조물의 상기 제2 개구에 배치되는 제2 기능성 모듈을 더 포함할 수 있다.
예시적인 실시예들에 있어서, 상기 제1 기능성 모듈은 카메라 모듈, 얼굴 인식 센서 모듈, 동공 인식 센서 모듈, 가속도 센서 모듈, 지자기 센서 모듈, 근접 센서 모듈, 적외선 센서 모듈 및 조도 센서 모듈로부터 선택된 하나일 수 있다
예시적인 실시예들에 있어서, 상기 제2 기능성 모듈은 지문 인식 센서 모듈을 포함할 수 있다.
예시적인 실시예들에 있어서, 상기 표시 장치는 상기 제2 폴리이미드층과 상기 제2 베리어층 사이에서 상기 제1 차광층과 이격하여 배치되는 제2 차광층 및 상기 제2 차광층 상에 배치되는 제3 액티브층 및 상기 제3 액티브층 상에 배치되는 제3 게이트 전극을 포함하는 제2 스위칭 트랜지스터를 더 포함할 수 있다.
예시적인 실시예들에 있어서, 상기 표시 장치는 상기 제1 및 제2 스위칭 트랜지스터들 및 상기 구동 트랜지스터 상에 배치되는 평탄화층을 더 포함할 수 있다.
예시적인 실시예들에 있어서, 상기 평탄화층에 형성된 콘택홀을 통해 상기 하부 전극이 상기 제2 스위칭 트랜지스터에 접속될 수 있다.
예시적인 실시예들에 있어서, 상기 제3 액티브층은 상기 제1 액티브층과 동일한 층 상에 배치되고, 동일한 물질을 함유할 수 있다.
예시적인 실시예들에 있어서, 상기 제3 게이트 전극은 상기 제1 게이트 전극과 동일한 층 상에 배치되고, 동일한 물질을 함유할 수 있다.
예시적인 실시예들에 있어서, 상기 표시 장치는 상기 상부 전극 상에 배치되는 박막 봉지 구조물을 더 포함하고, 상기 박막 봉지 구조물은 제1 무기 박막 봉지층, 상기 제1 무기 박막 봉지층 상에 배치되는 유기 박막 봉지층 및 상기 유기 박막 봉지층 상에 배치되는 제2 무기 박막 봉지층을 포함할 수 있다.
본 발명의 예시적인 실시예들에 따른 표시 장치는 금속 산화물 반도체를 포함하는 상부 커패시터 전극 및 제3 게이트 전극으로 구성된 커패시터를 포함함으로써, 마스크 공정의 추가 없이 총 13회의 마스크 공정을 통해 제1 차광층 및 제2 차광층을 포함하는 표시 장치가 제공될 수 있다. 이에 따라, 표시 장치는 제1 차광층 및 제2 차광층을 포함함으로써, 분극 현상에 의해 구동 트랜지스터가 영향 받지 않을 수 있고, 구동 트랜지스터의 불량을 방지할 수 있다. 또한, 마스크 공정이 추가되지 않음으로써 표시 장치의 제조 비용이 상대적으로 감소될 수 있다.
다만, 본 발명의 효과들이 상술한 효과로 한정되는 것이 아니며, 본 발명의 사상 및 영역으로부터 벗어나지 않는 범위에서 다양하게 확장될 수 있을 것이다.
도 1 및 2는 본 발명의 예시적인 실시예들에 따른 표시 장치를 나타내는 사시도들이다.
도 3은 도 1의 표시 장치에 포함된 하부 구조물을 나타내는 사시도이다.
도 4는 도 1의 표시 장치에 포함된 제1 내지 제4 표시 영역들을 나타내는 평면도이다.
도 5는 도 4의 I-I'라인을 따라 절단한 단면도이다.
도 6 내지 16은 본 발명의 예시적인 실시예들에 따른 표시 장치의 제조 방법을 나타내는 단면도들이다.
이하, 첨부한 도면들을 참조하여, 본 발명의 예시적인 실시예들에 따른 표시 장치 및 표시 장치의 제조 방법에 대하여 상세하게 설명한다. 첨부한 도면들에 있어서, 동일하거나 유사한 구성 요소들에 대해서는 동일하거나 유사한 참조 부호들을 사용한다.
도 1 및 2는 본 발명의 예시적인 실시예들에 따른 표시 장치를 나타내는 사시도들이고, 도 3은 도 1의 표시 장치에 포함된 하부 구조물을 나타내는 사시도이다. 도 4는 도 1의 표시 장치에 포함된 제1 내지 제4 표시 영역들을 나타내는 평면도이다.
도 1, 2, 3 및 4를 참조하면, 표시 장치(100)는 제1 표시 영역(20), 제2 표시 영역(40), 제3 표시 영역(30) 및 제4 표시 영역(10)을 포함할 수 있다. 여기서, 제4 표시 영역(10)은 제1 표시 영역(20), 제2 표시 영역(40) 및 제3 표시 영역(30) 각각을 적어도 일부 둘러쌀 수 있다. 예를 들면, 제4 표시 영역(10)은 제1 표시 영역(20), 제2 표시 영역(40) 및 제3 표시 영역(30)을 완전히 둘러쌀 수 있다. 또한, 제1 표시 영역(20) 및 제3 표시 영역(30) 각각은 원형의 평면 형상을 가질 수 있고, 제2 표시 영역(40) 및 제4 표시 영역(10) 각각은 사각형의 평면 형상을 가질 수 있다. 다만, 제1 표시 영역(20), 제2 표시 영역(40), 제3 표시 영역(30) 및 제4 표시 영역(10) 각각의 형상이 이에 한정되는 것은 아니다.
표시 장치(100)는 하부 구조물(400), 제1 기능성 모듈(410), 제2 기능성 모듈(430) 및 제3 기능성 모듈(420)을 포함할 수 있다. 또한, 표시 장치(100)는 제1 면(S1) 및 제2 면(S2)으로 구분될 수 있다. 제1 면(S1)은 영상이 표시되는 면에 해당될 수 있고, 제2 면(S2)은 영상이 표시되지 않는 면에 해당될 수 있다. 여기서, 제2 면(S2)은 하부 구조물(400)의 저면에 해당될 수 있다.
하부 구조물(400)은 아래에서 설명될 표시 장치(100)에 포함된 기판(110)(도 5 참조)의 저면 상에 배치될 수 있다. 도 3에 도시된 바와 같이, 하부 구조물(400)은 제1 개구(400a), 제2 개구(400b) 및 제3 개구(400c)를 포함할 수 있다. 제1 개구(400a)는 제1 표시 영역(20)과 중첩하여 위치할 수 있고, 제2 개구(400b)는 제2 표시 영역(40)과 중첩하여 위치할 수 있고, 제3 개구(400c)는 제3 표시 영역(30)과 중첩하여 위치할 수 있다. 예를 들면, 제1 개구(400a)는 제1 표시 영역(20)과 중첩하여 위치하는 기판(110)의 저면을 노출시킬 수 있고, 제2 개구(400b)는 제2 표시 영역(40)과 중첩하여 위치하는 기판(110)의 저면을 노출시킬 수 있으며, 제3 개구(400c)는 제3 표시 영역(30)과 중첩하여 위치하는 기판(110)의 저면을 노출시킬 수 있다. 또한, 제1 개구(400a) 및 제3 개구(400c) 각각은 원형의 평면 형상을 가질 수 있고, 제2 개구(400b)는 사각형의 평면 형상을 가질 수 있다. 다만, 제1 개구(400a), 제2 개구(400b) 및 제3 개구(400c) 각각의형상이 이에 한정되는 것은 아니다.
하부 구조물(400)은 다층 구조를 가질 수 있다. 예를 들면, 하부 구조물(400)은 기판(110)의 저면 상에 배치되는 충격 완화층, 상기 충격 완화층 아래에 배치되는 방열판, 상기 충격 완화층과 상기 방열판 사이에 배치되는 접착층 등을 포함할 수 있다.
상기 충격 완화층은 외부 충격으로부터 기판(110)의 저면을 보호할 수 있다. 예를 들면, 상기 충격 완화층은 폴리우레탄 폼, 폴리스타이렌 폼 등과 같은 폼 형태의 물질을 포함할 수 있다.
상기 방열판은 기판(110)의 저면으로 전달되는 열을 방출시킬 수 있다. 예를 들면, 상기 방열판은 알루미늄(Al), 알루미늄을 함유하는 합금, 은(Ag), 은을 함유하는 합금, 텅스텐(W), 구리(Cu), 구리를 함유하는 합금, 니켈(Ni), 크롬(Cr), 몰리브데늄(Mo), 몰리브데늄을 함유하는 합금, 티타늄(Ti), 백금(Pt), 탄탈륨(Ta), 네오디뮴(Nd), 스칸듐(Sc) 등을 포함할 수 있다.
상기 접착층은 상기 충격 완화층과 상기 방열판을 접착시킬 수 있다. 예를 들면, 상기 접착층은 광학용 투명 접착제(optical clear adhesive OCA), 압감 접착제(pressure sensitive adhesive PSA) 등을 포함할 수 있다.
도 1 내지 4를 다시 참조하면, 제1 기능성 모듈(410)은 하부 구조물(400)의 제1 개구(400a)에 배치될 수 있고, 제2 기능성 모듈(430)은 하부 구조물(400)의 제2 개구(400b)에 배치될 수 있으며, 제3 기능성 모듈(420)은 하부 구조물(400)의 제3 개구(400c)에 배치될 수 있다.
다만, 도 2에서는 제1 내지 제3 기능성 모듈들(410,430, 420) 각각이 제1 내지 제3 개구들(400a, 400b, 400c) 각각에 완전히 채워지는 것으로 도시되어 있으나, 본 발명의 구성이 이에 한정되는 것은 아니다. 예를 들면, 제1 내지 제3 기능성 모듈들(410,430, 420) 각각은 제1 내지 제3 개구들(400a, 400b, 400c) 각각의 적어도 일부에만 배치될 수도 있다.
또한, 도 3에는 제1 및 제3 기능성 모듈들(410, 420) 각각이 원형의 평면 형상을 갖고, 제2 기능성 모듈(430)이 사각형의 평면 형상을 갖는 것으로 도시되어 있으나, 제1 내지 제3 기능성 모듈들(410,430, 420) 각각의 형상이 이에 한정되는 것은 아니다. 예를 들면, 제1 내지 제3 기능성 모듈들(410,430, 420) 각각은 제1 내지 제3 개구들(400a, 400b, 400c) 각각의 적어도 일부에만 배치되는 경우, 제1 내지 제3 기능성 모듈들(410,430, 420)은 다양한 형상을 가질 수도 있다.
제1 내지 제3 기능성 모듈들(410, 430, 420)은 표시 장치(100)의 제1 면(S1) 상에 위치하는 사물의 이미지를 촬영(또는 인식)할 수 있는 카메라 모듈, 사용자의 얼굴을 감지하기 위한 얼굴 인식 센서 모듈, 사용자의 눈동자를 감지하기 위한 동공 인식 센서 모듈, 표시 장치(100)의 움직임을 판단하는 가속도 센서 모듈 및 지자기 센서 모듈, 표시 장치(100)의 제1 면(S1) 상에 위치하는 사물 또는 사용자의 근접 여부를 감지하기 위한 근접 센서 모듈 및 적외선 센서 모듈, 주머니 혹은 가방에 방치될 때 밝기의 정도를 측정하기 위한 조도 센서 모듈, 표시 장치(100)의 제1 면(S1)에 접촉하는 사용자의 지문을 인식하는 지문 인식 센서 모듈 등을 포함할 수 있다.
예시적인 실시예들에 있어서, 제1 기능성 모듈(410)은 근접 센서 모듈 또는 적외선 센서 모듈일 수 있다. 예를 들면, 표시 장치(100)의 제1 면(S1) 상으로 적외선을 조사한 후, 반사되는 적외선을 검출하여 표시 장치(100) 앞의 근접 여부를 감지할 수 있다. 또한, 제2 기능성 모듈(430)은 지문 인식 센서 모듈일 수 있다. 예를 들면, 제2 표시 영역(40)과 중첩하는 제1 면(S1)에 접촉된 사용자의 지문에 적외선을 조사한 후, 반사되는 적외선을 검출하여 상기 사용자의 지문을 인식할 수 있다. 더욱이, 제3 기능성 모듈(420)은 카메라 모듈일 수 있다. 예를 들면, 제3 표시 영역(30)과 중첩하는 제1 면(S1)으로 입사하는 외부 광을 포집하여 상기 카메라 모듈은 이미지를 촬영할 수 있다.
예시적인 실시예들에 있어서, 제1 면(S1)에서 제1 표시 영역(20), 제2 표시 영역(40), 제3 표시 영역(30) 및 제4 표시 영역(10)은 모두 영상이 표시되는 영역일 수 있다. 다른 예시적인 실시예들에 있어서, 제1 면(S1)에서 제1 표시 영역(20), 제2 표시 영역(40) 및 제4 표시 영역(10)은 영상이 표시되는 영역일 수 있고, 제3 표시 영역(30)은 영상이 표시되지 않는 영역일 수 있다. 예를 들면, 제3 표시 영역(30)과 중첩하여 상기 카메라 모듈이 위치할 수 있고, 상기 카메라 모듈로부터 수득되는 이미지의 왜곡을 방지하기 위해 제3 표시 영역(30)에는 영상이 표시되지 않을 수 있다.
다만, 표시 장치(100)의 형상이 사각형의 형상을 갖는 것으로 도시되어 있지만, 표시 장치(100)의 형상이 이에 한정되는 것은 아니다. 예를 들면, 표시 장치(100)는 삼각형의 평면 형상, 마름모의 평면 형상, 다각형의 평면 형상, 트랙형의 평면 형상, 원형의 평면 형상 또는 타원형의 평면 형상을 가질 수도 있다.
도 5는 도 4의 I-I'라인을 따라 절단한 단면도이다.
도 2 및 5를 참조하면, 표시 장치(100)는 제1 기능성 모듈(410), 제2 기능성 모듈(430), 제3 기능성 모듈(420), 하부 구조물(400), 기판(110), 실리콘층(120)(예를 들어, 아몰퍼스 실리콘층), 제1 차광층(530), 제2 차광층(510), 버퍼층(115), 구동 트랜지스터(260), 커패시터(265), 제1 스위칭 트랜지스터(255), 제2 스위칭 트랜지스터(250), 하부 게이트 전극(185), 제1 게이트 절연층(150), 제1 층간 절연층(190), 제2 게이트 절연층(155), 제2 층간 절연층(195), 제1 전원 전극(245), 제2 전원 전극(240), 전원 배선(285), 연결 전극(280), 제1 평탄화층(270), 제2 평탄화층(275), 발광 구조물(200), 화소 정의막(310), 박막 봉지층(450) 등을 포함할 수 있다. 여기서, 기판(110)은 제1 유기층(111)(예를 들어, 제1 폴리이미드층), 제1 무기층(112)(예를 들어, 제1 베리어층), 제2 유기층(113)(예를 들어, 제2 폴리이미드층) 및 제2 무기층(114)(예를 들어, 제2 베리어층)을 포함할 수 있고, 구동 트랜지스터(260)는 제1 액티브층(140), 제1 게이트 전극(180), 제1 소스 전극 및 제2 드레인 전극을 포함할 수 있다. 제1 스위칭 트랜지스터(255)는 제2 액티브층(135), 제2 게이트 전극(175), 제2 소스 전극(215) 및 제2 드레인 전극(235)을 포함할 수 있고, 제2 스위칭 트랜지스터(250)는 제3 액티브층(130), 제3 게이트 전극(170), 제3 소스 전극(210) 및 제3 드레인 전극(230)을 포함할 수 있다. 더욱이, 발광 구조물(200)은 하부 전극(290), 발광층(330) 및 상부 전극(340)을 포함할 수 있고, 박막 봉지층(450)은 제1 무기 박막 봉지층(451), 유기 봉지층(452) 및 제2 무기 박막 봉지층(453)을 포함할 수 있다. 예시적인 실시예들에 있어서, 커패시터(265)가 제1 게이트 전극(180) 및 상부 커패시터 전극(145)을 포함할 수 있다. 여기서, 제1 게이트 전극(180)은 구동 트랜지스터(260)의 게이트 전극으로 기능하거나, 커패시터(265)의 하부 커패시터 전극으로 기능할 수 있다.
제1 유기층(111)이 제공될 수 있다. 제1 유기층(111)은 가요성을 갖는 유기 물질을 포함할 수 있다. 예를 들면, 제1 유기층(111)은 랜덤 공중합체(random copolymer) 또는 블록 공중합체(block copolymer)를 포함할 수 있다. 또한, 제1 유기층(111)은 고투명성, 낮은 열팽창 계수(Coefficient of thermal expansion) 및 높은 유리 전이 온도를 가질 수 있다. 제1 유기층(111)은 이미드기(imide)를 함유하기 때문에, 내열성, 내화학성, 내마모성 및 전기적 특성이 우수할 수 있다. 예시적인 실시예들에 있어서, 제1 유기층(111)은 폴리이미드(polyimide)를 포함할 수 있다.
제1 유기층(111) 상에 제1 무기층(112)이 배치될 수 있다. 다시 말하면, 제1 유기층(111)의 상면과 제1 무기층(112)의 저면은 직접적으로 접촉할 수 있고, 제1 유기층(111) 상에 제1 무기층(112)이 전체적으로 배치될 수 있다. 제1 무기층(112)은 제1 유기층(111)을 통해 침투하는 수분을 차단할 수 있다. 제1 무기층(112)은 가요성을 갖는 무기 물질을 포함할 수 있다. 예시적인 실시예들에 있어서, 제1 무기층(112)은 실리콘 화합물 또는 금속 산화물 등을 포함할 수 있다. 예를 들면, 제1 무기층(112)은 실리콘 산화물(SiOx), 실리콘 질화물(SiNx), 실리콘 산질화물(SiOxNy), 실리콘 산탄화물(SiOxCy), 실리콘 탄질화물(SiCxNy), 알루미늄 산화물(AlOx), 알루미늄 질화물(AlNx), 탄탈륨 산화물(TaOx), 하프늄 산화물(HfOx), 지르코늄 산화물(ZrOx), 티타늄 산화물(TiOx) 등을 포함할 수 있다.
제1 무기층(112) 상에 실리콘층(120)이 배치될 수 있다. 실리콘층(120)은 제1 무기층(112)과 제2 유기층(113)을 접착시킬 수 있다. 다시 말하면, 실리콘층(120)의 저면은 제1 무기층(112)과 직접적으로 접촉할 수 있고, 실리콘층(120)의 상면은 제2 유기층(113)과 직접적으로 접촉할 수 있으며, 실리콘층(120)은 제1 무기층(112)과 제2 유기층(113) 사이에서 전체적으로 배치될 수 있다. 실리콘층(120)은 접착 기능을 갖는 실리콘 물질을 포함할 수 있다. 예시적인 실시예들에 있어서, 실리콘층(120)은 아몰퍼스 실리콘(예를 들어, 비정질 실리콘)을 포함할 수 있다.
실리콘층(120) 상에 제2 유기층(113)이 배치될 수 있다. 다시 말하면, 실리콘층(120) 상에 제2 유기층(113)이 전체적으로 배치될 수 있다. 제2 유기층(113)은 가요성을 갖는 유기 물질을 포함할 수 있다. 예를 들면, 제2 유기층(113)은 랜덤 공중합체 또는 블록 공중합체를 포함할 수 있다. 예시적인 실시예들에 있어서, 제2 유기층(113)은 제1 유기층(111)과 동일한 물질을 함유할 수 있다.
제2 유기층(113) 상에 제1 차광층(530)이 배치될 수 있다. 다시 말하면, 제1 차광층(530)은 제2 유기층(113)과 제2 무기층(114) 사이에서 구동 트랜지스터(260)와 중첩하도록 배치될 수 있다. 선택적으로, 제1 차광층(530)이 기판(110)과 버퍼층(115) 사이에서 구동 트랜지스터(260)와 중첩하도록 배치될 수도 있다.
제1 차광층(530)은 제2 유기층(113)이 충전되어 구동 트랜지스터(260)의 제1 액티브층(140) 아래에 전하들이 축척되는 것을 막아줄 수 있다. 예를 들면, 제1 기능성 모듈(410) 및 제2 기능성 모듈(430)의 구동 시 적외선이 방출될 수 있다. 상기 적외선에 의해 제2 유기층(113)에서 분극 현상(예를 들어 충전 현상)이 발생할 수 있고, 상기 적외선에 의해 실리콘층(120)에서 전자정공쌍(electron hole pair EHP)이 생성되어 상기 분극 현상이 가속될 수 있다. 또한, 구동 트랜지스터(260)와 인접한 스위칭 트랜지스터들에 인가되는 신호들의 전압차에 의해 전기장이 형성될 수 있다. 이러한 경우, 제1 액티브층(140) 아래에 전하들이 축척되어 구동 트랜지스터(260)의 구동을 방해할 수 있고, 제1 표시 영역(20) 및 제2 표시 영역(40) 각각의 테두리 부분이 상대적으로 밝게 시인될 수 있다. 또한, 발광층(330)으로부터 방출된 광이 상부 전극(340), 박막 봉지층(450) 등으로부터 반사되어 기판(110)으로 입사하는 경우, 상기 광에 의해 상기 분극 현상이 발생할 수도 있다.
제1 차광층(530)은 제1 액티브층(140) 아래에 배치됨으로써 구동 트랜지스터(260)가 정확히 구동될 수 있도록 도울 수 있다. 예시적인 실시예들에 있어서, 표시 장치(100)의 다른 단면도에서 제1 차광층(530)은 전원 배선과 연결되어 정전압이 인가될 수 있다. 다른 예시적인 실시예들에 있어서, 제1 차광층(530)은 제1 게이트 전극(180)과 연결되거나, 접지(ground)될 수도 있다.
선택적으로, 제3 기능성 모듈(420)이 위치하는 제3 표시 영역(30)에는 표시 장치(100)의 외부로부터 입사하는 광(예를 들어 외광)이 침투할 수 있고, 상기 외광에 의해 상기 분극 현상이 발생할 수도 있다. 이러한 경우, 제3 표시 영역(30)의 테두리 부분이 상대적으로 밝게 시인될 수도 있다.
제1 차광층(530)은 금속, 합금, 금속 질화물, 도전성 금속 산화물, 투명 도전성 물질 등을 포함할 수 있다. 예를 들면, 제1 차광층(530)은 금(Au), 은(Ag), 알루미늄(Al), 백금(Pt), 니켈(Ni), 티타늄(Ti), 팔라듐(Pd), 마그네슘(Mg), 칼슘(Ca), 리튬(Li), 크롬(Cr), 탄탈륨(Ta), 텅스텐(W), 구리(Cu), 몰리브데늄(Mo), 스칸듐(Sc), 네오디뮴(Nd), 이리듐(Ir), 알루미늄을 함유하는 합금, 알루미늄 질화물(AlNx), 은을 함유하는 합금, 텅스텐 질화물(WNx), 구리를 함유하는 합금, 몰리브데늄을 함유하는 합금, 티타늄 질화물(TiNx), 크롬 질화물(CrNx), 탄탈륨 질화물(TaNx), 스트론튬 루테늄 산화물(SrRuxOy), 아연 산화물(ZnOx), 인듐 주석 산화물(ITO), 주석 산화물(SnOx), 인듐 산화물(InOx), 갈륨 산화물(GaOx), 인듐 아연 산화물(IZO) 등을 포함할 수 있다. 이들은 단독으로 또는 서로 조합되어 사용될 수 있다. 다른 예시적인 실시예들에 있어서, 제1 차광층(530)은 복수의 금속층들을 포함하는 다층 구조를 가질 수도 있다. 상기 금속층들은 서로 다른 물질 및 서로 다른 두께를 가질 수 있다.
제2 유기층(113) 상에서 제1 차광층(530)과 이격하여 제2 차광층(510)이 배치될 수 있다. 다시 말하면, 제2 차광층(510)은 제2 유기층(113)과 제2 무기층(114) 사이에서 제2 스위칭 트랜지스터(250)와 중첩하도록 배치될 수 있다. 선택적으로, 제2 차광층(510)이 기판(110)과 버퍼층(115) 사이에서 제2 스위칭 트랜지스터(250)와 중첩하도록 배치될 수도 있다.
제2 차광층(510)은 제2 유기층(113)이 충전되어 제2 스위칭 트랜지스터(250)의 제3 액티브층(130) 아래에 전하들이 축척되는 것을 막아줄 수 있다. 즉, 제2 차광층(510)은 제1 차광층(530)과 동일한 기능을 할 수 있다. 제2 차광층(510)은 제1 차광층(530)과 동일한 층 상에 위치할 수 있고, 동일한 물질을 함유할 수 있다. 예시적인 실시예들에 있어서, 표시 장치(100)의 다른 단면도에서 제2 차광층(510)은 전원 배선과 연결되어 정전압이 인가될 수 있다. 다른 예시적인 실시예들에 있어서, 제2 차광층(510)은 제3 게이트 전극(170)과 연결되거나, 접지될 수도 있다.
제2 유기층(113), 제1 차광층(530) 및 제2 차광층(510) 상에 제2 무기층(114)이 배치될 수 있다. 다시 말하면, 제2 유기층(113) 상에 제2 무기층(114)이 전체적으로 배치될 수 있다. 예를 들면, 제2 무기층(114)은 제2 유기층(113) 상에서 제1 및 제2 차광층들(530, 510)을 충분히 덮을 수 있으며, 제1 및 제2 차광층들(530, 510)의 주위에 단차를 생성시키지 않고 실질적으로 평탄한 상면을 가질 수 있다. 선택적으로, 제2 무기층(114)은 제2 유기층(113) 상에서 제1 및 제2 차광층들(530, 510)을 덮으며, 균일한 두께로 제1 및 제2 차광층들(530, 510)의 프로파일을 따라 배치될 수도 있다. 제2 무기층(114)은 제2 유기층(113)을 통해 침투하는 수분을 차단할 수 있다. 제2 무기층(114)은 가요성을 갖는 무기 물질을 포함할 수 있다. 예시적인 실시예들에 있어서, 제2 무기층(114)은 제1 무기층(112)과 동일한 물질을 함유할 수 있다.
이에 따라, 제1 유기층(111), 제1 무기층(112), 제2 유기층(113) 및 제2 무기층(114)을 포함하는 기판(110)이 배치될 수 있다.
다만, 기판(110)이 4개의 층들을 갖는 것으로 설명하였으나, 본 발명의 구성이 이에 한정되는 것은 아니다. 예를 들면, 기판(110)은 적어도 3개의 층들을 포함할 수도 있다.
기판(110) 상에는 버퍼층(115)이 배치될 수 있다. 다시 말하면, 버퍼층(115)은 기판(110)과 구동 트랜지스터(260) 사이에서 전체적으로 배치될 수 있다. 버퍼층(115)은 기판(110)으로부터 구동 트랜지스터(260), 제1 스위칭 트랜지스터(255) 및 제2 스위칭 트랜지스터(250)로 금속 원자들이나 불순물들이 확산되는 현상을 방지할 수 있으며, 제1 액티브층(140) 및 제3 액티브층(130)을 형성하기 위한 결정화 공정 동안 열의 전달 속도를 조절하여 실질적으로 균일한 제1 및 제3 액티브층들(140, 130)을 수득하게 할 수 있다. 또한, 버퍼층(115)은 기판(110)의 표면이 균일하지 않을 경우, 기판(110)의 표면의 평탄도를 향상시키는 역할을 수행할 수 있다. 기판(110)의 유형에 따라 기판(110) 상에 두 개 이상의 버퍼층들(115)이 제공될 수 있거나 버퍼층(115)이 배치되지 않을 수 있다. 버퍼층(115)은 실리콘 화합물, 금속 산화물 등을 포함할 수 있다. 다른 예시적인 실시예들에 있어서, 버퍼층(115)이 제4 표시 영역(10)에만 배치되고, 제1 표시 영역(20), 제2 표시 영역(40) 및 제3 표시 영역(30)에는 배치되지 않을 수 있다. 즉, 버퍼층(115)이 제1 기능성 모듈(410), 제2 기능성 모듈(430) 및 제3 기능성 모듈(420)과 중첩하지 않을 수 있다.
버퍼층(115) 상에 제1 액티브층(140)이 배치될 수 있다. 다시 말하면, 제1 액티브층(140)은 버퍼층(115) 중에서 아래에 제1 차광층(530)이 위치하는 부분 상에 배치될 수 있다. 액티브층(130)은 금속 산화물 반도체, 무기물 반도체(예를 들면, 아몰퍼스 실리콘(amorphous silicon), 폴리 실리콘(poly silicon)) 또는 유기물 반도체 등을 포함할 수 있다. 예시적인 실시예들에 있어서, 제1 액티브층(140)은 폴리 실리콘을 포함할 수 있다. 제1 액티브층(140)은 소스 영역, 드레인 영역 및 상기 소스 영역과 드레인 영역 사이에 위치하는 채널 영역을 가질 수 있다.
버퍼층(115) 상에서 제1 액티브층(140)과 이격하여 제3 액티브층(130)이 배치될 수 있다. 다시 말하면, 제3 액티브층(130)은 버퍼층(115) 중에서 아래에 제2 차광층(510)이 위치하는 부분 상에 배치될 수 있다. 예시적인 실시예들에 있어서, 제3 액티브층(130)은 제1 액티브층(140)과 동일한 층 상에 배치될 수 있고, 동일한 물질을 함유할 수 있다. 제3 액티브층(130)은 소스 영역, 드레인 영역 및 상기 소스 영역과 드레인 영역 사이에 위치하는 채널 영역을 가질 수 있다.
버퍼층(115), 제1 액티브층(140) 및 제3 액티브층(130) 상에 제1 게이트 절연층(150)이 배치될 수 있다. 다시 말하면, 제1 게이트 절연층(150)이 버퍼층(115) 상에 전체적으로 배치될 수 있다. 이와는 달리, 제1 게이트 절연층(150)이 제4 표시 영역(10)에만 배치되고, 제1, 제2 및 제3 표시 영역들(20, 40, 30)에 배치되지 않을 수도 있다. 즉, 제1 게이트 절연층(150)이 제1, 제2 및 제3 기능성 모듈(410, 430, 420)과 중첩하지 않을 수 있다.
제1 게이트 절연층(150)은 버퍼층(115) 상에서 제1 및 제3 액티브층들(140, 130)을 충분히 덮을 수 있으며, 제1 및 제3 액티브층들(140, 130)의 주위에 단차를 생성시키지 않고 실질적으로 평탄한 상면을 가질 수 있다. 선택적으로, 제1 게이트 절연층(150)은 버퍼층(115) 상에서 제1 및 제3 액티브층들(140, 130)을 덮으며, 균일한 두께로 제1 및 제3 액티브층들(140, 130)의 프로파일을 따라 배치될 수도 있다. 제1 게이트 절연층(150)은 실리콘 화합물, 금속 산화물 등을 포함할 수 있다. 다른 예시적인 실시예들에 있어서, 제1 게이트 절연층(150)은 복수의 절연층들 포함하는 다층 구조를 가질 수도 있다. 상기 절연층들은 서로 다른 물질 및 서로 다른 두께를 가질 수 있다.
제1 게이트 절연층(150) 상에 제1 게이트 전극(180)이 배치될 수 있다. 다시 말하면, 제1 게이트 전극(180)은 제1 게이트 절연층(150) 중에서 아래에 제1 액티브층(140)이 위치하는 부분 상에 배치될 수 있다. 제1 게이트 전극(180)은 금속, 합금, 금속 질화물, 도전성 금속 산화물, 투명 도전성 물질 등을 포함할 수 있다. 이들은 단독으로 또는 서로 조합되어 사용될 수 있다. 다른 예시적인 실시예들에 있어서, 제1 게이트 전극(180)은 복수의 금속층들을 포함하는 다층 구조를 가질 수도 있다. 상기 금속층들은 서로 다른 물질 및 서로 다른 두께를 가질 수 있다.
제1 게이트 절연층(150) 상에서 제1 게이트 전극(180)과 이격하여 제3 게이트 전극(170)이 배치될 수 있다. 다시 말하면, 제3 게이트 전극(170)은 제1 게이트 절연층(150) 중에서 아래에 제3 액티브층(130)이 위치하는 부분 상에 배치될 수 있다. 예시적인 실시예들에 있어서, 제3 게이트 전극(170)은 제1 게이트 전극(180) 및 하부 게이트 전극(185)과 동일한 층 상에 배치될 수 있고, 동일한 물질을 함유할 수 있다.
제1 게이트 절연층(150) 상에서 제1 게이트 전극(180) 및 제3 게이트 전극(170)과 이격하여 하부 게이트 전극(185)이 배치될 수 있다. 다시 말하면, 하부 게이트 전극(185)은 제1 게이트 절연층(150) 중에서 상부에 제2 액티브층(135)이 위치하는 부분 아래에 배치될 수 있다. 또한, 하부 게이트 전극(185)은 제2 게이트 전극(175)과 중첩할 수 있다. 예시적인 실시예들에 있어서, 하부 게이트 전극(185)은 제1 게이트 전극(180) 및 제3 게이트 전극(170)과 동일한 층 상에 배치될 수 있고, 동일한 물질을 함유할 수 있다. 하부 게이트 전극(185)은 제1 스위칭 트랜지스터(255)의 백 게이트로 기능할 수 있고, 외부 광이 제2 액티브층(135)으로 침투하는 것을 차단하는 차광층으로 기능할 수 있다.
제1 게이트 절연층(150), 제1 게이트 전극(180), 제3 게이트 전극(170) 및 하부 게이트 전극(185) 상에 제1 층간 절연층(190)이 배치될 수 있다. 다시 말하면, 제1 층간 절연층(190)이 제1 게이트 절연층(150) 상에 전체적으로 배치될 수 있다. 이와는 달리, 제1 층간 절연층(190)이 제4 표시 영역(10)에만 배치되고, 제1, 제2 및 제3 표시 영역들(20, 40, 30)에 배치되지 않을 수도 있다. 즉, 제1 층간 절연층(190)이 제1, 제2 및 제3 기능성 모듈(410, 430, 420)과 중첩하지 않을 수 있다.
제1 층간 절연층(190)은 제1 게이트 절연층(150) 상에서 제1, 제3 및 하부 게이트 전극들(180, 170, 185)을 충분히 덮을 수 있으며, 제1, 제3 및 하부 게이트 전극들(180, 170, 185)의 주위에 단차를 생성시키지 않고 실질적으로 평탄한 상면을 가질 수 있다. 선택적으로, 제1 층간 절연층(190)은 제1 게이트 절연층(150) 상에서 제1, 제3 및 하부 게이트 전극들(180, 170, 185)을 덮으며, 균일한 두께로 제1, 제3 및 하부 게이트 전극들(180, 170, 185)의 프로파일을 따라 배치될 수도 있다. 제1 층간 절연층(190)은 실리콘 화합물, 금속 산화물 등을 포함할 수 있다. 다른 예시적인 실시예들에 있어서, 제1 층간 절연층(190)은 복수의 절연층들 포함하는 다층 구조를 가질 수도 있다. 상기 절연층들은 서로 다른 물질 및 서로 다른 두께를 가질 수 있다.
제1 층간 절연층(190) 상에 상부 커패시터 전극(145)이 배치될 수 있다. 다시 말하면, 상부 커패시터 전극(145)은 제1 층간 절연층(190) 중에서 아래에 제1 게이트 전극(180)이 위치하는 부분 상에 배치될 수 있다. 예시적인 실시예들에 있어서, 상부 커패시터 전극(145)은 제1 게이트 전극(180)의 적어도 일부와 중첩하는 개구(232)를 포함할 수 있다. 또한, 상부 커패시터 전극(145)은 금속 산화물 반도체를 포함할 수 있다. 다시 말하면, 상부 커패시터 전극(145)은 인듐(In), 아연(Zn), 갈륨(Ga), 주석(Sn), 티타늄(Ti), 알루미늄(Al), 하프늄(Hf), 지르코늄(Zr), 마그네슘(Mg) 등을 함유하는 이성분계 화합물(ABx), 삼성분계 화합물(ABxCy), 사성분계 화합물(ABxCyDz) 등을 포함하는 금속 반도체 산화물층일 수 있다. 예를 들면, 상부 커패시터 전극(145)은 아연 산화물(ZnOx), 갈륨 산화물(GaOx), 티타늄 산화물(TiOx), 주석 산화물(SnOx), 인듐 산화물(InOx), 인듐-갈륨 산화물(IGO), 인듐-아연 산화물(IZO), 인듐-주석 산화물(ITO), 갈륨-아연 산화물(GZO), 아연-마그네슘 산화물(ZMO), 아연-주석 산화물(ZTO), 아연-지르코늄 산화물(ZnZrxOy), 인듐-갈륨-아연 산화물(IGZO), 인듐-아연-주석 산화물(IZTO), 인듐-갈륨-하프늄 산화물(IGHO), 주석-알루미늄-아연 산화물(TAZO), 인듐-갈륨-주석 산화물(IGTO) 등을 포함할 수 있다.
이에 따라, 상부 커패시터 전극(145) 및 제1 게이트 전극(180)을 포함하는 커패시터(265)가 배치될 수 있다. 예를 들면, 제1 게이트 전극(180)에는 게이트 초기화 전압이 인가될 수 있고, 상부 커패시터 전극(145)에는 고전원 전압이 인가될 수 있다.
제1 층간 절연층(190) 상에서 상부 커패시터 전극(145)과 이격하여 제2 액티브층(135)이 배치될 수 있다. 다시 말하면, 제2 액티브층(135)은 제1 층간 절연층(190) 중에서 아래에 하부 게이트 전극(185)이 위치하는 부분 상에 배치될 수 있다. 예시적인 실시예들에 있어서, 제2 액티브층(135)은 상부 커패시터 전극(145)과 동일한 층 상에 배치될 수 있고, 동일한 물질을 함유할 수 있다. 제2 액티브층(135)은 소스 영역, 드레인 영역 및 상기 소스 영역과 드레인 영역 사이에 위치하는 채널 영역을 가질 수 있다.
제1 층간 절연층(190), 상부 커패시터 전극(145) 및 제2 액티브층(135) 상에 제2 게이트 절연층(155)이 배치될 수 있다. 다시 말하면, 제2 게이트 절연층(155)이 제1 층간 절연층(190) 상에 전체적으로 배치될 수 있다. 이와는 달리, 제2 게이트 절연층(155)이 제4 표시 영역(10)에만 배치되고, 제1, 제2 및 제3 표시 영역들(20, 40, 30)에 배치되지 않을 수도 있다. 즉, 제2 게이트 절연층(155)이 제1, 제2 및 제3 기능성 모듈(410, 430, 420)과 중첩하지 않을 수 있다.
제2 게이트 절연층(155)은 제1 층간 절연층(190) 상에서 상부 커패시터 전극(145) 및 제2 액티브층(135)을 충분히 덮을 수 있으며, 상부 커패시터 전극(145) 및 제2 액티브층(135)의 주위에 단차를 생성시키지 않고 실질적으로 평탄한 상면을 가질 수 있다. 선택적으로, 제2 게이트 절연층(155)은 제1 층간 절연층(190) 상에서 상부 커패시터 전극(145) 및 제2 액티브층(135)을 덮으며, 균일한 두께로 상부 커패시터 전극(145) 및 제2 액티브층(135)의 프로파일을 따라 배치될 수도 있다. 제2 게이트 절연층(155)은 실리콘 화합물, 금속 산화물 등을 포함할 수 있다. 다른 예시적인 실시예들에 있어서, 제2 게이트 절연층(155)은 복수의 절연층들 포함하는 다층 구조를 가질 수도 있다. 상기 절연층들은 서로 다른 물질 및 서로 다른 두께를 가질 수 있다.
제2 게이트 절연층(155) 상에 제2 게이트 전극(175)이 배치될 수 있다. 다시 말하면, 제2 게이트 전극(175)은 제2 게이트 절연층(155) 중에서 아래에 제2 액티브층(135)이 위치하는 부분 상에 배치될 수 있다. 제2 게이트 전극(175)은 금속, 합금, 금속 질화물, 도전성 금속 산화물, 투명 도전성 물질 등을 포함할 수 있다. 이들은 단독으로 또는 서로 조합되어 사용될 수 있다. 다른 예시적인 실시예들에 있어서, 제2 게이트 전극(175)은 복수의 금속층들을 포함하는 다층 구조를 가질 수도 있다. 상기 금속층들은 서로 다른 물질 및 서로 다른 두께를 가질 수 있다.
제2 게이트 절연층(155) 및 제2 게이트 전극(175) 상에 제2 층간 절연층(195)이 배치될 수 있다. 다시 말하면, 제2 층간 절연층(195)이 제2 게이트 절연층(155) 상에 전체적으로 배치될 수 있다. 이와는 달리, 제2 층간 절연층(195)이 제4 표시 영역(10)에만 배치되고, 제1, 제2 및 제3 표시 영역들(20, 40, 30)에 배치되지 않을 수도 있다. 즉, 제2 층간 절연층(195)이 제1, 제2 및 제3 기능성 모듈(410, 430, 420)과 중첩하지 않을 수 있다.
제2 층간 절연층(195)은 제2 게이트 절연층(155) 상에서 제2 게이트 전극(175)을 충분히 덮을 수 있으며, 제2 게이트 전극(175)의 주위에 단차를 생성시키지 않고 실질적으로 평탄한 상면을 가질 수 있다. 선택적으로, 제2 층간 절연층(195)은 제2 게이트 절연층(155) 상에서 제2 게이트 전극(175)을 덮으며, 균일한 두께로 제2 게이트 전극(175)의 프로파일을 따라 배치될 수도 있다. 제2 층간 절연층(195)은 실리콘 화합물, 금속 산화물 등을 포함할 수 있다. 다른 예시적인 실시예들에 있어서, 제2 층간 절연층(195)은 복수의 절연층들 포함하는 다층 구조를 가질 수도 있다. 상기 절연층들은 서로 다른 물질 및 서로 다른 두께를 가질 수 있다.
표시 장치(100)의 다른 단면도에서 제2 층간 절연층(195) 상에 제1 소스 전극 및 제1 드레인 전극이 배치될 수 있다. 상기 제1 소스 전극은 제1 게이트 절연층(150), 제1 층간 절연층(190), 제2 게이트 절연층(155) 및 제2 층간 절연층(195)의 제1 부분을 제거하여 형성된 제1 콘택홀을 통해 제1 액티브층(140)의 상기 소스 영역에 접속될 수 있고, 상기 제1 드레인 전극은 제1 게이트 절연층(150), 제1 층간 절연층(190), 제2 게이트 절연층(155) 및 제2 층간 절연층(195)의 제2 부분을 제거하여 형성된 제2 콘택홀을 통해 제1 액티브층(140)의 상기 드레인 영역에 접속될 수 있다.
이에 따라, 제1 액티브층(140), 제1 게이트 전극(180), 상기 제1 소스 전극 및 상기 제1 드레인 전극을 포함하는 구동 트랜지스터(260)가 배치될 수 있다.
제2 층간 절연층(195) 상에서 상기 제1 소스 및 제1 드레인 전극들과 이격하여 제2 소스 전극(215) 및 제2 드레인 전극(235)이 배치될 수 있다. 제2 소스 전극(215)은 제2 게이트 절연층(155) 및 제2 층간 절연층(195)의 제1 부분을 제거하여 형성된 제3 콘택홀을 통해 제2 액티브층(135)의 상기 소스 영역에 접속될 수 있고, 제2 드레인 전극(235)은 제2 게이트 절연층(155) 및 제2 층간 절연층(195)의 제2 부분을 제거하여 형성된 제4 콘택홀을 통해 제2 액티브층(135)의 상기 드레인 영역에 접속될 수 있다.
이에 따라, 제2 액티브층(135), 제2 게이트 전극(175), 제2 소스 전극(215) 및 제2 드레인 전극(235)을 포함하는 제1 스위칭 트랜지스터(255)가 배치될 수 있다.
제2 층간 절연층(195) 상에서 상기 제1 소스 및 제1 드레인 전극들 및 제2 소스 및 제2 드레인 전극들(215, 235)과 이격하여 제3 소스 전극(210) 및 제3 드레인 전극(230)이 배치될 수 있다. 제3 소스 전극(210)은 제1 게이트 절연층(150), 제1 층간 절연층(190), 제2 게이트 절연층(155) 및 제2 층간 절연층(195)의 제3 부분을 제거하여 형성된 제5 콘택홀을 통해 제3 액티브층(130)의 상기 소스 영역에 접속될 수 있고, 제3 드레인 전극(230)은 제1 게이트 절연층(150), 제1 층간 절연층(190), 제2 게이트 절연층(155) 및 제2 층간 절연층(195)의 제4 부분을 제거하여 형성된 제6 콘택홀을 통해 제3 액티브층(130)의 상기 드레인 영역에 접속될 수 있다.
이에 따라, 제3 액티브층(130), 제3 게이트 전극(170), 제3 소스 전극(210) 및 제3 드레인 전극(230)을 포함하는 제2 스위칭 트랜지스터(250)가 배치될 수 있다.
상기 제1 소스 및 제1 드레인 전극들, 제2 소스 및 제2 드레인 전극들(215, 235) 및 제3 소스 및 제3 드레인 전극들(210, 230) 각각은 금속, 합금, 금속 질화물, 도전성 금속 산화물, 투명 도전성 물질 등을 포함할 수 있다. 이들은 단독으로 또는 서로 조합되어 사용될 수 있다. 다른 예시적인 실시예들에 있어서, 상기 제1 소스 및 제1 드레인 전극들, 제2 소스 및 제2 드레인 전극들(215, 235) 및 제3 소스 및 제3 드레인 전극들(210, 230) 각각은 복수의 금속층들을 포함하는 다층 구조를 가질 수도 있다. 상기 금속층들은 서로 다른 물질 및 서로 다른 두께를 가질 수 있다.
다만, 표시 장치(100)가 3개의 트랜지스터 및 1개의 커패시터를 포함하는 것으로 설명하였으나, 본 발명의 구성이 이에 한정되는 것은 아니다. 예를 들면, 표시 장치(100)는 적어도 4개의 트랜지스터 및 적어도 하나의 커패시터를 포함할 수도 있다.
제2 층간 절연층(195) 상에 제1 전원 전극(245)이 배치될 수 있다. 제1 전원 전극(245)은 제1 층간 절연층(190), 제2 게이트 절연층(155) 및 제2 층간 절연층(195)의 일부를 제거하여 형성된 제7 콘택홀을 통해 제3 게이트 전극(170)에 접속될 수 있다. 여기서, 상기 제7 콘택홀은 상부 커패시터 전극(145)의 개구(232)를 관통할 수 있다. 제1 전원 전극(245)에는 상기 게이트 초기화 전압이 인가될 수 있고, 상기 게이트 초기화 전압이 상기 제7 콘택홀을 통해 제3 게이트 전극(170)에 제공될 수 있다.
제2 층간 절연층(195) 상에서 제1 전원 전극(245)과 이격하여 제2 전원 전극(240)이 배치될 수 있다. 제2 전원 전극(240)은 제2 층간 절연층(195) 및 제2 게이트 절연층(155)의 제3 부분을 제거하여 형성된 제8 콘택홀을 통해 상부 커패시터 전극(145)에 접속될 수 있다. 제2 전원 전극(240)에는 상기 고전원 전압이 인가될 수 있고, 상기 고전원 전압이 상기 제8 콘택홀을 통해 상부 커패시터 전극(145)에 제공될 수 있다.
예시적인 실시예들에 있어서, 제1 전원 전극(245) 및 제2 전원 전극(240)은 상기 제1 소스 및 제1 드레인 전극들, 제2 소스 및 제2 드레인 전극들(215, 235) 및 제3 소스 및 제3 드레인 전극들(210, 230)과 동일한 층 상에 배치될 수 있고, 동일한 물질을 함유할 수 있다.
제2 층간 절연층(195), 제1 및 제2 전원 전극들(245, 240), 상기 제1 소스 및 제1 드레인 전극들, 제2 소스 및 제2 드레인 전극들(215, 235) 및 제3 소스 및 제3 드레인 전극들(210, 230) 상에 제1 평탄화층(270)이 배치될 수 있다. 제1 평탄화층(270)은 상대적으로 두꺼운 두께로 배치될 수 있고, 실질적으로 평탄한 상면을 가질 수 있다. 제1 평탄화층(270)은 유기 절연 물질 또는 무기 절연 물질로 이루어질 수 있다. 예시적인 실시예들에 있어서, 제1 평탄화층(270)은 유기 절연 물질을 포함할 수 있다. 예를 들면, 제1 평탄화층(270)은 포토레지스트, 폴리아크릴계 수지, 폴리이미드계 수지, 폴리아미드계 수지, 실록산계 수지, 아크릴계 수지, 에폭시계 수지 등을 포함할 수 있다.
제1 평탄화층(270) 상에 전원 배선(285)이 배치될 수 있다. 전원 배선(285)은 제1 평탄화층(270)의 제1 부분을 제거하여 형성된 제9 콘택홀을 통해 제2 전원 전극(240)에 접속될 수 있다. 전원 배선(285)에는 상기 고전원 전압이 제공될 수 있고, 상기 고전원 전압이 상기 제9 콘택홀을 통해 제2 전원 전극(240)에 제공될 수 있다. 전원 배선(285)은 금속, 합금, 금속 질화물, 도전성 금속 산화물, 투명 도전성 물질 등을 포함할 수 있다. 이들은 단독으로 또는 서로 조합되어 사용될 수 있다. 다른 예시적인 실시예들에 있어서, 전원 배선(285)은 복수의 금속층들을 포함하는 다층 구조를 가질 수도 있다. 상기 금속층들은 서로 다른 물질 및 서로 다른 두께를 가질 수 있다.
제1 평탄화층(270) 상에서 전원 배선(285)과 이격하여 연결 전극(280)이 배치될 수 있다. 연결 전극(280)은 제1 평탄화층(270)의 제2 부분을 제거하여 형성된 제10 콘택홀을 통해 제3 드레인 전극(230)에 접속될 수 있다. 다시 말하면, 연결 전극(280)은 하부 전극(290)과 제3 드레인 전극(230)을 전기적으로 연결시킬 수 있다. 예시적인 실시예들에 있어서, 연결 전극(280)은 전원 배선(285)과 동일한 층 상에 배치될 수 있고, 동일한 물질을 함유할 수 있다.
제1 평탄화층(270), 전원 배선(285) 및 연결 전극(280) 상에 제2 평탄화층(275)이 배치될 수 있다. 제2 평탄화층(275)은 상대적으로 두꺼운 두께로 배치될 수 있고, 실질적으로 평탄한 상면을 가질 수 있다. 제2 평탄화층(275)은 유기 절연 물질 또는 무기 절연 물질로 이루어질 수 있다. 예시적인 실시예들에 있어서, 제2 평탄화층(275)은 유기 절연 물질을 포함할 수 있다.
제2 평탄화층(275) 상에 하부 전극(290)이 배치될 수 있다. 하부 전극(290)은 제2 평탄화층(275)의 일부를 제거하여 형성된 콘택홀을 통해 연결 전극(280)에 접속될 수 있고, 하부 전극(290)은 제2 스위칭 트랜지스터(250)와 전기적으로 연결될 수 있다. 하부 전극(290)은 금속, 합금, 금속 질화물, 도전성 금속 산화물, 투명 도전성 물질 등을 포함할 수 있다. 이들은 단독으로 또는 서로 조합되어 사용될 수 있다. 다른 예시적인 실시예들에 있어서, 하부 전극(290)은 복수의 금속층들을 포함하는 다층 구조를 가질 수도 있다. 상기 금속층들은 서로 다른 물질 및 서로 다른 두께를 가질 수 있다. 다른 예시적인 실시예들에 있어서, 제2 평탄화층(275)의 상기 콘택홀의 위치가 화소 정의막(310) 아래에 위치할 수도 있다. 이러한 경우, 상기 콘택홀이 표시 장치(100)의 사용자에게 시인되지 않을 수 있고, 표시 장치(100)의 표시 품질이 상대적으로 개선될 수 있다.
화소 정의막(310)은 제2 평탄화층(275) 및 하부 전극(290)의 일부 상에 배치될 수 있다. 다시 말하면, 화소 정의막(310)은 하부 전극(290)의 일부를 노출시킬 수 있다. 화소 정의막(310)은 유기 절연 물질 또는 무기 절연 물질로 이루어질 수 있다. 예시적인 실시예들에 있어서, 화소 정의막(310)은 유기 절연 물질을 포함할 수 있다.
발광층(330)이 하부 전극(290) 상에 배치될 수 있다. 발광층(330)은 유기 발광층(organic light emission layer EML), 정공 주입층(hole injection layer HIL), 정공 수송층(hole transport layer HTL), 전자 수송층(electron transport layer ETL), 전자 주입층(electron injection layer EIL) 등을 포함하는 다층 구조를 가질 수 있다. 발광층(330)의 유기 발광층(EML)은 서브 화소들에 따라 상이한 색광들(즉, 적색광, 녹색광, 청색광 등)을 방출시킬 수 있는 발광 물질들 중 적어도 하나를 사용하여 형성될 수 있다. 이와는 달리, 발광층(330)의 유기 발광층(EML)은 적색광, 녹색광, 청색광 등의 다른 색광들을 발생시킬 수 있는 복수의 발광 물질들을 적층하여 전체적으로 백색광을 방출할 수도 있다. 이러한 경우, 하부 전극(290) 상에 배치된 발광층(330) 상에 컬러 필터가 배치될 수 있다. 상기 컬러 필터는 적색 컬러 필터, 녹색 컬러 필터, 청색 컬러 필터 중 적어도 하나를 포함할 수 있다. 선택적으로, 상기 컬러 필터는 황색(Yellow) 컬러 필터, 청남색(Cyan) 컬러 필터 및 자주색(Magenta) 컬러 필터를 포함할 수도 있다. 상기 컬러 필터는 감광성 수지 또는 컬러 포토레지스트를 포함할 수 있다.
상부 전극(340)은 발광층(330) 상에 배치될 수 있다. 상부 전극(340)은 금속, 합금, 금속 질화물, 도전성 금속 산화물, 투명 도전성 물질 등을 포함할 수 있다. 이들은 단독으로 또는 서로 조합되어 사용될 수 있다. 다른 예시적인 실시예들에 있어서, 상부 전극(340)은 복수의 금속층들을 포함하는 다층 구조를 가질 수도 있다. 예를 들면, 상기 금속층들은 두께가 서로 다르거나 서로 다른 물질들을 포함할 수 있다.
이에 따라, 하부 전극(290), 발광층(330) 및 상부 전극(340)을 포함하는 발광 구조물(200)이 배치될 수 있다.
상부 전극(340) 상에 제1 무기 박막 봉지층(451)이 배치될 수 있다. 예를 들면, 제1 무기 박막 봉지층(451)은 상부 전극(340)의 프로파일을 따라 배치될 수 있다. 제1 무기 박막 봉지층(451)은 발광 구조물(200)이 수분, 산소 등의 침투로 인해 열화되는 것을 방지할 수 있다. 또한, 제1 무기 박막 봉지층(451)은 외부의 충격으로부터 발광 구조물(200)을 보호하는 기능도 수행할 수 있다. 제1 무기 박막 봉지층(451)은 가요성을 갖는 무기 절연 물질을 포함할 수 있다.
제1 무기 박막 봉지층(451) 상에 유기 박막 봉지층(452)이 배치될 수 있다. 유기 박막 봉지층(452)은 표시 장치(100)의 평탄도를 향상시킬 수 있으며, 제1 무기 박막 봉지층(451)과 함께 발광 구조물(200)을 보호할 수 있다. 유기 박막 봉지층(452)은 가요성을 갖는 유기 절연 물질을 포함할 수 있다.
유기 박막 봉지층(452) 상에 제2 무기 박막 봉지층(453)이 배치될 수 있다. 제2 무기 박막 봉지층(453)은 유기 박막 봉지층(452)을 덮으며 균일한 두께로 유기 박막 봉지층(452)의 프로 파일을 따라 배치될 수 있다. 제2 무기 박막 봉지층(453)은 제1 무기 박막 봉지층(451)과 함께 발광 구조물(200)이 수분, 산소 등의 침투로 인해 열화되는 것을 방지할 수 있다. 또한, 제2 무기 박막 봉지층(453)은 외부의 충격으로부터 제1 무기 박막 봉지층(451) 및 유기 박막 봉지층(452)과 함께 발광 구조물(200)을 보호하는 기능도 수행할 수 있다. 제2 무기 박막 봉지층(453)은 가요성을 갖는 무기 절연 물질을 포함할 수 있다.
이에 따라, 제1 무기 박막 봉지층(451), 유기 박막 봉지층(452) 및 제2 무기 박막 봉지층(453)을 포함하는 박막 봉지 구조물(450)이 배치될 수 있다. 선택적으로, 박막 봉지 구조물(450)은 제1 내지 제5 박막 봉지층들로 적층된 5층 구조 또는 제1 내지 제7 박막 봉지층들로 적층된 7층 구조를 가질 수도 있다.
기판(110)의 저면 상에 하부 구조물(400)이 배치될 수 있다. 하부 구조물(400)은 기판(110)의 저면 상에 배치되는 충격 완화층, 상기 충격 완화층 아래에 배치되는 방열판, 상기 충격 완화층과 상기 방열판 사이에 배치되는 접착층 등을 포함할 수 있다. 하부 구조물(400)은 제1 개구(400a), 제2 개구(400b) 및 제3 개구(400c)를 포함할 수 있다.
하부 구조물(400)의 제1 개구(400a)에 제1 기능성 모듈(410)이 배치될 수 있다. 제1 기능성 모듈(410)은 근접 센서 모듈 또는 적외선 센서 모듈일 수 있다.
하부 구조물(400)의 제2 개구(400b)에 제2 기능성 모듈(430)이 배치될 수 있다. 제2 기능성 모듈(430)은 지문 인식 센서 모듈일 수 있다.
하부 구조물(400)의 제3 개구(400c)에 제3 기능성 모듈(420)이 배치될 수 있다. 제3 기능성 모듈(420)은 카메라 모듈일 수 있다.
전술한 바와 같이, 제1 기능성 모듈(410), 제2 기능성 모듈(430), 제3 기능성 모듈(420), 하부 구조물(400), 기판(110), 실리콘층(120), 제1 차광층(530), 제2 차광층(510), 버퍼층(115), 구동 트랜지스터(260), 커패시터(265), 제1 스위칭 트랜지스터(255), 제2 스위칭 트랜지스터(250), 하부 게이트 전극(185), 제1 게이트 절연층(150), 제1 층간 절연층(190), 제2 게이트 절연층(155), 제2 층간 절연층(195), 제1 전원 전극(245), 제2 전원 전극(240), 전원 배선(285), 연결 전극(280), 제1 평탄화층(270), 제2 평탄화층(275), 발광 구조물(200), 화소 정의막(310), 박막 봉지층(450) 등을 포함하는 표시 장치(100)가 제공될 수 있다.
예를 들면, 종래의 표시 장치는 상부 커패시터 전극이 금속을 포함할 수 있고, 상기 종래의 표시 장치는 차광층을 포함하기 위해 총 14회의 마스크 공정을 수행하여 제공될 수 있다.
본 발명의 예시적인 실시예들에 따른 표시 장치(100)는 금속 산화물 반도체를 포함하는 상부 커패시터 전극(145) 및 제3 게이트 전극(170)으로 구성된 커패시터(265)를 포함함으로써, 마스크 공정의 추가 없이 총 13회의 마스크 공정을 통해 제1 차광층(530) 및 제2 차광층(510)을 포함하는 표시 장치(100)가 제공될 수 있다. 이에 따라, 표시 장치(100)는 제1 차광층(530) 및 제2 차광층(510)을 포함함으로써, 분극 현상에 의해 구동 트랜지스터(260)가 영향 받지 않을 수 있고, 구동 트랜지스터(260)의 불량을 방지할 수 있다. 또한, 마스크 공정이 추가되지 않음으로써 표시 장치(100)의 제조 비용이 상대적으로 감소될 수 있다.
도 6 내지 16은 본 발명의 예시적인 실시예들에 따른 표시 장치의 제조 방법을 나타내는 단면도들이다.
도 6을 참조하면, 경질의 유리 기판(105)이 제공될 수 있다. 유리 기판(105) 상에
제1 유기층(111)이 형성될 수 있다. 제1 유기층(111)은 가요성을 갖는 유기 물질을 사용하여 형성될 수 있다. 예시적인 실시예들에 있어서, 제1 유기층(111)은 폴리이미드를 포함할 수 있다.
제1 유기층(111) 상에 제1 무기층(112)이 형성될 수 있다. 제1 무기층(112)은 제1 유기층(111)을 통해 침투하는 수분을 차단할 수 있다. 제1 무기층(112)은 가요성을 갖는 무기 물질을 사용하여 형성될 수 있다. 예시적인 실시예들에 있어서, 제1 무기층(112)은 실리콘 화합물 또는 금속 산화물 등을 포함할 수 있다. 예를 들면, 제1 무기층(112)은 SiOx, SiNx, SiOxNy, SiOxCy, SiCxNy, AlOx, AlNx, TaOx, HfOx, ZrOx, TiOx 등을 포함할 수 있다.
제1 무기층(112) 상에 실리콘층(120)이 형성될 수 있다. 실리콘층(120)은 접착 기능을 갖는 실리콘 물질을 포함할 수 있다. 예시적인 실시예들에 있어서, 실리콘층(120)은 아몰퍼스 실리콘을 사용하여 형성될 수 있다.
실리콘층(120) 상에 제2 유기층(113)이 형성될 수 있다. 제2 유기층(113)은 가요성을 갖는 유기 물질을 사용하여 형성될 수 있다. 예를 들면, 제2 유기층(113)은 폴리이미드를 포함할 수 있다.
제2 유기층(113) 상에 제1 차광층(530)이 형성될 수 있다. 제1 차광층(530)은 금속, 합금, 금속 질화물, 도전성 금속 산화물, 투명 도전성 물질 등을 사용하여 형성될 수 있다. 예를 들면, 제1 차광층(530)은 Au, Ag, Al, Pt, Ni, Ti, Pd, Mg, Ca, Li, Cr, Ta, W, Cu, Mo, Sc, Nd, Ir, 알루미늄을 함유하는 합금, AlNx, 은을 함유하는 합금, WNx, 구리를 함유하는 합금, 몰리브데늄을 함유하는 합금, TiNx, CrNx, TaNx, SrRuxOy, ZnOx, ITO, SnOx, InOx, GaOx, IZO 등을 포함할 수 있다. 이들은 단독으로 또는 서로 조합되어 사용될 수 있다.
제2 유기층(113) 상에서 제1 차광층(530)과 이격하여 제2 차광층(510)이 형성될 수 있다. 예시적인 실시예들에 있어서, 제2 차광층(510)은 제1 차광층(530)과 동일한 층 상에서 동일한 물질을 사용하여 동시에 형성될 수 있다. 예를 들면, 제2 유기층(113) 상에 제1 예비 금속층이 전체적으로 형성된 후, 제1 마스크 공정을 통해 상기 제1 예비 금속층이 부분적으로 식각될 수 있고, 제2 유기층(113) 상에 제1 차광층(530) 및 제2 차광층(510)이 동시에 형성될 수 있다.
도 7을 참조하면, 제2 유기층(113), 제1 차광층(530) 및 제2 차광층(510) 상에 제2 무기층(114)이 형성될 수 있다. 예를 들면, 제2 무기층(114)은 제2 유기층(113) 상에서 제1 및 제2 차광층들(530, 510)을 충분히 덮을 수 있으며, 제1 및 제2 차광층들(530, 510)의 주위에 단차를 생성시키지 않고 실질적으로 평탄한 상면을 가질 수 있다. 선택적으로, 제2 무기층(114)은 제2 유기층(113) 상에서 제1 및 제2 차광층들(530, 510)을 덮으며, 균일한 두께로 제1 및 제2 차광층들(530, 510)의 프로파일을 따라 형성될 수도 있다. 제2 무기층(114)은 제2 유기층(113)을 통해 침투하는 수분을 차단할 수 있다. 제2 무기층(114)은 가요성을 갖는 무기 물질을 사용하여 형성될 수 있다. 예시적인 실시예들에 있어서, 제2 무기층(114)은 제1 무기층(112)과 동일한 물질을 함유할 수 있다.
이에 따라, 제1 유기층(111), 제1 무기층(112), 제2 유기층(113) 및 제2 무기층(114)을 포함하는 기판(110)이 형성될 수 있다.
기판(110)이 얇고 연성을 갖기 때문에, 기판(110)은 단단한 유리 기판(105) 상에 형성될 수 있다. 예를 들면, 후속 공정을 수행한 후, 상기 유리 기판이 기판(110)으로부터 제거될 수 있다. 다시 말하면, 기판(110)의 플렉서블한 물성 때문에, 상기 후속 공정을 기판(110) 상에 직접 수행하기 어려울 수 있다. 이러한 점을 고려하여, 경질의 유리 기판(105)을 이용하여 상기 후속 공정을 수행한 다음, 유리 기판(105)을 제거함으로써, 제1 유기층(111), 제1 무기층(112), 제2 유기층(113) 및 제2 무기층(114)이 기판(110)으로 이용될 수 있다. 또한, 유리 기판(105)을 기판(110)으로 박리 시, 제1 유기층(111), 제1 무기층(112), 제2 유기층(113) 및 제2 무기층(114)이 서로 분리되지 않도록 제1 무기층(112)과 제2 유기층(113) 사이에 실리콘층(120)이 개재될 수 있다.
기판(110) 상에는 버퍼층(115)이 형성될 수 있다. 기판(110)의 유형에 따라 기판(110) 상에 두 개 이상의 버퍼층들(115)이 제공될 수 있거나 버퍼층(115)이 배치되지 않을 수 있다. 버퍼층(115)은 실리콘 화합물, 금속 산화물 등을 사용하여 형성될 수 있다.
버퍼층(115) 상에 제1 액티브층(140)이 형성될 수 있다. 다시 말하면, 제1 액티브층(140)은 버퍼층(115) 중에서 아래에 제1 차광층(530)이 위치하는 부분 상에 형성될 수 있다. 액티브층(130)은 금속 산화물 반도체, 무기물 반도체 또는 유기물 반도체 등을 포함할 수 있다. 예시적인 실시예들에 있어서, 제1 액티브층(140)은 폴리 실리콘을 사용하여 형성될 수 있다. 제1 액티브층(140)은 소스 영역, 드레인 영역 및 상기 소스 영역과 드레인 영역 사이에 위치하는 채널 영역을 가질 수 있다.
버퍼층(115) 상에서 제1 액티브층(140)과 이격하여 제3 액티브층(130)이 형성될 수 있다. 다시 말하면, 제3 액티브층(130)은 버퍼층(115) 중에서 아래에 제2 차광층(510)이 위치하는 부분 상에 형성될 수 있다. 제3 액티브층(130)은 소스 영역, 드레인 영역 및 상기 소스 영역과 드레인 영역 사이에 위치하는 채널 영역을 가질 수 있다. 예시적인 실시예들에 있어서, 제3 액티브층(130)은 제1 액티브층(140)과 동일한 층 상에서 동일한 물질을 사용하여 동시에 형성될 수 있다. 예를 들면, 버퍼층(115) 상에 폴리 실리콘 층이 전체적으로 형성된 후, 제2 마스크 공정을 통해 상기 폴리 실리콘층이 부분적으로 식각될 수 있고, 버퍼층(115) 상에 제1 액티브층(140) 및 제3 액티브층(130)이 동시에 형성될 수 있다.
도 8을 참조하면, 버퍼층(115), 제1 액티브층(140) 및 제3 액티브층(130) 상에 제1 게이트 절연층(150)이 형성될 수 있다. 제1 게이트 절연층(150)은 버퍼층(115) 상에서 제1 및 제3 액티브층들(140, 130)을 충분히 덮을 수 있으며, 제1 및 제3 액티브층들(140, 130)의 주위에 단차를 생성시키지 않고 실질적으로 평탄한 상면을 가질 수 있다. 선택적으로, 제1 게이트 절연층(150)은 버퍼층(115) 상에서 제1 및 제3 액티브층들(140, 130)을 덮으며, 균일한 두께로 제1 및 제3 액티브층들(140, 130)의 프로파일을 따라 형성될 수도 있다. 제1 게이트 절연층(150)은 실리콘 화합물, 금속 산화물 등을 사용하여 형성될 수 있다.
제1 게이트 절연층(150) 상에 제1 게이트 전극(180)이 형성될 수 있다. 다시 말하면, 제1 게이트 전극(180)은 제1 게이트 절연층(150) 중에서 아래에 제1 액티브층(140)이 위치하는 부분 상에 형성될 수 있다. 제1 게이트 전극(180)은 금속, 합금, 금속 질화물, 도전성 금속 산화물, 투명 도전성 물질 등을 사용하여 형성될 수 있다. 이들은 단독으로 또는 서로 조합되어 사용될 수 있다.
제1 게이트 절연층(150) 상에서 제1 게이트 전극(180)과 이격하여 제3 게이트 전극(170)이 형성될 수 있다. 다시 말하면, 제3 게이트 전극(170)은 제1 게이트 절연층(150) 중에서 아래에 제3 액티브층(130)이 위치하는 부분 상에 형성될 수 있다.
제1 게이트 절연층(150) 상에서 제1 게이트 전극(180) 및 제3 게이트 전극(170)과 이격하여 하부 게이트 전극(185)이 형성될 수 있다. 예시적인 실시예들에 있어서, 하부 게이트 전극(185)은 제1 게이트 전극(180) 및 제3 게이트 전극(170)과 동일한 층 상에서 동일한 물질을 사용하여 동시에 형성될 수 있다. 예를 들면, 제1 게이트 절연층(150) 상에 제2 예비 금속층이 전체적으로 형성된 후, 제3 마스크 공정을 통해 상기 제2 예비 금속층이 부분적으로 식각될 수 있고, 제1 게이트 절연층(150) 상에 제1 게이트 전극(180), 제3 게이트 전극(170) 및 하부 게이트 전극(185)이 동시에 형성될 수 있다.
이에 따라, 제1 액티브층(140) 및 제1 게이트 전극(180)을 포함하는 구동 트랜지스터(260)가 형성될 수 있다.
도 9를 참조하면, 제1 게이트 절연층(150), 제1 게이트 전극(180), 제3 게이트 전극(170) 및 하부 게이트 전극(185) 상에 제1 층간 절연층(190)이 형성될 수 있다. 제1 층간 절연층(190)은 제1 게이트 절연층(150) 상에서 제1, 제3 및 하부 게이트 전극들(180, 170, 185)을 충분히 덮을 수 있으며, 제1, 제3 및 하부 게이트 전극들(180, 170, 185)의 주위에 단차를 생성시키지 않고 실질적으로 평탄한 상면을 가질 수 있다. 선택적으로, 제1 층간 절연층(190)은 제1 게이트 절연층(150) 상에서 제1, 제3 및 하부 게이트 전극들(180, 170, 185)을 덮으며, 균일한 두께로 제1, 제3 및 하부 게이트 전극들(180, 170, 185)의 프로파일을 따라 형성될 수도 있다. 제1 층간 절연층(190)은 실리콘 화합물, 금속 산화물 등을 사용하여 형성될 수 있다.
제1 층간 절연층(190) 상에 상부 커패시터 전극(145)이 형성될 수 있다. 다시 말하면, 상부 커패시터 전극(145)은 제1 층간 절연층(190) 중에서 아래에 제1 게이트 전극(180)이 위치하는 부분 상에 형성될 수 있다. 예시적인 실시예들에 있어서, 상부 커패시터 전극(145)에는 제1 게이트 전극(180)의 적어도 일부와 중첩하는 개구(232)가 형성될 수 있다. 또한, 상부 커패시터 전극(145)은 금속 산화물 반도체를 사용하여 형성될 수 있다. 다시 말하면, 상부 커패시터 전극(145)은 In, Zn, Ga, Sn, Ti, Al, Hf, Zr, Mg 등을 함유하는 이성분계 화합물, 삼성분계 화합물, 사성분계 화합물 등을 포함하는 금속 반도체 산화물층일 수 있다. 예를 들면, 상부 커패시터 전극(145)은 ZnOx, GaOx, TiOx, SnOx, InOx, IGO, IZO, ITO, GZO, ZMO, ZTO, ZnZrxOy, IGZO, IZTO, IGHO, TAZO, IGTO 등을 포함할 수 있다.
이에 따라, 상부 커패시터 전극(145) 및 제1 게이트 전극(180)을 포함하는 커패시터(265)가 형성될 수 있다.
제1 층간 절연층(190) 상에서 상부 커패시터 전극(145)과 이격하여 제2 액티브층(135)이 형성될 수 있다. 다시 말하면, 제2 액티브층(135)은 제1 층간 절연층(190) 중에서 아래에 하부 게이트 전극(185)이 위치하는 부분 상에 형성될 수 있다. 제2 액티브층(135)은 소스 영역, 드레인 영역 및 상기 소스 영역과 드레인 영역 사이에 위치하는 채널 영역을 가질 수 있다. 예시적인 실시예들에 있어서, 제2 액티브층(135)은 상부 커패시터 전극(145)과 동일한 층 상에서 동일한 물질을 사용하여 동시에 형성될 수 있다. 예를 들면, 제1 층간 절연층(190) 상에 예비 금속 산화물 반도체층이 전체적으로 형성된 후, 제4 마스크 공정을 통해 상기 예비 금속 산화물 반도체층이 부분적으로 식각될 수 있고, 제1 층간 절연층(190) 상에 상부 커패시터 전극(145) 및 제2 액티브층(135)이 동시에 형성될 수 있다.
도 10을 참조하면, 제1 층간 절연층(190), 상부 커패시터 전극(145) 및 제2 액티브층(135) 상에 제2 게이트 절연층(155)이 형성될 수 있다. 제2 게이트 절연층(155)은 제1 층간 절연층(190) 상에서 상부 커패시터 전극(145) 및 제2 액티브층(135)을 충분히 덮을 수 있으며, 상부 커패시터 전극(145) 및 제2 액티브층(135)의 주위에 단차를 생성시키지 않고 실질적으로 평탄한 상면을 가질 수 있다. 선택적으로, 제2 게이트 절연층(155)은 제1 층간 절연층(190) 상에서 상부 커패시터 전극(145) 및 제2 액티브층(135)을 덮으며, 균일한 두께로 상부 커패시터 전극(145) 및 제2 액티브층(135)의 프로파일을 따라 형성될 수도 있다. 제2 게이트 절연층(155)은 실리콘 화합물, 금속 산화물 등을 사용하여 형성될 수 있다.
제2 게이트 절연층(155) 상에 제2 게이트 전극(175)이 형성될 수 있다. 다시 말하면, 제2 게이트 전극(175)은 제2 게이트 절연층(155) 중에서 아래에 제2 액티브층(135)이 위치하는 부분 상에 형성될 수 있다. 제2 게이트 전극(175)은 금속, 합금, 금속 질화물, 도전성 금속 산화물, 투명 도전성 물질 등을 사용하여 형성될 수 있다. 이들은 단독으로 또는 서로 조합되어 사용될 수 있다. 예를 들면, 제2 게이트 절연층(155) 상에 제3 예비 금속층이 전체적으로 형성된 후, 제5 마스크 공정을 통해 상기 제3 예비 금속층이 부분적으로 식각될 수 있고, 제2 게이트 절연층(155) 상에 제2 게이트 전극(175)이 형성될 수 있다.
제2 게이트 절연층(155) 및 제2 게이트 전극(175) 상에 제2 층간 절연층(195)이 형성될 수 있다. 제2 층간 절연층(195)은 제2 게이트 절연층(155) 상에서 제2 게이트 전극(175)을 충분히 덮을 수 있으며, 제2 게이트 전극(175)의 주위에 단차를 생성시키지 않고 실질적으로 평탄한 상면을 가질 수 있다. 선택적으로, 제2 층간 절연층(195)은 제2 게이트 절연층(155) 상에서 제2 게이트 전극(175)을 덮으며, 균일한 두께로 제2 게이트 전극(175)의 프로파일을 따라 형성될 수도 있다. 제2 층간 절연층(195)은 실리콘 화합물, 금속 산화물 등을 사용하여 형성될 수 있다.
도 11을 참조하면, 제1 게이트 절연층(150), 제1 층간 절연층(190), 제2 게이트 절연층(155) 및 제2 층간 절연층(195)의 제1 부분을 제거하여 제3 액티브층(130)의 상기 소스 영역을 노출시키는 제1 콘택홀(195a)이 형성될 수 있고, 제1 게이트 절연층(150), 제1 층간 절연층(190), 제2 게이트 절연층(155) 및 제2 층간 절연층(195)의 제2 부분을 제거하여 제3 액티브층(130)의 상기 드레인 영역을 노출시키는 제2 콘택홀(195b)이 형성될 수 있다. 제1 콘택홀(195a) 및 제2 콘택홀(195b)이 형성되는 과정과 동시에 제2 층간 절연층(195), 제2 게이트 절연층(155) 및 제1 층간 절연층(190)의 일부를 제거하여 제1 게이트 전극(180)의 상면의 일부를 노출시키는 제3 콘택홀(195c)이 형성될 수 있다. 제3 콘택홀(195c)은 상부 커패시터 전극(145)의 개구(232)를 관통할 수 있다. 예시적인 실시예들에 있어서, 제6 마스크 공정을 통해 제1 콘택홀(195a), 제2 콘택홀(195b) 및 제3 콘택홀(195c)은 동시에 형성될 수 있다.
도 12를 참조하면, 제2 게이트 절연층(155) 및 제2 층간 절연층(195)의 제1 부분을 제거하여 상부 커패시터 전극(145)의 일부를 노출시키는 제4 콘택홀(195d)이 형성될 수 있고, 제2 게이트 절연층(155) 및 제2 층간 절연층(195)의 제2 부분을 제거하여 제2 액티브층(135)의 상기 소스 영역을 노출시키는 제5 콘택홀(195e)이 형성될 수 있으며, 제2 게이트 절연층(155) 및 제2 층간 절연층(195)의 제3 부분을 제거하여 제2 액티브층(135)의 상기 드레인 영역을 노출시키는 제6 콘택홀(195e)이 형성될 수 있다. 예시적인 실시예들에 있어서, 제7 마스크 공정을 통해 제4 콘택홀(195d), 제5 콘택홀(195e) 및 제6 콘택홀(195e)은 동시에 형성될 수 있다.
도 13을 참조하면, 제2 층간 절연층(195) 상에 제2 소스 전극(215) 및 제2 드레인 전극(235)이 형성될 수 있다. 제2 소스 전극(215)은 제5 콘택홀(195e)을 통해 제2 액티브층(135)의 상기 소스 영역에 접속될 수 있고, 제2 드레인 전극(235)은 제6 콘택홀(195e)을 통해 제2 액티브층(135)의 상기 드레인 영역에 접속될 수 있다.
이에 따라, 제2 액티브층(135), 제2 게이트 전극(175), 제2 소스 전극(215) 및 제2 드레인 전극(235)을 포함하는 제1 스위칭 트랜지스터(255)가 형성될 수 있다.
제2 층간 절연층(195) 상에 제3 소스 전극(210) 및 제3 드레인 전극(230)이 형성될 수 있다. 제3 소스 전극(210)은 제1 콘택홀(195a)을 통해 제3 액티브층(130)의 상기 소스 영역에 접속될 수 있고, 제3 드레인 전극(230)은 제2 콘택홀(195b)을 통해 제3 액티브층(130)의 상기 드레인 영역에 접속될 수 있다.
이에 따라, 제3 액티브층(130), 제3 게이트 전극(170), 제3 소스 전극(210) 및 제3 드레인 전극(230)을 포함하는 제2 스위칭 트랜지스터(250)가 형성될 수 있다.
제2 소스 및 제2 드레인 전극들(215, 235) 및 제3 소스 및 제3 드레인 전극들(210, 230) 각각은 금속, 합금, 금속 질화물, 도전성 금속 산화물, 투명 도전성 물질 등을 사용하여 형성될 수 있다. 이들은 단독으로 또는 서로 조합되어 사용될 수 있다.
제2 층간 절연층(195) 상에 제1 전원 전극(245)이 형성될 수 있다. 제1 전원 전극(245)은 제3 콘택홀(195c)을 통해 제3 게이트 전극(170)에 접속될 수 있다.
제2 층간 절연층(195) 상에서 제1 전원 전극(245)과 이격하여 제2 전원 전극(240)이 형성될 수 있다. 제2 전원 전극(240)은 제4 콘택홀(195d)을 통해 상부 커패시터 전극(145)에 접속될 수 있다. 예시적인 실시예들에 있어서, 제1 전원 전극(245) 및 제2 전원 전극(240)은 제2 소스 및 제2 드레인 전극들(215, 235) 및 제3 소스 및 제3 드레인 전극들(210, 230)과 동일한 층 상에서 동일한 물질을 사용하여 동시에 형성될 수 있다. 예를 들면, 제2 층간 절연층(195) 상에 제4 예비 금속층이 전체적으로 형성된 후, 제8 마스크 공정을 통해 상기 제4 예비 금속층이 부분적으로 식각될 수 있고, 제2 층간 절연층(195) 상에 제1 전원 전극(245), 제2 전원 전극(240), 제2 소스 및 제2 드레인 전극들(215, 235) 및 제3 소스 및 제3 드레인 전극들(210, 230)이 동시에 형성될 수 있다.
도 14를 참조하면, 제2 층간 절연층(195), 제1 및 제2 전원 전극들(245, 240), 제2 소스 및 제2 드레인 전극들(215, 235) 및 제3 소스 및 제3 드레인 전극들(210, 230) 상에 제1 평탄화층(270)이 형성될 수 있다. 제1 평탄화층(270)은 상대적으로 두꺼운 두께로 형성될 수 있고, 이러한 경우, 제1 평탄화층(270)은 실질적으로 평탄한 상면을 가질 수 있으며, 이와 같은 제1 평탄화층(270)의 평탄한 상면을 구현하기 위하여 제1 평탄화층(270)에 대해 평탄화 공정이 추가될 수 있다. 제1 평탄화층(270)은 유기 절연 물질을 사용하여 형성될 수 있다. 예를 들면, 제1 평탄화층(270)은 포토레지스트, 폴리아크릴계 수지, 폴리이미드계 수지, 폴리아미드계 수지, 실록산계 수지, 아크릴계 수지, 에폭시계 수지 등을 포함할 수 있다. 예시적인 실시예들에 있어서, 제9 마스크 공정을 통해 제1 평탄화층(270)에는 제2 전원 전극(240)의 상면의 일부를 노출시키는 제7 콘택홀 및 제3 드레인 전극(230)의 상면의 일부를 노출시키는 제8 콘택홀이 형성될 수 있다.
제1 평탄화층(270) 상에 전원 배선(285)이 형성될 수 있다. 전원 배선(285)은 제1 평탄화층(270)의 상기 제7 콘택홀을 통해 제2 전원 전극(240)에 접속될 수 있다. 전원 배선(285)은 금속, 합금, 금속 질화물, 도전성 금속 산화물, 투명 도전성 물질 등을 사용하여 형성될 수 있다. 이들은 단독으로 또는 서로 조합되어 사용될 수 있다.
제1 평탄화층(270) 상에서 전원 배선(285)과 이격하여 연결 전극(280)이 형성될 수 있다. 연결 전극(280)은 제1 평탄화층(270)의 상기 제8 콘택홀을 통해 제3 드레인 전극(230)에 접속될 수 있다. 예시적인 실시예들에 있어서, 연결 전극(280)은 전원 배선(285)과 동일한 층 상에 동일한 물질을 사용하여 동시에 형성될 수 있다. 예를 들면, 제1 평탄화층(270) 상에 제5 예비 금속층이 전체적으로 형성된 후, 제10 마스크 공정을 통해 상기 제5 예비 금속층이 부분적으로 식각될 수 있고, 제1 평탄화층(270) 상에 전원 배선(285) 및 연결 전극(280)이 동시에 형성될 수 있다.
도 15를 참조하면, 제1 평탄화층(270), 전원 배선(285) 및 연결 전극(280) 상에 제2 평탄화층(275)이 형성될 수 있다. 제2 평탄화층(275)은 상대적으로 두꺼운 두께로 형성될 수 있고, 이러한 경우, 제2 평탄화층(275)은 실질적으로 평탄한 상면을 가질 수 있으며, 이와 같은 제2 평탄화층(275)의 평탄한 상면을 구현하기 위하여 제2 평탄화층(275)에 대해 평탄화 공정이 추가될 수 있다. 제2 평탄화층(275)은 유기 절연 물질을 사용하여 형성될 수 있다. 예시적인 실시예들에 있어서, 제11 마스크 공정을 통해 제2 평탄화층(275)에는 연결 전극(280)의 상면의 일부를 노출시키는 제9 콘택홀이 형성될 수 있다.
제2 평탄화층(275) 상에 하부 전극(290)이 형성될 수 있다. 하부 전극(290)은 제2 평탄화층(275)의 상기 제9 콘택홀을 통해 연결 전극(280)에 접속될 수 있다. 하부 전극(290)은 금속, 합금, 금속 질화물, 도전성 금속 산화물, 투명 도전성 물질 등을 사용하여 형성될 수 있다. 이들은 단독으로 또는 서로 조합되어 사용될 수 있다. 예를 들면, 제2 평탄화층(275) 상에 제5 예비 금속층이 전체적으로 형성된 후, 제12 마스크 공정을 통해 상기 제5 예비 금속층이 부분적으로 식각될 수 있고, 제2 평탄화층(275) 상에 하부 전극(290)이 형성될 수 있다.
화소 정의막(310)은 제2 평탄화층(275) 및 하부 전극(290)의 일부 상에 형성될 수 있다. 다시 말하면, 화소 정의막(310)은 하부 전극(290)의 일부를 노출시킬 수 있다. 화소 정의막(310)은 유기 절연 물질을 사용하여 형성될 수 있다. 예를 들면, 제2 평탄화층(275) 및 하부 전극(290) 상에 예비 화소 정의막이 전체적으로 형성된 후, 제13 마스크 공정을 통해 상기 예비 화소 정의막이 부분적으로 식각될 수 있고, 하부 전극(290)의 일부를 노출시키는 화소 정의막(310)이 형성될 수 있다.
도 16을 참조하면,
발광층(330)이 하부 전극(290) 상에 형성될 수 있다. 발광층(330)은 EML, HIL, HTL, ETL, EIL 등을 포함하는 다층 구조를 가질 수 있다. 발광층(330)의 EML은 서브 화소들에 따라 상이한 색광들을 방출시킬 수 있는 발광 물질들 중 적어도 하나를 사용하여 형성될 수 있다. 이와는 달리, 발광층(330)의 EML은 적색광, 녹색광, 청색광 등의 다른 색광들을 발생시킬 수 있는 복수의 발광 물질들을 적층하여 전체적으로 백색광을 방출할 수도 있다. 이러한 경우, 하부 전극(290) 상에 형성된 발광층(330) 상에 컬러 필터가 형성될 수 있다. 상기 컬러 필터는 적색 컬러 필터, 녹색 컬러 필터, 청색 컬러 필터 중 적어도 하나를 포함할 수 있다. 선택적으로, 상기 컬러 필터는 황색 컬러 필터, 청남색 컬러 필터 및 자주색 컬러 필터를 포함할 수도 있다. 상기 컬러 필터는 감광성 수지 또는 컬러 포토레지스트를 사용하여 형성될 수 있다.
상부 전극(340)은 발광층(330) 상에 형성될 수 있다. 상부 전극(340)은 금속, 합금, 금속 질화물, 도전성 금속 산화물, 투명 도전성 물질 등을 사용하여 형성될 수 있다. 이들은 단독으로 또는 서로 조합되어 사용될 수 있다.
이에 따라, 하부 전극(290), 발광층(330) 및 상부 전극(340)을 포함하는 발광 구조물(200)이 형성될 수 있다.
상부 전극(340) 상에 제1 무기 박막 봉지층(451)이 형성될 수 있다. 예를 들면, 제1 무기 박막 봉지층(451)은 상부 전극(340)의 프로파일을 따라 형성될 수 있다. 제1 무기 박막 봉지층(451)은 가요성을 갖는 무기 절연 물질을 사용하여 형성될 수 있다.
제1 무기 박막 봉지층(451) 상에 유기 박막 봉지층(452)이 형성될 수 있다. 유기 박막 봉지층(452)은 가요성을 갖는 유기 절연 물질을 사용하여 형성될 수 있다.
유기 박막 봉지층(452) 상에 제2 무기 박막 봉지층(453)이 형성될 수 있다. 제2 무기 박막 봉지층(453)은 유기 박막 봉지층(452)을 덮으며 균일한 두께로 유기 박막 봉지층(452)의 프로 파일을 따라 형성될 수 있다. 제2 무기 박막 봉지층(453)은 가요성을 갖는 무기 절연 물질을 사용하여 형성될 수 있다.
이에 따라, 제1 무기 박막 봉지층(451), 유기 박막 봉지층(452) 및 제2 무기 박막 봉지층(453)을 포함하는 박막 봉지 구조물(450)이 형성될 수 있다.
박막 봉지층(450)이 형성된 후, 기판(110)으로 유리 기판(105)이 제거될 수 있다.
도 3 및 5를 참조하면, 기판(110)의 저면 상에 하부 구조물(400)이 형성될 수 있다. 하부 구조물(400)은 기판(110)의 저면 상에 배치되는 충격 완화층, 상기 충격 완화층 아래에 배치되는 방열판, 상기 충격 완화층과 상기 방열판 사이에 배치되는 접착층 등을 포함할 수 있다. 하부 구조물(400)에는 제1 개구(400a), 제2 개구(400b) 및 제3 개구(400c)가 형성될 수 있다.
도 2를 참조하면, 하부 구조물(400)의 제1 개구(400a)에 제1 기능성 모듈(410)이 형성될 수 있다. 제1 기능성 모듈(410)은 근접 센서 모듈 또는 적외선 센서 모듈일 수 있다.
하부 구조물(400)의 제2 개구(400b)에 제2 기능성 모듈(430)이 형성될 수 있다. 제2 기능성 모듈(430)은 지문 인식 센서 모듈일 수 있다.
하부 구조물(400)의 제3 개구(400c)에 제3 기능성 모듈(420)이 형성될 수 있다. 제3 기능성 모듈(420)은 카메라 모듈일 수 있다.
이에 따라, 도 1 내지 5에 도시된 표시 장치(100)가 제조될 수 있다.
상술한 바에서는, 본 발명의 예시적인 실시예들을 참조하여 설명하였지만, 해당 기술 분야에서 통상의 지식을 가진 자라면 하기의 특허청구범위에 기재된 본 발명의 사상 및 영역으로부터 벗어나지 않는 범위 내에서 본 발명을 다양하게 수정 및 변경시킬 수 있음을 이해할 것이다
본 발명은 표시 장치를 구비할 수 있는 다양한 전자 기기들에 적용될 수 있다. 예를 들면, 본 발명은 차량용, 선박용 및 항공기용 디스플레이 장치들, 휴대용 통신 장치들, 전시용 또는 정보 전달용 디스플레이 장치들, 의료용 디스플레이 장치들 등과 같은 수많은 전자 기기들에 적용 가능하다.
10: 제4 표시 영역 20: 제1 표시 영역
30: 제3 표시 영역 40: 제2 표시 영역
110: 기판 111: 제1 유기층
112: 제1 무기층 113: 제2 유기층
114: 제2 무기층 115: 버퍼층
120: 실리콘층 130: 제3 액티브층
135: 제2 액티브층 140: 제1 액티브층
150: 제1 게이트 절연층 155: 제2 게이트 절연층
170: 제3 게이트 전극 175: 제2 게이트 전극
180: 제1 게이트 전극 185: 하부 게이트 전극
190: 제1 층간 절연층 195: 제2 층간 절연층
200: 발광 구조물 210: 제3 소스 전극
215: 제2 소스 전극 230: 제3 드레인 전극
235: 제2 드레인 전극 240: 제2 전원 전극
245: 제1 전원 전극 250: 제2 스위칭 트랜지스터
255: 제1 스위칭 트랜지스터 260: 구동 트랜지스터
265: 커패시터 270: 제1 평탄화층
275: 제2 평탄화층 280: 연결 전극
285: 전원 배선 290: 하부 전극
310: 화소 정의막 330: 발광층
340: 상부 전극 400: 하부 구조물
400a, 400b, 400c: 제1 내지 제3 개구들
410: 제1 기능성 모듈 420: 제3 기능성 모듈
430: 제2 기능성 모듈 450: 박막 봉지층
451: 제1 무기 박막 봉지층 452: 유기 봉지층
453: 제2 무기 박막 봉지층 510: 제2 차광층
530: 제1 차광층

Claims (20)

  1. 순차적으로 적층된 제1 폴리이미드층, 제1 베리어층, 제2 폴리이미드층 및 제2 베리어층을 포함하는 기판;
    상기 기판 상에 배치되는 버퍼층;
    상기 제1 베리어층과 상기 제2 폴리이미드층 사이에 배치되는 아몰퍼스 실리콘층;
    상기 제2 폴리이미드층과 상기 제2 베리어층 사이에 배치되는 제1 차광층;
    아래에 상기 제1 차광층이 위치하는 상기 버퍼층 상에 배치되며 폴리 실리콘을 포함하는 제1 액티브층 및 상기 제1 액티브층 상에 배치되는 제1 게이트 전극을 포함하는 구동 트랜지스터;
    상기 제1 게이트 전극 상에 배치되고, 금속 산화물 반도체를 포함하며, 상기 제1 게이트 전극과 함께 커패시터를 구성하는 상부 커패시터 전극;
    금속 산화물 반도체를 포함하는 제2 액티브층 및 상기 제2 액티브층 상에 배치되는 제2 게이트 전극을 포함하는 제1 스위칭 트랜지스터;
    상기 구동 트랜지스터 및 제1 스위칭 트랜지스터 상에 배치되는 하부 전극;
    상기 하부 전극 상에 배치되는 발광층; 및
    상기 발광층 상에 배치되는 상부 전극을 포함하는 표시 장치.
  2. 제 1 항에 있어서, 상기 상부 커패시터 전극과 상기 제2 액티브층은 동일한 층 상에 위치하고, 동일한 물질을 함유하는 것을 특징으로 하는 표시 장치.
  3. 제 1 항에 있어서, 상기 상부 커패시터 전극은 상기 제1 게이트 전극의 적어도 일부와 중첩하는 개구를 포함하는 것을 특징으로 하는 표시 장치.
  4. 제 3 항에 있어서,
    상기 상부 커패시터 상에 배치되는 층간 절연층;
    상기 층간 절연층 상에 배치되는 제1 전원 전극; 및
    상기 제1 전원 전극과 이격하여 배치되는 제2 전원 전극을 더 포함하는 것을 특징으로 하는 표시 장치.
  5. 제 4 항에 있어서, 상기 제1 전원 전극은 상기 층간 절연층의 제1 부분에 형성되며 상기 상부 커패시터 전극의 상기 개구를 관통하는 제1 콘택홀을 통해 상기 제1 게이트 전극에 접속되고,
    상기 제2 전원 전극은 상기 층간 절연층의 제2 부분에 형성되는 제2 콘택홀을 통해 상기 상부 커패시터 전극에 접속되는 것을 특징으로 하는 표시 장치.
  6. 제 1 항에 있어서,
    상기 제2 액티브층 아래에 배치되고, 상기 제2 게이트 전극과 중첩하는 하부 게이트 전극을 더 포함하는 것을 특징으로 하는 표시 장치.
  7. 제 6 항에 있어서, 상기 하부 게이트 전극은 상기 제1 게이트 전극과 동일한 층 상에 배치되고, 동일한 물질을 함유하는 것을 특징으로 하는 표시 장치.
  8. 제 1 항에 있어서, 상기 기판은,
    제1 표시 영역;
    상기 제1 표시 영역으로부터 이격되어 위치하는 제2 표시 영역; 및
    상기 제1 및 제2 표시 영역들을 둘러싸는 제3 표시 영역을 포함하는 것을 특징으로 하는 표시 장치.
  9. 제 8 항에 있어서,
    상기 기판의 저면 상에 배치되는 하부 구조물을 더 포함하고,
    상기 하부 구조물은 상기 제1 및 제2 표시 영역들과 중첩하는 부분에서 제1 및 제2 개구들을 갖는 것을 특징으로 표시 장치.
  10. 제 9 항에 있어서, 상기 제1 및 제2 개구들은 상기 제1 및 제2 표시 영역들 각각과 중첩하는 상기 기판의 저면을 노출시키는 것을 특징으로 하는 표시 장치.
  11. 제 9 항에 있어서, 상기 하부 구조물은 충격 완화층, 방열판 및 접착층을 포함하는 것을 특징으로 하는 표시 장치.
  12. 제 9 항에 있어서,
    상기 하부 구조물의 상기 제1 개구에 배치되는 제1 기능성 모듈; 및
    상기 하부 구조물의 상기 제2 개구에 배치되는 제2 기능성 모듈을 더 포함하는 것을 특징으로 하는 표시 장치.
  13. 제 12 항에 있어서, 상기 제1 기능성 모듈은 카메라 모듈, 얼굴 인식 센서 모듈, 동공 인식 센서 모듈, 가속도 센서 모듈, 지자기 센서 모듈, 근접 센서 모듈, 적외선 센서 모듈 및 조도 센서 모듈로부터 선택된 하나인 것을 특징으로 하는 표시 장치.
  14. 제 12 항에 있어서, 상기 제2 기능성 모듈은 지문 인식 센서 모듈을 포함하는 것을 특징으로 하는 표시 장치.
  15. 제 1 항에 있어서,
    상기 제2 폴리이미드층과 상기 제2 베리어층 사이에서 상기 제1 차광층과 이격하여 배치되는 제2 차광층; 및
    상기 제2 차광층 상에 배치되는 제3 액티브층 및 상기 제3 액티브층 상에 배치되는 제3 게이트 전극을 포함하는 제2 스위칭 트랜지스터를 더 포함하는 것을 특징으로 하는 표시 장치.
  16. 제 15 항에 있어서,
    상기 제1 및 제2 스위칭 트랜지스터들 및 상기 구동 트랜지스터 상에 배치되는 평탄화층을 더 포함하는 것을 특징으로 하는 표시 장치.
  17. 제 16 항에 있어서, 상기 평탄화층에 형성된 콘택홀을 통해 상기 하부 전극이 상기 제2 스위칭 트랜지스터에 접속되는 것을 특징으로 하는 표시 장치.
  18. 제 15 항에 있어서, 상기 제3 액티브층은 상기 제1 액티브층과 동일한 층 상에 배치되고, 동일한 물질을 함유하는 것을 특징으로 하는 표시 장치.
  19. 제 15 항에 있어서, 상기 제3 게이트 전극은 상기 제1 게이트 전극과 동일한 층 상에 배치되고, 동일한 물질을 함유하는 것을 특징으로 하는 표시 장치.
  20. 제 1 항에 있어서,
    상기 상부 전극 상에 배치되는 박막 봉지 구조물을 더 포함하고,
    상기 박막 봉지 구조물은,
    제1 무기 박막 봉지층;
    상기 제1 무기 박막 봉지층 상에 배치되는 유기 박막 봉지층; 및
    상기 유기 박막 봉지층 상에 배치되는 제2 무기 박막 봉지층을 포함하는 것을 특징으로 하는 표시 장치.
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