JP5553266B2 - ナノワイヤ電界効果トランジスタの作製方法 - Google Patents

ナノワイヤ電界効果トランジスタの作製方法 Download PDF

Info

Publication number
JP5553266B2
JP5553266B2 JP2010516829A JP2010516829A JP5553266B2 JP 5553266 B2 JP5553266 B2 JP 5553266B2 JP 2010516829 A JP2010516829 A JP 2010516829A JP 2010516829 A JP2010516829 A JP 2010516829A JP 5553266 B2 JP5553266 B2 JP 5553266B2
Authority
JP
Japan
Prior art keywords
effect transistor
field effect
nanowire
nanowire field
nanowires
Prior art date
Legal status (The legal status is an assumption and is not a legal conclusion. Google has not performed a legal analysis and makes no representation as to the accuracy of the status listed.)
Expired - Fee Related
Application number
JP2010516829A
Other languages
English (en)
Other versions
JPWO2009150999A1 (ja
Inventor
永▲勲▼ 柳
貴 松川
和彦 遠藤
真一 大内
邦博 坂本
明植 昌原
Current Assignee (The listed assignees may be inaccurate. Google has not performed a legal analysis and makes no representation or warranty as to the accuracy of the list.)
National Institute of Advanced Industrial Science and Technology AIST
Original Assignee
National Institute of Advanced Industrial Science and Technology AIST
Priority date (The priority date is an assumption and is not a legal conclusion. Google has not performed a legal analysis and makes no representation as to the accuracy of the date listed.)
Filing date
Publication date
Application filed by National Institute of Advanced Industrial Science and Technology AIST filed Critical National Institute of Advanced Industrial Science and Technology AIST
Priority to JP2010516829A priority Critical patent/JP5553266B2/ja
Publication of JPWO2009150999A1 publication Critical patent/JPWO2009150999A1/ja
Application granted granted Critical
Publication of JP5553266B2 publication Critical patent/JP5553266B2/ja
Expired - Fee Related legal-status Critical Current
Anticipated expiration legal-status Critical

Links

Classifications

    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L29/00—Semiconductor devices specially adapted for rectifying, amplifying, oscillating or switching and having potential barriers; Capacitors or resistors having potential barriers, e.g. a PN-junction depletion layer or carrier concentration layer; Details of semiconductor bodies or of electrodes thereof ; Multistep manufacturing processes therefor
    • H01L29/66—Types of semiconductor device ; Multistep manufacturing processes therefor
    • H01L29/68—Types of semiconductor device ; Multistep manufacturing processes therefor controllable by only the electric current supplied, or only the electric potential applied, to an electrode which does not carry the current to be rectified, amplified or switched
    • H01L29/76—Unipolar devices, e.g. field effect transistors
    • H01L29/772—Field effect transistors
    • H01L29/78—Field effect transistors with field effect produced by an insulated gate
    • H01L29/786—Thin film transistors, i.e. transistors with a channel being at least partly a thin film
    • H01L29/78696—Thin film transistors, i.e. transistors with a channel being at least partly a thin film characterised by the structure of the channel, e.g. multichannel, transverse or longitudinal shape, length or width, doping structure, or the overlap or alignment between the channel and the gate, the source or the drain, or the contacting structure of the channel
    • B—PERFORMING OPERATIONS; TRANSPORTING
    • B82—NANOTECHNOLOGY
    • B82Y—SPECIFIC USES OR APPLICATIONS OF NANOSTRUCTURES; MEASUREMENT OR ANALYSIS OF NANOSTRUCTURES; MANUFACTURE OR TREATMENT OF NANOSTRUCTURES
    • B82Y10/00—Nanotechnology for information processing, storage or transmission, e.g. quantum computing or single electron logic
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L29/00—Semiconductor devices specially adapted for rectifying, amplifying, oscillating or switching and having potential barriers; Capacitors or resistors having potential barriers, e.g. a PN-junction depletion layer or carrier concentration layer; Details of semiconductor bodies or of electrodes thereof ; Multistep manufacturing processes therefor
    • H01L29/02—Semiconductor bodies ; Multistep manufacturing processes therefor
    • H01L29/06—Semiconductor bodies ; Multistep manufacturing processes therefor characterised by their shape; characterised by the shapes, relative sizes, or dispositions of the semiconductor regions ; characterised by the concentration or distribution of impurities within semiconductor regions
    • H01L29/0657—Semiconductor bodies ; Multistep manufacturing processes therefor characterised by their shape; characterised by the shapes, relative sizes, or dispositions of the semiconductor regions ; characterised by the concentration or distribution of impurities within semiconductor regions characterised by the shape of the body
    • H01L29/0665—Semiconductor bodies ; Multistep manufacturing processes therefor characterised by their shape; characterised by the shapes, relative sizes, or dispositions of the semiconductor regions ; characterised by the concentration or distribution of impurities within semiconductor regions characterised by the shape of the body the shape of the body defining a nanostructure
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L29/00—Semiconductor devices specially adapted for rectifying, amplifying, oscillating or switching and having potential barriers; Capacitors or resistors having potential barriers, e.g. a PN-junction depletion layer or carrier concentration layer; Details of semiconductor bodies or of electrodes thereof ; Multistep manufacturing processes therefor
    • H01L29/02—Semiconductor bodies ; Multistep manufacturing processes therefor
    • H01L29/06—Semiconductor bodies ; Multistep manufacturing processes therefor characterised by their shape; characterised by the shapes, relative sizes, or dispositions of the semiconductor regions ; characterised by the concentration or distribution of impurities within semiconductor regions
    • H01L29/0657—Semiconductor bodies ; Multistep manufacturing processes therefor characterised by their shape; characterised by the shapes, relative sizes, or dispositions of the semiconductor regions ; characterised by the concentration or distribution of impurities within semiconductor regions characterised by the shape of the body
    • H01L29/0665—Semiconductor bodies ; Multistep manufacturing processes therefor characterised by their shape; characterised by the shapes, relative sizes, or dispositions of the semiconductor regions ; characterised by the concentration or distribution of impurities within semiconductor regions characterised by the shape of the body the shape of the body defining a nanostructure
    • H01L29/0669—Nanowires or nanotubes
    • H01L29/0673—Nanowires or nanotubes oriented parallel to a substrate
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L29/00—Semiconductor devices specially adapted for rectifying, amplifying, oscillating or switching and having potential barriers; Capacitors or resistors having potential barriers, e.g. a PN-junction depletion layer or carrier concentration layer; Details of semiconductor bodies or of electrodes thereof ; Multistep manufacturing processes therefor
    • H01L29/02—Semiconductor bodies ; Multistep manufacturing processes therefor
    • H01L29/12—Semiconductor bodies ; Multistep manufacturing processes therefor characterised by the materials of which they are formed
    • H01L29/122—Single quantum well structures
    • H01L29/125—Quantum wire structures
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L29/00—Semiconductor devices specially adapted for rectifying, amplifying, oscillating or switching and having potential barriers; Capacitors or resistors having potential barriers, e.g. a PN-junction depletion layer or carrier concentration layer; Details of semiconductor bodies or of electrodes thereof ; Multistep manufacturing processes therefor
    • H01L29/40—Electrodes ; Multistep manufacturing processes therefor
    • H01L29/41—Electrodes ; Multistep manufacturing processes therefor characterised by their shape, relative sizes or dispositions
    • H01L29/423—Electrodes ; Multistep manufacturing processes therefor characterised by their shape, relative sizes or dispositions not carrying the current to be rectified, amplified or switched
    • H01L29/42312—Gate electrodes for field effect devices
    • H01L29/42316—Gate electrodes for field effect devices for field-effect transistors
    • H01L29/4232—Gate electrodes for field effect devices for field-effect transistors with insulated gate
    • H01L29/42384—Gate electrodes for field effect devices for field-effect transistors with insulated gate for thin film field effect transistors, e.g. characterised by the thickness or the shape of the insulator or the dimensions, the shape or the lay-out of the conductor
    • H01L29/42392—Gate electrodes for field effect devices for field-effect transistors with insulated gate for thin film field effect transistors, e.g. characterised by the thickness or the shape of the insulator or the dimensions, the shape or the lay-out of the conductor fully surrounding the channel, e.g. gate-all-around
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L29/00—Semiconductor devices specially adapted for rectifying, amplifying, oscillating or switching and having potential barriers; Capacitors or resistors having potential barriers, e.g. a PN-junction depletion layer or carrier concentration layer; Details of semiconductor bodies or of electrodes thereof ; Multistep manufacturing processes therefor
    • H01L29/66—Types of semiconductor device ; Multistep manufacturing processes therefor
    • H01L29/68—Types of semiconductor device ; Multistep manufacturing processes therefor controllable by only the electric current supplied, or only the electric potential applied, to an electrode which does not carry the current to be rectified, amplified or switched
    • H01L29/76—Unipolar devices, e.g. field effect transistors
    • H01L29/772—Field effect transistors
    • H01L29/775—Field effect transistors with one dimensional charge carrier gas channel, e.g. quantum wire FET

Landscapes

  • Engineering & Computer Science (AREA)
  • Microelectronics & Electronic Packaging (AREA)
  • Power Engineering (AREA)
  • Physics & Mathematics (AREA)
  • Ceramic Engineering (AREA)
  • Condensed Matter Physics & Semiconductors (AREA)
  • General Physics & Mathematics (AREA)
  • Computer Hardware Design (AREA)
  • Nanotechnology (AREA)
  • Chemical & Material Sciences (AREA)
  • Crystallography & Structural Chemistry (AREA)
  • Theoretical Computer Science (AREA)
  • Mathematical Physics (AREA)
  • Materials Engineering (AREA)
  • Thin Film Transistor (AREA)
  • Metal-Oxide And Bipolar Metal-Oxide Semiconductor Integrated Circuits (AREA)
  • Insulated Gate Type Field-Effect Transistor (AREA)

Description

本発明は、ナノワイヤ電界効果トランジスタの作製方法に関するものである。
シリコン集積回路は、これまでＭｏｏｒｅの法則に従って大規模化・高性能化され、高度情報通信 (ＩＴ) 社会をハードウエアの面で支えてきた。今後とも、そのトレンドを続けることが期待されているが、通常のバルクＣＭＯＳ集積回路では、近い将来での微細化限界が危惧され始めている。
その主な原因として、トランジスタの微細化に伴う漏れ電流の増大とトランジスタのスイッチング特性劣化（サブスレッショルド係数の増大）などが挙げられる。つまり、テクノロジーノードが進むほど、動作電力よりも漏れ電流による無効電力の割合が増加していくところに問題の深刻さがある。
この本質的な困難を打破するために、ＩＴＲＳロードマップにおいても、極薄ボディ完全空乏型ＳＯＩ (Ｓｉｌｉｃｏｎ−ｏｎ−Ｉｎｓｕｌａｔｏｒ) デバイスやダブルゲート／マルチゲートＭＯＳＦＥＴなどを２０１０年代初頭に導入すると表明されている。その中でも、起立横方向チャネルを持つＦｉｎ型ダブルゲートＭＯＳＦＥＴ (ＦｉｎＦＥＴ) （非特許文献１参照）が、３２ｎｍノード以降の有望なデバイス候補として世界から注目されている。しかしながら、このダブルゲートＭＯＳＦＥＴにおいても、デバイスのゲート長を２０ｎｍ以下 (３２ｎｍノード以降に相当) までに縮小すると、短チャネル効果による漏れ電流とサブスレッショル係数の増大を完全に抑制することは容易ではない。また、短チャネル化に伴い、チャネル寸法も微細化する必要があるが、その微細なチャネル形成が困難となっている。
上記ＦｉｎＦＥＴのしきい値電圧は、固定値であるため、ダイナミックな電力制御などの応用には使えない。このような欠点を改良するための提案も既になされている。例えば、特許文献１、２では、縦型チャネルを挟んだゲート電極を物理的に分離・電気的に絶縁して、片方のゲート電極に固定バイアスを印加して置き、もう片方のゲート電極でトランジスタを駆動することで、しきい値電圧制御を実現している。その固定バイアスの値を変えるとトランジスタのドレイン電流―ゲート電圧 (Ｉｄ−Ｖｇ) 特性が左右にシフトすることになり、しきい値電圧の制御が可能となる。
しかし、片方のゲート電圧でしきい値電圧を制御する場合、サブスレッショルド係数がどうしても理想値のＳ＝６０ｍＶ／ｄｅｃａｄｅより大幅に増加することになり、デバイスのスイッチング特性の劣化を招く。また、片方のゲートに電圧を加えてしきい値電圧を制御する際に、その片方のチャネルは閉じる方向に動作することとなり、ドレイン電流も大幅に落ちる問題点がある。
近年、上述のようなＦｉｎＦＥＴにおける短チャネル効果、駆動電流低下、微細チャネル形成の困難点などを克服するために、チャネル微細化限界を打破するデバイス構造として、シリコンナノワイヤ電界効果トランジスタが積極的に研究・開発されている。
例えば図２９、図３０及び図３１に示すようなシリコンナノワイヤ電界効果トランジスタが提案されている（非特許文献２、３参照）。
このようなデバイス構造の特徴としては、チャネルがナノサイズの円形断面形状を持つことと、ゲート電極がチャネルの周囲を覆っていることである。
したがって、ＦｉｎＦＥＴに比べ、ゲートによるチャネルポテンシャル制御性が強く、短チャネル効果の抑制にもっと効果的である。また、チャネルの微細化に余裕をもたらした。つまり、チャネルの寸法をゲート長より大きくしてもよいという点が魅力的である。これは、ＦｉｎＦＥＴではゲート電極がチャネルの両サイドしか覆われていないのに対して、ナノワイヤ電界効果トランジスタではゲート電極がチャネルの周りをしっかり覆っている (Ｇａｔｅ−Ａｌｌ−Ａｒｏｕｎｄ：ＧＡＡ) ことに起因する。
しかしながら、これまで提案されたナノワイヤ電界効果トランジスタでは、駆動電流を高めるためには、例えば図３２、図３３及び図３４に示すような円形断面形状のナノワイヤを横方向に並べることになるので、デバイス面積の増大を招く。
特開２００２−２７０８５０号公報 特開２００５−１６７１６３号公報
ＩＥＥＥ Ｔｒａｎｓ．ＥｌｅｃｔｒｏｎＤｅｖｉｃｅｓ，Ｖｏｌ．４７．Ｎｏ．１２，ｐｐ．２３２０−２３２５，２０００． Ｓｙｍｐｏｓｉｕｍ ｏｎ ＶＬＳＩ Ｔｅｃｈｎｏｌｏｇｙ ２００４，ｐｐ．１９６−１９７． Ｓｕｎｇ Ｄａｅ Ｓｕｋ，ｅｔ ａｌ．，ＩＥＤＭ Ｔｅｃｈ．Ｄｉｇ．, ｐｐ．７３５−７３８，２００５．
本発明は、上述のような従来のナノワイヤ電界効果トランジスタの問題点を解決し、デバイス面積の増大を招くことなく駆動電流を高めることを課題とする。
上記課題は次のような手段により解決される。
〔１〕ナノワイヤ電界効果トランジスタの作製方法において、（１００）面方位を持つＳＯＩ基板を用意する工程、ＳＯＩ層を構成するシリコン結晶を加工して断面矩形の起立した板状体とする工程、結晶異方性エッチングにより該シリコン結晶を、２個の三角柱状体がその稜線を介して互いに離隔して対向するように上下に配置された形状に加工する工程及び該２個の三角柱状体を水素アニール或いは熱酸化しナノワイヤを構成する円柱状体とする工程を含む。
〔２〕ナノワイヤ電界効果トランジスタの作製方法において、（１００）面方位を持ち２層以上のＳＯＩ層と埋め込み酸化膜を有するＳＯＩ基板を用意する工程、ＳＯＩ層を構成するシリコン結晶を加工して断面矩形の起立した板状体とする工程、結晶異方性エッチングにより該シリコン結晶を、２個の三角柱状体の組がその稜線を介して互いに離隔して対向するように上下に配置された形状に加工する工程及び該２個の三角柱状体の組を水素アニール或いは熱酸化しナノワイヤを構成する円柱状体とする工程を含む。
なお上記「ナノワイヤ電界効果トランジスタ」は、円形断面形状のみならず、多角断面形状のナノワイヤを有するナノワイヤ電界効果トランジスタも含む。
本発明での（１００）面方位を持つＳＯＩ基板上に作製するナノワイヤは、上下に二つ配置されるので、同じデバイス面積で、従来のナノワイヤ電界効果トランジスタと比較すると、駆動電流は２倍となる。
また、ナノワイヤは結晶異方性ウェットエッチングで作製するので、チャネル表面は原子層オーダに平坦で、そのサイズの再現性、均一性に優れている。
したがって、本発明は、従来のＲＩＥにより加工した不均一なシリコン細線を高温水素アニール或いは熱酸化などで形成した円形断面形状のナノワイヤの寸法バラツキ、特性バラツキを改善できる。
本発明のナノワイヤ電界効果トランジスタの作製方法は、（１００）面方位を持つＳＯＩ基板を用意する工程、ＳＯＩ層を構成するシリコン結晶を加工して断面矩形の起立した板状体とする工程、結晶異方性エッチングにより該シリコン結晶を、２個の三角柱状体がその稜線を介して互いに離隔して対向するように上下に配置された形状に加工する工程及び該２個の三角柱状体を水素アニール或いは熱酸化しナノワイヤを構成する円柱状体とする工程を含む。
本発明に係る電界効果トランジスタについて、以下実施例を例示して詳細に説明する。
ここでは、便宜上（１００）面方位を持つ、故意に不純物を導入していない (Ｎｏｎ−ｄｏｐｅｄ) ＳＯＩ (Ｓｉｌｉｃｏｎ−Ｏｎ−Ｉｎｓｕｌａｔｏｒ) 基板を用いて、反応性イオンエッチング (Ｒｅａｃｔｉｖｅ Ｉｏｎ Ｅｔｃｈｉｎｇ： ＲＩＥ) 、結晶異方性ウェットエッチング及び高温水素アニール或いは熱酸化を用いて、上下に２つの対称的な円形断面形状を持つナノワイヤを同時に形成、ゲートラスト (Ｇａｔｅ−Ｌａｓｔ) プロセスによるデバイス作製の場合を述べるが、ゲートファースト (Ｇａｔｅ−Ｆｉｒｓｔ) プロセスでも、同様なデバイスが作製できる。ゲートファーストプロセスにおいては、ゲートパターン加工後に、ソース・ドレイン領域にイオン注入により、不純物を導入することになる。
（第１実施例）
図１、図２及び図３に本発明の第１実施例を示す。図１は本発明に係る（１００）ＳＯＩ基板上に形成する、上下に一対の円形断面形状のナノワイヤを持つナノワイヤ電界効果トランジスタの平面図であり、図２はＡ−Ａ’断面図であり、図３はＢ−Ｂ’断面図である。図１〜図３において、１は基板、２は埋め込み酸化膜、３はゲート電極、５−１と５−２は縦方向に同時に形成した円形断面形状のナノワイヤ、６−１と６−２はゲート絶縁膜、７−１と７−２は、それぞれソース領域とドレイン領域である。
図４〜図１９に、本発明の第１実施例に係る、上下に一対の円形断面形状のナノワイヤを持つナノワイヤ電界効果トランジスタの製造工程例を示す。なお図４〜図１９において、（Ａ）図はＡ−Ａ’断面図であり、（Ｂ）図はＢ−Ｂ’断面図である。
まず、図４に示すように、シリコン基板１上に、埋め込み酸化膜２と（１００）面方位のシリコン結晶層９からなるＳＯＩウエハを用意する。
次に、図５に示すように、熱酸化を利用して酸化膜１０を形成する。
次に、図６に示すように、電子ビーム描画でレジストパターン２０を形成する。
次に、図７に示すように、反応性イオンエッチング (Ｒｅａｃｔｉｖｅ Ｉｏｎ Ｅｔｃｈｉｎｇ： ＲＩＥ) で、レジストパターン２０を酸化膜１０に転写して、ハードマスク１０−１を形成する。
次に、図８に示すように、レジストパターン２０とハードマスク１０−１を保護膜として、イオン注入を行い、ソース領域７−１とドレイン領域７−２を形成する。その後に、レジストパターンは、酸素にプラズマと硫酸・過酸化水素溶液などで除去、酸化膜ハードマスク１０−１はフッ酸で除去する。この工程は、２回に分けて行い、それぞれ、ＰＭＯＳとＮＯＭＳのソース・ドレイン領域を形成する。イオン注入の際に、ＮＭＯＳに関しては、イオン種としてはＰ或いはＡｓ、ＰＭＯＳに関してはＢ或いはＢＦ 2 + を用いる。
次に、図９に示すように、新たにＣＶＤ（Ｃｈｅｍｉｃａｌ Ｖａｐｏｒ Ｄｅｐｏｓｉｔｉｏｎ）酸化膜１１を堆積する。ＣＶＤ酸化膜の希フッ酸によるエチング速度が大きいため、窒素雰囲気中で、Ｔ＝８５０℃、２分間のアニールを行うことが望ましい。
次に、図１０に示すように、電子ビーム描画で、ナノサイズのレジストパターン２１を形成する。
次に、図１１に示すように、ＲＩＥでレジストパターン２１をＣＶＤ酸化膜１１に転写して、ハードマスク１１−１を形成する。
次に、レジストパターン２１は、酸素プラズマと硫酸・過酸化水素溶液などで除去する。
次に、図１２に示すように、ハードマスク１１−１を利用して、ＲＩＥで、（１００）ＳＯＩ層９を垂直にエッチングし、矩形断面を持つシリコンナノワイヤ９−１を形成する。その後に、酸素プラズマでＲＩＥによる反応生成物を除去し、硫酸・過酸化水素溶液で洗浄する。
次に、図１３に示すように、希フッ酸を用いて、ハードマスク１１−１の幅の微調整を行う。その後に、アルカリ水溶液、例えばＴＭＡＨ (Ｔｅｔｒａｍｅｔｈｙ ｌａｍｍｏｎｉｕｍ Ｈｙｄｒｏｘｉｄｅ) を用いて、矩形シリコンチャネル９−１を側面から結晶異方性エッチングをすることで、上下対称な一対の三角断面形状のナノワイヤ４０−１と４０−２を形成する。三角断面形状のナノワイヤの両側面の面方位は（１１１）面となるので、ＴＭＡＨによるエッチング速度が（１１０）面に比べ、１／４０ほど小さいので、ほぼ自己整合的に三角断面形状のナノワイヤが形成できる。なお、エッチング時間を精密に制御して、三角断面形状のナノワイヤがオーバエッチングされないようにする必要がある。上下の三角断面形状のナノワイヤの間に隙間２２が形成されるか、されないかは、ハードマスク１１−１の幅ＷとＳＯＩ厚Ｈによって決まる。つまり、Ｗ＜Ｈ／ｔａｎ５５°の場合隙間２２が形成されるが、Ｗ＞Ｈ／ｔａｎ５５°の場合は隙間２２が形成されない。ここでは、前者の場合を採用している。しかし、熱酸化の方法で上下の三角断面形状のナノワイヤを分離する場合は、後者の場合を採用する。
次に、図１４に示すように、フッ酸で、ハードマスク１１−１と三角断面形状のナノワイヤ４０−２下の埋め込み酸化膜２をエッチングして、隙間２３を形成する。
次に、図１５に示すように、高温水素アニールを行い、三角断面形状のナノワイヤ４０−１と４０−２を、円形断面形状のナノワイヤ５−１と５−２に加工する。
次に、図１６に示すように、熱酸化を利用して、ゲート酸化膜６−１と６−２を形成する。なお、この工程で、酸化膜の代わりに、高誘電率 (Ｈｉｇｈ−ｋ) 材料をＣＶＤ法で堆積して、ゲート絶縁膜として用いることもできる。
次に、図１７に示すように、ゲート電極材料３０を堆積する。ゲート電極材料としては、ポリシリコン、或いは高融点金属を用いる。例えば、ＴｉＮ、Ｍｏ、Ｔａ／Ｍｏアロイなどをゲート電極材料として用いる。
次に、図１８に示すように、電子ビーム描画を用いて、ゲートパターン２４を形成する。
次に、図１９に示すように、ゲート電極材料３０をＲＩＥで加工し、ゲート電極３を形成する。
次に、ＣＶＤ酸化膜を堆積し、コンタクトホール形成後、Ａｌ電極を形成するが、これらの工程は通常の集積回路作製プロセスと同様であるため、ここでは省略する。ここで、本発明の上下に一対の円形断面形状のナノワイヤを持つナノワイヤ電界効果トランジスタの作製が完了する。
（第２実施例）
図２０、図２１、図２２に本発明の第２実施例を示す。図２０は、本発明に係る２個の円形断面形状のナノワイヤを複数組並列に配置したナノワイヤ電界効果トランジスタの平面図である。図２１はそのＡ−Ａ’断面図、図２２はそのＢ−Ｂ’断面図である。
図２０〜図２２において、１は基板、２は埋め込み酸化膜、３はゲート電極、５−５、５−６、５−７、５−８、５−９、５−１０は円形断面形状のナノワイヤ、６−５、６−６、６−７、６−８、６−９、６−１０はゲート絶縁膜、７−１と７−２はソース・ドレイン領域である。
第２実施例の作製工程は、基本的に第１実施例と同様である。異なる点は、上記段落００１３での電子ビーム描画の際に、２個の円形断面形状のナノワイヤを複数組配置できるようにナノワイヤのパターンを形成すればよい。その他の工程は、第１実施例の工程と同様である。
（第３実施例）
図２３、図２４、図２５に本発明の第３実施例を示す。図２３は、本発明に係わる、上下一対の円形断面形状のナノワイヤを有するナノワイヤ電界効果トランジスタをＰＭＯＳに、上部円形断面形状のナノワイヤをエッチングで無くした円形断面形状のナノワイヤを有するナノワイヤ電界効果トランジスタをＮＭＯＳに用いた集積回路の平面図である。図２４はそれぞれそのＡ１−Ａ１’及びＡ２−Ａ２’断面図、図２５はそのＢ−Ｂ’断面図である。
図２３〜図２５において、１は基板、２は埋め込み酸化膜、３はゲート電極、５−１、５−２、５−４は円形断面形状のナノワイヤ、６−１、６−２、６−３、６−４はゲート絶縁膜、７−１、７−２、７−３、７−４はソース・ドレイン領域である。
第３実施例の作製工程は、基本的に第１実施例と同様である。異なる点は、下記の２点である。
（１）上記段落００１４でのイオン注入の際に、上下一対の円形断面形状のナノワイヤを有するナノワイヤ電界効果トランジスタのソース・ドレイン領域７−１と７−２には、Ｂ或いはＢＦ 2 + を注入し、上の円形断面形状ナノワイヤが欠如したナノワイヤ電界効果トランジスタのソース・ドレイン領域７−３と７−４には、Ｐ、或いはＡｓを注入する。
（２）上記段落００１８のゲート電極形成後に、上下一対の円形断面形状のナノワイヤを有するナノワイヤ電界効果トランジスタの領域は、厚膜レジストで保護して置き、粘度の低いレジストを高速で塗布する。酸素プラズマでレジストをエッチバックして行き、凸となっているナノワイヤとゲート電極の交差する部分の頭部が露出するようにする。次に、ＲＩＥで、エッチング用ガス種を変えながら、上部のゲート電極、酸化膜、ナノワイヤの順にエッチングする。
最後に、硫酸・過酸化水素で、レジストを除去し、保護膜としてＣＶＤ酸化膜を堆積する。これで、上部のナノワイヤをエッチングして除去し、下部ナノワイヤのみを残した、円形断面形状のナノワイヤ電界効果トランジスタが形成される。その他の工程は、第１実施例の工程と同様である。
（第４実施例）
図２６、図２７、図２８に本発明の第４実施例を示す。図２６は、本発明に係る、上下一対の円形断面形状のナノワイヤを有するナノワイヤ電界効果トランジスタと、２個の円形断面形状ナノワイヤを複数組配置したナノワイヤ電界効果トランジスタを混載した集積回路の平面図である。図２７はそれぞれそのＡ１−Ａ１’及びＡ２−Ａ２’断面図、図２８はそのＢ−Ｂ’断面図である。
図２６〜図２８において、１は基板、２は埋め込み酸化膜、３はゲート電極、５−１、５−２、５−５、５−６、５−７、５−８、５−９、５−１０は円形断面形状のナノワイヤ、６−１、６−２、６−５、６−６、６−７、６−８、６−９、６−１０はゲート絶縁膜、７−１、７−２、７−３、７−４はソース・ドレイン領域である。
第４実施例の作製工程は、基本的に第１実施例と同様である。異なる点は、上記段落００１３の電子ビーム描画の際に、上記２種類のナノワイヤ電界効果トランジスタのレジストパターンを同時に描画することである。その他の工程は、第１実施例の工程と同様である。
以上第１〜第４実施例では、２個のナノワイヤを有するナノワイヤ電界効果トランジスタ並びにこれを含む集積回路を例示したが、表面に２層以上のＳＯＩ層と埋め込み酸化膜を有するＳＯＩ基板を用いることにより、上下方向に４個以上偶数個のナノワイヤを有するナノワイヤ電界効果トランジスタ又はこれを含む集積回路を作製することができる。この場合には更なる電流駆動力向上が実現できる。
本発明のナノワイヤ電界効果トランジスタの作製方法は、デバイス面積の増大を招くことなく駆動電流を高めることができる、ナノワイヤ電界効果トランジスタの作製方法として利用することができる。
１ 基板
２ 埋め込み酸化膜
３、３−１、３−２ ゲート電極
４ 絶縁膜
５、５−１、５−２、５−４、５−５、５−６、５−７、５−８、５−９、５−１０ 円形断面形状のナノワイヤ
６−１、６−２、６−４、６−５、６−６、６−７、６−８、６−９、６−１０ ゲート絶縁膜
７−１、７−２、７−３、７−４ ソース・ドレイン領域
９ （１００）結晶シリコン層
１０ 酸化膜
１１ 酸化膜
１１−１ ハードマスク
１３−１、１３−２ 絶縁膜
２０、２１ レジストパターン
２２、２３ 隙間
２４ レジストパターン
３０ ゲート電極材料
４０−１、４０−２ 三角断面形状のナノワイヤ
５０ 矩形断面形状Ｆｉｎチャネル
５０−１、５０−２、５０−３ 円形断面形状のナノワイヤ
６０−１、６０−２、６０−３ ゲート絶縁膜
本発明の第１実施例であるナノワイヤ電界効果トランジスタの平面図。 図２のＡ−Ａ’断面図。 図１のＢ−Ｂ’断面図。 本発明の第１実施例であるナノワイヤ電界効果トランジスタの作製工程図。 本発明の第１実施例であるナノワイヤ電界効果トランジスタの作製工程図。 本発明の第１実施例であるナノワイヤ電界効果トランジスタの作製工程図。 本発明の第１実施例であるナノワイヤ電界効果トランジスタの作製工程図。 本発明の第１実施例であるナノワイヤ電界効果トランジスタの作製工程図。 本発明の第１実施例であるナノワイヤ電界効果トランジスタの作製工程図。 本発明の第１実施例であるナノワイヤ電界効果トランジスタの作製工程図。 本発明の第１実施例であるナノワイヤ電界効果トランジスタの作製工程図。 本発明の第１実施例であるナノワイヤ電界効果トランジスタの作製工程図。 本発明の第１実施例であるナノワイヤ電界効果トランジスタの作製工程図。 本発明の第１実施例であるナノワイヤ電界効果トランジスタの作製工程図。 本発明の第１実施例であるナノワイヤ電界効果トランジスタの作製工程図。 本発明の第１実施例であるナノワイヤ電界効果トランジスタの作製工程図。 本発明の第１実施例であるナノワイヤ電界効果トランジスタの作製工程図。 本発明の第１実施例であるナノワイヤ電界効果トランジスタの作製工程図。 本発明の第１実施例であるナノワイヤ電界効果トランジスタの作製工程図。 本発明の第３実施例であるナノワイヤ電界効果トランジスタの平面図。 図２０のＡ−Ａ’断面図。 図２０のＢ−Ｂ’断面図。 本発明の第４実施例であるナノワイヤ電界効果トランジスタを含む集積回路の平面図。 図２３のＡ１−Ａ１’及びＡ２−Ａ２’断面図。 図２３のＢ−Ｂ’断面図。 本発明の第５実施例であるナノワイヤ電界効果トランジスタを含む集積回路の平面図。 図２６のＡ１−Ａ１’及びＡ２−Ａ２’断面図。 図２６のＢ−Ｂ’断面図。 従来のナノワイヤ電界効果トランジスタの平面図。 図２９のＡ−Ａ’断面図。 図２９のＢ−Ｂ’断面図。 従来の２本のナノワイヤを横方向に配置したナノワイヤ電界効果トランジスタの平面図。 図３２のＡ−Ａ’断面図。 図３２のＢ−Ｂ’断面図。

Claims (2)

  1. （１００）面方位を持つＳＯＩ基板を用意する工程、ＳＯＩ層を構成するシリコン結晶を加工して断面矩形の起立した板状体とする工程、結晶異方性エッチングにより該シリコン結晶を、２個の三角柱状体がその稜線を介して互いに離隔して対向するように上下に配置された形状に加工する工程及び該２個の三角柱状体を水素アニール或いは熱酸化しナノワイヤを構成する円柱状体とする工程を含むナノワイヤ電界効果トランジスタの作製方法。
  2. （１００）面方位を持ち２層以上のＳＯＩ層と埋め込み酸化膜を有するＳＯＩ基板を用意する工程、ＳＯＩ層を構成するシリコン結晶を加工して断面矩形の起立した板状体とする工程、結晶異方性エッチングにより該シリコン結晶を、２個の三角柱状体の組がその稜線を介して互いに離隔して対向するように上下に配置された形状に加工する工程及び該２個の三角柱状体の組を水素アニール或いは熱酸化しナノワイヤを構成する円柱状体とする工程を含むナノワイヤ電界効果トランジスタの作製方法。
JP2010516829A 2008-06-09 2009-06-05 ナノワイヤ電界効果トランジスタの作製方法 Expired - Fee Related JP5553266B2 (ja)

Priority Applications (1)

Application Number Priority Date Filing Date Title
JP2010516829A JP5553266B2 (ja) 2008-06-09 2009-06-05 ナノワイヤ電界効果トランジスタの作製方法

Applications Claiming Priority (4)

Application Number Priority Date Filing Date Title
JP2008150439 2008-06-09
JP2008150439 2008-06-09
PCT/JP2009/060310 WO2009150999A1 (ja) 2008-06-09 2009-06-05 ナノワイヤ電界効果トランジスタ及びその作製方法、並びにこれを含む集積回路
JP2010516829A JP5553266B2 (ja) 2008-06-09 2009-06-05 ナノワイヤ電界効果トランジスタの作製方法

Publications (2)

Publication Number Publication Date
JPWO2009150999A1 JPWO2009150999A1 (ja) 2011-11-17
JP5553266B2 true JP5553266B2 (ja) 2014-07-16

Family

ID=41416706

Family Applications (1)

Application Number Title Priority Date Filing Date
JP2010516829A Expired - Fee Related JP5553266B2 (ja) 2008-06-09 2009-06-05 ナノワイヤ電界効果トランジスタの作製方法

Country Status (3)

Country Link
US (2) US20110057163A1 (ja)
JP (1) JP5553266B2 (ja)
WO (1) WO2009150999A1 (ja)

Families Citing this family (42)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
JP5841752B2 (ja) * 2010-07-02 2016-01-13 株式会社半導体エネルギー研究所 半導体装置
GB2500831B (en) 2010-11-17 2014-07-02 Ibm Nanowire devices
US8753942B2 (en) 2010-12-01 2014-06-17 Intel Corporation Silicon and silicon germanium nanowire structures
KR101650416B1 (ko) 2011-12-23 2016-08-23 인텔 코포레이션 비평면 게이트 올어라운드 장치 및 그의 제조 방법
CN102569410B (zh) * 2012-02-28 2014-06-11 上海华力微电子有限公司 双层隔离半导体纳米线mosfet
CN102569409B (zh) * 2012-02-28 2014-07-16 上海华力微电子有限公司 双层隔离纵向堆叠式半导体纳米线mosfet
CN102646624B (zh) * 2012-03-31 2014-04-16 上海华力微电子有限公司 基于SOI的三维阵列式后栅型Si-NWFET制造方法
CN102623382B (zh) * 2012-03-31 2014-03-12 上海华力微电子有限公司 基于soi的三维阵列式硅纳米线场效应晶体管制备方法
CN103377928B (zh) * 2012-04-17 2015-12-16 中芯国际集成电路制造(上海)有限公司 半导体结构的形成方法、晶体管的形成方法
CN103377942A (zh) * 2012-04-28 2013-10-30 中芯国际集成电路制造(上海)有限公司 半导体结构的形成方法、晶体管的形成方法
CN102683412B (zh) * 2012-05-04 2015-03-18 上海华力微电子有限公司 双层隔离混合晶向应变纳米线mosfet的制备方法
CN102709245B (zh) * 2012-05-04 2014-06-04 上海华力微电子有限公司 制备双层SOI混合晶向后栅型反型模式SiNWFET的方法
CN102683413B (zh) * 2012-05-04 2015-07-29 上海华力微电子有限公司 混合晶向反型模式半导体纳米线mosfet
CN102683333B (zh) * 2012-05-04 2016-04-27 上海华力微电子有限公司 双层隔离混合晶向积累型纳米线mosfet
CN102683414B (zh) * 2012-05-04 2014-11-19 上海华力微电子有限公司 混合晶向反型模式半导体纳米线mosfet
CN102683215B (zh) * 2012-05-04 2015-08-12 上海华力微电子有限公司 应变硅纳米线nmosfet的制备方法
CN102683356B (zh) * 2012-05-04 2014-12-10 上海华力微电子有限公司 双层隔离混合晶向应变纳米线mosfet
US8737114B2 (en) 2012-05-07 2014-05-27 Micron Technology, Inc. Switching device structures and methods
US9184269B2 (en) * 2013-08-20 2015-11-10 Taiwan Semiconductor Manufacturing Company Limited Silicon and silicon germanium nanowire formation
US11404325B2 (en) 2013-08-20 2022-08-02 Taiwan Semiconductor Manufacturing Co., Ltd. Silicon and silicon germanium nanowire formation
US8872161B1 (en) 2013-08-26 2014-10-28 Taiwan Semiconductor Manufacturing Company, Ltd. Integrate circuit with nanowires
JP6162583B2 (ja) * 2013-11-20 2017-07-12 猛英 白土 半導体装置
US9543440B2 (en) * 2014-06-20 2017-01-10 International Business Machines Corporation High density vertical nanowire stack for field effect transistor
US9502518B2 (en) 2014-06-23 2016-11-22 Stmicroelectronics, Inc. Multi-channel gate-all-around FET
US9306019B2 (en) * 2014-08-12 2016-04-05 GlobalFoundries, Inc. Integrated circuits with nanowires and methods of manufacturing the same
US9461114B2 (en) * 2014-12-05 2016-10-04 Samsung Electronics Co., Ltd. Semiconductor devices with structures for suppression of parasitic bipolar effect in stacked nanosheet FETs and methods of fabricating the same
US9449820B2 (en) 2014-12-22 2016-09-20 International Business Machines Corporation Epitaxial growth techniques for reducing nanowire dimension and pitch
CN106033769B (zh) 2015-03-12 2020-10-27 联华电子股份有限公司 纳米线结构及其制作方法
US10217819B2 (en) * 2015-05-20 2019-02-26 Samsung Electronics Co., Ltd. Semiconductor device including metal-2 dimensional material-semiconductor contact
US20160372600A1 (en) * 2015-06-19 2016-12-22 International Business Machines Corporation Contact-first field-effect transistors
US9647139B2 (en) * 2015-09-04 2017-05-09 International Business Machines Corporation Atomic layer deposition sealing integration for nanosheet complementary metal oxide semiconductor with replacement spacer
CN108701653B (zh) * 2016-02-25 2022-07-29 株式会社索思未来 半导体集成电路装置
JP6889380B2 (ja) * 2016-05-06 2021-06-18 株式会社ソシオネクスト 半導体集積回路装置
KR102506426B1 (ko) * 2016-06-07 2023-03-08 삼성전자주식회사 반도체 소자
US10236362B2 (en) 2016-06-30 2019-03-19 International Business Machines Corporation Nanowire FET including nanowire channel spacers
WO2018025597A1 (ja) * 2016-08-01 2018-02-08 株式会社ソシオネクスト 半導体チップ
CN109643688B (zh) 2016-08-01 2023-01-06 株式会社索思未来 半导体集成电路装置
WO2018030107A1 (ja) * 2016-08-08 2018-02-15 株式会社ソシオネクスト 半導体集積回路装置
US10332986B2 (en) 2016-08-22 2019-06-25 International Business Machines Corporation Formation of inner spacer on nanosheet MOSFET
WO2019043888A1 (ja) * 2017-08-31 2019-03-07 株式会社ソシオネクスト 半導体集積回路装置
US11139402B2 (en) * 2018-05-14 2021-10-05 Synopsys, Inc. Crystal orientation engineering to achieve consistent nanowire shapes
KR102569943B1 (ko) * 2018-10-24 2023-08-25 한국전자기술연구원 실리콘 나노와이어를 이용한 트랜지스터 및 그 제조방법

Citations (3)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
JP2005167163A (ja) * 2003-12-05 2005-06-23 National Institute Of Advanced Industrial & Technology 二重ゲート電界効果トランジスタ
JP2006080519A (ja) * 2004-09-07 2006-03-23 Samsung Electronics Co Ltd ワイヤチャンネルを有する電界効果トランジスタ及びその製造方法
JP2007220809A (ja) * 2006-02-15 2007-08-30 Toshiba Corp 半導体装置及びその製造方法

Family Cites Families (14)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
US5405454A (en) * 1992-03-19 1995-04-11 Matsushita Electric Industrial Co., Ltd. Electrically insulated silicon structure and producing method therefor
JPH06188432A (ja) * 1992-12-16 1994-07-08 Nippon Telegr & Teleph Corp <Ntt> 量子デバイスおよびその製造方法
US6630388B2 (en) * 2001-03-13 2003-10-07 National Institute Of Advanced Industrial Science And Technology Double-gate field-effect transistor, integrated circuit using the transistor and method of manufacturing the same
JP2004058267A (ja) * 2002-06-03 2004-02-26 Japan Science & Technology Corp シリコン微小細線からなる３次元構造体、その製造方法及びそれを利用した装置
DE10250868B8 (de) * 2002-10-31 2008-06-26 Qimonda Ag Vertikal integrierter Feldeffekttransistor, Feldeffekttransistor-Anordnung und Verfahren zum Herstellen eines vertikal integrierten Feldeffekttransistors
WO2005055326A1 (ja) * 2003-12-05 2005-06-16 National Institute Of Advanced Industrial Science And Technology 二重ゲート電界効果トランジスタ
KR100585157B1 (ko) * 2004-09-07 2006-05-30 삼성전자주식회사 다수의 와이어 브릿지 채널을 구비한 모스 트랜지스터 및그 제조방법
KR100594327B1 (ko) * 2005-03-24 2006-06-30 삼성전자주식회사 라운드 형태의 단면을 가지는 나노와이어를 구비한 반도체소자 및 그 제조 방법
US8080481B2 (en) * 2005-09-22 2011-12-20 Korea Electronics Technology Institute Method of manufacturing a nanowire device
US7491995B2 (en) * 2006-04-04 2009-02-17 Micron Technology, Inc. DRAM with nanofin transistors
US8106382B2 (en) * 2006-06-21 2012-01-31 Panasonic Corporation Field effect transistor
US20090066348A1 (en) * 2006-09-06 2009-03-12 Young Shik Shin Apparatus and method for quantitative determination of target molecules
US7892956B2 (en) * 2007-09-24 2011-02-22 International Business Machines Corporation Methods of manufacture of vertical nanowire FET devices
US7893492B2 (en) * 2009-02-17 2011-02-22 International Business Machines Corporation Nanowire mesh device and method of fabricating same

Patent Citations (3)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
JP2005167163A (ja) * 2003-12-05 2005-06-23 National Institute Of Advanced Industrial & Technology 二重ゲート電界効果トランジスタ
JP2006080519A (ja) * 2004-09-07 2006-03-23 Samsung Electronics Co Ltd ワイヤチャンネルを有する電界効果トランジスタ及びその製造方法
JP2007220809A (ja) * 2006-02-15 2007-08-30 Toshiba Corp 半導体装置及びその製造方法

Also Published As

Publication number Publication date
JPWO2009150999A1 (ja) 2011-11-17
WO2009150999A1 (ja) 2009-12-17
US20110057163A1 (en) 2011-03-10
US20120238082A1 (en) 2012-09-20
US8399330B2 (en) 2013-03-19

Similar Documents

Publication Publication Date Title
JP5553266B2 (ja) ナノワイヤ電界効果トランジスタの作製方法
JP5413782B2 (ja) ナノワイヤ電界効果トランジスタ及びこれを含む集積回路
US9153657B2 (en) Semiconductor devices comprising a fin
JP5009611B2 (ja) Ｆｉｎｆｅｔデバイス中の構造を形成する方法
US9252252B2 (en) Ambipolar silicon nanowire field effect transistor
US7452778B2 (en) Semiconductor nano-wire devices and methods of fabrication
CN108172548B (zh) 用于形成金属氧化物半导体器件结构的鳍的方法
Masahara et al. Ultrathin channel vertical DG MOSFET fabricated by using ion-bombardment-retarded etching
JP2006505950A (ja) 分離した複数のゲートを有するダブルゲート半導体デバイス
TW201125122A (en) Recessed contact for multi-gate FET optimizing series resistance
WO2011066726A1 (zh) 混合材料积累型圆柱体全包围栅cmos场效应晶体管
US10600881B2 (en) Tunneling field-effect transistor and fabrication method thereof
WO2011066728A1 (zh) 混合材料积累型全包围栅cmos场效应晶体管
JP2010258124A (ja) 半導体装置及び半導体装置の製造方法
JP2024102121A (ja) 水平ゲートオールアラウンド（ｈＧＡＡ）ナノワイヤ及びナノスラブトランジスタ
JP4415112B2 (ja) 電界効果トランジスタ及びこれを含む集積回路
US20080197384A1 (en) Field Effect Transistor Arrangement
JP2011512668A (ja) 常温で動作する単電子トランジスタ及びその製造方法
CN104347508B (zh) 半导体结构及其形成方法
CN102646598A (zh) 基于SOI的纵向堆叠式后栅型Si-NWFET制造方法
JP5196470B2 (ja) 二重絶縁ゲート電界効果トランジスタ
CN102646624B (zh) 基于SOI的三维阵列式后栅型Si-NWFET制造方法
JP5327782B2 (ja) 二重絶縁ゲート電界効果トランジスタおよびその製造方法
TW202247463A (zh) 具全空乏矽晶絕緣體之環繞式閘極元件
CN116110948A (zh) 具有自对准的源漏掺杂的二维多桥沟道晶体管及制备方法

Legal Events

Date Code Title Description
A131 Notification of reasons for refusal

Free format text: JAPANESE INTERMEDIATE CODE: A131

Effective date: 20130521

A521 Request for written amendment filed

Free format text: JAPANESE INTERMEDIATE CODE: A523

Effective date: 20130625

A131 Notification of reasons for refusal

Free format text: JAPANESE INTERMEDIATE CODE: A131

Effective date: 20131029

TRDD Decision of grant or rejection written
A01 Written decision to grant a patent or to grant a registration (utility model)

Free format text: JAPANESE INTERMEDIATE CODE: A01

Effective date: 20140513

A61 First payment of annual fees (during grant procedure)

Free format text: JAPANESE INTERMEDIATE CODE: A61

Effective date: 20140516

R150 Certificate of patent or registration of utility model

Ref document number: 5553266

Country of ref document: JP

Free format text: JAPANESE INTERMEDIATE CODE: R150

S533 Written request for registration of change of name

Free format text: JAPANESE INTERMEDIATE CODE: R313533

R350 Written notification of registration of transfer

Free format text: JAPANESE INTERMEDIATE CODE: R350

R250 Receipt of annual fees

Free format text: JAPANESE INTERMEDIATE CODE: R250

R250 Receipt of annual fees

Free format text: JAPANESE INTERMEDIATE CODE: R250

R250 Receipt of annual fees

Free format text: JAPANESE INTERMEDIATE CODE: R250

LAPS Cancellation because of no payment of annual fees