JP6889380B2 - 半導体集積回路装置 - Google Patents

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Description

本開示は、ナノワイヤＦＥＴ（Field Effect Transistor）を用いたスタンダードセルを備えた半導体集積回路装置に関する。
半導体基板上に半導体集積回路を形成する方法として、スタンダードセル方式が知られている。スタンダードセル方式とは、特定の論理機能を有する基本的単位（例えば、インバータ，ラッチ，フリップフロップ，全加算器など）をスタンダードセルとして予め用意しておき、半導体基板上に複数のスタンダードセルを配置して、それらのスタンダードセルを配線で接続することによって、ＬＳＩチップを設計する方式のことである。
また、ＬＳＩの基本構成要素であるトランジスタは、ゲート長の縮小（スケーリング）により、集積度の向上、動作電圧の低減、および動作速度の向上を実現してきた。しかし近年、過度なスケーリングによるオフ電流と、それによる消費電力の著しい増大が問題となっている。この問題を解決するため、トランジスタ構造を従来の平面型から立体型に変更した立体構造トランジスタが盛んに研究されている。その１つとして、ナノワイヤＦＥＴが注目されている。
非特許文献１，２には、ナノワイヤＦＥＴの製造方法の例が開示されている。
S. Bangsaruntip, et al. "High performance and highly uniform gate-all-around silicon nanowire MOSFETs with wire size dependent scaling", Electron Devices Meeting (IEDM), 2009 IEEE International Isaac Laucer, et al. "Si Nanowire CMOS Fabricated with Minimal Deviation from RMG Fin FET Technology Showing Record Performance", 2015 Symposium on VLSI Technology Digest of Technical Papers
これまで、ナノワイヤＦＥＴを用いたスタンダードセルの構造や、ナノワイヤＦＥＴを用いた半導体集積回路のレイアウトに関して、具体的な検討はまだなされていない。
本開示は、ナノワイヤＦＥＴを用いた半導体集積回路装置に関するものであり、製造の容易化に有効なレイアウト構成を提供する。
本開示の第１態様では、半導体集積回路装置は、第１ナノワイヤＦＥＴ（Field Effect Transistor）を備えた第１スタンダードセルと、第２ナノワイヤＦＥＴを備えた第２スタンダードセルとを備える。前記第１ナノワイヤＦＥＴは、第１方向に延びるＮａ（Ｎａは２以上の整数）本の第１ナノワイヤと、前記第１ナノワイヤの前記第１方向における両端にそれぞれ設けられ、前記第１ナノワイヤと接続された一対の第１パッドと、前記第１方向と垂直をなす第２方向に延び、前記第１ナノワイヤの前記第１方向における所定範囲において、前記第１ナノワイヤの周囲を囲うように設けられた第１ゲート電極とを備える。前記第２ナノワイヤＦＥＴは、前記第１方向に延びるＮｂ（Ｎｂは１以上でＮａより小さい整数）本の第２ナノワイヤと、前記第２ナノワイヤの前記第１方向における両端にそれぞれ設けられ、前記第２ナノワイヤと接続された一対の第２パッドと、前記第２方向に延び、前記第２ナノワイヤの前記第１方向における所定範囲において、前記第２ナノワイヤの周囲を囲うように設けられた第２ゲート電極とを備える。前記第１ナノワイヤＦＥＴの前記第１パッドと前記第２ナノワイヤＦＥＴの前記第２パッドとは、前記第２方向において、両端のうち少なくともいずれか一方の位置が、一致している。
この態様によると、第１スタンダードセルが備える第１ナノワイヤＦＥＴは、第１方向に延びるＮａ（Ｎａは２以上の整数）本のナノワイヤを備えており、第２スタンダードセルが備える第２ナノワイヤＦＥＴは、第１方向に延びるＮｂ（Ｎｂは１以上でＮａより小さい整数）本のナノワイヤを備えている。そして、第１ナノワイヤＦＥＴのパッドと第２ナノワイヤＦＥＴのパッドとは、第１方向と垂直をなす第２方向において、両端のうち少なくともいずれか一方の位置が、一致している。このため、ナノワイヤの本数が異なる第１および第２ナノワイヤＦＥＴについて、第２方向におけるパッド端の位置を合わせることができる。したがって、半導体集積回路装置の製造が容易になり、製造ばらつきを抑制することができるので、歩留まりが向上する。
本開示の第２態様では、半導体集積回路装置は、第１ナノワイヤＦＥＴ（Field Effect Transistor）と、回路の論理動作に寄与しないダミートランジスタである、第２ナノワイヤＦＥＴとを備えたスタンダードセルを備える。前記第１ナノワイヤＦＥＴは、第１方向に延びるナノワイヤと、前記ナノワイヤの前記第１方向における両端にそれぞれ設けられ、前記ナノワイヤと接続された一対のパッドと、前記第１方向と垂直をなす第２方向に延び、前記ナノワイヤの前記第１方向における所定範囲において前記ナノワイヤの周囲を囲うように設けられたゲート電極とを備える。前記第２ナノワイヤＦＥＴは、前記第１ナノワイヤＦＥＴのパッド間に設けられ、前記第１方向に延びるダミーナノワイヤと、前記第１ナノワイヤＦＥＴのゲート電極と同一直線上に、前記ゲート電極と分離して配置され、前記ダミーナノワイヤの前記第１方向における所定範囲において前記ダミーナノワイヤの周囲を囲うように設けられたダミーゲート電極とを備える。
この態様によると、スタンダードセルは、第１ナノワイヤＦＥＴと、回路の論理動作に寄与しないダミートランジスタである第２ナノワイヤＦＥＴとを備えている。第２ナノワイヤＦＥＴは、第１ナノワイヤＦＥＴのパッド間に設けられたダミーナノワイヤと、第１ナノワイヤＦＥＴのゲート電極と同一直線上に、このゲート電極と分離して、ダミーナノワイヤの周囲を囲うように設けられたダミーゲート電極とを備えている。このため、第１ナノワイヤＦＥＴについて、第２方向におけるパッド端の位置を、他のナノワイヤＦＥＴと合わせることが容易になる。このため、半導体集積回路装置の製造が容易になり、製造ばらつきを抑制することができるので、歩留まりが向上する。
本開示の第３態様では、半導体集積回路装置は、第１ナノワイヤＦＥＴ（Field Effect Transistor）と、回路の論理動作に寄与しないダミートランジスタである、第２ナノワイヤＦＥＴとを備えたスタンダードセルを備える。前記第１ナノワイヤＦＥＴは、第１方向に延びるナノワイヤと、前記ナノワイヤの前記第１方向における両端にそれぞれ設けられ、前記ナノワイヤと接続された一対のパッドと、前記第１方向と垂直をなす第２方向に延び、前記ナノワイヤの前記第１方向における所定範囲において前記ナノワイヤの周囲を囲うように設けられたゲート電極とを備える。前記第２ナノワイヤＦＥＴは、前記第１ナノワイヤＦＥＴのナノワイヤと並列に、前記第１方向に延びるように設けられたダミーナノワイヤと、前記ダミーナノワイヤの前記第１方向における両端の少なくともいずれか一方に設けられ、前記ダミーナノワイヤと接続されたダミーパッドとを備える。前記ダミーパッドは、前記第１ナノワイヤＦＥＴのパッドと前記第２方向に並び、当該パッドと分離して、配置されている。
この態様によると、スタンダードセルは、第１ナノワイヤＦＥＴと、回路の論理動作に寄与しないダミートランジスタである第２ナノワイヤＦＥＴとを備えている。第２ナノワイヤＦＥＴは、第１ナノワイヤＦＥＴのナノワイヤと並列に第１方向に延びるように設けられたダミーナノワイヤと、ダミーナノワイヤの第１方向における両端の少なくともいずれか一方に設けられ、第１ナノワイヤＦＥＴのパッドと第１方向と垂直をなす第２方向に並び、当該パッドと分離して配置されているダミーパッドとを備える。このため、第１ナノワイヤＦＥＴについて、第２方向における、パッドおよびダミーパッドを含む領域の端の位置を、他のナノワイヤＦＥＴと合わせることが容易になる。このため、半導体集積回路装置の製造が容易になり、製造ばらつきを抑制することができるので、歩留まりが向上する。
本開示の第４態様では、半導体集積回路装置は、第１ナノワイヤＦＥＴ（Field Effect Transistor）と、第２ナノワイヤＦＥＴとを備えたスタンダードセルを備える。前記第１ナノワイヤＦＥＴは、第１方向に延びるＮａ（Ｎａは２以上の整数）本の第１ナノワイヤと、前記第１ナノワイヤの前記第１方向における両端にそれぞれ設けられ、前記第１ナノワイヤと接続された一対の第１パッドと、前記第１方向と垂直をなす第２方向に延び、前記第１ナノワイヤの前記第１方向における所定範囲において、前記第１ナノワイヤの周囲を囲うように設けられた第１ゲート電極とを備える。前記第２ナノワイヤＦＥＴは、第１方向に延びるＮｂ（Ｎｂは１以上でＮａより小さい整数）本の第２ナノワイヤと、前記第２ナノワイヤの前記第１方向における両端にそれぞれ設けられ、前記第２ナノワイヤと接続された一対の第２パッドと、前記第２方向に延び、前記第２ナノワイヤの前記第１方向における所定範囲において、前記第２ナノワイヤの周囲を囲うように設けられた第２ゲート電極とを備える。前記第１ナノワイヤＦＥＴの前記第１パッドと前記第２ナノワイヤＦＥＴの前記第２パッドとは、前記第２方向において、両端のうち少なくともいずれか一方の位置が、一致している。
この態様によると、スタンダードセルにおいて、第１ナノワイヤＦＥＴは、第１方向に延びるＮａ（Ｎａは２以上の整数）本のナノワイヤを備えており、第２ナノワイヤＦＥＴは、第１方向に延びるＮｂ（Ｎｂは１以上でＮａより小さい整数）本のナノワイヤを備えている。そして、第１ナノワイヤＦＥＴのパッドと第２ナノワイヤＦＥＴのパッドとは、第１方向と垂直をなす第２方向において、両端のうち少なくともいずれか一方の位置が、一致している。このため、ナノワイヤの本数が異なる第１および第２ナノワイヤＦＥＴについて、第２方向におけるパッド端の位置を合わせることができる。したがって、半導体集積回路装置の製造が容易になり、製造ばらつきを抑制することができるので、歩留まりが向上する。
本開示によると、ナノワイヤＦＥＴを用いた半導体集積回路装置において、製造が容易になり、製造ばらつきを抑制することができ、歩留まりを向上させることができる。
第１実施形態に係る半導体集積回路装置のレイアウト構成例を示す平面図 図１のレイアウト構成の断面図 第１実施形態に係る半導体集積回路装置のレイアウト構成の他の例を示す平面図 第１実施形態に係る半導体集積回路装置のレイアウト構成の他の例を示す平面図 第１実施形態に係る半導体集積回路装置のレイアウト構成の他の例を示す平面図 第２実施形態に係る半導体集積回路装置のレイアウト構成例を示す平面図 第３実施形態に係る半導体集積回路装置のレイアウト構成例を示す平面図 （ａ），（ｂ）は第３実施形態におけるスタンダードセルの他の例 第４実施形態に係る半導体集積回路装置のレイアウト構成例を示す平面図である。 第５実施形態に係る半導体集積回路装置のレイアウト構成例を示す平面図 図１０のスタンダードセルの回路図 第１実施形態に係る半導体集積回路装置のレイアウト構成の他の例を示す平面図 図１のレイアウト構成例の変形例 ナノワイヤＦＥＴの基本構造を示す模式図 ナノワイヤＦＥＴの基本構造を示す模式図
以下、実施の形態について、図面を参照して説明する。以下の実施の形態では、半導体集積回路装置は複数のスタンダードセルを備えており、この複数のスタンダードセルのうち少なくとも一部は、ナノワイヤＦＥＴ（Field Effect Transistor）を備えるものとする。
図１４はナノワイヤＦＥＴの基本構造例を示す模式図である（全周ゲート（ＧＡＡ：Gate All Around）構造ともいう）。ナノワイヤＦＥＴとは、電流が流れる細いワイヤ（ナノワイヤ）を用いたＦＥＴである。ナノワイヤは例えばシリコンによって形成される。図１４に示すように、ナノワイヤは、基板上において、水平方向すなわち基板と並行して延びるように形成されており、その両端が、ナノワイヤＦＥＴのソース領域およびドレイン領域となる構造物に接続されている。本願明細書では、ナノワイヤＦＥＴにおいて、ナノワイヤの両端に接続されており、ナノワイヤＦＥＴのソース領域およびドレイン領域となる構造物のことを、パッドと呼ぶ。図１４では、シリコン基板の上にＳＴＩ(Shallow Trench Isolation)が形成されているが、ナノワイヤの下方（ハッチを付した部分）では、シリコン基板が露出している。なお実際には、ハッチを付した部分は熱酸化膜等で覆われている場合があるが、図１４では簡略化のため、図示を省略している。
ナノワイヤは、その周囲が、シリコン酸化膜等の絶縁膜を介して、例えばポリシリコンからなるゲート電極によってぐるりと囲まれている。パッドおよびゲート電極は、基板表面上に形成されている。この構造により、ナノワイヤのチャネル領域は、上部、両側部、および、下部が全てゲート電極に囲まれているため、チャネル領域に均一に電界がかかり、これにより、ＦＥＴのスイッチング特性が良好になる。
なお、パッドは、少なくともナノワイヤが接続されている部分はソース／ドレイン領域となるが、ナノワイヤが接続されている部分よりも下の部分は、必ずしもソース／ドレイン領域とはならない場合もある。また、ナノワイヤの一部（ゲート電極に囲まれていない部分）が、ソース／ドレイン領域となる場合もある。
また、図１４では、ナノワイヤは、縦方向すなわち基板と垂直をなす方向において、２本配置されている。ただし、縦方向に配置するナノワイヤの本数は、２本に限られるものではなく、１本でもよいし、３本以上を縦方向に並べて配置してもよい。また、図１４では、最も上のナノワイヤの上端とパッドの上端とは、高さがそろっている。ただし、これらの高さをそろえる必要はなく、パッドの上端が最も上のナノワイヤの上端よりも高くてもかまわない。
また、図１５に示すように、基板の上面にＢＯＸ(Buried Oxide)が形成されており、このＢＯＸの上にナノワイヤＦＥＴが形成される場合もある。
（第１実施形態）
図１は第１実施形態に係る半導体集積回路装置のレイアウト構成例を示す平面図である。図１に示すスタンダードセル１，２はそれぞれ、ナノワイヤＦＥＴを用いて、入力Ａおよび出力Ｙを有するインバータを構成する。図１では、図面横方向をＸ方向（第１方向に相当）とし、図面縦方向をＹ方向（第２方向に相当）としている。以降のレイアウト平面図についても同様である。図１では、スタンダードセル１，２は、Ｘ方向に延びる同じセル列に配置されている。
スタンダードセル１，２は、Ｐ型トランジスタ領域ＰＡとＮ型トランジスタ領域ＮＡとがＹ方向に並べて配置されている。スタンダードセル１，２はそれぞれ、２個のナノワイヤＦＥＴを備えている。すなわち、スタンダードセル１はＰ型トランジスタ領域ＰＡにＰ型のナノワイヤＦＥＴ Ｐ１が設けられており、Ｎ型トランジスタ領域ＮＡにＮ型のナノワイヤＦＥＴ Ｎ１が設けられている。また、スタンダードセル２はＰ型トランジスタ領域ＰＡにＰ型のナノワイヤＦＥＴ Ｐ２が設けられており、Ｎ型トランジスタ領域ＮＡにＮ型のナノワイヤＦＥＴ Ｎ２が設けられている。
スタンダードセル１において、ナノワイヤＦＥＴ Ｐ１，Ｎ１はそれぞれ、Ｘ方向に延びる並列に設けられたＮａ（Ｎａは２以上の整数）本ずつの、ナノワイヤ１１，１２を備えている。ここでは、ナノワイヤ１１，１２はそれぞれ、Ｙ方向において４本ずつ並べて設けられている。また、ナノワイヤ１１，１２はそれぞれ、縦方向すなわち基板と垂直をなす方向において２本ずつ設けられており、合計で８本ずつ設けられている（Ｎａ＝８）。スタンダードセル２において、ナノワイヤＦＥＴ Ｐ２，Ｎ２はそれぞれ、Ｘ方向に延びる並列に設けられたＮｂ（Ｎｂは１以上でＮａより小さい整数）本ずつの、ナノワイヤ１３，１４を備えている。ここでは、ナノワイヤ１３，１４はそれぞれ、Ｙ方向において２本ずつ並べて設けられている。また、ナノワイヤ１３，１４はそれぞれ、縦方向すなわち基板と垂直をなす方向において２本ずつ設けられており、合計で４本ずつ設けられている（Ｎｂ＝４）。ナノワイヤ１１，１２，１３，１４は、円柱状であり、基板上において水平方向すなわち基板と並行して延びており、例えばシリコンで形成されている。また、スタンダードセル１には、ナノワイヤ１１と接続された一対のパッド２１，２２およびナノワイヤ１２と接続された一対のパッド２３，２４が設けられており、スタンダードセル２には、ナノワイヤ１３と接続された一対のパッド２５，２６およびナノワイヤ１４と接続された一対のパッド２７，２８が設けられている。パッド２１，２２，２５，２６は、少なくともナノワイヤ１１，１３と接続された部分にＰ型の不純物が導入されており、ナノワイヤＦＥＴ Ｐ１，Ｐ２のソース領域またはドレイン領域となる。パッド２３，２４，２７，２８は、少なくともナノワイヤ１２，１４と接続された部分にＮ型の不純物が導入されており、ナノワイヤＦＥＴ Ｎ１，Ｎ２のソース領域またはドレイン領域となる。
またここでは、パッド２１，２２，２３，２４はそれぞれ、４個ずつ、Ｙ方向に分離して形成されている。パッド２１は、分離した４個の部分が、Ｙ方向に４本設けられたナノワイヤ１１にそれぞれ接続されている。パッド２２は、分離した４個の部分が、Ｙ方向に４本設けられたナノワイヤ１１にそれぞれ接続されている。パッド２３は、分離した４個の部分が、Ｙ方向に４本設けられたナノワイヤ１２にそれぞれ接続されている。パッド２４は、分離した４個の部分が、Ｙ方向に４本設けられたナノワイヤ１２にそれぞれ接続されている。またここでは、パッド２５，２６，２７，２８はそれぞれ、２個ずつ、Ｙ方向に分離して形成されている。パッド２５は、分離した２個の部分が、Ｙ方向に２本設けられたナノワイヤ１３にそれぞれ接続されている。パッド２６は、分離した２個の部分が、Ｙ方向に２本設けられたナノワイヤ１３にそれぞれ接続されている。パッド２７は、分離した２個の部分が、Ｙ方向に２本設けられたナノワイヤ１４にそれぞれ接続されている。パッド２８は、分離した２個の部分が、Ｙ方向に２本設けられたナノワイヤ１４にそれぞれ接続されている。
また、スタンダードセル１には、Ｙ方向に直線状に延びるゲート配線３１が配置されており、スタンダードセル２には、Ｙ方向に直線状に延びるゲート配線３２が配置されている。ゲート配線３１は、ナノワイヤＦＥＴ Ｐ１のゲート電極３１ｐとナノワイヤＦＥＴ Ｎ１のゲート電極３１ｎとを一体に形成したものであり、ナノワイヤ１１，１２のＸ方向における所定範囲において、ナノワイヤ１１，１２の周囲を囲うように設けられている。ゲート配線３２は、ナノワイヤＦＥＴ Ｐ２のゲート電極３２ｐとナノワイヤＦＥＴ Ｎ２のゲート電極３２ｎとを一体に形成したものであり、ナノワイヤ１３，１４のＸ方向における所定範囲において、ナノワイヤ１３，１４の周囲を囲うように設けられている。また、スタンダードセル１，２のセル枠ＣＦの側辺に、Ｙ方向に延びるダミーゲート配線３３ａ，３３ｂ，３４ａ，３４ｂがそれぞれ配置されている。
ナノワイヤＦＥＴ Ｐ１，Ｐ２，Ｎ１，Ｎ２の上層に、金属配線層Ｍ１が構成されている。金属配線層Ｍ１において、セル枠ＣＦの上辺に、電源電位を供給する第１電源配線としての配線ＶＤＤが配置されており、セル枠ＣＦの下辺に、接地電位を供給する第２電源配線としての配線ＶＳＳが配置されている。また、金属配線層Ｍ１において、スタンダードセル１に配線４１ａ〜４１ｄが形成されており、スタンダードセル２に配線４２ａ〜４２ｄが形成されている。
スタンダードセル１において、配線４１ａは、配線ＶＤＤからＹ方向下向きに延びるように形成されており、ローカル配線４５ａを介してパッド２１に接続されている。配線４１ｂは、配線ＶＳＳからＹ方向上向きに延びるように形成されており、ローカル配線４５ｂを介してパッド２３に接続されている。配線４１ｃは、パッド２２，２４を接続するものであり、ローカル配線４５ｃを介してパッド２２に接続されており、ローカル配線４５ｄを介してパッド２４に接続されている。配線４１ｄは，ゲート配線３１にローカル配線４５ｅを介して接続される。配線４１ｃ，４１ｄは、スタンダードセル１が構成するインバータの出力Ｙ、入力Ａにそれぞれ対応する。
スタンダードセル２において、配線４２ａは、配線ＶＤＤからＹ方向下向きに延びるように形成されており、ローカル配線４６ａを介してパッド２５に接続されている。配線４２ｂは、配線ＶＳＳからＹ方向上向きに延びるように形成されており、ローカル配線４６ｂを介してパッド２７に接続されている。配線４２ｃは、パッド２６，２８を接続するものであり、ローカル配線４６ｃを介してパッド２６に接続されており、ローカル配線４６ｄを介してパッド２８に接続されている。配線４２ｄは，ゲート配線３２にローカル配線４６ｅを介して接続される。配線４２ｃ，４２ｄは、スタンダードセル２が構成するインバータの出力Ｙ、入力Ａにそれぞれ対応する。
図２は図１のレイアウト構成の線Ｘ−Ｘ’における断面図である。図２に示すように、金属配線層Ｍ１の配線４１ａ，４１ｃは、コンタクト４３を介して、ローカル配線４５ａ，４５ｃに接続されている。コンタクト４３は、金属配線層Ｍ１の配線４１ａ，４１ｃと一緒にデュアルダマシンプロセスによって形成される。なお、コンタクト４３は、金属配線層Ｍ１の配線４１ａ，４１ｃとは別個に形成してもよい。また、金属配線層Ｍ１の配線４１ａ，４１ｃは、例えばＣｕからなり、その表面に、例えばタンタルまたは窒化タンタルを含むバリアメタル４８が形成されている。ローカル配線４５ａ，４５ｃは、例えばタングステンからなり、その表面に、例えばチタンまたは窒化チタンを含むグルー膜４７が形成されている。なお、ローカル配線４５ａ，４５ｃは、コバルトによって形成してもよい。この場合は、グルー膜４７の形成を省いてもよい。また、パッド２１，２２の表面には、例えばニッケルやコバルト等からなるシリサイド膜４９が形成されている。
層間絶縁膜１４６ａ，１４６ｂは、例えばシリコン酸化膜である。層間絶縁膜１４６ｃは、例えばＳｉＯＣやポーラス膜のような低誘電率膜である。なお、層間絶縁膜１４６ｃは、２またはそれ以上の積層構造となっていてもよい。
ゲート電極３１は、例えばポリシリコンによって形成される。なお、ゲート電極３１は、窒化チタン等の金属を含む材料によって形成されてもよい。また、ゲート絶縁膜は、例えばシリコン酸化膜であり、例えば熱酸化法によって形成される。なお、ゲート絶縁膜は、ハフニウム、ジルコニウム、ランタン、イットリウム、アルミニウム、チタンまたはタンタルの酸化物によって形成されてもよい。
図２の断面図から分かるように、パッド２１〜２８の下面は、ナノワイヤ１１，１２，１３，１４の下面よりも低い位置にある。また、ナノワイヤ１１，１２，１３，１４の上面は、パッド２１〜２８の上面と同じ高さにある。そして、ゲート電極３１ｐ，３２ｐ，３１ｎ，３２ｎは、ナノワイヤ１１，１２，１３，１４の周囲をぐるりと囲むように形成されている。すなわち、ナノワイヤ１１，１２，１３，１４に形成されるチャネル領域の上面、両側面、下面の全てが、絶縁膜を介して、ゲート電極３１ｐ，３２ｐ，３１ｎ，３２ｎに囲われている。なお、ナノワイヤ１１，１２，１３，１４の上面は、パッド２１〜２８の上面よりも低い位置にあってもよい。
なお、基板の上面にＢＯＸ(Buried Oxide)が形成されていてもよい。
なお、ここでは、金属配線４１ａ〜４１ｄとパッド２１，２２，２３，２４およびゲート配線３１との接続形態は、ローカル配線４５ａ，４５ｂ，４５ｃ，４５ｄ，４５ｅとコンタクト４３を介した接続とし、金属配線４２ａ〜４２ｄとパッド２５，２６，２７，２８およびゲート配線３２との接続形態は、ローカル配線４６ａ，４６ｂ，４６ｃ，４６ｄ，４６ｅとコンタクト４３を介した接続としている。ただし、金属配線とパッドおよびゲート配線との接続形態は、コンタクトを介さずに、ローカル配線のみを介した接続としてもよいし、ローカル配線を介さずに、コンタクトのみを介した接続としてもよい。
図１のレイアウト構成は、次のような特徴を有している。
Ｐ型トランジスタ領域ＰＡにおいて、スタンダードセル１のナノワイヤＦＥＴ Ｐ１とスタンダードセル２のナノワイヤＦＥＴ Ｐ２とを対比する。ナノワイヤＦＥＴ Ｐ１のパッド２１，２２とナノワイヤＦＥＴ Ｐ２のパッド２５，２６とは、Ｙ方向において、配線ＶＤＤに近い方の端（図面での上端）の位置が一致している（図１の破線ａ）。また、ナノワイヤＦＥＴ Ｐ１のナノワイヤ１１とナノワイヤＦＥＴ Ｐ２のナノワイヤ１３とは、Ｙ方向において、パッドの上端に最も近いナノワイヤの位置が一致している（図１の破線ｂ）。なおここでは、ナノワイヤＦＥＴ Ｐ２のナノワイヤ１３は２本とも、Ｙ方向において、ナノワイヤＦＥＴ Ｐ１のナノワイヤ１１の図面上側２本の位置にそれぞれ一致している。
Ｎ型トランジスタ領域ＮＡにおいても、同様である。ナノワイヤＦＥＴ Ｎ１のパッド２３，２４とナノワイヤＦＥＴ Ｎ２のパッド２７，２８とは、Ｙ方向において、配線ＶＳＳに近い方の端（図面での下端）の位置が一致している。また、ナノワイヤＦＥＴ Ｎ１のナノワイヤ１２とナノワイヤＦＥＴ Ｎ２のナノワイヤ１４とは、Ｙ方向において、パッドの下端に最も近いナノワイヤの位置が一致している。なおここでは、ナノワイヤＦＥＴ Ｎ２のナノワイヤ１４は２本とも、Ｙ方向において、ナノワイヤＦＥＴ Ｎ１のナノワイヤ１２の図面下側２本の位置にそれぞれ一致している。
図１の構成によると、Ｎａ本のナノワイヤを備えたナノワイヤＦＥＴ Ｐ１のパッド２１，２２と、Ｎｂ（＜Ｎａ）本のナノワイヤを備えたナノワイヤＦＥＴ Ｐ２のパッド２５，２６とは、Ｙ方向において、一端の位置が一致している。このため、ナノワイヤの本数が異なるナノワイヤＦＥＴ Ｐ１，Ｐ２について、Ｙ方向におけるパッド端の位置を合わせることができる。同様に、ナノワイヤの本数が異なるナノワイヤＦＥＴ Ｎ１，Ｎ２について、Ｙ方向におけるパッド端の位置を合わせることができる。したがって、半導体集積回路装置の製造が容易になり、製造ばらつきを抑制することができるので、歩留まりが向上する。
（他の例その１）
図３は本実施形態に係る半導体集積回路装置のレイアウト構成の他の例を示す平面図である。図３のレイアウト構成は、基本的には図１と同様であり、共通の構成要素には同一の符号を付しており、ここではその詳細な説明を省略する場合がある。図３では、スタンダードセル２Ａのレイアウトが、図１のスタンダードセル２と少し異なっている。
図３のレイアウト構成は、次のような特徴を有している。すなわち、Ｐ型トランジスタ領域ＰＡにおいて、ナノワイヤＦＥＴ Ｐ１のパッド２１，２２とナノワイヤＦＥＴ Ｐ２のパッド２５，２６とは、Ｙ方向において、配線ＶＤＤから遠い方の端（図面での下端）の位置が一致している（図３の破線ａ）。また、ナノワイヤＦＥＴ Ｐ１のナノワイヤ１１とナノワイヤＦＥＴ Ｐ２のナノワイヤ１３とは、Ｙ方向において、パッドの下端に最も近いナノワイヤの位置が一致している（図３の破線ｂ）。なおここでは、ナノワイヤＦＥＴ Ｐ２のナノワイヤ１３は２本とも、Ｙ方向において、ナノワイヤＦＥＴ Ｐ１のナノワイヤ１１の図面下側２本の位置にそれぞれ一致している。
Ｎ型トランジスタ領域においても、同様である。ナノワイヤＦＥＴ Ｎ１のパッド２３，２４とナノワイヤＦＥＴ Ｎ２のパッド２７，２８とは、Ｙ方向において、配線ＶＳＳから遠い方の端（図面での上端）の位置が一致している。また、ナノワイヤＦＥＴ Ｎ１のナノワイヤ１２とナノワイヤＦＥＴ Ｎ２のナノワイヤ１４とは、Ｙ方向において、パッドの上端に最も近いナノワイヤの位置が一致している。なおここでは、ナノワイヤＦＥＴ Ｎ２のナノワイヤ１４は２本とも、Ｙ方向において、ナノワイヤＦＥＴ Ｎ１のナノワイヤ１２の図面上側２本の位置にそれぞれ一致している。
図３の構成により、図１の構成と同様に、ナノワイヤの本数が異なるナノワイヤＦＥＴ Ｐ１，Ｐ２について、Ｙ方向におけるパッド端の位置を合わせることができる。同様に、ナノワイヤの本数が異なるナノワイヤＦＥＴ Ｎ１，Ｎ２について、Ｙ方向におけるパッド端の位置を合わせることができる。したがって、半導体集積回路装置の製造が容易になり、製造ばらつきを抑制することができるので、歩留まりが向上する。
なお、スタンダードセル２Ａにおいて、ゲート配線３２は、スタンダードセル１のゲート配線３１よりも短い。すなわち、ナノワイヤＦＥＴ Ｐ２のゲート電極３２ｐはナノワイヤＦＥＴ Ｐ１のゲート電極３１ｐよりも短く、ナノワイヤＦＥＴ Ｎ２のゲート電極３２ｎはナノワイヤＦＥＴＮ１のゲート電極３１ｎよりも短い。これにより、ゲート容量が低減される。なお、ゲート配線３２をゲート配線３１と同等の長さにしてもかまわない。また、スタンダードセル２Ａにおいて、出力Ｙに対応する配線４２ｃは、スタンダードセル１の出力Ｙに対応する配線４１ｃよりも短い。これにより、配線容量が低減される。
（他の例その２）
図４は本実施形態に係る半導体集積回路装置のレイアウト構成の他の例を示す平面図である。図４のレイアウト構成は、基本的には図１と同様であり、共通の構成要素には同一の符号を付しており、ここではその詳細な説明を省略する場合がある。図４では、スタンダードセル２Ｂのレイアウトが、図１のスタンダートセル２と少し異なっている。
図４のレイアウト構成は、次のような特徴を有している。すなわち、Ｐ型トランジスタ領域ＰＡにおいて、ナノワイヤＦＥＴ Ｐ１のパッド２１，２２とナノワイヤＦＥＴ Ｐ２のパッド２５，２６とは、Ｙ方向において、両端の位置が一致している（図４の破線ａ１，ａ２）。すなわち、パッド２１，２２とパッド２５，２６とは、Ｙ方向における配置範囲が同一である。またここでは、ナノワイヤ１３は２本とも、Ｙ方向において、ナノワイヤＦＥＴ Ｐ１のナノワイヤ１１の中央の２本の位置にそれぞれ一致している。すなわち、ナノワイヤＦＥＴ Ｐ２は、Ｙ方向において、ナノワイヤ１３の配置範囲の中心位置と、パッド２５，２６の配置範囲の中心位置とが一致している。
Ｎ型トランジスタ領域においても、同様である。ナノワイヤＦＥＴ Ｎ１のパッド２３，２４とナノワイヤＦＥＴ Ｎ２のパッド２７，２８とは、Ｙ方向において、両端の位置が一致している。すなわち、パッド２３，２４とパッド２７，２８とは、Ｙ方向における配置範囲が同一である。またここでは、ナノワイヤＦＥＴ Ｎ２のナノワイヤ１４は２本とも、Ｙ方向において、ナノワイヤＦＥＴ Ｎ１のナノワイヤ１２の中央の２本の位置にそれぞれ一致している。すなわち、ナノワイヤＦＥＴ Ｎ２は、Ｙ方向において、ナノワイヤ１４の配置範囲の中心位置が、パッド２７，２８の配置範囲の中心位置と一致している。
図４の構成により、図１の構成と同様に、ナノワイヤの本数が異なるナノワイヤＦＥＴ Ｐ１，Ｐ２について、Ｙ方向におけるパッド両端の位置を合わせることができる。同様に、ナノワイヤの本数が異なるナノワイヤＦＥＴ Ｎ１，Ｎ２について、Ｙ方向におけるパッド端の位置を合わせることができる。したがって、半導体集積回路装置の製造が容易になり、製造ばらつきを抑制することができるので、歩留まりが向上する。
（他の例その３）
図５は本実施形態に係る半導体集積回路装置のレイアウト構成の他の例を示す平面図である。図５のレイアウト構成は、基本的には図１と同様であり、共通の構成要素には同一の符号を付しており、ここではその詳細な説明を省略する場合がある。図５では、スタンダードセル２Ｃのレイアウトが、図１のスタンダードセル２と少し異なっている。
図５のレイアウト構成は、次のような特徴を有している。すなわち、Ｐ型トランジスタ領域ＰＡにおいて、ナノワイヤＦＥＴ Ｐ１のパッド２１，２２とナノワイヤＦＥＴ Ｐ２のパッド２５，２６とは、Ｙ方向において、両端の位置が一致している。すなわち、パッド２１，２２とパッド２５，２６とは、Ｙ方向における配置範囲が同一である。Ｎ型トランジスタ領域においても、ナノワイヤＦＥＴ Ｎ１のパッド２３，２４とナノワイヤＦＥＴ Ｎ２のパッド２７，２８とは、Ｙ方向において、両端の位置が一致している。すなわち、パッド２３，２４とパッド２７，２８とは、Ｙ方向における配置範囲が同一である。これらの点は図４の構成と同様である。
そして図５のレイアウト構成では、ナノワイヤＦＥＴ Ｐ２は、Ｙ方向において、ナノワイヤ１３の配置範囲が、パッド２５，２６の配置範囲に対して偏っている。図５では、ナノワイヤ１３は、パッド２５，２６の配置範囲に対して図面下側に偏っており、２本とも、Ｙ方向において、ナノワイヤＦＥＴ Ｐ１のナノワイヤ１１の図面下側の２本の位置にそれぞれ一致している。また、ナノワイヤＦＥＴ Ｎ２は、Ｙ方向において、ナノワイヤ１４の配置範囲が、パッド２７，２８の配置範囲に対して偏っている。図５では、ナノワイヤ１４は、パッド２７，２８の配置範囲に対して図面上側に偏っており、２本とも、Ｙ方向において、ナノワイヤＦＥＴ Ｎ１のナノワイヤ１２の図面上側の２本の位置にそれぞれ一致している。
さらに、ナノワイヤＦＥＴ Ｐ２はダミーゲート電極３５ａを有している。ダミーゲート電極３５ａは、パッド２５，２６の間に、ゲート電極３２ｐと同一直線上に配置されている。ダミーゲート電極３５ａは、ゲート電極３２ｐと分離されている。同様に、ナノワイヤＦＥＴ Ｎ２はダミーゲート電極３５ｂを有している。ダミーゲート電極３５ｂは、パッド２７，２８の間に、ゲート電極３２ｎと同一直線上に配置されている。ダミーゲート電極３５ｂは、ゲート電極３２ｎと分離されている。
図５の構成により、図１の構成と同様に、ナノワイヤの本数が異なるナノワイヤＦＥＴ Ｐ１，Ｐ２について、Ｙ方向におけるパッド両端の位置を合わせることができる。同様に、ナノワイヤの本数が異なるナノワイヤＦＥＴ Ｎ１，Ｎ２について、Ｙ方向におけるパッド端の位置を合わせることができる。したがって、半導体集積回路装置の製造が容易になり、製造ばらつきを抑制することができるので、歩留まりが向上する。
なお、図５のレイアウト構成において、ダミーゲート電極３５ａ，３５ｂは配置しなくてもよいし、いずれか一方のみを配置してもよい。
なお、本実施形態では、ナノワイヤＦＥＴ Ｐ１，Ｎ１は、平面視で４本、縦方向に２本、計８本のナノワイヤを備え、ナノワイヤＦＥＴ Ｐ２，Ｎ２は、平面視で２本、縦方向に２本、計４本のナノワイヤを備えるものとしたが、ナノワイヤの本数はこれに限られるものではない。また、Ｐ型のナノワイヤＦＥＴとＮ型のナノワイヤとが異なる本数のナノワイヤを備えていてもよい。
また、本実施形態において、ナノワイヤＦＥＴ Ｐ２のナノワイヤ１３の位置は、Ｙ方向において、ナノワイヤＦＥＴ Ｐ１のナノワイヤ１１の位置に一致しているものとしたが、一致していなくてもよい。また、ナノワイヤＦＥＴ Ｎ２のナノワイヤ１４の位置は、Ｙ方向において、ナノワイヤＦＥＴ Ｎ１のナノワイヤ１２の位置に一致しているものとしたが、一致していなくてもよい。
（第２実施形態）
図６は第２実施形態に係る半導体集積回路装置のレイアウト構成例を示す平面図である。図６に示すスタンダードセル１，３はそれぞれ、ナノワイヤＦＥＴを用いて、入力Ａおよび出力Ｙを有するインバータを構成する。また、図６では、スタンダードセル１，３は、Ｘ方向に延びる同じセル列に配置されている。図６のレイアウト構成では、図１と共通の構成要素には同一の符号を付しており、ここではその詳細な説明を省略する場合がある。なお、スタンダードセル１のレイアウト構成は、第１実施形態で示したものと同様である。
スタンダードセル３は、Ｐ型トランジスタ領域ＰＡにＰ型のナノワイヤＦＥＴ Ｐ３１が設けられており、Ｎ型トランジスタ領域ＮＡにＮ型のナノワイヤＦＥＴ Ｎ３１が設けられている。さらに、回路の論理動作に寄与しないダミートランジスタである、Ｐ型のナノワイヤＦＥＴ Ｐ３２およびＮ型のナノワイヤＦＥＴ Ｎ３２が設けられている。
ナノワイヤＦＥＴ Ｐ３１，Ｎ３１はそれぞれ、Ｘ方向に延びる並列に設けられた複数の、ナノワイヤ１３１，１４１を備えている。ここでは、ナノワイヤ１３１，１４１はそれぞれ、Ｙ方向において２本ずつ並べて設けられている。また、ナノワイヤ１３１，１４１はそれぞれ、縦方向すなわち基板と垂直をなす方向において２本ずつ設けられており、合計で４本ずつ設けられている。ナノワイヤ１３１，１４１は、円柱状であり、基板上において水平方向すなわち基板と並行して延びており、例えばシリコンで形成されている。また、スタンダードセル３には、ナノワイヤ１３１と接続されたパッド２５，２６と、ナノワイヤ１４１と接続されたパッド２７，２８とが設けられている。パッド２５，２６は少なくともナノワイヤ１３１と接続された部分にＰ型の不純物が導入されており、ナノワイヤＦＥＴ Ｐ３１のソース領域またはドレイン領域となる。パッド２７，２８は少なくともナノワイヤ１４１と接続された部分にＮ型の不純物が導入されており、ナノワイヤＦＥＴ Ｎ３１のソース領域またはドレイン領域となる。
スタンダードセル３には、Ｙ方向に直線状に延びるゲート配線３２が配置されている。ゲート配線３２は、ナノワイヤＦＥＴ Ｐ３１のゲート電極３２ｐと，ナノワイヤＦＥＴ Ｎ３１のゲート電極３２ｎとを一体に形成したものであり、ナノワイヤ１３１，１４１のＸ方向における所定範囲において、ナノワイヤ１３１，１４１の周囲を囲うように設けられている。
ナノワイヤＦＥＴ Ｐ３２は、ダミーナノワイヤ１３２と、ダミーゲート電極３６ａとを備えている。ダミーナノワイヤ１３２は、パッド２５，２６の間に、ナノワイヤ１３１と並列にＸ方向に延びるように設けられている。ダミーゲート電極３６ａは、ダミーナノワイヤ１３２のＸ方向における所定範囲において、ダミーナノワイヤ１３２の周囲を囲うように設けられている。ダミーゲート電極３６ａは、配線４２ｅおよびローカル配線４６ｆを介して、配線ＶＤＤと接続されている。すなわち、ナノワイヤＦＥＴ Ｐ３２のゲートは電源電位に固定されている。
ナノワイヤＦＥＴ Ｎ３２は、ダミーナノワイヤ１４２と、ダミーゲート電極３６ｂとを備えている。ダミーナノワイヤ１４２は、パッド２７，２８の間に、ナノワイヤ１４１と並列にＸ方向に延びるように設けられている。ダミーゲート電極３６ｂは、ダミーナノワイヤ１４２のＸ方向における所定範囲において、ダミーナノワイヤ１４２の周囲を囲うように設けられている。ダミーゲート電極３６ｂは、配線４２ｆおよびローカル配線４６ｇを介して、配線ＶＳＳと接続されている。すなわち、ナノワイヤＦＥＴ Ｎ３２のゲートは接地電位に固定されている。
またここでは、パッド２５，２６，２７，２８はそれぞれ、４個ずつ、Ｙ方向に分離して形成されている。パッド２５，２６は、分離した４個の部分が、Ｙ方向に２本設けられたナノワイヤ１３１およびＹ方向に２本設けられたダミーナノワイヤ１３２に、それぞれ接続されている。パッド２７，２８は、分離した４個の部分が、Ｙ方向に２本設けられたナノワイヤ１４１およびＹ方向に２本設けられたダミーナノワイヤ１４２に、それぞれ接続されている。
スタンダードセル３の構成は、スタンダードセル１の構成において、ナノワイヤＦＥＴ Ｐ１のゲート電極３１ｐを２つに分離し、分離したゲート電極のうち図面上側のゲート電極を電源電位に固定するとともに、ナノワイヤＦＥＴ Ｎ１のゲート電極３１ｎを２つに分離し、分離したゲート電極のうち図面下側のゲート電極を接地電位に固定した構成になっている。
図６の構成では、Ｐ型トランジスタ領域ＰＡにおいて、ナノワイヤＦＥＴ Ｐ１のパッド２１，２２と、スタンダードセル３におけるパッド２５，２６とは、Ｙ方向において、両端の位置が一致している。すなわち、パッド２１，２２とパッド２５，２６とは、Ｙ方向における配置範囲が同一である。また、ナノワイヤＦＥＴ Ｎ１のパッド２３，２４と、スタンダードセル３におけるパッド２７，２８とは、Ｙ方向において、両端の位置が一致している。すなわち、パッド２３，２４とパッド２７，２８とは、Ｙ方向における配置範囲が同一である。
図６の構成によると、ナノワイヤの本数が異なるナノワイヤＦＥＴ Ｐ１，Ｐ３１について、Ｙ方向におけるパッド端の位置を合わせることができる。また、ダミートランジスタであるナノワイヤＦＥＴ Ｐ３２を設けたことによって、Ｙ方向において、パッド２５，２６の端の位置を、ナノワイヤＦＥＴ Ｐ１のパッド２１，２２と合わせることが容易になる。同様に、ナノワイヤの本数が異なるナノワイヤＦＥＴ Ｎ１，Ｎ３１について、Ｙ方向におけるパッド端の位置を合わせることができる。また、ダミートランジスタであるナノワイヤＦＥＴ Ｎ３２を設けたことによって、Ｙ方向において、パッド２７，２８の端の位置を、ナノワイヤＦＥＴ Ｎ１のパッド２３，２４と合わせることが容易になる。このため、半導体集積回路装置の製造が容易になり、製造ばらつきを抑制することができるので、歩留まりが向上する。
なお、図６の構成では、パッド２１，２２とパッド２５，２６とは、Ｙ方向において両端の位置が一致しているものとしたが、両端のいずれか一方のみが一致していてもよいし、いずれも一致していなくてもよい。また、パッド２３，２４とパッド２７，２８とは、Ｙ方向において両端の位置が一致しているものとしたが、両端のいずれか一方のみが一致していてもよいし、いずれも一致していなくてもよい。
（第３実施形態）
図７は第３実施形態に係る半導体集積回路装置のレイアウト構成の例を示す平面図である。図７に示すスタンダードセル１，４はそれぞれ、ナノワイヤＦＥＴを用いて、入力Ａおよび出力Ｙを有するインバータを構成する。また、図７では、スタンダードセル１，４は、Ｘ方向に延びる同じセル列に配置されている。図７のレイアウト構成では、図１と共通の構成要素には同一の符号を付しており、ここではその詳細な説明を省略する場合がある。なお、スタンダードセル１のレイアウト構成は、第１実施形態で示したものと同様である。
スタンダードセル４は、Ｐ型トランジスタ領域ＰＡにＰ型のナノワイヤＦＥＴ Ｐ４１が設けられており、Ｎ型トランジスタ領域ＮＡにＮ型のナノワイヤＦＥＴ Ｎ４１が設けられている。さらに、回路の論理動作に寄与しないダミートランジスタである、Ｐ型のナノワイヤＦＥＴ Ｐ４２およびＮ型のナノワイヤＦＥＴ Ｎ４２が設けられている。
ナノワイヤＦＥＴ Ｐ４１，Ｎ４１はそれぞれ、Ｘ方向に延びる並列に設けられた複数の、ナノワイヤ１３３，１４３を備えている。ここでは、ナノワイヤ１３３，１４３はそれぞれ、Ｙ方向において３本ずつ並べて設けられている。また、ナノワイヤ１３３，１４３はそれぞれ、縦方向すなわち基板と垂直をなす方向において２本ずつ設けられており、合計で６本ずつ設けられている。ナノワイヤ１３３，１４３は、円柱状であり、基板上において水平方向すなわち基板と並行して延びており、例えばシリコンで形成されている。また、スタンダードセル４には、ナノワイヤ１３３と接続されたパッド２５，２６ａと、ナノワイヤ１４３と接続されたパッド２７，２８ａとが設けられている。パッド２５，２６ａは少なくともナノワイヤ１３３と接続された部分にＰ型の不純物が導入されており、ナノワイヤＦＥＴ Ｐ４１のソース領域またはドレイン領域となる。パッド２７，２８ａは少なくともナノワイヤ１４３と接続された部分にＮ型の不純物が導入されており、ナノワイヤＦＥＴ Ｎ４１のソース領域またはドレイン領域となる。
スタンダードセル４には、Ｙ方向に直線状に延びるゲート配線３２が配置されている。ゲート配線３２は、ナノワイヤＦＥＴ Ｐ４１のゲート電極３２ｐと，ナノワイヤＦＥＴ Ｎ４１のゲート電極３２ｎとを一体に形成したものであり、ナノワイヤ１３３，１４３のＸ方向における所定範囲において、ナノワイヤ１３３，１４３の周囲を囲うように設けられている。
ナノワイヤＦＥＴ Ｐ４２は、ダミーナノワイヤ１３４と、ダミーパッド２６ｂとを備えている。ダミーパッド２６ｂは、パッド２６ａとＹ方向に隣り合うように配置されている。ダミーナノワイヤ１３４は、パッド２５とダミーパッド２６ｂとの間に、ナノワイヤ１３３と並列にＸ方向に延びるように設けられている。ゲート配線３２は、Ｙ方向において、ダミーナノワイヤ１３４の配置位置を超えるように延びており、ダミーナノワイヤ１３４の周囲を囲っている。すなわち、ナノワイヤＦＥＴ Ｐ４２のダミーゲート電極３７ａは、ナノワイヤＦＥＴ Ｐ４１のゲート電極３２ｐと一体に構成されている。
ナノワイヤＦＥＴ Ｎ４２は、ダミーナノワイヤ１４４と、ダミーパッド２８ｂとを備えている。ダミーパッド２８ｂは、パッド２８ａとＹ方向に隣り合うように配置されている。ダミーナノワイヤ１４４は、パッド２７とダミーパッド２８ｂとの間に、ナノワイヤ１４３と並列にＸ方向に延びるように設けられている。ゲート配線３２は、Ｙ方向において、ダミーナノワイヤ１４４の配置位置を超えるように延びており、ダミーナノワイヤ１４４の周囲を囲っている。すなわち、ナノワイヤＦＥＴ Ｎ４２のダミーゲート電極３７ｂは、ナノワイヤＦＥＴ Ｎ４１のゲート電極３２ｎと一体に構成されている。
またここでは、パッド２５，２７はそれぞれ、４個ずつ、Ｙ方向に分離して形成されている。パッド２５は、分離した４個の部分が、Ｙ方向に３本設けられたナノワイヤ１３３およびＹ方向に１本設けられたダミーナノワイヤ１３４に、それぞれ接続されている。パッド２７は、分離した４個の部分が、Ｙ方向に３本設けられたナノワイヤ１４３およびＹ方向に１本設けられたダミーナノワイヤ１４４に、それぞれ接続されている。またここでは、パッド２６ａ，２８ａはそれぞれ、３個ずつ、Ｙ方向に分離して形成されている。パッド２６ａは、分離した３個の部分が、Ｙ方向に３本設けられたナノワイヤ１３３に、それぞれ接続されている。パッド２８ａは、分離した３個の部分が、Ｙ方向に３本設けられたナノワイヤ１４３に、それぞれ接続されている。
スタンダードセル４の構成は、スタンダードセル１の構成において、ナノワイヤＦＥＴ Ｐ１においてパッド２２を２つに分離し、ナノワイヤＦＥＴ Ｎ１においてパッド２４を２つに分離した構成になっている。
図７の構成では、Ｐ型トランジスタ領域ＰＡにおいて、ナノワイヤＦＥＴ Ｐ１のパッド２１，２２と、スタンダードセル４におけるパッド２５とは、Ｙ方向において、両端の位置が一致している。すなわち、パッド２１，２２とパッド２５とは、Ｙ方向における配置範囲が同一である。さらに、パッド２６ａおよびダミーパッド２６ｂは、Ｙ方向における配置範囲はパッド２５と同一であり、Ｙ方向における両端がパッド２５と一致している。また、ナノワイヤＦＥＴ Ｎ１のパッド２３，２４と、スタンダードセル４におけるパッド２７とは、Ｙ方向において、両端の位置が一致している。すなわち、パッド２３，２４とパッド２７とは、Ｙ方向における配置範囲が同一である。さらに、パッド２８ａおよびダミーパッド２８ｂは、Ｙ方向における配置範囲はパッド２７と同一であり、Ｙ方向における両端がパッド２７と一致している。
図７の構成によると、ナノワイヤの本数が異なるナノワイヤＦＥＴ Ｐ１，Ｐ４１について、Ｙ方向におけるパッド端の位置を合わせることができる。また、ダミートランジスタであるナノワイヤＦＥＴ Ｐ４２を設けたことによって、Ｙ方向における、パッド２６ａおよびダミーパッド２６ｂを含む領域の端の位置を、ナノワイヤＦＥＴ Ｐ１のパッド２１，２２と合わせることが容易になる。同様に、ナノワイヤの本数が異なるナノワイヤＦＥＴ Ｎ１，Ｎ４１について、Ｙ方向におけるパッド端の位置を合わせることができる。また、ダミートランジスタであるナノワイヤＦＥＴ Ｎ４２を設けたことによって、Ｙ方向における、パッド２８ａおよびダミーパッド２８ｂを含む領域の端の位置を、ナノワイヤＦＥＴ Ｎ１のパッド２３，２４と合わせることが容易になる。このため、半導体集積回路装置の製造が容易になり、製造ばらつきを抑制することができるので、歩留まりが向上する。
（他の例）
図８（ａ），（ｂ）は本実施形態におけるスタンダードセル４の他の例である。図８（ａ）のスタンダードセル４Ａでは、回路の論理動作に寄与しないダミートランジスタであるナノワイヤＦＥＴ Ｐ４２，Ｎ４２は、両方のパッドがダミーパッドになっている。
すなわち、ナノワイヤＦＥＴ Ｐ４２は、ダミーナノワイヤ１３４と、ダミーパッド２５ｂ，２６ｂとを備えている。ダミーパッド２５ｂは、パッド２５ａとＹ方向に隣り合うように配置されており、ダミーパッド２６ｂは、パッド２６ａとＹ方向に隣り合うように配置されている。ダミーナノワイヤ１３４は、ダミーパッド２５ｂとダミーパッド２６ｂとの間に、ナノワイヤ１３３と並列にＸ方向に延びるように設けられている。ゲート配線３２は、Ｙ方向において、ダミーナノワイヤ１３４の配置位置を超えるように延びており、ダミーナノワイヤ１３４の周囲を囲っている。すなわち、ナノワイヤＦＥＴ Ｐ４２のダミーゲート電極３７ａは、ナノワイヤＦＥＴ Ｐ４１のゲート電極３２ｐと一体に構成されている。
また、ナノワイヤＦＥＴ Ｎ４２は、ダミーナノワイヤ１４４と、ダミーパッド２７ｂ，２８ｂとを備えている。ダミーパッド２７ｂは、パッド２７ａとＹ方向に隣り合うように配置されている。ダミーパッド２８ｂは、パッド２８ａとＹ方向に隣り合うように配置されている。ダミーナノワイヤ１４４は、ダミーパッド２７ｂとダミーパッド２８ｂとの間に、ナノワイヤ１４３と並列にＸ方向に延びるように設けられている。ゲート配線３２は、Ｙ方向において、ダミーナノワイヤ１４４の配置位置を超えるように延びており、ダミーナノワイヤ１４４の周囲を囲っている。すなわち、ナノワイヤＦＥＴ Ｎ４２のダミーゲート電極３７ｂは、ナノワイヤＦＥＴ Ｎ４１のゲート電極３２ｎと一体に構成されている。
またここでは、パッド２５ａ，２７ａはそれぞれ、３個ずつ、Ｙ方向に分離して形成されている。パッド２５ａは、分離した３個の部分が、Ｙ方向に３本設けられたナノワイヤ１３３に、それぞれ接続されている。パッド２７ａは、分離した３個の部分が、Ｙ方向に３本設けられたナノワイヤ１４３に、それぞれ接続されている。
図８（ｂ）のスタンダードセル４Ｂでは、回路の論理動作に寄与しないダミートランジスタであるナノワイヤＦＥＴ Ｐ４２，Ｎ４２は、ダミーゲート電極が、ゲート配線３２から分離している。
すなわち、ナノワイヤＦＥＴ Ｐ４２は、ダミーナノワイヤ１３４と、ダミーパッド２６ｂとを備えている。ダミーゲート電極３７ａは、ゲート配線３２と同一直線上に配置されており、ダミーナノワイヤ１３４の周囲を囲っている。ダミーゲート電極３７ａは、ナノワイヤＦＥＴ Ｐ４１のゲート電極３２ｐと分離している。ナノワイヤＦＥＴ Ｎ４２は、ダミーナノワイヤ１４４と、ダミーパッド２８ｂとを備えている。ダミーゲート電極３７ｂは、ゲート配線３２と同一直線上に配置されており、ダミーナノワイヤ１４４の周囲を囲っている。ダミーゲート電極３７ｂは、ナノワイヤＦＥＴ Ｎ４１のゲート電極３２ｎと分離している。
なお、ダミートランジスタであるナノワイヤＦＥＴ Ｐ４２，Ｎ４２について、図７および図８（ｂ）では、図面右側のパッドがナノワイヤＦＥＴ Ｐ４１，Ｎ４１のパッドから分離されており、図８（ａ）では両方のパッドがナノワイヤＦＥＴ Ｐ４１，Ｎ４１のパッドから分離されている。ただし、これらの形態に限られるものではなく、図面左側のパッドのみが分離されていてもかまわない。また、図８（ｂ）では、ダミートランジスタであるナノワイヤＦＥＴ Ｐ４２，Ｎ４２について、図面右側のパッドが分離されたレイアウトにおいて、ダミーゲート電極がナノワイヤＦＥＴ Ｐ４１，Ｎ４１のゲート電極から分離されている。ただし、この形態に限られるものではなく、両方のパッドが分離されたレイアウトや図面左側のパッドが分離されたレイアウトにおいて、ダミーゲート電極が分離されていてもよい。
また、本実施形態では、ダミートランジスタであるナノワイヤＦＥＴ Ｐ４２，Ｎ４２について、ナノワイヤは、平面視で１本であるものとしたが、これに限られるものではなく、平面視で２本以上のナノワイヤを備えていてもよい。また、スタンダードセル４，４Ａ，４ＢはＰ型領域とＮ型領域とにおいて上下対称のレイアウトになっているが、これに限られるものではない。例えば、Ｐ型領域のみにダミートランジスタであるナノワイヤＦＥＴを設けるようにしてもよいし、Ｐ型領域とＮ型領域とにおいて、パッドの分離形態やナノワイヤの本数等を異なるようにしてもかまわない。
なお、上述の各実施形態において、スタンダードセル１と、スタンダードセル２，３，４等とは、同じセル列に配置されているものとしたが、これらは異なるセル列に配置されていてもよい。また一方、スタンダードセル１と、スタンダードセル２，３，４等とは、同じセル列において隣接して配置されていてもよい。この場合は、セル枠ＣＦの側辺に配置されたダミーゲート配線３３ｂ，３４ａが共有される。
また、上述の各実施形態において、スタンダードセル１等はインバータを構成するものとしたが、他の回路を構成するものであってもよい。また、スタンダードセル１と、スタンダードセル２，３，４等とは、互いに異なる回路を構成するものであってもよい。また、スタンダードセル１やスタンダードセル２，３，４等とは、Ｙ方向におけるパッド端が一致するナノワイヤＦＥＴ以外のナノワイヤＦＥＴを備えていてもよい。
（第４実施形態）
上述の各実施形態では、Ｙ方向においてパッド端が一致する２個のナノワイヤＦＥＴは、それぞれ別のスタンダードセルに含まれているものとして説明したが、単一のスタンダードセルに、Ｙ方向においてパッド端が一致する２個のナノワイヤＦＥＴが含まれている構成であってもよい。
図９は第４実施形態に係る半導体集積回路装置のレイアウト構成例を示す平面図である。図９のレイアウト構成は、図１のレイアウト構成におけるナノワイヤＦＥＴ Ｐ１，Ｐ２，Ｎ１，Ｎ２を単一のスタンダードセルに配置した構成に相当する。
図９において、スタンダードセル５は、Ｐ型トランジスタ領域ＰＡにＰ型のナノワイヤＦＥＴ Ｐ５１，Ｐ５２が設けられており、Ｎ型トランジスタ領域ＮＡにＮ型のナノワイヤＦＥＴ Ｎ５１，Ｎ５２が設けられている。ナノワイヤＦＥＴ Ｐ５２，Ｎ５２はそれぞれ、Ｘ方向に延びる並列に設けられたＮａ（Ｎａは２以上の整数）本ずつのナノワイヤ５３，５４を備えている。ここでは、ナノワイヤ５３，５４はそれぞれ、Ｙ方向において４本ずつ並べて設けられている。また、ナノワイヤ５３，５４はそれぞれ、縦方向すなわち基板と垂直をなす方向において２本ずつ設けられており、合計で８本ずつ設けられている（Ｎａ＝８）。ナノワイヤＦＥＴ Ｐ５１，Ｎ５１はそれぞれ、Ｘ方向に延びる並列に設けられたＮｂ（Ｎｂは１以上でＮａより小さい整数）本ずつのナノワイヤ５１，５２を備えている。ここでは、ナノワイヤ５１，５２はそれぞれ、Ｙ方向において２本ずつ並べて設けられている。また、ナノワイヤ５１，５２はそれぞれ、縦方向すなわち基板と垂直をなす方向において２本ずつ設けられており、合計で４本ずつ設けられている（Ｎｂ＝４）。ナノワイヤ５１，５２，５３，５４は、円柱状であり、基板上において水平方向すなわち基板と並行して延びており、例えばシリコンで形成されている。また、スタンダードセル５には、ナノワイヤ５１と接続された一対のパッド６１，６２、ナノワイヤ５２と接続された一対のパッド６３，６４、ナノワイヤ５３と接続された一対のパッド６５，６６、およびナノワイヤ５４と接続された一対のパッド６７，６８が設けられている。パッド６１，６２，６５，６６は、少なくともナノワイヤ５１，５３と接続された部分にＰ型の不純物が導入されており、ナノワイヤＦＥＴ Ｐ５１，Ｐ５２のソース領域またはドレイン領域となる。パッド６３，６４，６７，６８は、少なくともナノワイヤ５２，５４と接続された部分にＮ型の不純物が導入されており、ナノワイヤＦＥＴ Ｎ５１，Ｎ５２のソース領域またはドレイン領域となる。
またここでは、パッド６１，６２，６３，６４はそれぞれ、２個ずつ、Ｙ方向に分離して形成されている。パッド６１は、分離した２個の部分が、Ｙ方向に２本設けられたナノワイヤ５１にそれぞれ接続されている。パッド６２は、分離した２個の部分が、Ｙ方向に２本設けられたナノワイヤ５１にそれぞれ接続されている。パッド６３は、分離した２個の部分が、Ｙ方向に２本設けられたナノワイヤ５２にそれぞれ接続されている。パッド６４は、分離した２個の部分が、Ｙ方向に２本設けられたナノワイヤ５２にそれぞれ接続されている。またここでは、パッド６５，６６，６７，６８はそれぞれ、４個ずつ、Ｙ方向に分離して形成されている。パッド６５は、分離した４個の部分が、Ｙ方向に４本設けられたナノワイヤ５３にそれぞれ接続されている。パッド６６は、分離した４個の部分が、Ｙ方向に４本設けられたナノワイヤ５３にそれぞれ接続されている。パッド６７は、分離した４個の部分が、Ｙ方向に４本設けられたナノワイヤ５４にそれぞれ接続されている。パッド６８は、分離した４個の部分が、Ｙ方向に４本設けられたナノワイヤ５４にそれぞれ接続されている。
スタンダードセル５には、Ｙ方向に直線状に延びるゲート配線７１，７２が配置されている。ゲート配線７１は、ナノワイヤＦＥＴ Ｐ５１のゲート電極７１ｐとナノワイヤＦＥＴ Ｎ５１のゲート電極７１ｎとを一体に形成したものであり、ナノワイヤ５１，５２のＸ方向における所定範囲において、ナノワイヤ５１，５２の周囲を囲うように設けられている。ゲート配線７２は、ナノワイヤＦＥＴ Ｐ５２のゲート電極７２ｐとナノワイヤＦＥＴ Ｎ５２のゲート電極７２ｎとを一体に形成したものであり、ナノワイヤ５３，５４のＸ方向における所定範囲において、ナノワイヤ５３，５４の周囲を囲うように設けられている。また、スタンダードセル５のセル枠ＣＦの側辺とＸ方向における中央部とに、Ｙ方向に延びるダミーゲート配線７３ａ，７３ｂ，７３ｃがそれぞれ配置されている。
Ｐ型トランジスタ領域ＰＡにおいて、ナノワイヤＦＥＴ Ｐ５１のパッド６１，６２とナノワイヤＦＥＴ Ｐ５２のパッド６５，６６とは、Ｙ方向において、配線ＶＤＤに近い方の端（図面での上端）の位置が一致している。また、Ｎ型トランジスタ領域において、ナノワイヤＦＥＴ Ｎ５１のパッド６３，６４とナノワイヤＦＥＴ Ｎ５２のパッド６７，６８とは、Ｙ方向において、配線ＶＳＳに近い方の端（図面での下端）の位置が一致している。このため、ナノワイヤの本数が異なるナノワイヤＦＥＴ Ｐ５１，Ｐ５２について、Ｙ方向におけるパッド端の位置を合わせることができる。同様に、ナノワイヤの本数が異なるナノワイヤＦＥＴ Ｎ５１，Ｎ５２について、Ｙ方向におけるパッド端の位置を合わせることができる。したがって、半導体集積回路装置の製造が容易になり、製造ばらつきを抑制することができるので、歩留まりが向上する。
なお、第１〜第３実施形態で示した他のレイアウト構成についても、図９の構成と同様に、単一のスタンダードセルにおいて実現することは可能である。例えば、図４や図５の構成のように、ナノワイヤの本数が異なるナノワイヤＦＥＴについて、Ｙ方向におけるパッドの両端の位置を合わせてもよい。
（第５実施形態）
図１０は第５実施形態に係る半導体集積回路装置のレイアウト構成例を示す平面図である。図１０では、スタンダードセル１０１，１０２は、Ｘ方向に延びる同じセル列に配置されており、Ｘ方向において隣接して配置されている。
図１１は図１０に示すスタンダードセル１０１，１０２の回路図である。図１１（ａ）に示すように、スタンダードセル１０１は、入力Ａおよび出力Ｙを有するバッファ回路を構成する。このバッファ回路では、直列接続されたナノワイヤＦＥＴ Ｐ１Ｂ，Ｎ１Ｂからなるインバータと、直列接続されたナノワイヤＦＥＴ Ｐ１Ａ，Ｎ１Ａからなるインバータとが、直列に接続されている。図１１（ｂ）に示すように、スタンダードセル１０２は、入力Ａ，Ｂおよび出力Ｙを有する２入力ＮＯＲ回路を構成する。この２入力ＮＯＲ回路では、出力ＹとＶＤＤとの間に直列接続されたナノワイヤＦＥＴ Ｐ２Ａ，Ｐ２Ｂが設けられており、出力ＹとＶＳＳとの間に並列接続されたナノワイヤＦＥＴ Ｎ２Ａ，Ｎ２Ｂが設けられている。入力ＡはナノワイヤＦＥＴ Ｐ２Ａ，Ｎ２Ａのゲートに与えられており、入力ＢはナノワイヤＦＥＴ Ｐ２Ｂ，Ｎ２Ｂのゲートに与えられている。なお、図１１の回路図では、各ナノワイヤＦＥＴについて、駆動力の相対値を示している。本実施形態では、各ナノワイヤＦＥＴの駆動力は、ナノワイヤの本数によって設定されている。
図１０のレイアウトに戻り、スタンダードセル１０１，１０２は、Ｐ型トランジスタ領域ＰＡとＮ型トランジスタ領域ＮＡとがＹ方向に並べて配置されている。スタンダードセル１０１，１０２はそれぞれ、４個のナノワイヤＦＥＴを備えている。すなわち、スタンダードセル１０１はＰ型トランジスタ領域ＰＡにＰ型のナノワイヤＦＥＴ Ｐ１Ａ，Ｐ１Ｂが設けられており、Ｎ型トランジスタ領域ＮＡにＮ型のナノワイヤＦＥＴ Ｎ１Ａ，Ｎ１Ｂが設けられている。また、スタンダードセル１０２はＰ型トランジスタ領域ＰＡにＰ型のナノワイヤＦＥＴ Ｐ２Ａ，Ｐ２Ｂが設けられており、Ｎ型トランジスタ領域ＮＡにＮ型のナノワイヤＦＥＴ Ｎ２Ａ，Ｎ２Ｂが設けられている。
スタンダードセル１０１において、ナノワイヤＦＥＴ Ｐ１Ａ，Ｎ１Ａはそれぞれ、Ｘ方向に延びる並列に設けられた複数の、ナノワイヤ１１Ａ，１２Ａを備えている。ここでは、ナノワイヤ１１Ａ，１２Ａはそれぞれ、Ｙ方向において４本ずつ並べて設けられている。また、ナノワイヤ１１Ａ，１２Ａはそれぞれ、縦方向すなわち基板と垂直をなす方向において２本ずつ設けられており、合計で８本ずつ設けられている。また、ナノワイヤＦＥＴ Ｐ１Ｂ，Ｎ１Ｂはそれぞれ、Ｘ方向に延びる並列に設けられた複数の、ナノワイヤ１１Ｂ，１２Ｂを備えている。ここでは、ナノワイヤ１１Ｂ，１２Ｂはそれぞれ、Ｙ方向において２本ずつ並べて設けられている。また、ナノワイヤ１１Ｂ，１２Ｂはそれぞれ、縦方向すなわち基板と垂直をなす方向において２本ずつ設けられており、合計で４本ずつ設けられている。スタンダードセル１０２において、ナノワイヤＦＥＴ Ｐ２Ａ，Ｐ２Ｂはそれぞれ、Ｘ方向に延びる並列に設けられた複数の、ナノワイヤ１３Ａ，１３Ｂを備えている。ここでは、ナノワイヤ１３Ａ，１３Ｂはそれぞれ、Ｙ方向において４本ずつ並べて設けられている。また、ナノワイヤ１３Ａ，１３Ｂはそれぞれ、縦方向すなわち基板と垂直をなす方向において２本ずつ設けられており、合計で８本ずつ設けられている。また、ナノワイヤＦＥＴ Ｎ２Ａ，Ｎ２Ｂはそれぞれ、Ｘ方向に延びる並列に設けられた複数の、ナノワイヤ１４Ａ，１４Ｂを備えている。ここでは、ナノワイヤ１４Ａ，１４Ｂはそれぞれ、Ｙ方向において３本ずつ並べて設けられている。また、ナノワイヤ１４Ａ，１４Ｂはそれぞれ、縦方向すなわち基板と垂直をなす方向において２本ずつ設けられており、合計で６本ずつ設けられている。ナノワイヤ１１Ａ，１１Ｂ，１２Ａ，１２Ｂ，１３Ａ，１３Ｂ，１４Ａ，１４Ｂは、円柱状であり、基板上において水平方向すなわち基板と並行して延びており、例えばシリコンで形成されている。
また、スタンダードセル１０１には、Ｐ型の不純物が導入された３個のパッド２１１，２１２，２１３、および、Ｎ型の不純物が導入された３個のパッド２２１，２２２，２２３が設けられている。ナノワイヤＦＥＴ Ｐ１Ａ，Ｐ１Ｂは一方のパッド、すなわちパッド２１２を共有している。すなわち、ナノワイヤＦＥＴ Ｐ１Ａはナノワイヤ１１Ａと接続された一対のパッド２１１，２１２を備え、また、ナノワイヤＦＥＴ Ｐ１Ｂはナノワイヤ１１Ｂと接続された一対のパッド２１２，２１３を備える。ナノワイヤＦＥＴ Ｎ１Ａ，Ｎ１Ｂは一方のパッド、すなわちパッド２２２を共有している。すなわち、ナノワイヤＦＥＴ Ｎ１Ａはナノワイヤ１２Ａと接続された一対のパッド２２１，２２２を備え、また、ナノワイヤＦＥＴ Ｎ１Ｂはナノワイヤ１２Ｂと接続された一対のパッド２２２，２２３を備える。
スタンダードセル１０２には、Ｐ型の不純物が導入された３個のパッド２３１，２３２，２３３、および、Ｎ型の不純物が導入された３個のパッド２４１，２４２，２４３が設けられている。ナノワイヤＦＥＴ Ｐ２Ａ，Ｐ２Ｂは一方のパッド、すなわちパッド２３２を共有している。すなわち、ナノワイヤＦＥＴ Ｐ２Ａはナノワイヤ１３Ａと接続された一対のパッド２３１，２３２を備え、また、ナノワイヤＦＥＴ Ｐ２Ｂはナノワイヤ１３Ｂと接続された一対のパッド２３２，２３３を備える。ナノワイヤＦＥＴ Ｎ２Ａ，Ｎ２Ｂは一方のパッド、すなわちパッド２４２を共有している。すなわち、ナノワイヤＦＥＴ Ｎ２Ａはナノワイヤ１４Ａと接続された一対のパッド２４１，２４２を備え、また、ナノワイヤＦＥＴ Ｎ２Ｂはナノワイヤ１４Ｂと接続された一対のパッド２４２，２４３を備える。
またここでは、パッド２１１，２１２，２１３，２２１，２２２，２２３はそれぞれ、４個ずつ、Ｙ方向に分離して形成されている。パッド２１１，２１２は、分離した４個の部分が、Ｙ方向に４本設けられたナノワイヤ１１Ａに、それぞれ接続されている。パッド２１２，２１３は、分離した４個の部分のうち図面上側の２個が、Ｙ方向に２本設けられたナノワイヤ１１Ｂに、それぞれ接続されている。パッド２２１，２２２は、分離した４個の部分が、Ｙ方向に４本設けられたナノワイヤ１２Ａに、それぞれ接続されている。パッド２２２，２２３は、分離した４個の部分のうち図面下側の２個が、Ｙ方向に２本設けられたナノワイヤ１２Ｂに、それぞれ接続されている。
またここでは、パッド２３１，２３２，２３３，２４１，２４３はそれぞれ、４個ずつ、Ｙ方向に分離して形成されており、パッド２４２は、３個ずつ、Ｙ方向に分離して形成されている。パッド２３１，２３２は、分離した４個の部分が、Ｙ方向に４本設けられたナノワイヤ１３Ａに、それぞれ接続されている。パッド２３２，２３３は、分離した４個の部分が、Ｙ方向に４本設けられたナノワイヤ１３Ｂに、それぞれ接続されている。パッド２４１は、分離した４個の部分のうち図面下側の３個が、Ｙ方向に３本設けられたナノワイヤ１４Ａに、それぞれ接続されている。パッド２４２は、分離した３個の部分が、Ｙ方向に３本設けられたナノワイヤ１４Ａ，１４Ｂに、それぞれ接続されている。パッド２４３は、分離した４個の部分のうち図面下側の３個が、Ｙ方向に３本設けられたナノワイヤ１４Ｂに、それぞれ接続されている。
また、スタンダードセル１０１には、Ｙ方向に直線状に延びるゲート配線３１１，３１２が配置されており、スタンダードセル１０２には、Ｙ方向に直線状に延びるゲート配線３２１，３２２が配置されている。スタンダードセル１０１において、ゲート配線３１１は、ナノワイヤＦＥＴ Ｐ１Ａのゲート電極３１１ｐとナノワイヤＦＥＴ Ｎ１Ａのゲート電極３１１ｎとを一体に形成したものであり、ナノワイヤ１１Ａ，１２ＡのＸ方向における所定範囲において、ナノワイヤ１１Ａ，１２Ａの周囲を囲うように設けられている。ゲート配線３１２は、ナノワイヤＦＥＴ Ｐ１Ｂのゲート電極３１２ｐとナノワイヤＦＥＴ Ｎ１Ｂのゲート電極３１２ｎとを一体に形成したものであり、ナノワイヤ１１Ｂ，１２ＢのＸ方向における所定範囲において、ナノワイヤ１１Ｂ，１２Ｂの周囲を囲うように設けられている。スタンダードセル１０２において、ゲート配線３２１は、ナノワイヤＦＥＴ Ｐ２Ａのゲート電極３２１ｐとナノワイヤＦＥＴ Ｎ２Ａのゲート電極３２１ｎとを一体に形成したものであり、ナノワイヤ１３Ａ，１４ＡのＸ方向における所定範囲において、ナノワイヤ１３Ａ，１４Ａの周囲を囲うように設けられている。ゲート配線３２２は、ナノワイヤＦＥＴ Ｐ２Ｂのゲート電極３２２ｐとナノワイヤＦＥＴ Ｎ２Ｂのゲート電極３２２ｎとを一体に形成したものであり、ナノワイヤ１３Ｂ，１４ＢのＸ方向における所定範囲において、ナノワイヤ１３Ｂ，１４Ｂの周囲を囲うように設けられている。また、スタンダードセル１０１，１０２のセル枠ＣＦの側辺に、Ｙ方向に延びるダミーゲート配線３３１，３３２，３３３がそれぞれ配置されている。
パッド２１１〜２１３，２２１〜２２３，２３１〜２３３，２４１〜２４３の下面は、ナノワイヤ１１Ａ，１１Ｂ，１２Ａ，１２Ｂ，１３Ａ，１３Ｂ，１４Ａ，１４Ｂの下面よりも低い位置にある。また、ナノワイヤ１１Ａ，１１Ｂ，１２Ａ，１２Ｂ，１３Ａ，１３Ｂ，１４Ａ，１４Ｂの上面は、パッド２１１〜２１３，２２１〜２２３，２３１〜２３３，２４１〜２４３の上面と同じ高さにある。そして、ゲート電極３１１ｐ，３１２ｐ，３１１ｎ，３１２ｎ，３２１ｐ，３２２ｐ，３２１ｎ，３２２ｎは、ナノワイヤ１１Ａ，１１Ｂ，１２Ａ，１２Ｂ，１３Ａ，１３Ｂ，１４Ａ，１４Ｂの周囲をぐるりと囲むように形成されている。すなわち、ナノワイヤ１１Ａ，１１Ｂ，１２Ａ，１２Ｂ，１３Ａ，１３Ｂ，１４Ａ，１４Ｂに形成されるチャネル領域の上面、両側面、下面の全てが、絶縁膜を介して、ゲート電極３１１ｐ，３１２ｐ，３１１ｎ，３１２ｎ，３２１ｐ，３２２ｐ，３２１ｎ，３２２ｎに囲われている。なお、ナノワイヤ１１Ａ，１１Ｂ，１２Ａ，１２Ｂ，１３Ａ，１３Ｂ，１４Ａ，１４Ｂの上面は、パッド２１１〜２１３，２２１〜２２３，２３１〜２３３，２４１〜２４３の上面よりも低い位置にあってもよい。
ナノワイヤＦＥＴ Ｐ１Ａ，Ｐ１Ｂ，Ｎ１Ａ，Ｎ１Ｂ，Ｐ２Ａ，Ｐ２Ｂ，Ｎ２Ａ，Ｎ２Ｂの上層に、金属配線層Ｍ１が構成されている。金属配線層Ｍ１において、セル枠ＣＦの上辺に、電源電位を供給する配線ＶＤＤが配置されており、セル枠ＣＦの下辺に、接地電位を供給する配線ＶＳＳが配置されている。また、金属配線層Ｍ１において、スタンダードセル１０１に配線４３ａ〜４３ｅが形成されており、スタンダードセル１０２に配線４４ａ〜４４ｆが形成されている。
スタンダードセル１０１において、配線４３ａは、パッド２１１，２２１を接続するものであり、ローカル配線４７ａを介してパッド２１１に接続されており、かつ、ローカル配線４７ｂを介してパッド２２１に接続されている。配線４３ｂは、配線ＶＤＤからＹ方向下向きに延びるように形成されており、ローカル配線４７ｃを介してパッド２１２に接続されている。配線４３ｃは、ゲート配線３１２にローカル配線４７ｄを介して接続されている。配線４３ｄは、配線ＶＳＳからＹ方向上向きに延びるように形成されており、ローカル配線４７ｅを介してパッド２２２に接続されている。配線４３ｅは、パッド２１３，２２３およびゲート配線３１１を接続するものであり、ローカル配線４７ｆを介してパッド２１３に接続されており、ローカル配線４７ｇを介してパッド２２３に接続されており、ローカル配線４７ｈを介してゲート配線３１１に接続されている。配線４３ａ，４３ｃは、スタンダードセル１０１が構成するバッファ回路の出力Ｙ、入力Ａにそれぞれ対応する。
スタンダードセル１０２において、配線４４ａは、配線ＶＤＤからＹ方向下向きに延びるように形成されており、ローカル配線４８ａを介してパッド２３１に接続されている。配線４４ｂは、ゲート配線３２１にローカル配線４８ｂを介して接続されている。配線４４ｃは、配線ＶＳＳからＹ方向上向きに延びるように形成されており、ローカル配線４８ｃを介してパッド２４１に接続されている。配線４４ｄは、パッド２４２，２３３を接続するものであり、ローカル配線４８ｄを介してパッド２４２に接続されており、ローカル配線４８ｅを介してパッド２３３に接続されている。配線４４ｅは，ゲート配線３２２にローカル配線４８ｆを介して接続されている。配線４４ｆは、配線ＶＳＳからＹ方向上向きに延びるように形成されており、ローカル配線４８ｇを介してパッド２４３に接続されている。配線４４ｂ，４４ｄ，４４ｅは、スタンダードセル１０２が構成する２入力ＮＯＲ回路の入力Ａ、出力Ｙ、入力Ｂにそれぞれ対応する。
なお、ここでは、金属配線４３ａ〜４３ｅとパッド２１１〜２１３，２２１〜２２３およびゲート配線３１１，３１２との接続形態は、ローカル配線４７ａ〜４７ｈとコンタクト４３を介した接続とし、金属配線４４ａ〜４４ｆとパッド２３１，２３３，２４１〜２４３およびゲート配線３２１，３２２との接続形態は、ローカル配線４８ａ〜４８ｇとコンタクト４３を介した接続としている。ただし、金属配線とパッドおよびゲート配線との接続形態は、コンタクトを介さずに、ローカル配線のみを介した接続としてもよいし、ローカル配線を介さずに、コンタクトのみを介した接続としてもよい。
図１０のレイアウト構成は、次のような特徴を有している。
スタンダードセル１０１におけるＰ型トランジスタ領域ＰＡに着目する。第１ナノワイヤＦＥＴとしてのナノワイヤＦＥＴ Ｐ１Ａと第２ナノワイヤＦＥＴとしてのナノワイヤＦＥＴ Ｐ１Ｂは、共有パッドとしてのパッド２１２を共有している。ナノワイヤＦＥＴ Ｐ１Ａはパッド２１１，２１２間にＮａ（ここでは８）本のナノワイヤ１１Ａを備えており、ナノワイヤＦＥＴ Ｐ１Ｂはパッド２１２，２１３間にＮｂ（＜Ｎａ、ここでは４）本のナノワイヤ１１Ｂを備えている。そして、ナノワイヤＦＥＴ Ｐ１Ａ，Ｐ１Ｂのナノワイヤ本数が異なっているにもかかわらず、パッド２１１，２１２，２１３は、Ｙ方向における位置と配置範囲が同一である（破線ａ１，ａ２）。これにより、パッド２１３は、隣接するスタンダードセル１０２におけるパッド２３１と、Ｙ方向における位置と配置範囲を同一にすることができる。なお、ナノワイヤＦＥＴ Ｐ１Ｂは、スタンダードセル１０１に含まれたナノワイヤＦＥＴの中で、Ｘ方向におけるスタンダードセル１０２側のセル端に、最も近い。
Ｎ型トランジスタ領域ＮＡにおいても、同様である。第１ナノワイヤＦＥＴとしてのナノワイヤＦＥＴ Ｎ１Ａと第２ナノワイヤＦＥＴとしてのナノワイヤＦＥＴ Ｎ１Ｂは、共有パッドとしてのパッド２２２を共有している。ナノワイヤＦＥＴ Ｎ１Ａはパッド２２１，２２２間にＮａ（ここでは８）本のナノワイヤ１２Ａを備えており、ナノワイヤＦＥＴ Ｎ１Ｂはパッド２２２，２２３間にＮｂ（＜Ｎａ、ここでは４）本のナノワイヤ１１Ｂを備えている。そして、ナノワイヤＦＥＴ Ｎ１Ａ，Ｎ１Ｂのナノワイヤ本数が異なっているにもかかわらず、パッド２２１，２２２，２２３は、Ｙ方向における位置と配置範囲が同一である（破線ａ３，ａ４）。これにより、パッド２２３は、隣接するスタンダードセル１０２におけるパッド２４１と、Ｙ方向における位置と配置範囲を同一にすることができる。なお、ナノワイヤＦＥＴ Ｎ１Ｂは、スタンダードセル１０１に含まれたナノワイヤＦＥＴの中で、Ｘ方向におけるスタンダードセル１０２側のセル端に、最も近い。
また、スタンダードセル１０２のＮ型トランジスタ領域ＮＡに着目する。第１ナノワイヤＦＥＴとしてのナノワイヤＦＥＴ Ｎ２Ａと第２ナノワイヤＦＥＴとしてのナノワイヤＦＥＴ Ｎ２Ｂは、共有パッドとしてのパッド２４２を共有している。ナノワイヤＦＥＴ Ｎ２Ａはパッド２４１，２４２間にＮａ（ここでは６）本のナノワイヤ１４Ａを備えており、ナノワイヤＦＥＴ Ｎ２Ｂはパッド２４２，２４３間にＮａ（ここでは６）本のナノワイヤ１４Ｂを備えている。そして、パッド２４１，２４３は、４本のナノワイヤと接続されたパッド例えばバッド２３１と、Ｙ方向における配置範囲が同一になっている。言い換えると、パッド２４２は、パッド２４１，２４３よりもＹ方向における配置範囲が小さい。これにより、パッド２４１は、隣接するスタンダードセル１０１におけるパッド２２３と、Ｙ方向における位置と配置範囲を同一にすることができる。なお、ナノワイヤＦＥＴ Ｎ２Ａは、スタンダードセル１０２に含まれたナノワイヤＦＥＴの中で、Ｘ方向におけるスタンダードセル１０１側のセル端に、最も近い。
また、スタンダードセル１０１，１０２を合わせて見た場合には、Ｎａ（ここでは８）本のナノワイヤ１３Ａを有する第１ナノワイヤＦＥＴとしてのナノワイヤＦＥＴ Ｐ２Ａのパッド２３１，２３２、並びに、Ｎｂ（＜Ｎａ、ここでは４）本のナノワイヤ１１Ｂを有する第２ナノワイヤＦＥＴとしてのナノワイヤＦＥＴ Ｐ１ＢおよびＮａ（ここでは８）本のナノワイヤ１１Ａを有する第３ナノワイヤＦＥＴとしてのナノワイヤＦＥＴ Ｐ１Ａのパッド２１１，２１２，２１３は、Ｙ方向における位置および配置範囲が同一である。
このような構成により、隣接するスタンダードセル同士の境界を挟んで対向するパッド間の応力の影響を、スタンダードセルの種類によることなく、一定にすることができる。したがって、スタンダードセル内のナノワイヤＦＥＴの電流特性が、隣接するスタンダードセルの種類によることなく、安定するため、セルライブラリと実製品との性能誤差を抑制することができる。
（他の例）
図１２は本実施形態に係る半導体集積回路装置のレイアウト構成の他の例を示す平面図である。図１２のレイアウト構成は、基本的には図１と同様であり、共通の構成要素には同一の符号を付しており、ここではその詳細な説明を省略する場合がある。図１２では、スタンダードセル１０２Ａのレイアウトが、図１０のスタンダードセル１０２と少し異なっている。すなわち、スタンダードセル１０２Ａにおいて、パッド２４２のＹ方向における配置範囲が大きくなっており、Ｙ方向に４個に分離して形成されている。そして、パッド２４１，２４２，２４３は、Ｙ方向における配置範囲および位置が同一である（破線ａ３，ａ４）。
すなわち、スタンダードセル１０１，１０２Ａを合わせて見た場合には、Ｎａ（ここでは８）本のナノワイヤ１２Ａを有する第１ナノワイヤＦＥＴとしてのナノワイヤＦＥＴ Ｎ１Ａのパッド２２１，２２２、並びに、Ｎｂ（＜Ｎａ、ここでは６）本のナノワイヤ１４Ａを有する第２ナノワイヤＦＥＴとしてのナノワイヤＦＥＴ Ｎ２ＡおよびＮｃ（＜Ｎａ、ここでは６）本のナノワイヤ１４Ｂを有する第３ナノワイヤＦＥＴとしてのナノワイヤＦＥＴ Ｎ２Ｂのパッド２４１，２４２，２４３は、Ｙ方向における位置および配置範囲が同一である。
これにより、上述した図１０の構成による作用効果に加えて、レイアウト全体としてパッドの配置パターンが規則的になるため、半導体集積回路装置の製造が容易になり、製造ばらつきを抑制することができるので、歩留まりが向上する、という作用効果が得られる。
なお、上述の実施形態において、スタンダードセル１０１はバッファ回路を構成し、スタンダードセル１０２は２入力ＮＯＲ回路を構成するものとしたが、他の回路を構成するものであってもよい。
また、スタンダードセル１０１，１０２は、Ｘ方向において隣接して配置されていなくてもよいし、異なるセル列に配置されていてもよい。
また、上の説明では、ナノワイヤＦＥＴにおいて、パッドは、Ｙ方向に複数本設けられたナノワイヤに対して、分離して、形成されるものとした。ただし、パッドは、Ｙ方向に複数本設けられたナノワイヤに対して、一体に形成される場合もある。図１３は図１のレイアウト構成例の変形例である。図１３では、パッド２１，２２，２３，２４は、それぞれ、Ｙ方向に４本ずつ設けられたナノワイヤ１１，１２に対して、一体に形成されており、パッド２５，２６，２７，２８は、それぞれ、Ｙ方向に２本ずつ設けられたナノワイヤ１３，１４に対して、一体に形成されている。
なお、本開示で示したレイアウト構成では、ナノワイヤのＹ方向における間隔および太さは均等であるように図示しているが、これらは均等でなくてもかまわない。また、本開示で示した各ナノワイヤＦＥＴのナノワイヤの本数はあくまでも一例であり、ここで示した本数に限定されるものではない。
本開示では、ナノワイヤＦＥＴを用いた半導体集積回路装置について、製造の容易化に有効なレイアウト構成を提供するため、半導体集積回路装置の性能向上に有用である。
１ 第１スタンダードセル
２，２Ａ，２Ｂ，２Ｃ，３，４，４Ａ，４Ｂ 第２スタンダードセル
５ スタンダードセル
１１，１２，１３，１４ ナノワイヤ
２１，２２，２３，２４，２５，２６，２７，２８ パッド
２５ａ，２６ａ，２７ａ，２８ａ パッド
２５ｂ，２６ｂ，２７ｂ，２８ｂ ダミーパッド
３１ｎ，３２ｎ，３１ｐ，３２ｐ ゲート電極
３５ａ，３５ｂ，３６ａ，３６ｂ，３７ａ，３７ｂ ダミーゲート電極
５１，５２，５３，５４ ナノワイヤ
６１，６２，６３，６４，６５，６６，６７，６８ パッド
７１ｎ，７２ｎ，７１ｐ，７２ｐ ゲート電極
１３１，１３３，１４１，１４３ ナノワイヤ
１３２，１３４，１４２，１４４ ダミーナノワイヤ
Ｎ１，Ｎ２，Ｎ３１，Ｎ４１，Ｎ５１，Ｎ５２ ナノワイヤＦＥＴ
Ｎ３２，Ｎ４２ ダミートランジスタであるナノワイヤＦＥＴ
Ｐ１，Ｐ２，Ｐ３１，Ｐ４１，Ｐ５１，Ｐ５２ ナノワイヤＦＥＴ
Ｐ３２，Ｐ４２ ダミートランジスタであるナノワイヤＦＥＴ
１０１ スタンダードセル
１０２ スタンダードセル
１１Ａ，１１Ｂ，１２Ａ，１２Ｂ，１３Ａ，１３Ｂ，１４Ａ，１４Ｂ ナノワイヤ
２１１，２１２，２１３，２２１，２２２，２２３，２３１，２３２，２３３，２４１，２４２，２４３ パッド
３１１ｐ，３１２ｐ，３１１ｎ，３１２ｎ，３２１ｐ，３２２ｐ，３２１ｎ，３２２ｎ ゲート電極
Ｐ１Ａ，Ｐ１Ｂ，Ｎ１Ａ，Ｎ１Ｂ，Ｐ２Ａ，Ｐ２Ｂ，Ｎ２Ａ，Ｎ２Ｂ ナノワイヤＦＥＴ

Claims (20)

  1. 第１ナノワイヤＦＥＴ（Field Effect Transistor）を備えた第１スタンダードセルと、
    第２ナノワイヤＦＥＴを備えた第２スタンダードセルとを備え、
    前記第１ナノワイヤＦＥＴは、
    第１方向に延びるＮａ（Ｎａは２以上の整数）本の第１ナノワイヤと、
    前記第１ナノワイヤの前記第１方向における両端にそれぞれ設けられ、前記第１ナノワイヤと接続された一対の第１パッドと、
    前記第１方向と垂直をなす第２方向に延び、前記第１ナノワイヤの前記第１方向における所定範囲において、前記第１ナノワイヤの周囲を囲うように設けられた第１ゲート電極とを備えており、
    前記第２ナノワイヤＦＥＴは、
    前記第１方向に延びるＮｂ（Ｎｂは１以上でＮａより小さい整数）本の第２ナノワイヤと、
    前記第２ナノワイヤの前記第１方向における両端にそれぞれ設けられ、前記第２ナノワイヤと接続された一対の第２パッドと、
    前記第２方向に延び、前記第２ナノワイヤの前記第１方向における所定範囲において、前記第２ナノワイヤの周囲を囲うように設けられた第２ゲート電極とを備えており、
    前記第１ナノワイヤＦＥＴの前記第１パッドと前記第２ナノワイヤＦＥＴの前記第２パッドとは、前記第２方向において、両端のうち少なくともいずれか一方の位置が、一致している
    ことを特徴とする半導体集積回路装置。
  2. 請求項１記載の半導体集積回路装置において、
    前記第１ナノワイヤＦＥＴの前記第１パッドと前記第２ナノワイヤＦＥＴの前記第２パッドとは、前記第２方向において、両端の位置が一致している
    ことを特徴とする半導体集積回路装置。
  3. 請求項２記載の半導体集積回路装置において、
    前記第２ナノワイヤＦＥＴは、前記第２方向において、前記第２ナノワイヤの配置範囲の中心位置と、前記第２パッドの配置範囲の中心位置とが一致している
    ことを特徴とする半導体集積回路装置。
  4. 請求項２記載の半導体集積回路装置において、
    前記第２ナノワイヤＦＥＴは、前記第２方向において、前記第２ナノワイヤの配置範囲が、前記第２パッドの配置範囲に対して偏っている
    ことを特徴とする半導体集積回路装置。
  5. 請求項１〜４のうちいずれか１項記載の半導体集積回路装置において、
    前記第２ナノワイヤＦＥＴは、
    前記第２パッド間において、前記第２ゲート電極と同一直線上に、当該第２ゲート電極と分離して配置されたダミーゲート電極を備えている
    ことを特徴とする半導体集積回路装置。
  6. 請求項１記載の半導体集積回路装置において、
    前記第２スタンダードセルは、回路の論理動作に寄与しないダミートランジスタである、第３ナノワイヤＦＥＴを備え、
    前記第３ナノワイヤＦＥＴは、
    前記第２ナノワイヤＦＥＴの前記第２パッド間に設けられ、前記第１方向に延びるダミーナノワイヤと、
    前記第２ナノワイヤＦＥＴの前記第２ゲート電極と同一直線上に、当該第２ゲート電極と分離して配置され、前記ダミーナノワイヤの前記第１方向における所定範囲において前記ダミーナノワイヤの周囲を囲うように設けられたダミーゲート電極とを備えた
    ことを特徴とする半導体集積回路装置。
  7. 請求項１記載の半導体集積回路装置において、
    前記第２スタンダードセルは、回路の論理動作に寄与しないダミートランジスタである、第３ナノワイヤＦＥＴを備え、
    前記第３ナノワイヤＦＥＴは、
    前記第２ナノワイヤＦＥＴの前記第２ナノワイヤと並列に、前記第１方向に延びるように設けられたダミーナノワイヤと、
    前記ダミーナノワイヤの前記第１方向における両端の少なくともいずれか一方に設けられ、前記ダミーナノワイヤと接続されたダミーパッドとを備え、
    前記ダミーパッドは、前記第２ナノワイヤＦＥＴの前記第２パッドと前記第２方向に並び、当該第２パッドと分離して、配置されている
    ことを特徴とする半導体集積回路装置。
  8. 請求項７記載の半導体集積回路装置において、
    前記第３ナノワイヤＦＥＴは、
    第２ナノワイヤＦＥＴの前記第２ゲート電極と同一直線上に、当該第２ゲート電極と分離して配置され、前記ダミーナノワイヤの前記第１方向における所定範囲において前記ダミーナノワイヤの周囲を囲うように設けられたダミーゲート電極を備えた
    ことを特徴とする半導体集積回路装置。
  9. 請求項１記載の半導体集積回路装置において、
    前記第２ゲート電極は、前記第１ゲート電極よりも短い
    ことを特徴とする半導体集積回路装置。
  10. 請求項１記載の半導体集積回路装置において、
    前記第２スタンダードセルは、第３ナノワイヤＦＥＴを備え、
    前記第３ナノワイヤＦＥＴは、
    前記第１方向に延びるＮａ本の第３ナノワイヤと、
    前記第３ナノワイヤの前記第１方向における両端にそれぞれ設けられ、前記第３ナノワイヤと接続された一対の第３パッドと、
    前記第２方向に延び、前記第３ナノワイヤの前記第１方向における所定範囲において、前記第３ナノワイヤの周囲を囲うように設けられた第３ゲート電極とを備えており、
    前記第２スタンダードセルは、前記第２ナノワイヤＦＥＴの前記第２パッドの一方であり、かつ、前記第３ナノワイヤＦＥＴの前記第３パッドの一方である共有パッドを備え、
    前記第１パッドの両方、前記第２パッドの他方、前記共有パッド、および、前記第３パッドの他方は、前記第２方向における位置および配置範囲が同一である
    ことを特徴とする半導体集積回路装置。
  11. 請求項１記載の半導体集積回路装置において、
    前記第２スタンダードセルは、第３ナノワイヤＦＥＴを備え、
    前記第３ナノワイヤＦＥＴは、
    前記第１方向に延びるＮｃ（Ｎｃは１以上でＮａより小さい整数）本の第３ナノワイヤと、
    前記第３ナノワイヤの前記第１方向における両端にそれぞれ設けられ、前記第３ナノワイヤと接続された一対の第３パッドと、
    前記第２方向に延び、前記第３ナノワイヤの前記第１方向における所定範囲において、前記第３ナノワイヤの周囲を囲うように設けられた第３ゲート電極とを備えており、
    前記第２スタンダードセルは、前記第２ナノワイヤＦＥＴの前記第２パッドの一方であり、かつ、前記第３ナノワイヤＦＥＴの前記第３パッドの一方である共有パッドを備え、
    前記第１パッドの両方、前記第２パッドの他方、前記共有パッド、および、前記第３パッドの他方は、前記第２方向における位置および配置範囲が同一である
    ことを特徴とする半導体集積回路装置。
  12. 請求項１〜１１のうちいずれか１項記載の半導体集積回路装置において、
    前記第１および第２スタンダードセルは、前記第１方向に延びる同じセル列に、配置されている
    ことを特徴とする半導体集積回路装置。
  13. 請求項１２記載の半導体集積回路装置において、
    前記第１および第２スタンダードセルは、隣接して配置されている
    ことを特徴とする半導体集積回路装置。
  14. 第１ナノワイヤＦＥＴ（Field Effect Transistor）と、回路の論理動作に寄与しないダミートランジスタである、第２ナノワイヤＦＥＴとを備えたスタンダードセルを備え、
    前記第１ナノワイヤＦＥＴは、
    第１方向に延びるナノワイヤと、
    前記ナノワイヤの前記第１方向における両端にそれぞれ設けられ、前記ナノワイヤと接続された一対のパッドと、
    前記第１方向と垂直をなす第２方向に延び、前記ナノワイヤの前記第１方向における所定範囲において前記ナノワイヤの周囲を囲うように設けられたゲート電極とを備えており、
    前記第２ナノワイヤＦＥＴは、
    前記第１ナノワイヤＦＥＴのナノワイヤと並列に、前記第１方向に延びるように設けられたダミーナノワイヤと、
    前記ダミーナノワイヤの前記第１方向における両端の少なくともいずれか一方に設けられ、前記ダミーナノワイヤと接続されたダミーパッドとを備えており、
    前記ダミーパッドは、前記第１ナノワイヤＦＥＴのパッドと前記第２方向に並び、当該パッドと分離して、配置されている
    ことを特徴とする半導体集積回路装置。
  15. 請求項１４記載の半導体集積回路装置において、
    前記第２ナノワイヤＦＥＴは、
    前記第１ナノワイヤＦＥＴのゲート電極と同一直線上に、当該ゲート電極と分離して配置され、前記ダミーナノワイヤの前記第１方向における所定範囲において前記ダミーナノワイヤの周囲を囲うように設けられたダミーゲート電極とを備えた、
    ことを特徴とする半導体集積回路装置。
  16. 第１ナノワイヤＦＥＴ（Field Effect Transistor）と、第２ナノワイヤＦＥＴとを備えたスタンダードセルを備え、
    前記第１ナノワイヤＦＥＴは、
    第１方向に延びるＮａ（Ｎａは２以上の整数）本の第１ナノワイヤと、
    前記第１ナノワイヤの前記第１方向における両端にそれぞれ設けられ、前記第１ナノワイヤと接続された一対の第１パッドと、
    前記第１方向と垂直をなす第２方向に延び、前記第１ナノワイヤの前記第１方向における所定範囲において、前記第１ナノワイヤの周囲を囲うように設けられた第１ゲート電極とを備えており、
    前記第２ナノワイヤＦＥＴは、
    第１方向に延びるＮｂ（Ｎｂは１以上でＮａより小さい整数）本の第２ナノワイヤと、
    前記第２ナノワイヤの前記第１方向における両端にそれぞれ設けられ、前記第２ナノワイヤと接続された一対の第２パッドと、
    前記第２方向に延び、前記第２ナノワイヤの前記第１方向における所定範囲において、前記第２ナノワイヤの周囲を囲うように設けられた第２ゲート電極とを備えており、
    前記第１ナノワイヤＦＥＴの前記第１パッドと前記第２ナノワイヤＦＥＴの前記第２パッドとは、前記第２方向において、両端のうち少なくともいずれか一方の位置が、一致している
    ことを特徴とする半導体集積回路装置。
  17. 請求項１６記載の半導体集積回路装置において、
    前記スタンダードセルは、前記第１ナノワイヤＦＥＴの前記第１パッドの一方であり、かつ、前記第２ナノワイヤＦＥＴの前記第２パッドの一方である共有パッドを備え、
    前記第１パッドの他方、前記共有パッド、および、前記第２パッドの他方は、前記第２方向における位置および配置範囲が同一である
    ことを特徴とする半導体集積回路装置。
  18. 請求項１７記載の半導体集積回路装置において、
    前記第２ナノワイヤＦＥＴは、前記スタンダードセルに含まれたナノワイヤＦＥＴの中で、前記スタンダードセルの前記第１方向における一方の端に、最も近い
    ことを特徴とする半導体集積回路装置。
  19. 第１ナノワイヤＦＥＴ（Field Effect Transistor）と、第２ナノワイヤＦＥＴとを備えたスタンダードセルを備え、
    前記第１ナノワイヤＦＥＴは、
    第１方向に延びるＮａ（Ｎａは１以上の整数）本の第１ナノワイヤと、
    前記第１ナノワイヤの前記第１方向における両端にそれぞれ設けられ、前記第１ナノワイヤと接続された一対の第１パッドと、
    前記第１方向と垂直をなす第２方向に延び、前記第１ナノワイヤの前記第１方向における所定範囲において、前記第１ナノワイヤの周囲を囲うように設けられた第１ゲート電極とを備えており、
    前記第２ナノワイヤＦＥＴは、
    前記第１方向に延びるＮａ本の第２ナノワイヤと、
    前記第２ナノワイヤの前記第１方向における両端にそれぞれ設けられ、前記第２ナノワイヤと接続された一対の第２パッドと、
    前記第２方向に延び、前記第２ナノワイヤの前記第１方向における所定範囲において、前記第２ナノワイヤの周囲を囲うように設けられた第２ゲート電極とを備えており、
    前記スタンダードセルは、前記第１ナノワイヤＦＥＴの前記第１パッドの一方であり、かつ、前記第２ナノワイヤＦＥＴの前記第２パッドの一方である共有パッドを備え、
    前記共有パッドは、前記第１パッドの他方、および、前記第２パッドの他方よりも、前記第２方向における配置範囲が小さい
    ことを特徴とする半導体集積回路装置。
  20. 請求項１９記載の半導体集積回路装置において、
    前記第１ナノワイヤＦＥＴは、前記スタンダードセルに含まれたナノワイヤＦＥＴの中で、前記スタンダードセルの前記第１方向における一方の端に、最も近い
    ことを特徴とする半導体集積回路装置。
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