JP5327782B2 - 二重絶縁ゲート電界効果トランジスタおよびその製造方法 - Google Patents
二重絶縁ゲート電界効果トランジスタおよびその製造方法 Download PDFInfo
- Publication number
- JP5327782B2 JP5327782B2 JP2008179008A JP2008179008A JP5327782B2 JP 5327782 B2 JP5327782 B2 JP 5327782B2 JP 2008179008 A JP2008179008 A JP 2008179008A JP 2008179008 A JP2008179008 A JP 2008179008A JP 5327782 B2 JP5327782 B2 JP 5327782B2
- Authority
- JP
- Japan
- Prior art keywords
- region
- gate
- insulating film
- drain
- effect transistor
- Prior art date
- Legal status (The legal status is an assumption and is not a legal conclusion. Google has not performed a legal analysis and makes no representation as to the accuracy of the status listed.)
- Expired - Fee Related
Links
Landscapes
- Thin Film Transistor (AREA)
Description
本発明は、二重絶縁ゲート電界効果トランジスタおよびその製造方法の改良に関する。
図２７は、従来の二重ゲート電界効果トランジスタの構造の模式図である。
従来、第２７図に示されるような第一導電形の高濃度不純物がそれぞれ導入されたソース領域（ｓｏｕｒｃｅ）およびドレイン領域（Ｄｒａｉｎ）と、その間にそれぞれ仮想的ソース端ＳＥおよびドレイン端ＤＥにおいて接して介在するチャネル領域（Ｃｈａｎｎｅｌ）と、該チャネル領域のＹ−Ｚ面に平行な第一の表面に第一のゲート絶縁膜（ＧＯ１）を介して接する第一のゲート電極（Ｇａｔｅ１）および該チャネル領域のＹ−Ｚ面に平行な反対側の第二の表面に第二のゲート絶縁膜（ＧＯ２）を介して接する第二のゲート電極（Ｇａｔｅ２）とを有し、該第一のゲート電極および該第二のゲート電極とで、該チャネル領域が挟まれた二重絶縁ゲート電界効果トランジスタ構造が、例えば、特許３５４３１１７号公報「二重ゲート電界効果トランジスタ」（特許文献１）、特開２００３−１６３３５６号公報「二重ゲート・トランジスタおよびその製造方法」（特許文献２）等で知られている。
従来、第２７図に示されるような第一導電形の高濃度不純物がそれぞれ導入されたソース領域（ｓｏｕｒｃｅ）およびドレイン領域（Ｄｒａｉｎ）と、その間にそれぞれ仮想的ソース端ＳＥおよびドレイン端ＤＥにおいて接して介在するチャネル領域（Ｃｈａｎｎｅｌ）と、該チャネル領域のＹ−Ｚ面に平行な第一の表面に第一のゲート絶縁膜（ＧＯ１）を介して接する第一のゲート電極（Ｇａｔｅ１）および該チャネル領域のＹ−Ｚ面に平行な反対側の第二の表面に第二のゲート絶縁膜（ＧＯ２）を介して接する第二のゲート電極（Ｇａｔｅ２）とを有し、該第一のゲート電極および該第二のゲート電極とで、該チャネル領域が挟まれた二重絶縁ゲート電界効果トランジスタ構造が、例えば、特許３５４３１１７号公報「二重ゲート電界効果トランジスタ」（特許文献１）、特開２００３−１６３３５６号公報「二重ゲート・トランジスタおよびその製造方法」（特許文献２）等で知られている。
これらの二重絶縁ゲート電界効果トランジスタはいわゆる短チャネル効果を軽減できる構造として有望であると知られている。なお，ソース領域とドレイン領域はその役割を入れ替えても同様な電気特性になるようにチャネル領域に対して対称に配置されるのが通常である。図２７において、ソース領域からドレイン領域に向かう方向をＹ方向、第一のゲート電極から第二のゲート電極に向かう方向をＸ方向、さらにＸ方向、Ｙ方向で作られる平面に垂直な方向をＺ方向とする。図２７の二重絶縁ゲート電界効果トランジスタは基板上に作製されるが、基板に対するＸ，Ｙ，Ｚの方向は任意で良い。
本発明では基板面がＸ−Ｙ面に平行であると仮定しておく。チャネル領域のＺ方向の長さをチャネル幅（ＴＨ）、Ｙ方向の長さをチャネル長（ＬＣ）、チャネル領域のＸ方向の長さをチャネル厚さ（ＴＳ）、ゲート電極がチャネル領域にゲート絶縁膜を介して接触している部分のＹ方向の長さをゲート長（ＬＧ）と称する。ゲート電極材料は金属や、高濃度に不純物が導入されたポリシリコン等、電気導電率の極めて低いものが望ましく、また必ずしも同じ材料でなくても良く、第一ゲート電極と第二ゲート電極では異なる材料が用いられる場合もある。さらに、それぞれに対するゲート絶縁膜厚さをＴｏｘ１およびＴｏｘ２とするが、この値も必ずしも同じでなくても良い場合がある。さらに、普通にはソース領域およびドレイン領域の高濃度不純物分布はＸ、Ｚ方向にはほぼ一様で，Ｙ方向にはある分布関数，例えばガウス分布とか誤差関数分布でそれぞれチャネル領域内に向かって減少している。したがって、通常ＬＣはＬＧより小さいが明確に定義することは難しい。
図２８は図２７の構造のＸ−Ｙ面に平行な断面図である。
図２８は図２７の構造のＸ−Ｙ面に平行な断面図である。
通常、Ｚ方向の断面構造は同様になるように構成されるのでどのＺ座標位置での断面でも同じである。
上記のような二重絶縁ゲート電界効果トランジスタは微細構造化において動作特性に悪影響を与える短チャネル効果を防止する上で適していると認められている。もちろん、そのためには図２７および図２８に示した素子の構造パラメータを適切に設定しなければならないことは無論である。
しかし、そうしてもチャネル長ＬＣ（ゲート長ＬＧと言っても良い）が短くなるとトランジスタ動作がオフ状態のときのドレイン漏れ電流（オフ電流）の増大が顕在化してきた。この点は消費電力削減の観点から解決すべき問題として重要視され、その解決のために様々な提案がなされている。
上記ドレイン漏れ電流の増大は、低電源電圧化に対応するためのしきい値電圧の低下によって生じるいわゆるサブしきい値領域でのドレイン電流増加（いわゆる短チャネル効果）に一つの原因がある。
しかし、これは二重絶縁ゲート電界効果トランジスタではゲート長ＬＧを短くすることに対応して、ゲート酸化膜厚やチャネル厚さＴＳを薄くすることによって短チャネル効果を防止できる。
上記のような二重絶縁ゲート電界効果トランジスタは微細構造化において動作特性に悪影響を与える短チャネル効果を防止する上で適していると認められている。もちろん、そのためには図２７および図２８に示した素子の構造パラメータを適切に設定しなければならないことは無論である。
しかし、そうしてもチャネル長ＬＣ（ゲート長ＬＧと言っても良い）が短くなるとトランジスタ動作がオフ状態のときのドレイン漏れ電流（オフ電流）の増大が顕在化してきた。この点は消費電力削減の観点から解決すべき問題として重要視され、その解決のために様々な提案がなされている。
上記ドレイン漏れ電流の増大は、低電源電圧化に対応するためのしきい値電圧の低下によって生じるいわゆるサブしきい値領域でのドレイン電流増加（いわゆる短チャネル効果）に一つの原因がある。
しかし、これは二重絶縁ゲート電界効果トランジスタではゲート長ＬＧを短くすることに対応して、ゲート酸化膜厚やチャネル厚さＴＳを薄くすることによって短チャネル効果を防止できる。
しかし、そのような構造としても、オフ状態のドレインとゲート電極の電位によってドレイン近傍の電界が増大し，いわゆるバンド間トンネル現象（ＢＢＴと略称する）が生じ、キャリヤがチャネル領域内に発生し，過剰なドレイン電流が流れる（Ｇａｔｅ Ｉｎｄｕｃｅｄ Ｄｒａｉｎ Ｌｅａｋａｇｅ、すなわち、ＧＩＤＬと呼ばれている）ことに起因するオフ電流の増加現象がある。特に二重絶縁ゲートＭＯＳトランジスタのようにチャネル領域が電気的に浮遊状態にある場合には通常の電流を担うキャリヤ１とは反対導電形のキャリヤ２がチャネル領域内に蓄積し，そのためソース領域からのキャリヤ１の注入が増加することによりその増大現象は通常の電界効果トランジスタより深刻である。
このＧＩＤＬによる過剰なドレイン電流増加を軽減するためにはオフ状態におけるドレイン近傍の電界の強さを軽減してやれば良い。その一方法として、図２９のようにゲート電極端とソースまたはドレインへの不純物導入端とをある距離（Ｌｕ）を置いて離す（アンダーラップ構造）ことが下記非特許文献１乃至４等で提案されている。
図２９は、従来の二重ゲート電界効果トランジスタにおけるアンダーラップの概念図である。Ｘ軸は図２８のソース（Ｓｏｕｒｃｅ）からドレイン（Ｄｒａｉｎ）へ向かう方向の距離を表す。Ｙ軸は不純物濃度のゼロからの値を表す。
このＧＩＤＬによる過剰なドレイン電流増加を軽減するためにはオフ状態におけるドレイン近傍の電界の強さを軽減してやれば良い。その一方法として、図２９のようにゲート電極端とソースまたはドレインへの不純物導入端とをある距離（Ｌｕ）を置いて離す（アンダーラップ構造）ことが下記非特許文献１乃至４等で提案されている。
図２９は、従来の二重ゲート電界効果トランジスタにおけるアンダーラップの概念図である。Ｘ軸は図２８のソース（Ｓｏｕｒｃｅ）からドレイン（Ｄｒａｉｎ）へ向かう方向の距離を表す。Ｙ軸は不純物濃度のゼロからの値を表す。
すなわち、ドレイン領域の高不純物濃度導入孔端と低電位が印加されているゲート電極端をアンダーラップ長Ｌｕだけ離す（通常はソース領域においても同様構造にしている）ことによってゲート電極端付近でのドレイン領域不純物濃度を低くし、その結果ほぼ電源電圧に等しい電位がドレインに印加されたときに、ドレイン領域近傍のゲート電極下の電界を低下させることができるわけである。
図３０は、二次元デバイスシミュレータ（ａｔｌａｓ）により計算したゲート電圧Ｖｇ対ドレイン電流Ｉｄ特性の例である。ただし、ゲート長ＬＧは１００ｎｍ、チャネル厚さＴＳは１０ｎｍ、ゲート酸化膜厚はＴｏｘ１＝Ｔｏｘ２＝Ｔｏｘ＝２ｎｍとした。
横軸はＶｇ（電圧値）を表す。縦軸はＩｄ（Ａ／μｍ）を表す。図３０は、Ｌｕが０、５、１０、１５、２０、２５、３０（ｎｍ）の場合のＩｄ−Ｖｇ特性を示す。図３０のＩｄ−Ｖｇ（ＦＬＧ１００．Ｇ１０）特性の値は、Ｌｕの値が増加するにつれて同じＶｇの値におけるＩｄ値が小さくなる傾向を示す。
図３０のＩｄ−Ｖｇ（ＦＬＧ１００．Ｇ１０）特性の値を下記表１に示す。
図３０は、二次元デバイスシミュレータ（ａｔｌａｓ）により計算したゲート電圧Ｖｇ対ドレイン電流Ｉｄ特性の例である。ただし、ゲート長ＬＧは１００ｎｍ、チャネル厚さＴＳは１０ｎｍ、ゲート酸化膜厚はＴｏｘ１＝Ｔｏｘ２＝Ｔｏｘ＝２ｎｍとした。
横軸はＶｇ（電圧値）を表す。縦軸はＩｄ（Ａ／μｍ）を表す。図３０は、Ｌｕが０、５、１０、１５、２０、２５、３０（ｎｍ）の場合のＩｄ−Ｖｇ特性を示す。図３０のＩｄ−Ｖｇ（ＦＬＧ１００．Ｇ１０）特性の値は、Ｌｕの値が増加するにつれて同じＶｇの値におけるＩｄ値が小さくなる傾向を示す。
図３０のＩｄ−Ｖｇ（ＦＬＧ１００．Ｇ１０）特性の値を下記表１に示す。
ソースおよびドレイン領域の不純物はｎ形で、不純物濃度分布は特性長１０ｎｍ（不純物濃度が１／１０に減少する距離）のガウス分布とし、Ｘ方向には一様で、導入孔端からチャネル領域方向（Ｙ方向）に減少していくとした。元々のチャネル領域の不純物濃度は均一で，Ｎ形、１０１７／ｃｍ３としたが、この値程度以下であれば特性の違いはほとんどない。またＰ形ないし不純物濃度無しでも良い。温度は３００Ｋとした。さらにドレイン電圧Ｖｄは電源電圧（図３０の場合は１Ｖ）に等しいと、第一ゲート電極と第二ゲート電極は同じ電位が印加されているものとする。さて、図３０に示されるように、ＢＢＴが無ければ、ゲート電圧を下げていくとしきい値電圧（約０．３Ｖ）以下でドレイン電流Ｉｄは図３０の破線で示すように指数関数的に、Ｓファクター（ドレイン電流を一桁変化させるに要するゲート電圧変化量）が約６０ｍＶ／桁で減少していく。このＳファクターの値は温度３００Ｋでの理論下限値に極めて近い。短チャネル効果が顕著であればＳファクターは大きくなる。すなわち、上記バイスパラメータは二重絶縁ゲート電界効果トランジスタの短チャネル効果を防止する一例となっていると言える。
しかし、実線のようにＢＢＴのためゲート電圧がオフ電位（０Ｖ）付近で指数関数減少傾向から外れ、一定または増加傾向が見られる。この現象がＧＩＤＬ効果で、ドレイン漏れ電流を増加させるので好ましくない現象である。この現象は、第一ゲート電極と第二ゲート電極が別々の電位が印加される場合においてもドレインが高電位な状態で二重絶縁ゲート電界効果トランジスタをオフにするようなゲート電位とするときにも生じる。
図３１はソースおよびドレイン領域の不純物濃度分布は特性長が５ｎｍとした同様なゲート電圧Ｖｇ対ドレイン電流Ｉｄ特性の例である。この場合もＧＩＤＬ効果が見られるが、そのＬｕ増加に対する改善効果は図３０よりも大きい。
図３１のＩｄ−Ｖｇ（ＦＬＧ１００．Ｇ１０）特性の値を下記表２に示す。横軸はＶｇ（電圧値）を表す。縦軸はＩｄ（Ａ／μｍ）を表す。図３１は、Ｌｕが０、５、１０、１５、２０、２５、３０（ｎｍ）の場合のＩｄ−Ｖｇ特性を示す。図３１のＩｄ−Ｖｇ（ＦＬＧ１００．Ｇ０５）特性の値は、Ｌｕの値が増加するにつれて同じＶｇの値におけるＩｄ値が小さくなる傾向を示す。
図３１はソースおよびドレイン領域の不純物濃度分布は特性長が５ｎｍとした同様なゲート電圧Ｖｇ対ドレイン電流Ｉｄ特性の例である。この場合もＧＩＤＬ効果が見られるが、そのＬｕ増加に対する改善効果は図３０よりも大きい。
図３１のＩｄ−Ｖｇ（ＦＬＧ１００．Ｇ１０）特性の値を下記表２に示す。横軸はＶｇ（電圧値）を表す。縦軸はＩｄ（Ａ／μｍ）を表す。図３１は、Ｌｕが０、５、１０、１５、２０、２５、３０（ｎｍ）の場合のＩｄ−Ｖｇ特性を示す。図３１のＩｄ−Ｖｇ（ＦＬＧ１００．Ｇ０５）特性の値は、Ｌｕの値が増加するにつれて同じＶｇの値におけるＩｄ値が小さくなる傾向を示す。
しかし、いずれの場合でもオン電流（図３１ではＶｄ＝Ｖｇ＝１．０Ｖのドレイン電流）はＬｕの増加とともに減少している。これらの傾向をよりはっきり示すために、図３２にそれぞれオフ電流（ここではＶｇ＝０Ｖ，Ｖｄ＝１．０Ｖ）とオン電流（Ｖｄ＝Ｖｇ＝１．０Ｖのドレイン電流）のＬｕ依存性をＬｕ＝０の場合で規格化して示す。
図３２のＩｏｆｆ−Ｌｕ（ＬＧ１００．Ｇ１０，ＬＧ１００．Ｇ０５）特性の値を下記表３に示す。横軸はＬｕ（ｎｍ）の値で、縦軸は規格化したＩｏｆｆ（Ａ）の値を表す。特性長：１０ｎｍ（Ｇ１０）の特性は、Ｌｕが０から１５までの間、傾きがほぼ一定で漸減し、Ｌｕが１５から３０の間、ほぼ横ばいで低下する傾向を示す。特性長：５ｎｍ（Ｇ０５）の特性は、Ｌｕが０から１０までの間、漸減し、Ｌｕが１０から３０の間、ほぼ横ばいで低下する傾向を示す。
図３２のＩｏｆｆ−Ｌｕ（ＬＧ１００．Ｇ１０，ＬＧ１００．Ｇ０５）特性の値を下記表３に示す。横軸はＬｕ（ｎｍ）の値で、縦軸は規格化したＩｏｆｆ（Ａ）の値を表す。特性長：１０ｎｍ（Ｇ１０）の特性は、Ｌｕが０から１５までの間、傾きがほぼ一定で漸減し、Ｌｕが１５から３０の間、ほぼ横ばいで低下する傾向を示す。特性長：５ｎｍ（Ｇ０５）の特性は、Ｌｕが０から１０までの間、漸減し、Ｌｕが１０から３０の間、ほぼ横ばいで低下する傾向を示す。
図３２に示されるように、ＧＩＤＬによるドレイン漏れ電流（オフ電流）はＬｕが大きいほど低下するが、ソース，あるいはドレイン寄生抵抗の増加や、ゲート電極によるドレイン電流の制御性が低下することが原因で、いわゆるオン電流が図３３に示すように低下する欠点が生じる。
図３３のＩｏｎ−Ｌｕ（ＦＬＧ１００．Ｇ１０）特性の値を下記表４に示す。横軸はＬｕ（ｎｍ）の値で、縦軸はＬｕ＝０の値を基準にして規格化したＩｏｎ（Ａ）の値を表す。特性長：１０ｎｍ（Ｇ１０）および５ｎｍ（Ｇ０５）の特性は、Ｌｕが増加するにつれて傾きがほぼ一定で漸減する傾向を示す。
図３３のＩｏｎ−Ｌｕ（ＦＬＧ１００．Ｇ１０）特性の値を下記表４に示す。横軸はＬｕ（ｎｍ）の値で、縦軸はＬｕ＝０の値を基準にして規格化したＩｏｎ（Ａ）の値を表す。特性長：１０ｎｍ（Ｇ１０）および５ｎｍ（Ｇ０５）の特性は、Ｌｕが増加するにつれて傾きがほぼ一定で漸減する傾向を示す。
具体的にはオフ電流を２桁程度小さくするためにはＬｕを１０ないし１５ｎｍとする必要があるが、そうするとオン電流は９３％程度ないし８５％程度に低下してしまうことが分かる。そのため動作速度の低下などがあり、好ましくない。そこで、短チャネル効果を防止した二重絶縁ゲート電界効果トランジスタにおいて、出来るだけ小さいＬｕで、オン電流の低下を押さえつつＧＩＤＬによるドレイン漏れ電流を低下させることが望ましい。すなわち、ＬｕがゼロであってもＧＩＤＬ現象を従来法より軽減できる改良された二重絶縁ゲート電界効果トランジスタ構造が望まれる。
本発明の目的は、高電位がドレインに印加された状態で、短チャネル効果が防止された構造の二重絶縁ゲート電界効果トランジスタをオフ状態とするときのドレイン漏れ電流の増加を抑制し、かつ従来手法よりもオン電流の低下を小さくできる改良された素子構造を提供することにある。
上記目的を達成するために本発明の二重絶縁ゲート電界効果トランジスタは、ソース領域およびドレイン領域と、前記ソース領域およびドレイン領域間に前記ソース領域およびドレイン領域に接して設けたチャネル領域と、前記チャネル領域の第一の表面とその第一の表面に連接する前記ソース領域およびドレイン領域の第一の側面とにそれぞれ接して形成された第一のゲート絶縁膜と、前記チャネル領域の前記第一の表面に対向する第二の表面と前記ソース領域およびドレイン領域の前記第一の側面に対向する第二の側面とにそれぞれ接して形成された第二のゲート絶縁膜と、前記第一のゲート絶縁膜を挟んで前記チャネル領域の前記第一の表面に対向して形成された第一のゲート電極と、前記第二のゲート絶縁膜を挟んで前記チャネル領域の前記第二の表面に対向して形成された第二のゲート電極とを有する二重絶縁ゲート電界効果トランジスタにおいて、
前記第一および第二のゲート絶縁膜の前記チャネル領域に接する領域を、中央部の領域と、前記中央部の領域より前記ソース領域側の第１の領域と、前記中央部の領域より前記ドレイン領域側の第２の領域とに分けたとき、前記第一および第二のゲート絶縁膜は、前記中央部の領域における膜厚が、前記第１および第２の領域における膜厚とそれぞれ比較して相対的に薄く形成されていることを特徴とする。
また、上記目的を達成するため、本発明の二重絶縁ゲート電界効果トランジスタの製造方法は、ＳＯＩ基板の表面のシリコン結晶層の上に絶縁膜層及び窒化膜層を積層した構造の半導体基板に対して、深さが少なくとも前記ＳＯＩ基板の裏面絶縁膜層の表面に達し、かつ、それぞれ前記シリコン結晶層、絶縁膜層及び窒化膜層が積層された、島状半導体結晶領域とその島状半導体結晶領域を囲む周囲半導体結晶領域とに分離するための第１の溝を形成する第１の溝形成工程と、前記島状半導体結晶領域および前記周囲半導体結晶領域の前記第１の溝内に露出した各シリコン結晶層の側面に、壁状の第１の絶縁膜を形成する第１の絶縁膜形成工程と、前記第１の絶縁膜形成工程後の前記第１の溝を導電体層で埋め込んだ後、その導電体層内に第２の溝を形成して、前記島状半導体結晶領域に一部が接続され、かつ、前記周囲半導体結晶領域の前記第１の絶縁膜と離間する前記導電体層による平面が四角形状の２つの導体膜を同じ直線上に対向して形成する導体膜形成工程と、前記第２の溝内に露出した前記２つの導体膜の側面に、それぞれ窒化膜壁又はシリサイド壁を形成する壁形成工程と、前記島状半導体結晶領域のうち、前記窒化膜壁又は前記シリサイド壁が側面に形成された前記２つの導体膜で挟まれた領域部分以外の２つの部分領域に、高濃度不純物をそれぞれ導入してドレイン領域およびソース領域を形成するとともに、前記２つの導体膜で挟まれた前記領域部分をチャネル領域として形成する不純物導入工程とを含む。
更に、本発明の二重絶縁ゲート電界効果トランジスタの製造方法は、前記窒化膜壁又は前記シリサイド壁が側面に形成された前記２つの導体膜の表面は露出させて前記第２の溝内に第２の絶縁膜を埋め込む絶縁膜埋め込み工程と、側面に形成された前記窒化膜壁又は前記シリサイド壁を残して前記２つの導体膜を除去して、除去したその２つの導体膜の部分に２つの第３の溝を形成して、その第３の溝内に前記チャネル領域に相当する前記島状半導体結晶領域の領域部分のうち長さ方向の中央部分を含む一部の領域部分のシリコン結晶層の側面に形成されている壁状の前記第１の絶縁膜を露出させる第３の溝形成工程と、２つの前記第３の溝内に露出した壁状の前記第１の絶縁膜の領域部分を除去して、前記チャネル領域に相当する前記島状半導体結晶領域の領域部分のうちの一部分のシリコン結晶層の側面を前記第３の溝内に露出させるとともに、２つの前記第３の溝内に露出していない前記島状半導体結晶領域のシリコン結晶層の側面に形成された前記第１の絶縁膜はそのまま残す工程と、２つの前記第３の溝内に露出した前記島状半導体結晶領域のシリコン結晶層の側面に前記第１の絶縁膜よりも膜厚が薄い第３の絶縁膜をそれぞれ形成する第３の絶縁膜形成工程と、２つの前記第３の溝内に露出した前記窒化膜壁又は前記シリサイド壁をそれぞれ除去して、前記窒化膜壁又は前記シリサイド壁の厚さ分拡大した２つの第４の溝を形成する第４の溝形成工程と、２つの前記第４の溝内に導電体材料を埋め込み、第一のゲート電極および第二のゲート電極を形成するゲート電極形成工程とを含む。
そして、本発明の二重絶縁ゲート電界効果トランジスタの製造方法は、前記チャネル領域の第一の表面と前記ソース領域およびドレイン領域の第一の側面とにそれぞれ接して形成された第一のゲート絶縁膜と、前記チャネル領域の第二の表面と前記ソース領域およびドレイン領域の第二の側面とにそれぞれ接して形成された第二のゲート絶縁膜とを、
前記チャネル領域に接する領域内の中央部の領域において前記第３の絶縁膜により形成し、前記中央部の領域より前記ソース領域側の少なくとも前記チャネル領域に接する第１の領域と、前記ドレイン領域側の少なくとも前記チャネル領域に接する第２の領域のそれぞれにおいて前記島状半導体結晶領域のシリコン結晶層の側面に形成された、前記第３の絶縁膜より膜厚が厚い前記第１の絶縁膜により形成したことを特徴とする。
前記第一および第二のゲート絶縁膜の前記チャネル領域に接する領域を、中央部の領域と、前記中央部の領域より前記ソース領域側の第１の領域と、前記中央部の領域より前記ドレイン領域側の第２の領域とに分けたとき、前記第一および第二のゲート絶縁膜は、前記中央部の領域における膜厚が、前記第１および第２の領域における膜厚とそれぞれ比較して相対的に薄く形成されていることを特徴とする。
また、上記目的を達成するため、本発明の二重絶縁ゲート電界効果トランジスタの製造方法は、ＳＯＩ基板の表面のシリコン結晶層の上に絶縁膜層及び窒化膜層を積層した構造の半導体基板に対して、深さが少なくとも前記ＳＯＩ基板の裏面絶縁膜層の表面に達し、かつ、それぞれ前記シリコン結晶層、絶縁膜層及び窒化膜層が積層された、島状半導体結晶領域とその島状半導体結晶領域を囲む周囲半導体結晶領域とに分離するための第１の溝を形成する第１の溝形成工程と、前記島状半導体結晶領域および前記周囲半導体結晶領域の前記第１の溝内に露出した各シリコン結晶層の側面に、壁状の第１の絶縁膜を形成する第１の絶縁膜形成工程と、前記第１の絶縁膜形成工程後の前記第１の溝を導電体層で埋め込んだ後、その導電体層内に第２の溝を形成して、前記島状半導体結晶領域に一部が接続され、かつ、前記周囲半導体結晶領域の前記第１の絶縁膜と離間する前記導電体層による平面が四角形状の２つの導体膜を同じ直線上に対向して形成する導体膜形成工程と、前記第２の溝内に露出した前記２つの導体膜の側面に、それぞれ窒化膜壁又はシリサイド壁を形成する壁形成工程と、前記島状半導体結晶領域のうち、前記窒化膜壁又は前記シリサイド壁が側面に形成された前記２つの導体膜で挟まれた領域部分以外の２つの部分領域に、高濃度不純物をそれぞれ導入してドレイン領域およびソース領域を形成するとともに、前記２つの導体膜で挟まれた前記領域部分をチャネル領域として形成する不純物導入工程とを含む。
更に、本発明の二重絶縁ゲート電界効果トランジスタの製造方法は、前記窒化膜壁又は前記シリサイド壁が側面に形成された前記２つの導体膜の表面は露出させて前記第２の溝内に第２の絶縁膜を埋め込む絶縁膜埋め込み工程と、側面に形成された前記窒化膜壁又は前記シリサイド壁を残して前記２つの導体膜を除去して、除去したその２つの導体膜の部分に２つの第３の溝を形成して、その第３の溝内に前記チャネル領域に相当する前記島状半導体結晶領域の領域部分のうち長さ方向の中央部分を含む一部の領域部分のシリコン結晶層の側面に形成されている壁状の前記第１の絶縁膜を露出させる第３の溝形成工程と、２つの前記第３の溝内に露出した壁状の前記第１の絶縁膜の領域部分を除去して、前記チャネル領域に相当する前記島状半導体結晶領域の領域部分のうちの一部分のシリコン結晶層の側面を前記第３の溝内に露出させるとともに、２つの前記第３の溝内に露出していない前記島状半導体結晶領域のシリコン結晶層の側面に形成された前記第１の絶縁膜はそのまま残す工程と、２つの前記第３の溝内に露出した前記島状半導体結晶領域のシリコン結晶層の側面に前記第１の絶縁膜よりも膜厚が薄い第３の絶縁膜をそれぞれ形成する第３の絶縁膜形成工程と、２つの前記第３の溝内に露出した前記窒化膜壁又は前記シリサイド壁をそれぞれ除去して、前記窒化膜壁又は前記シリサイド壁の厚さ分拡大した２つの第４の溝を形成する第４の溝形成工程と、２つの前記第４の溝内に導電体材料を埋め込み、第一のゲート電極および第二のゲート電極を形成するゲート電極形成工程とを含む。
そして、本発明の二重絶縁ゲート電界効果トランジスタの製造方法は、前記チャネル領域の第一の表面と前記ソース領域およびドレイン領域の第一の側面とにそれぞれ接して形成された第一のゲート絶縁膜と、前記チャネル領域の第二の表面と前記ソース領域およびドレイン領域の第二の側面とにそれぞれ接して形成された第二のゲート絶縁膜とを、
前記チャネル領域に接する領域内の中央部の領域において前記第３の絶縁膜により形成し、前記中央部の領域より前記ソース領域側の少なくとも前記チャネル領域に接する第１の領域と、前記ドレイン領域側の少なくとも前記チャネル領域に接する第２の領域のそれぞれにおいて前記島状半導体結晶領域のシリコン結晶層の側面に形成された、前記第３の絶縁膜より膜厚が厚い前記第１の絶縁膜により形成したことを特徴とする。
従来構造ではゲート絶縁膜の厚さがほぼ一定であった。そのため、両ゲート電極端部チャネル領域のドレイン領域近傍で高電界が発生し易く、バンド間トンネル現象でドレイン電流の増大(GIDL)が見られた。
本発明の二重絶縁ゲート電界効果トランジスタは、絶縁ゲートのソース側およびドレイン側のゲート酸化膜厚を厚くすることによってゲート電極端での半導体領域表面部分の電界を弱め、バンド間トンネル電流によるキャリヤの増加を弱める。
その結果、オフ電流増加を抑制することができる。かつ、大部分のゲート絶縁膜は薄いままなので、オン電流の低下も防ぐことができる。
本発明の二重絶縁ゲート電界効果トランジスタの製造方法は、ゲート領域、チャネル領域、ドレイン領域およびソース領域を基板に溝を設けて島状領域として形成することにより、前記領域の側壁にゲート絶縁膜を製造容易で精度良く形成することができる。
本発明の二重絶縁ゲート電界効果トランジスタは、絶縁ゲートのソース側およびドレイン側のゲート酸化膜厚を厚くすることによってゲート電極端での半導体領域表面部分の電界を弱め、バンド間トンネル電流によるキャリヤの増加を弱める。
その結果、オフ電流増加を抑制することができる。かつ、大部分のゲート絶縁膜は薄いままなので、オン電流の低下も防ぐことができる。
本発明の二重絶縁ゲート電界効果トランジスタの製造方法は、ゲート領域、チャネル領域、ドレイン領域およびソース領域を基板に溝を設けて島状領域として形成することにより、前記領域の側壁にゲート絶縁膜を製造容易で精度良く形成することができる。
本発明の実施の形態を図に基づいて詳細に説明する。
図１は、本発明の二重絶縁ゲート電界効果トランジスタ構造の模式図である。
図２は、図１に示した本発明における二重絶縁ゲート電界効果トランジスタ構造のＸ−Ｙ平面に平行な面での断面図である。ただし、Ｘ−Ｙ−Ｚの座標軸は図１と同様にとる。図１、図２において、半導体結晶からなり、高濃度不純物がそれぞれ導入されたソース領域（Ｓｏｕｒｃｅ）とドレイン領域（Ｄｒａｉｎ）間に挟まれ、低濃度不純物が導入された半導体結晶からなる領域がチャネル領域であり、ＳＥおよびＤＥはチャネル領域のソース領域側の端部、およびドレイン領域側の端部をそれぞれ示す。その間の長さＬＣがチャネル長である。従来例でも説明したようにＳＥおよびＤＥの位置を厳密に決めるのは困難であるが、そのようなものは存在する。チャネル領域は第一ゲート絶縁膜（ＧＯ１）を介して第一ゲート電極（Ｇａｔｅ１）に面し、また第二ゲート絶縁膜（ＧＯ２）を介して第二ゲート電極（Ｇａｔｅ２）に面し、第一ゲート電極と第二ゲート電極によりチャネル領域が挟まれた二重絶縁ゲート電界効果トランジスタが構成されている。ＬＧはゲート長でありＧａｔｅ１およびＧａｔｅ２で等しいと仮定しているが、異なる場合もあり得る。ＴＳはチャネル領域の厚さ、ＴＨはチャネル領域の幅である。
図２は、図１に示した本発明における二重絶縁ゲート電界効果トランジスタ構造のＸ−Ｙ平面に平行な面での断面図である。ただし、Ｘ−Ｙ−Ｚの座標軸は図１と同様にとる。図１、図２において、半導体結晶からなり、高濃度不純物がそれぞれ導入されたソース領域（Ｓｏｕｒｃｅ）とドレイン領域（Ｄｒａｉｎ）間に挟まれ、低濃度不純物が導入された半導体結晶からなる領域がチャネル領域であり、ＳＥおよびＤＥはチャネル領域のソース領域側の端部、およびドレイン領域側の端部をそれぞれ示す。その間の長さＬＣがチャネル長である。従来例でも説明したようにＳＥおよびＤＥの位置を厳密に決めるのは困難であるが、そのようなものは存在する。チャネル領域は第一ゲート絶縁膜（ＧＯ１）を介して第一ゲート電極（Ｇａｔｅ１）に面し、また第二ゲート絶縁膜（ＧＯ２）を介して第二ゲート電極（Ｇａｔｅ２）に面し、第一ゲート電極と第二ゲート電極によりチャネル領域が挟まれた二重絶縁ゲート電界効果トランジスタが構成されている。ＬＧはゲート長でありＧａｔｅ１およびＧａｔｅ２で等しいと仮定しているが、異なる場合もあり得る。ＴＳはチャネル領域の厚さ、ＴＨはチャネル領域の幅である。
第一のゲート絶縁膜（ＧＯ１）はチャネル領域中央部で厚さの薄い部分（厚さはＴｏｘ１）とドレイン領域側の厚さの厚い部分（厚さはＴｔｏｄ１ゲート電極端からの長さはＴＧＯｄ１）と、ソース領域側の厚さの厚い部分（厚さはＴｔｏｓ１ゲート電極端からの長さはＴＧＯｓ１）とからなり、同様に、第二のゲート絶縁膜（ＧＯ２）はチャネル領域中央部で厚さの薄い部分（厚さはＴｏｘ２）とドレイン領域側の厚さの厚い部分（厚さはＴｔｏｄ２ゲート電極端からの長さはＴＧＯｄ２）と、ソース領域側の厚さの厚い部分（厚さはＴｔｏｓ２ゲート電極端からの長さはＴＧＯｓ２）とからなる。
換言すると、第一および第二のゲート絶縁膜（ＧＯ１およびＧＯ２）は、それぞれチャネル領域中央部でそれに対向する領域の厚みが薄く、ソース領域側のゲート電極端部からチャネル領域側およびドレイン領域側のゲート電極端部からチャネル領域側において対向する厚みを前記チャネル領域中央部のそれに比べて厚くする。
換言すると、第一および第二のゲート絶縁膜（ＧＯ１およびＧＯ２）は、それぞれチャネル領域中央部でそれに対向する領域の厚みが薄く、ソース領域側のゲート電極端部からチャネル領域側およびドレイン領域側のゲート電極端部からチャネル領域側において対向する厚みを前記チャネル領域中央部のそれに比べて厚くする。
本発明の効果を示すために、アンダーラップがゼロ（Ｌｕ＝０）の場合について、二次元デバイスシミュレータ（商標名：ａｔｌａｓ、シルバコ社）によりゲート電圧Ｖｇ対ドレイン電流Ｉｄ特性を計算し、オフ電流（Ｉｏｆｆ）とオン電流（Ｉｏｎ）を一様厚さのゲート酸化膜を有する構造の場合（ＦＧで標記、第４図の特性では、Ｌｕ＝０の場合）と比較した。すなわち、Ｔｏｘ１＝Ｔｏｘ２＝Ｔｏｘ＝２ｎｍ、ＬＧ＝１００ｎｍ、ＴＳ＝１０ｎｍ、ソース領域およびドレイン領域の不純物分布はガウス分布で、特性長は１０ｎｍ（Ｇ１０と標記する）である。また、
ＴＧＯｓ１＝ＴＧＯｓ２＝ＴＧＯｄ１＝ＴＧＯｄ２＝ＴＧＯ、
Ｔｔｏｓ１＝Ｔｔｏｓ２＝Ｔｄｏｄ１＝Ｔｄｏｄ２＝Ｔｔｏ、
とした。厚いゲート酸化膜部分はドレイン領域側のみで十分なはずではあるが、回路配線、素子配置の自由度を増すために、両側に設けておくのが都合良いし、ソースとドレインを入れ替えても同様な特性が得られるよう上記のように設定するのが望ましい。
ＴＧＯｓ１＝ＴＧＯｓ２＝ＴＧＯｄ１＝ＴＧＯｄ２＝ＴＧＯ、
Ｔｔｏｓ１＝Ｔｔｏｓ２＝Ｔｄｏｄ１＝Ｔｄｏｄ２＝Ｔｔｏ、
とした。厚いゲート酸化膜部分はドレイン領域側のみで十分なはずではあるが、回路配線、素子配置の自由度を増すために、両側に設けておくのが都合良いし、ソースとドレインを入れ替えても同様な特性が得られるよう上記のように設定するのが望ましい。
図３は、本発明における二重ゲート電界効果トランジスタ構造の規格化オフ電流の規格化された厚いゲート酸化膜厚に対する依存性であって、厚いゲート酸化膜の長さＴＧＯをパラメータにとって示した図である。ゲート長は１００ｎｍ（ＬＧ１００で示す）、特性長は１０ｎｍ（Ｇ１０で示す）の場合である。横軸は「規格化したＴｔｏ」値、すなわち、「Ｎｏｒｍａｌｉｚｅｄ Ｔｔｏ」を表し、縦軸はフラットゲートのＩｏｆｆで規格化したＩｏｆｆ値を表す。但し、「規格化したＴｔｏ」は、「Ｔｔｏ」を「Ｔｏｘ」で規格化した「Ｔｔｏ／Ｔｏｘ」を意味する。
ＬＧ１００でＧ１０の場合の規格化Ｉｏｆｆ−規格化Ｔｔｏ特性は、ＴＧＯ０５特性、ＴＧＯ１０特性、ＴＧＯ３０特性、ＴＧＯ２５特性、ＴＧＯ２０特性、ＴＧＯ１５特性の順で、Ｙ軸の値が小さくなる傾向を示す。
図３のＮｏｒｍａｌｉｚｅｄ Ｉｏｆｆ ｖｓ Ｎｏｒｍａｌｉｚｅｄ Ｔｔｏ（ＬＧ１００．Ｇ１０）特性の値を下記表５に示す。
ＬＧ１００でＧ１０の場合の規格化Ｉｏｆｆ−規格化Ｔｔｏ特性は、ＴＧＯ０５特性、ＴＧＯ１０特性、ＴＧＯ３０特性、ＴＧＯ２５特性、ＴＧＯ２０特性、ＴＧＯ１５特性の順で、Ｙ軸の値が小さくなる傾向を示す。
図３のＮｏｒｍａｌｉｚｅｄ Ｉｏｆｆ ｖｓ Ｎｏｒｍａｌｉｚｅｄ Ｔｔｏ（ＬＧ１００．Ｇ１０）特性の値を下記表５に示す。
図３はオフ電流についての計算結果である。縦軸はＦＧのオフ電流で規格化した本発明の構造のオフ電流で、横軸は本発明における厚いゲート酸化膜部分の厚さＴｔｏを薄いゲート酸化膜部分の厚さＴｏｘで規格化した値を示す。
また、厚いゲート酸化膜のチャネル中央方向への長さＴＧＯをパラメータとして示している。例えば、ＴＧＯ０５とはＴＧＯ＝５ｎｍの場合を示す。ＴＧＯ＝５ｎｍないし３０ｎｍにおいて、Ｔｔｏを増加するとオフ電流は減少させることができる、すなわち規格化オフ電流を１以下にできることが示されたが、特にＴＧＯを１５ｎｍ以上で二桁程度の減少効果が得られることが分かる。
また、その場合、Ｔｔｏ／Ｔｏｘは１．７５程度が最適で、その値のあたりが最小値となっている。ＴＧＯが２０ｎｍ以上で、オフ電流が１５ｎｍの場合に比べてわずかではあるが増加するのは短チャネル効果が見え始めているためと考えられる。これは、厚いゲート酸化膜では短チャネル効果を十分防止できないことによる。
以上の結果は、本発明の構造とすることによって、オフ電流を減少させることができるが、その効果を最大にするにはＴＧＯおよびＴｔｏの値に最適値があることを示している。
また、厚いゲート酸化膜のチャネル中央方向への長さＴＧＯをパラメータとして示している。例えば、ＴＧＯ０５とはＴＧＯ＝５ｎｍの場合を示す。ＴＧＯ＝５ｎｍないし３０ｎｍにおいて、Ｔｔｏを増加するとオフ電流は減少させることができる、すなわち規格化オフ電流を１以下にできることが示されたが、特にＴＧＯを１５ｎｍ以上で二桁程度の減少効果が得られることが分かる。
また、その場合、Ｔｔｏ／Ｔｏｘは１．７５程度が最適で、その値のあたりが最小値となっている。ＴＧＯが２０ｎｍ以上で、オフ電流が１５ｎｍの場合に比べてわずかではあるが増加するのは短チャネル効果が見え始めているためと考えられる。これは、厚いゲート酸化膜では短チャネル効果を十分防止できないことによる。
以上の結果は、本発明の構造とすることによって、オフ電流を減少させることができるが、その効果を最大にするにはＴＧＯおよびＴｔｏの値に最適値があることを示している。
図４は、本発明における二重ゲート電界効果トランジスタ構造の規格化オン電流の規格化された厚いゲート酸化膜厚に対する依存性であって、厚いゲート酸化膜の長さＴＧＯをパラメータにとって示した図である。ゲート長は１００ｎｍ（ＬＧ１００で示す）、特性長は１０ｎｍ（Ｇ１０で示す）の場合である。横軸は規格化したＴｔｏ（Ｔｔｏ／Ｔｏｘ）値を表し、縦軸はフラットゲートのＩｏｎで規格化したＩｏｎ値を表す。Ｉｏｎ（ＴＧＯ０５）特性、Ｉｏｎ（ＴＧＯ１０）特性、Ｉｏｎ（ＴＧＯ１５）特性、Ｉｏｎ（ＴＧＯ２０）特性、Ｉｏｎ（ＴＧＯ２５）特性、Ｉｏｎ（ＴＧＯ３０）特性の順でＹ軸の値が小さくなる傾向を示す。
図４のＮｏｒｍａｌｉｚｅｄ Ｉｏｎ ｖｓ Ｎｏｒｍａｌｉｚｅｄ Ｔｏｔ／Ｔｏｘ（ＬＧ１００．Ｇ１０）特性の値を下記表６に示す。
図４のＮｏｒｍａｌｉｚｅｄ Ｉｏｎ ｖｓ Ｎｏｒｍａｌｉｚｅｄ Ｔｏｔ／Ｔｏｘ（ＬＧ１００．Ｇ１０）特性の値を下記表６に示す。
図４はオン電流に対する同様計算結果である。オン電流はＴｔｏを増加させるほど減少し、またＴＧＯが大きいほど減少効果は顕著になることが示されている。図３の結果では、ＴＧＯが１５ｎｍ、Ｔｔｏ／Ｔｏｘが１．７５でオフ電流は二桁程度以下に減少できているが、その場合、この図４によればオン電流の減少は高々２％程度にすぎないことが分かる。すなわちできるだけ小さいＴＧＯとＴｔｏを用いてオフ電流を所望の値に減少させることが重要であり、そうすれば、同じようにオフ電流を減少させても、オン電流の低下は本発明の方が小さいことが示されている。
図５は、本発明における二重ゲート電界効果トランジスタ構造の規格化オフ電流の規格化された厚いゲート酸化膜厚に対する依存性であって、厚いゲート酸化膜の長さＴＧＯをパラメータにとって示した図である。ゲート長は１００ｎｍ（ＬＧ１００で示す）、特性長は５ｎｍ（Ｇ０５で示す）の場合である。横軸は規格化したＴｔｏ値を表し、縦軸はフラットゲートのＩｏｆｆで規格化したＩｏｆｆ値を表す。ＴＧＯ０５特性は、他のＴＧＯ１０特性、ＴＧＯ１５特性、ＴＧＯ２０特性、ＴＧＯ２５特性およびＴＧＯ３０特性より同じＸ軸の値におけるＹ軸の値が大きくなる傾向を示す。
図５のＮｏｒｍａｌｉｚｅｄ Ｉｏｆｆ ｖｓ Ｎｏｒｍａｌｉｚｅｄ Ｔｔｏ（ＬＧ１００．Ｇ０５）特性の値を下記表７に示す。
図５は、本発明における二重ゲート電界効果トランジスタ構造の規格化オフ電流の規格化された厚いゲート酸化膜厚に対する依存性であって、厚いゲート酸化膜の長さＴＧＯをパラメータにとって示した図である。ゲート長は１００ｎｍ（ＬＧ１００で示す）、特性長は５ｎｍ（Ｇ０５で示す）の場合である。横軸は規格化したＴｔｏ値を表し、縦軸はフラットゲートのＩｏｆｆで規格化したＩｏｆｆ値を表す。ＴＧＯ０５特性は、他のＴＧＯ１０特性、ＴＧＯ１５特性、ＴＧＯ２０特性、ＴＧＯ２５特性およびＴＧＯ３０特性より同じＸ軸の値におけるＹ軸の値が大きくなる傾向を示す。
図５のＮｏｒｍａｌｉｚｅｄ Ｉｏｆｆ ｖｓ Ｎｏｒｍａｌｉｚｅｄ Ｔｔｏ（ＬＧ１００．Ｇ０５）特性の値を下記表７に示す。
図６は、本発明における二重ゲート電界効果トランジスタ構造の規格化オン電流の規格化された厚いゲート酸化膜厚に対する依存性であって、厚いゲート酸化膜の長さＴＧＯをパラメータにとって示した図である。ゲート長は１００ｎｍ（ＬＧ１００で示す）、特性長は５ｎｍ（Ｇ０５で示す）の場合である。横軸は規格化したＴｔｏ値を表し、縦軸はフラットゲートのＩｏｎで規格化したＩｏｎ値を表す。Ｉｏｎ（ＴＧＯ０５）特性、Ｉｏｎ（ＴＧＯ１０）特性、Ｉｏｎ（ＴＧＯ１５）特性、Ｉｏｎ（ＴＧＯ２０）特性、Ｉｏｎ（ＴＧＯ２５）特性、Ｉｏｎ（ＴＧＯ３０）特性の順で同じＸ軸の値におけるＹ軸の値が小さくなる傾向を示す。
図６のＮｏｒｍａｌｉｚｅｄ Ｉｏｎ ｖｓ Ｔｏｔ／Ｔｏｘ（ＬＧ１００．Ｇ０５）特性の値を下記表８に示す。
図６のＮｏｒｍａｌｉｚｅｄ Ｉｏｎ ｖｓ Ｔｏｔ／Ｔｏｘ（ＬＧ１００．Ｇ０５）特性の値を下記表８に示す。
さて、ソース領域、ドレイン領域の不純物濃度分布の特性長を５ｎｍした場合は、図５および図６の結果が得られる。この場合、同じＴＧＯの値でも最小減少値は小さくなっているが、Ｔｔｏに対する依存性は緩やかになっている。さらにオフ電流を二桁程度減少するにはやはりＴＧＯは１５ｎｍ以上、Ｔｔｏ／Ｔｏｘは１．７５以上とすれば良いことがわかる。その場合、オン電流の減少は９７％程度に留まっていることが図６からわかる。すなわち、ソース領域、ドレイン領域の不純物濃度分布の特性長を１／２としても本発明はオフ電流を減少させる場合において、従来法よりオン電流の低下を小さくできる利点を有すると言える。
上記、実施例ではゲート長が１００ｎｍと現在では比較的長いと言えるものについて示した。そこで、ゲート長のみを１／２の５０ｎｍとした場合について、適用した実施例を以下に示す。
図７は、従来の二重ゲート電界効果トランジスタにおけるドレイン電流（Ｉｄ）対ゲート電圧（Ｖｇ）特性をシミュレーションにより求めた図である。アンダーラップ長ＬｕをパラメータにとりＧＩＤＬに対する効果を示している。ゲート長は５０ｎｍ（ＦＬＧ０５０で示す）、特性長は１０ｎｍ（Ｇ１０で示す）である。
横軸はＶｇ（電圧値）を表す。縦軸はＩｄ（Ａ／μｍ）を表す。図７は、Ｌｕが０、５、１０、１５、２０、２５、３０（ｎｍ）の場合のＩｄ−Ｖｇ特性を示す。図７のＩｄ−Ｖｇ（ＦＬＧ１００．Ｇ１０）特性の値は、Ｌｕの値が増加するにつれて同じＶｇの値におけるＩｄ値が小さくなる傾向を示す。
図７のＩｄ−Ｖｇ（ＦＬＧ０５０．Ｇ１０）特性の値を下記表９に示す。
上記、実施例ではゲート長が１００ｎｍと現在では比較的長いと言えるものについて示した。そこで、ゲート長のみを１／２の５０ｎｍとした場合について、適用した実施例を以下に示す。
図７は、従来の二重ゲート電界効果トランジスタにおけるドレイン電流（Ｉｄ）対ゲート電圧（Ｖｇ）特性をシミュレーションにより求めた図である。アンダーラップ長ＬｕをパラメータにとりＧＩＤＬに対する効果を示している。ゲート長は５０ｎｍ（ＦＬＧ０５０で示す）、特性長は１０ｎｍ（Ｇ１０で示す）である。
横軸はＶｇ（電圧値）を表す。縦軸はＩｄ（Ａ／μｍ）を表す。図７は、Ｌｕが０、５、１０、１５、２０、２５、３０（ｎｍ）の場合のＩｄ−Ｖｇ特性を示す。図７のＩｄ−Ｖｇ（ＦＬＧ１００．Ｇ１０）特性の値は、Ｌｕの値が増加するにつれて同じＶｇの値におけるＩｄ値が小さくなる傾向を示す。
図７のＩｄ−Ｖｇ（ＦＬＧ０５０．Ｇ１０）特性の値を下記表９に示す。
図８は、図７と同様な図である、ドレイン領域およびソース領域の高濃度不純物分布の特性長を５ｎｍ（Ｇ０５で示す）にした場合を示している。
横軸はＶｇ（電圧値）を表す。縦軸はＩｄ（Ａ／μｍ）を表す。図８は、Ｌｕが０、５、１０、１５、２０、２５、３０（ｎｍ）の場合のＩｄ−Ｖｇ特性を示す。図８のＩｄ−Ｖｇ（ＦＬＧ１００．Ｇ１０）特性の値は、Ｌｕの値が増加するにつれて同じＶｇの値におけるＩｄ値が小さくなる傾向を示す。
図８のＩｄ−Ｖｇ（ＦＬＧ０５０．Ｇ０５）特性の値を下記表１０に示す。
横軸はＶｇ（電圧値）を表す。縦軸はＩｄ（Ａ／μｍ）を表す。図８は、Ｌｕが０、５、１０、１５、２０、２５、３０（ｎｍ）の場合のＩｄ−Ｖｇ特性を示す。図８のＩｄ−Ｖｇ（ＦＬＧ１００．Ｇ１０）特性の値は、Ｌｕの値が増加するにつれて同じＶｇの値におけるＩｄ値が小さくなる傾向を示す。
図８のＩｄ−Ｖｇ（ＦＬＧ０５０．Ｇ０５）特性の値を下記表１０に示す。
図９は、図７および図８の従来の二重ゲート電界効果トランジスタにおける規格化オフ電流のアンダーラップ長依存性を示す。横軸はＬｕ（ｎｍ）の値で、縦軸はＬｕ＝０の場合を基準にして規格化したＩｏｆｆ（Ａ）の値を表す。特性長：１０ｎｍ（Ｇ１０）の特性は、Ｌｕが０から１５までの間、傾きがほぼ一定で漸減し、Ｌｕが１５から３０の間、ほぼ横ばいで低下する傾向を示す。特性長：５ｎｍ（Ｇ０５）の特性は、Ｌｕが０から１０までの間、漸減し、Ｌｕが１０から３０の間、ほぼ横ばいで低下する傾向を示す。
図９のＮｏｒｍａｌｉｚｅｄ Ｉｏｆｆ−Ｌｕ（ＬＧ０５０．Ｇ１０，ＬＧ０５０．Ｇ０５）特性の値を下記表１１に示す。
図９のＮｏｒｍａｌｉｚｅｄ Ｉｏｆｆ−Ｌｕ（ＬＧ０５０．Ｇ１０，ＬＧ０５０．Ｇ０５）特性の値を下記表１１に示す。
まず、この場合の従来構造の二重絶縁ゲート電界効果トランジスタ（ＦＬＧ０５０と略称する）のＩｄ−Ｖｇ特性のアンダーラップ長（Ｌｕ）依存性を図７および図８に示す。図７はソース領域、ドレイン領域の不純物分布の特性長が１０ｎｍ（Ｇ１０）、図８は５ｎｍ（Ｇ０５）の場合を示しているが、短チャネル効果がより強くでた特性となっていて、特にＬＵ＝０の場合が顕著で、ＧＩＤＬ効果も加わって、オフ電流が大きくなっている。しかし、Ｌｕを増加していくと短チャネル効果とＧＩＤＬ効果の両方を抑制できていることも示されている。これを、見やすく示した図が図９である。Ｌｕ＝５ｎｍで一桁、Ｌｕ＝１０ｎｍ程度で二桁程度のオフ電流減少が可能であることが示されている。
図１０は、図７および図８の従来の二重ゲート電界効果トランジスタにおける規格化オン電流のアンダーラップ長依存性を示す。横軸はＬｕ（ｎｍ）の値で、縦軸はＬｕ＝０の場合を基準にして規格化したＩｏｎ（Ａ）の値を表す。特性長：１０ｎｍ（Ｇ１０）および５ｎｍ（Ｇ０５）の特性は、Ｌｕが増加するに従って傾きがほぼ一定で漸減する傾向を示す。
図１０のＮｏｒｍａｌｉｚｅｄ Ｉｏｎ−Ｌｕ（ＬＧ０５０．Ｇ１０，ＬＧ０５０．Ｇ０５）特性の値を下記表１２に示す。
図１０は、図７および図８の従来の二重ゲート電界効果トランジスタにおける規格化オン電流のアンダーラップ長依存性を示す。横軸はＬｕ（ｎｍ）の値で、縦軸はＬｕ＝０の場合を基準にして規格化したＩｏｎ（Ａ）の値を表す。特性長：１０ｎｍ（Ｇ１０）および５ｎｍ（Ｇ０５）の特性は、Ｌｕが増加するに従って傾きがほぼ一定で漸減する傾向を示す。
図１０のＮｏｒｍａｌｉｚｅｄ Ｉｏｎ−Ｌｕ（ＬＧ０５０．Ｇ１０，ＬＧ０５０．Ｇ０５）特性の値を下記表１２に示す。
しかしながら、前述したようにＬｕを増加するとオン電流の減少が大きくなってしまうことがやはり欠点である。この点を示した図が図１０である。例えば、図９をみるとオフ電流を二桁程度減少させるにはＬｕを１０ｎｍ程度以上にする必要があるが、そうすると図１０からオン電流は９０％以下に減少してしまい、その結果動作速度の向上が期待通りにいかないと言うことが懸念される。
図１１は、本発明における二重ゲート電界効果トランジスタ構造の規格化オフ電流の規格化された厚いゲート酸化膜厚に対する依存性であって、厚いゲート酸化膜の長さＴＧＯをパラメータにとって示した図である。ゲート長は５０ｎｍ（ＬＧ０５０で示す）、特性長は１０ｎｍ（Ｇ１０で示す）、アンダーラップ長は５ｎｍ（Ｌｕ０５で示す）の場合である。横軸は規格化したＴｔｏ値を表し、縦軸はフラットゲートのＩｏｆｆで規格化したＩｏｆｆ値を表す。規格化したＴｔｏ値が１．５以上の領域において、Ｉｏｆｆ（ＴＧＯ１５）特性、Ｉｏｆｆ（ＴＧＯ０５）特性、Ｉｏｆｆ（ＴＧＯ１０）特性の順でＹ軸の値が低下する傾向を示す。
図１１のＮｏｒｍａｌｉｚｅｄ Ｉｏｆｆ ｖｓ Ｎｏｒｍａｌｉｚｅｄ Ｔｏｔ（ＬＧ０５０．Ｇ１０．Ｌｕ０５）特性の値を下記表１３に示す。
図１１は、本発明における二重ゲート電界効果トランジスタ構造の規格化オフ電流の規格化された厚いゲート酸化膜厚に対する依存性であって、厚いゲート酸化膜の長さＴＧＯをパラメータにとって示した図である。ゲート長は５０ｎｍ（ＬＧ０５０で示す）、特性長は１０ｎｍ（Ｇ１０で示す）、アンダーラップ長は５ｎｍ（Ｌｕ０５で示す）の場合である。横軸は規格化したＴｔｏ値を表し、縦軸はフラットゲートのＩｏｆｆで規格化したＩｏｆｆ値を表す。規格化したＴｔｏ値が１．５以上の領域において、Ｉｏｆｆ（ＴＧＯ１５）特性、Ｉｏｆｆ（ＴＧＯ０５）特性、Ｉｏｆｆ（ＴＧＯ１０）特性の順でＹ軸の値が低下する傾向を示す。
図１１のＮｏｒｍａｌｉｚｅｄ Ｉｏｆｆ ｖｓ Ｎｏｒｍａｌｉｚｅｄ Ｔｏｔ（ＬＧ０５０．Ｇ１０．Ｌｕ０５）特性の値を下記表１３に示す。
図１２は、本発明における二重ゲート電界効果トランジスタ構造の規格化オン電流の規格化された厚いゲート酸化膜厚に対する依存性であって、厚いゲート酸化膜の長さＴＧＯをパラメータにとって示した図である。ゲート長は５０ｎｍ（ＬＧ０５０で示す）、特性長は１０ｎｍ（Ｇ１０で示す）、アンダーラップ長は５ｎｍ（Ｌｕ０５で示す）の場合である。横軸は規格化したＴｔｏ値を表し、縦軸はフラットゲートのＩｏｎで規格化したＩｏｎ値を表す。Ｉｏｎ（ＴＧＯ０５）特性、Ｉｏｎ（ＴＧＯ１０）特性、Ｉｏｎ（ＴＧＯ１５）特性の順で同じＸ軸の値におけるＹ軸の値が小さくなる傾向を示す。
図１２のＮｏｒｍａｌｉｚｅｄ Ｉｏｎ ｖｓ Ｎｏｒｍａｌｉｚｅｄ Ｔｏｔ（ＬＧ０５０．Ｇ１０，Ｌｕ０５）特性の値を下記表１４に示す。
図１２のＮｏｒｍａｌｉｚｅｄ Ｉｏｎ ｖｓ Ｎｏｒｍａｌｉｚｅｄ Ｔｏｔ（ＬＧ０５０．Ｇ１０，Ｌｕ０５）特性の値を下記表１４に示す。
この点を解決するには本発明の構造をなるべく小さいＬｕの構造に適応すれば、両方の効果で、オン電流の減少を少なくかつ所望のオフ電流の減少を達成できる。例えば、図１１に、本発明の構造をＬｕ＝５ｎｍとして適用したとき、ソース領域、ドレイン領域の不純物分布の特性長が１０ｎｍ（Ｇ１０）の場合に、規格化したオフ電流の規格化したＴｏｔ依存性を示すが、Ｌｕ＝５ｎｍ、ＴＧＯ＝１０ｎｍ、Ｔｔｏ／Ｔｏｘ＝１．５とすれば、オフ電流は約０．１８倍に減少できる。一方で、図９をみると、Ｌｕ＝５ｎｍで、オフ電流はＬｕ＝０のＦＧ構造の場合に比べて、約一桁減少するから、総合すると、本発明をＬｕ＝５nmの場合に適用すれば約二桁近くのオフ電流の減少が可能である。一方、オン電流は図１０からＬｕ＝５ｎｍでは５％程度の低下で留まっており、さらに本発明の構造では図１２から、さらにその約９８．６％となっていることが分かる。これは、Ｌｕ＝０のＦＧ構造の場合に比べてほとんど９５％のオン電流が得られていると言ってよい。
図１３は、本発明における二重ゲート電界効果トランジスタ構造の規格化オフ電流の規格化された厚いゲート酸化膜厚に対する依存性であって、厚いゲート酸化膜の長さＴＧＯをパラメータにとって示した図である。ゲート長は５０ｎｍ（ＬＧ０５０で示す）、特性長は５ｎｍ（Ｇ０５で示す）、アンダーラップ長は５ｎｍ（Ｌｕ０５で示す）の場合である。横軸は規格化したＴｔｏ値を表し、縦軸はフラットゲートのＩｏｆｆで規格化したＩｏｆｆ値を表す。Ｉｏｆｆ（ＴＧＯ０５）特性、Ｉｏｆｆ（ＴＧＯ１０）特性およびＩｏｆｆ（ＴＧＯ１５）特性は、ほとんど同じ傾向を示す。
図１３のＮｏｒｍａｌｉｚｅｄ Ｉｏｆｆ ｖｓ Ｎｏｒｍａｌｉｚｅｄ Ｔｏｔ（ＬＧ０５０．Ｇ０５．Ｌｕ０５）特性の値を下記表１５に示す。
図１３は、本発明における二重ゲート電界効果トランジスタ構造の規格化オフ電流の規格化された厚いゲート酸化膜厚に対する依存性であって、厚いゲート酸化膜の長さＴＧＯをパラメータにとって示した図である。ゲート長は５０ｎｍ（ＬＧ０５０で示す）、特性長は５ｎｍ（Ｇ０５で示す）、アンダーラップ長は５ｎｍ（Ｌｕ０５で示す）の場合である。横軸は規格化したＴｔｏ値を表し、縦軸はフラットゲートのＩｏｆｆで規格化したＩｏｆｆ値を表す。Ｉｏｆｆ（ＴＧＯ０５）特性、Ｉｏｆｆ（ＴＧＯ１０）特性およびＩｏｆｆ（ＴＧＯ１５）特性は、ほとんど同じ傾向を示す。
図１３のＮｏｒｍａｌｉｚｅｄ Ｉｏｆｆ ｖｓ Ｎｏｒｍａｌｉｚｅｄ Ｔｏｔ（ＬＧ０５０．Ｇ０５．Ｌｕ０５）特性の値を下記表１５に示す。
図１４は、本発明における二重ゲート電界効果トランジスタ構造の規格化オン電流の規格化された厚いゲート酸化膜厚に対する依存性であって、厚いゲート酸化膜の長さＴＧＯをパラメータにとって示した図である。ゲート長は５０ｎｍ（ＬＧ０５０で示す）、特性長は５ｎｍ（Ｇ０５で示す）、アンダーラップ長は５ｎｍ（Ｌｕ０５で示す）の場合である。横軸は規格化したＴｔｏ値を表し、縦軸はフラットゲートのＩｏｎで規格化したＩｏｎ値を表す。Ｉｏｎ（ＴＧＯ０５）特性、Ｉｏｎ（ＴＧＯ１０）特性、Ｉｏｎ（ＴＧＯ１５）特性の順で同じＸ軸の値におけるＹ軸の値が小さくなる傾向を示す。
図１４のＮｏｒｍａｌｉｚｅｄ Ｉｏｎ ｖｓ Ｎｏｒｍａｌｉｚｅｄ Ｔｏｔ（ＬＧ０５０．Ｇ０５．Ｌｕ０５）特性の値を下記表１６に示す。
図１４のＮｏｒｍａｌｉｚｅｄ Ｉｏｎ ｖｓ Ｎｏｒｍａｌｉｚｅｄ Ｔｏｔ（ＬＧ０５０．Ｇ０５．Ｌｕ０５）特性の値を下記表１６に示す。
ソース領域、ドレイン領域の不純物分布の特性長が５ｎｍ（Ｇ０５）の場合にも同様効果が得られる。図１３および図１４に本発明の構造をＬｕ＝５ｎｍとして適用した場合の、オフ電流およびオン電流の規格化したＴｏｔ依存性を示すが、上記と同様な各数値でオフ電流は二桁減少でき、オン電流は約５％の減少に留めることができる。
さて、図２９のような本発明の構造を得るための製造法は任意ではあるが、厚いゲート酸化膜のチャネル方向に沿った長さ、ＴＧＯなどはゲート長ＬＧよりも小さくしなければならない。通常、最小ゲート長ＬＧはリソグラフィー技術を用いて製造可能な最小寸法とするので、ＴＧＯにその最小寸法を適用するわけにはいかない。ゲート長ＬＧが製造可能な最小寸法より長くなり、その技術レベルによる最高性能が発揮できなくなるからである。したがって、リソグラフィー技術を用いずにＬＧより小さな寸法のＴＧＯを実現しなければならず、また製造工程での寸法変動などによる悪影響を最小限にするために厚いゲート酸化膜部分はゲート電極に自己整合で作製できる工程が望ましい。そのために、特許第３４８８９１６号の製造方法を改良した製造工程例を以下に示す。
さて、図２９のような本発明の構造を得るための製造法は任意ではあるが、厚いゲート酸化膜のチャネル方向に沿った長さ、ＴＧＯなどはゲート長ＬＧよりも小さくしなければならない。通常、最小ゲート長ＬＧはリソグラフィー技術を用いて製造可能な最小寸法とするので、ＴＧＯにその最小寸法を適用するわけにはいかない。ゲート長ＬＧが製造可能な最小寸法より長くなり、その技術レベルによる最高性能が発揮できなくなるからである。したがって、リソグラフィー技術を用いずにＬＧより小さな寸法のＴＧＯを実現しなければならず、また製造工程での寸法変動などによる悪影響を最小限にするために厚いゲート酸化膜部分はゲート電極に自己整合で作製できる工程が望ましい。そのために、特許第３４８８９１６号の製造方法を改良した製造工程例を以下に示す。
図１５は、本発明の二重ゲート電界効果トランジスタ構造を得るための基板上に積層した積層体断面図である。
図１６は、本発明の二重ゲート電界効果トランジスタ構造を得るための製造工程（１）の主要部概略図である。図２３（１６）（ａ）は平面図、図２３（１６）（ｂ）は図２３（１６）（ａ）のＸ−Ｘ断面図である。
まず、図１５のようにシリコン基板１００、その表面に設けられた裏面酸化膜層２００および裏面酸化膜層２００の表面に形成されたシリコン結晶層３００からなるＳＯＩ基板を用意し、シリコン結晶層３００の表面に酸化膜層４００、さらにシリコン窒化膜層５００を形成する。
図１６は、本発明の二重ゲート電界効果トランジスタ構造を得るための製造工程（１）の主要部概略図である。図２３（１６）（ａ）は平面図、図２３（１６）（ｂ）は図２３（１６）（ａ）のＸ−Ｘ断面図である。
まず、図１５のようにシリコン基板１００、その表面に設けられた裏面酸化膜層２００および裏面酸化膜層２００の表面に形成されたシリコン結晶層３００からなるＳＯＩ基板を用意し、シリコン結晶層３００の表面に酸化膜層４００、さらにシリコン窒化膜層５００を形成する。
次に図１６（ａ）の平面図に示されるように、溝６００を形成し、シリコン結晶層３００を、溝で周りを囲まれて島状に形成された部分と周囲部分とに分離形成する。このとき同時に酸化膜層４００、さらにシリコン窒化膜層５００も同様分離されて形成される。図１６（ｂ）にはそのＸ−Ｘ断面を示す。溝６００はシリコン窒化膜層５００の表面から少なくとも裏面酸化膜層２００の表面までの深さを有する。シリコン結晶層３００は周囲部分３０１と島状部分３０２とに分離される。シリコン窒化膜層５００の、島状シリコン結晶層３０２の上部に残された部分が５０２であり、周囲部分３０１上に残された部分が５０１である。同様に、酸化膜層４００の周囲部分上に残された部分が４０１と島状部分上に残された部分が４０２である。このとき、シリコン結晶層３００の周囲部分３０１と島状シリコン結晶層３０２の側面部は溝６００に露出している。なお、図１６では一つの島状シリコン結晶層が溝６００で囲まれた例を示しているが、複数個の同様島状シリコン結晶層が溝６００で囲まれ、かつそれらは互いに溝６００で分離されているものとしてもよい。この場合、それぞれの島状シリコン結晶層には以下に示す工程を用いて、本発明の構造の二重絶縁ゲート電界効果トランジスタを構成できる。
図１７は、本発明の二重ゲート電界効果トランジスタ構造を得るための製造工程（２）の主要部概略図である。図２４（１７）（ａ）は平面図、図２４（１７）（ｂ）は図２４（１７）（ａ）のＸ−Ｘ断面図である。
図１８は、本発明の二重ゲート電界効果トランジスタ構造を得るための製造工程（３）の主要部概略図である。図２５（１８）（ａ）は平面図、図２５（１８）（ｂ）は図２５（１８）（ａ）のＸ−Ｘ断面図である。
次に、図１７（ａ）および図１７（ｂ）に示されるように、前記周囲部分３０１および島状部分３０２の側面部を酸化してそれぞれ溝内から見て壁状の酸化膜層７００および７０１を形成する。その後、前記ＳＯＩ基板表面上の全面に多結晶シリコン層を堆積する。このとき、溝６００が完全に埋められるようにこの多結晶ポリシリコン層の厚さを調整する。そうすると、厚さはほぼ同じであるが凹凸のついた多結晶ポリシリコン層がＳＯＩ基板表面に形成されるが、これをＣＭＰ（化学機械研磨）法などの平坦化工程で平坦化し、図１８（ａ）および図１８（ｂ）に示されるように、溝６００が多結晶シリコン８００で埋められ、その他の部分は表面から除去された構造を得ることできる。このとき、シリコン窒化膜層５０１および５０２はＣＭＰストッパーとして作用するので、多結晶シリコン８００の表面の裏面酸化膜層表面からの高さはシリコン窒化膜層５０１および５０２のそれらとほぼ一致する。また、多結晶シリコン領域８００は、微結晶ポリシリコン領域やアモルファスシリコン領域でも良い。後者の方が加工後より滑らかな側面部分が得られる。
図１８は、本発明の二重ゲート電界効果トランジスタ構造を得るための製造工程（３）の主要部概略図である。図２５（１８）（ａ）は平面図、図２５（１８）（ｂ）は図２５（１８）（ａ）のＸ−Ｘ断面図である。
次に、図１７（ａ）および図１７（ｂ）に示されるように、前記周囲部分３０１および島状部分３０２の側面部を酸化してそれぞれ溝内から見て壁状の酸化膜層７００および７０１を形成する。その後、前記ＳＯＩ基板表面上の全面に多結晶シリコン層を堆積する。このとき、溝６００が完全に埋められるようにこの多結晶ポリシリコン層の厚さを調整する。そうすると、厚さはほぼ同じであるが凹凸のついた多結晶ポリシリコン層がＳＯＩ基板表面に形成されるが、これをＣＭＰ（化学機械研磨）法などの平坦化工程で平坦化し、図１８（ａ）および図１８（ｂ）に示されるように、溝６００が多結晶シリコン８００で埋められ、その他の部分は表面から除去された構造を得ることできる。このとき、シリコン窒化膜層５０１および５０２はＣＭＰストッパーとして作用するので、多結晶シリコン８００の表面の裏面酸化膜層表面からの高さはシリコン窒化膜層５０１および５０２のそれらとほぼ一致する。また、多結晶シリコン領域８００は、微結晶ポリシリコン領域やアモルファスシリコン領域でも良い。後者の方が加工後より滑らかな側面部分が得られる。
図１９は、本発明の二重ゲート電界効果トランジスタ構造を得るための製造工程（４）の主要部概略図である。図１９（ａ）は平面図、図１９（ｂ）は図１９（ａ）のＸ−Ｘ断面図である。
次に、表面全面に酸化膜層４１１を堆積し、さらにリソグラフィー工程のレジスト膜を塗布する。
その後、島状領域（シリコン結晶層３０２、その上の酸化膜層４０２およびその上のシリコン窒化膜層５０２からなる）の平面パターンを横断し、かつ周辺部分が溝の平面パターン内に留まるようなマスクパターン（図１８（ｂ）では矩形）にレジスト膜を加工して残し、これをマスクとして酸化膜層４１１を除去する。
さらに、同マスクを用いて多結晶シリコン領域８００の一部を除去し、図１９（ａ）のような平面形状に示されるように、新たに溝６０１を形成し、また前記マスクパターン下の多結晶シリコン部分８１０および８１１を残存させる。このソース領域からドレイン領域方向（Ｙ方向）への長さは希望のゲート長を定義する。図１９（ａ）のＸ−Ｘ断面を図１９（ｂ）に示す。９００は上記レジストマスクパターンの断面形状である。この工程では、シリコン窒化膜５０２、酸化膜層７００および７０１が多結晶シリコン領域８００の除去工程におけるシリコン結晶層３０１および３０２に対する保護マスクとして作用するのでそれらが同時に除去されることは無い。溝６０１の深さは溝６００の深さと同様とする。
次に、表面全面に酸化膜層４１１を堆積し、さらにリソグラフィー工程のレジスト膜を塗布する。
その後、島状領域（シリコン結晶層３０２、その上の酸化膜層４０２およびその上のシリコン窒化膜層５０２からなる）の平面パターンを横断し、かつ周辺部分が溝の平面パターン内に留まるようなマスクパターン（図１８（ｂ）では矩形）にレジスト膜を加工して残し、これをマスクとして酸化膜層４１１を除去する。
さらに、同マスクを用いて多結晶シリコン領域８００の一部を除去し、図１９（ａ）のような平面形状に示されるように、新たに溝６０１を形成し、また前記マスクパターン下の多結晶シリコン部分８１０および８１１を残存させる。このソース領域からドレイン領域方向（Ｙ方向）への長さは希望のゲート長を定義する。図１９（ａ）のＸ−Ｘ断面を図１９（ｂ）に示す。９００は上記レジストマスクパターンの断面形状である。この工程では、シリコン窒化膜５０２、酸化膜層７００および７０１が多結晶シリコン領域８００の除去工程におけるシリコン結晶層３０１および３０２に対する保護マスクとして作用するのでそれらが同時に除去されることは無い。溝６０１の深さは溝６００の深さと同様とする。
図２０は、本発明の二重絶縁ゲート電界効果トランジスタ構造を得るための製造工程（５）の主要部概略図である。図２０（ａ）は平面図、図２０（ｂ）は図２０（ａ）のＸ０−Ｘ０断面図、図２０（ｃ）は図２０（ａ）のＸ１−Ｘ１断面図、図２０（ｄ）は図２０（ａ）のＹ−Ｙ断面図をそれぞれ示す。
次に、図２０（ａ）に示すように、図１９（ａ）、（ｂ）に示した溝６０１に露出した多結晶シリコン部分８１０および８１１の側面部を直接窒化して窒化膜壁５２０および５２１をそれぞれ形成する。なお、窒化膜壁の代わりとしてシリサイド壁でもよい。以下は窒化膜壁の場合について説明を続けるが、シリサイド壁でも同様である。図１９の溝６０１は少し変形し図２０に示すように溝６２１となる。周囲部分のシリコン結晶層３０１および島状部分のシリコン結晶層３０２は酸化膜４０１，４０２、７０１で保護されているので窒化されない。また多結晶シリコン部分８１０および８１１の表面部分は酸化膜４１１で保護されているので表面の周囲部分は窒化されるが内部は窒化されずに残る。多結晶シリコン部分８１０および８１１の溝に面した側面部はこのほぼ同じ厚さのシリコン窒化膜層５２０および５２１でそれぞれ壁状に覆われ、図２０（ａ）〜（ｄ）に示したように、それぞれ多結晶シリコン領域８２０および８２１と変形する。その厚さは厚いゲート酸化膜部分の長さを決めることになり、これを工程の変動範囲内ですべて自己整合的に同じ長さとすることができる。
次に、図２０（ａ）に示すように、図１９（ａ）、（ｂ）に示した溝６０１に露出した多結晶シリコン部分８１０および８１１の側面部を直接窒化して窒化膜壁５２０および５２１をそれぞれ形成する。なお、窒化膜壁の代わりとしてシリサイド壁でもよい。以下は窒化膜壁の場合について説明を続けるが、シリサイド壁でも同様である。図１９の溝６０１は少し変形し図２０に示すように溝６２１となる。周囲部分のシリコン結晶層３０１および島状部分のシリコン結晶層３０２は酸化膜４０１，４０２、７０１で保護されているので窒化されない。また多結晶シリコン部分８１０および８１１の表面部分は酸化膜４１１で保護されているので表面の周囲部分は窒化されるが内部は窒化されずに残る。多結晶シリコン部分８１０および８１１の溝に面した側面部はこのほぼ同じ厚さのシリコン窒化膜層５２０および５２１でそれぞれ壁状に覆われ、図２０（ａ）〜（ｄ）に示したように、それぞれ多結晶シリコン領域８２０および８２１と変形する。その厚さは厚いゲート酸化膜部分の長さを決めることになり、これを工程の変動範囲内ですべて自己整合的に同じ長さとすることができる。
次に、この段階でソース領域およびドレイン領域を形成するための高濃度不純物導入を斜めイオン注入などで行う。高濃度不純物は酸化膜７０１を通過して結晶シリコン層３０２に導入されるが多結晶シリコン領域８２０およびシリコン窒化膜層５２０と多結晶シリコン領域８２１およびシリコン窒化膜層５２１に挟まれた結晶シリコン層３０２の部分（チャネル領域となる）にはこれらが保護マスクとなるので導入されず、また結晶シリコン層３０２の表面部分は酸化膜層４０２、シリコン窒化膜層５０２および酸化膜層４１１で保護マスクとなるので高濃度不純物は導入されない。斯くして、ソース領域、ドレイン領域およびチャネル領域が島状結晶シリコン層３０２に形成される。
図２１は、本発明の二重ゲート電界効果トランジスタ構造を得るための製造工程（６）の主要部概略図である。図２１（ａ）は平面図、図２１（ｂ）は図２１（ａ）のＸ０−Ｘ０断面図、図２１（ｃ）はＸ１−Ｘ１断面図、図２１（ｄ）はＹ−Ｙ断面図である。
図２１は、本発明の二重ゲート電界効果トランジスタ構造を得るための製造工程（６）の主要部概略図である。図２１（ａ）は平面図、図２１（ｂ）は図２１（ａ）のＸ０−Ｘ０断面図、図２１（ｃ）はＸ１−Ｘ１断面図、図２１（ｄ）はＹ−Ｙ断面図である。
次に、全表面に酸化膜を堆積する。このとき、溝６２１が完全に埋められるようにする。その後、ＣＭＰで平坦化を行うと図２１に示されるように、溝６２１が酸化膜４２０で埋められた構造を得る。そのＣＭＰストッパーはシリコン窒化膜層５０１および５０２である。多結晶シリコン領域８２０および８２１の表面は露出される。
図２２は、本発明の二重ゲート電界効果トランジスタ構造を得るための製造工程（７）の主要部概略図である。図２２（ａ）は平面図、図２２（ｂ）はのＸ０−Ｘ０断面図、図２２（ｃ）はＹ−Ｙ断面図である。
次に、図２２（ａ）乃至（ｃ）のように前記多結晶シリコン領域８２０および８２１の表面から始めて多結晶シリコンをすべて除去し、新たな溝６３０および６３１をそれぞれ形成する。溝６３０および６３１には島状結晶シリコン層３０２の側面に形成されている壁状の酸化膜７０１の一部をそれぞれ７１０および７１１のように露出させる。
図２２は、本発明の二重ゲート電界効果トランジスタ構造を得るための製造工程（７）の主要部概略図である。図２２（ａ）は平面図、図２２（ｂ）はのＸ０−Ｘ０断面図、図２２（ｃ）はＹ−Ｙ断面図である。
次に、図２２（ａ）乃至（ｃ）のように前記多結晶シリコン領域８２０および８２１の表面から始めて多結晶シリコンをすべて除去し、新たな溝６３０および６３１をそれぞれ形成する。溝６３０および６３１には島状結晶シリコン層３０２の側面に形成されている壁状の酸化膜７０１の一部をそれぞれ７１０および７１１のように露出させる。
図２３は、本発明の二重ゲート電界効果トランジスタ構造を得るための製造工程（８）の主要部概略図である。図２３（ａ）は平面図、図２３（ｂ）はのＸ０−Ｘ０断面図、図２３（ｃ）はＸ１−Ｘ１断面図である。
次に、前記のように露出した酸化膜部分７１０および７１１を除去し、図２３（ａ）および（ｂ）に示すように島状結晶シリコン層３０２の側面を溝６３２および６３３に露出させる。この露出した島状結晶シリコン層３０２の側面部を同図（ｂ）に示すように、それぞれ３１０および３１１とする。同時に図２３（ｂ）のように酸化膜層４０２の溝６３０および６３１に露出した一部分、および酸化膜４２０の表面の一部分が除去される。溝６３２および６３３は溝６３０および６３１に除去された酸化膜７１０および７１１部分および除去された酸化膜層４０２の一部分が溝として加わり、新たに形成された溝をそれぞれ示す。図２３（ｃ）は図２３（ａ）のＸ１−Ｘ１断面図を示すが、溝６３２および６３３以外の部分は酸化膜層７０１の一部が残され、例えばソース領域側の部分が７０４、図２３（ａ）に示されているドレイン領域側の部分が７０５、として二分されて残存することを示している。
次に、前記のように露出した酸化膜部分７１０および７１１を除去し、図２３（ａ）および（ｂ）に示すように島状結晶シリコン層３０２の側面を溝６３２および６３３に露出させる。この露出した島状結晶シリコン層３０２の側面部を同図（ｂ）に示すように、それぞれ３１０および３１１とする。同時に図２３（ｂ）のように酸化膜層４０２の溝６３０および６３１に露出した一部分、および酸化膜４２０の表面の一部分が除去される。溝６３２および６３３は溝６３０および６３１に除去された酸化膜７１０および７１１部分および除去された酸化膜層４０２の一部分が溝として加わり、新たに形成された溝をそれぞれ示す。図２３（ｃ）は図２３（ａ）のＸ１−Ｘ１断面図を示すが、溝６３２および６３３以外の部分は酸化膜層７０１の一部が残され、例えばソース領域側の部分が７０４、図２３（ａ）に示されているドレイン領域側の部分が７０５、として二分されて残存することを示している。
図２４は、本発明の二重ゲート電界効果トランジスタ構造を得るための製造工程（９）の主要部概略図である。図２４（ａ）は平面図、図２４（ｂ）は図２４（ａ）のＸ０−Ｘ０断面図を示す。
次に、島状結晶シリコン層３０２の溝６３２および６３３にそれぞれ露出した３１０および３１１部を酸化して薄いゲート酸化膜７２０および７２１をそれぞれ形成する。薄いゲート酸化膜７２０および７２１と島状結晶シリコン層３０２の界面をそれぞれ３１２および３１３とする。３１２および３１３間はチャネル領域となり、その厚さは元々の島状結晶シリコン層３０２の厚さより少しではあるが薄くなる。すなわち、チャネル領域の厚さはソース領域およびドレイン領域の厚さより薄くなっていると言える。
次に、島状結晶シリコン層３０２の溝６３２および６３３にそれぞれ露出した３１０および３１１部を酸化して薄いゲート酸化膜７２０および７２１をそれぞれ形成する。薄いゲート酸化膜７２０および７２１と島状結晶シリコン層３０２の界面をそれぞれ３１２および３１３とする。３１２および３１３間はチャネル領域となり、その厚さは元々の島状結晶シリコン層３０２の厚さより少しではあるが薄くなる。すなわち、チャネル領域の厚さはソース領域およびドレイン領域の厚さより薄くなっていると言える。
図２５は、本発明の二重絶縁ゲート電界効果トランジスタ構造を得るための製造工程（１０）の主要部概略図である。図２５（ａ）は平面図、図２５（ｂ）は図２５（ａ）のＸ０−Ｘ０断面図、図２５（ｃ）は図２５（ａ）のＸ１−Ｘ１断面図である。
次に、表面より図２４に示したシリコン窒化膜層５０１および５０２を除去し、側面よりシリコン窒化膜壁５２０および５２１を除去する。その結果、図２５（ａ）および（ｂ）のように溝６３２および６３３がシリコン窒化膜壁の厚さだけ拡大し、それぞれ新たな溝６３４および６３５が形成される。図２５（ａ）に示されているように、溝６３４および６３５はそれぞれチャネル領域中央部の薄いゲート酸化膜７２０および７２１とソース領域側およびドレイン領域側端部の厚いゲート酸化膜（７０４および７０５の一部からなる）を介してシリコン結晶領域３０２の側面に面している。そのソース領域からドレイン領域に至る方向（Ｙ方向）の長さは、最初に形成した多結晶シリコン部分８１０および８１１の長さとほぼ等しくなり、希望のゲート長にほぼ等しくなる。図２５（ｂ）は溝６３４および６３５をＸ方向に、かつ薄いゲート酸化膜部分７２０および７２１を横断する断面図を示している。図２５（ｃ）は図２５（ａ）のＸ１−Ｘ１断面図を示すが、例えばソース領域側の結晶シリコン層３０２の側面部には厚い酸化膜７０４が壁状に残されていることを示している。
次に、表面より図２４に示したシリコン窒化膜層５０１および５０２を除去し、側面よりシリコン窒化膜壁５２０および５２１を除去する。その結果、図２５（ａ）および（ｂ）のように溝６３２および６３３がシリコン窒化膜壁の厚さだけ拡大し、それぞれ新たな溝６３４および６３５が形成される。図２５（ａ）に示されているように、溝６３４および６３５はそれぞれチャネル領域中央部の薄いゲート酸化膜７２０および７２１とソース領域側およびドレイン領域側端部の厚いゲート酸化膜（７０４および７０５の一部からなる）を介してシリコン結晶領域３０２の側面に面している。そのソース領域からドレイン領域に至る方向（Ｙ方向）の長さは、最初に形成した多結晶シリコン部分８１０および８１１の長さとほぼ等しくなり、希望のゲート長にほぼ等しくなる。図２５（ｂ）は溝６３４および６３５をＸ方向に、かつ薄いゲート酸化膜部分７２０および７２１を横断する断面図を示している。図２５（ｃ）は図２５（ａ）のＸ１−Ｘ１断面図を示すが、例えばソース領域側の結晶シリコン層３０２の側面部には厚い酸化膜７０４が壁状に残されていることを示している。
図２６は、本発明の二重絶縁ゲート電界効果トランジスタ構造を得るための製造工程（１１）の主要部概略図である。図２６（ａ）は平面図、図２６（ｂ）は図２６（ａ）のＸ０−Ｘ０断面図、図２６（ｃ）は図２６（ｂ）のＺ−Ｚ断面図である。
次に、全面にゲート電極の材料、金属等導電性の良いもの、を堆積し、溝６３４および６３５を完全に埋め込むようにする。溝以外に堆積されたゲート金属材料はＣＭＰで平坦化して除去する。そうすると図２６（ａ）および（ｂ）に示されるように、結晶シリコン層３０２およびその側面に設けられた薄いゲート絶縁膜７２０および７２１、および厚いゲート絶縁膜（７０４の一部および７０５の一部）を挟んで互いに分離されたゲート電極８２０および８２１がそれぞれ形成される。図２６（ｃ）は図２６（ｂ）のＺ−Ｚ断面を示し、図１および図２に示す本発明の構造が得られることを示している。なお３０３および３０４はチャネル領域とソース領域およびドレイン領域との境界を示す。
次に、全面にゲート電極の材料、金属等導電性の良いもの、を堆積し、溝６３４および６３５を完全に埋め込むようにする。溝以外に堆積されたゲート金属材料はＣＭＰで平坦化して除去する。そうすると図２６（ａ）および（ｂ）に示されるように、結晶シリコン層３０２およびその側面に設けられた薄いゲート絶縁膜７２０および７２１、および厚いゲート絶縁膜（７０４の一部および７０５の一部）を挟んで互いに分離されたゲート電極８２０および８２１がそれぞれ形成される。図２６（ｃ）は図２６（ｂ）のＺ−Ｚ断面を示し、図１および図２に示す本発明の構造が得られることを示している。なお３０３および３０４はチャネル領域とソース領域およびドレイン領域との境界を示す。
Ｓｏｕｒｃｅ ソース領域
Ｄｒａｉｎ ドレイン領域
ＳＥ チャネル領域のソース領域側の端部
ＤＥ チャネル領域のドレイン領域側の端部
ＬＣ チャネル長
ＧＯ１ 第一ゲート絶縁膜
Ｇａｔｅ１ 第一ゲート電極
ＧＯ２ 第二ゲート絶縁膜
Ｇａｔｅ２ 第二ゲート電極
ＬＧ ゲート長
Ｔｏｘ１ チャネル領域中央部で厚さの薄い部分の厚さ
Ｔｔｏｄ１ ドレイン領域側の厚さの厚い部分の厚さ
ＴＧＯｄ１ ドレイン領域側のゲート電極端からの長さ
Ｔｔｏｓ１ ソース領域側の厚さの厚い部分の厚さ
ＴＧＯｓ１ ソース領域側の厚さの厚い部分のゲート電極端からの長さ
Ｔｏｘ２ 第二のゲート絶縁膜におけるチャネル領域中央部の厚さの薄い部分の厚さ
Ｔｔｏｄ２ ドレイン領域側の厚さの厚い部分の厚さ
ＴＧＯｄ２ ドレイン領域側の厚さの厚い部分のゲート電極端からの長さ
Ｔｔｏｓ２ ソース領域側の厚さの厚い部分の厚さ
ＴＧＯｓ２ ソース領域側の厚さの厚い部分のゲート電極端からの長さ
Ｄｒａｉｎ ドレイン領域
ＳＥ チャネル領域のソース領域側の端部
ＤＥ チャネル領域のドレイン領域側の端部
ＬＣ チャネル長
ＧＯ１ 第一ゲート絶縁膜
Ｇａｔｅ１ 第一ゲート電極
ＧＯ２ 第二ゲート絶縁膜
Ｇａｔｅ２ 第二ゲート電極
ＬＧ ゲート長
Ｔｏｘ１ チャネル領域中央部で厚さの薄い部分の厚さ
Ｔｔｏｄ１ ドレイン領域側の厚さの厚い部分の厚さ
ＴＧＯｄ１ ドレイン領域側のゲート電極端からの長さ
Ｔｔｏｓ１ ソース領域側の厚さの厚い部分の厚さ
ＴＧＯｓ１ ソース領域側の厚さの厚い部分のゲート電極端からの長さ
Ｔｏｘ２ 第二のゲート絶縁膜におけるチャネル領域中央部の厚さの薄い部分の厚さ
Ｔｔｏｄ２ ドレイン領域側の厚さの厚い部分の厚さ
ＴＧＯｄ２ ドレイン領域側の厚さの厚い部分のゲート電極端からの長さ
Ｔｔｏｓ２ ソース領域側の厚さの厚い部分の厚さ
ＴＧＯｓ２ ソース領域側の厚さの厚い部分のゲート電極端からの長さ
Claims (6)
- ソース領域およびドレイン領域と、前記ソース領域およびドレイン領域間に前記ソース領域およびドレイン領域に接して設けたチャネル領域と、前記チャネル領域の第一の表面とその第一の表面に連接する前記ソース領域およびドレイン領域の第一の側面とにそれぞれ接して形成された第一のゲート絶縁膜と、前記チャネル領域の前記第一の表面に対向する第二の表面と前記ソース領域およびドレイン領域の前記第一の側面に対向する第二の側面とにそれぞれ接して形成された第二のゲート絶縁膜と、前記第一のゲート絶縁膜を挟んで前記チャネル領域の前記第一の表面に対向して形成された第一のゲート電極と、前記第二のゲート絶縁膜を挟んで前記チャネル領域の前記第二の表面に対向して形成された第二のゲート電極とを有する二重絶縁ゲート電界効果トランジスタにおいて、
前記第一および第二のゲート絶縁膜の前記チャネル領域に接する領域を、中央部の領域と、前記中央部の領域より前記ソース領域側の第１の領域と、前記中央部の領域より前記ドレイン領域側の第２の領域とに分けたとき、前記第一および第二のゲート絶縁膜は、前記中央部の領域における膜厚が、前記第１および第２の領域における膜厚とそれぞれ比較して相対的に薄く形成されていることを特徴とする二重絶縁ゲート電界効果トランジスタ。 - 前記ドレイン領域の不純物導入端位置を、前記第一および第二のゲート電極のドレイン領域側端部より前記ドレイン領域側に離し、前記ソース領域の不純物導入端位置を前記第一および第二のゲート電極のソース領域側端部より前記ソース領域側に離したことを特徴とする請求項１記載の二重絶縁ゲート電界効果トランジスタ。
- 前記第一および第二のゲート絶縁膜は、前記チャネル領域に接する前記中央部の領域における膜厚が、前記第１の領域および前記ソース領域に接する領域のそれぞれの膜厚と、前記第２の領域および前記ドレイン領域に接する領域のそれぞれの膜厚と比較して、相対的に薄く形成されていることを特徴とする請求項１記載の二重絶縁ゲート電界効果トランジスタ。
- ＳＯＩ基板の表面のシリコン結晶層の上に絶縁膜層及び窒化膜層を積層した構造の半導体基板に対して、深さが少なくとも前記ＳＯＩ基板の裏面絶縁膜層の表面に達し、かつ、それぞれ前記シリコン結晶層、絶縁膜層及び窒化膜層が積層された、島状半導体結晶領域とその島状半導体結晶領域を囲む周囲半導体結晶領域とに分離するための第１の溝を形成する第１の溝形成工程と、
前記島状半導体結晶領域および前記周囲半導体結晶領域の前記第１の溝内に露出した各シリコン結晶層の側面に、壁状の第１の絶縁膜を形成する第１の絶縁膜形成工程と、
前記第１の絶縁膜形成工程後の前記第１の溝を導電体層で埋め込んだ後、その導電体層内に第２の溝を形成して、前記島状半導体結晶領域に一部が接続され、かつ、前記周囲半導体結晶領域の前記第１の絶縁膜と離間する前記導電体層による平面が四角形状の２つの導体膜を同じ直線上に対向して形成する導体膜形成工程と、
前記第２の溝内に露出した前記２つの導体膜の側面に、それぞれ窒化膜壁又はシリサイド壁を形成する壁形成工程と、
前記島状半導体結晶領域のうち、前記窒化膜壁又は前記シリサイド壁が側面に形成された前記２つの導体膜で挟まれた領域部分以外の２つの部分領域に、高濃度不純物をそれぞれ導入してドレイン領域およびソース領域を形成するとともに、前記２つの導体膜で挟まれた前記領域部分をチャネル領域として形成する不純物導入工程と、
前記窒化膜壁又は前記シリサイド壁が側面に形成された前記２つの導体膜の表面は露出させて前記第２の溝内に第２の絶縁膜を埋め込む絶縁膜埋め込み工程と、
側面に形成された前記窒化膜壁又は前記シリサイド壁を残して前記２つの導体膜を除去して、除去したその２つの導体膜の部分に２つの第３の溝を形成して、その第３の溝内に前記チャネル領域に相当する前記島状半導体結晶領域の領域部分のうち長さ方向の中央部分を含む一部の領域部分のシリコン結晶層の側面に形成されている壁状の前記第１の絶縁膜を露出させる第３の溝形成工程と、
２つの前記第３の溝内に露出した壁状の前記第１の絶縁膜の領域部分を除去して、前記チャネル領域に相当する前記島状半導体結晶領域の領域部分のうちの一部分のシリコン結晶層の側面を前記第３の溝内に露出させるとともに、２つの前記第３の溝内に露出していない前記島状半導体結晶領域のシリコン結晶層の側面に形成された前記第１の絶縁膜はそのまま残す工程と、
２つの前記第３の溝内に露出した前記島状半導体結晶領域のシリコン結晶層の側面に前記第１の絶縁膜よりも膜厚が薄い第３の絶縁膜をそれぞれ形成する第３の絶縁膜形成工程と、
２つの前記第３の溝内に露出した前記窒化膜壁又は前記シリサイド壁をそれぞれ除去して、前記窒化膜壁又は前記シリサイド壁の厚さ分拡大した２つの第４の溝を形成する第４の溝形成工程と、
２つの前記第４の溝内に導電体材料を埋め込み、第一のゲート電極および第二のゲート電極を形成するゲート電極形成工程と
を含み、
前記チャネル領域の第一の表面と前記ソース領域およびドレイン領域の第一の側面とにそれぞれ接して形成された第一のゲート絶縁膜と、前記チャネル領域の第二の表面と前記ソース領域およびドレイン領域の第二の側面とにそれぞれ接して形成された第二のゲート絶縁膜とは、
前記チャネル領域に接する領域内の中央部の領域において前記第３の絶縁膜により形成し、前記中央部の領域より前記ソース領域側の少なくとも前記チャネル領域に接する第１の領域と、前記ドレイン領域側の少なくとも前記チャネル領域に接する第２の領域のそれぞれにおいて前記島状半導体結晶領域のシリコン結晶層の側面に形成された、前記第３の絶縁膜より膜厚が厚い前記第１の絶縁膜により形成したことを特徴とする二重絶縁ゲート電界効果トランジスタの製造方法。 - 前記不純物導入工程により前記高濃度不純物が導入されて形成される前記ドレイン領域と前記ソース領域の各不純物導入端位置を結ぶ長さに対し、前記第４の溝形成工程で形成される前記第４の溝の前記ドレイン領域および前記ソース領域を結ぶ方向の長さを短く設定し、前記ドレイン領域の不純物導入端位置を、前記第一および第二のゲート電極の端部より前記ドレイン領域側に離し、前記ソース領域の不純物導入端位置を前記第一および第二のゲート電極の端部より前記ソース領域側に離したことを特徴とする請求項４記載の二重絶縁ゲート電界効果トランジスタの製造方法。
- 前記導体層の導電体材料は、多結晶シリコン、微結晶シリコンおよびアモルファスシリコンのうちのいずれか一のシリコンであることを特徴とする請求項５記載の二重絶縁ゲート電界効果トランジスタの製造方法。
Priority Applications (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP2008179008A JP5327782B2 (ja) | 2008-07-09 | 2008-07-09 | 二重絶縁ゲート電界効果トランジスタおよびその製造方法 |
Applications Claiming Priority (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP2008179008A JP5327782B2 (ja) | 2008-07-09 | 2008-07-09 | 二重絶縁ゲート電界効果トランジスタおよびその製造方法 |
Publications (2)
| Publication Number | Publication Date |
|---|---|
| JP2010021255A JP2010021255A (ja) | 2010-01-28 |
| JP5327782B2 true JP5327782B2 (ja) | 2013-10-30 |
Family
ID=41705885
Family Applications (1)
| Application Number | Title | Priority Date | Filing Date |
|---|---|---|---|
| JP2008179008A Expired - Fee Related JP5327782B2 (ja) | 2008-07-09 | 2008-07-09 | 二重絶縁ゲート電界効果トランジスタおよびその製造方法 |
Country Status (1)
| Country | Link |
|---|---|
| JP (1) | JP5327782B2 (ja) |
Family Cites Families (3)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| JP4870288B2 (ja) * | 2001-09-11 | 2012-02-08 | シャープ株式会社 | 半導体装置およびその製造方法と集積回路と半導体システム |
| JP2005174964A (ja) * | 2003-12-05 | 2005-06-30 | National Institute Of Advanced Industrial & Technology | 二重ゲート電界効果トランジスタ |
| JP2008028263A (ja) * | 2006-07-24 | 2008-02-07 | Toshiba Corp | 半導体装置 |
-
2008
- 2008-07-09 JP JP2008179008A patent/JP5327782B2/ja not_active Expired - Fee Related
Also Published As
| Publication number | Publication date |
|---|---|
| JP2010021255A (ja) | 2010-01-28 |
Similar Documents
| Publication | Publication Date | Title |
|---|---|---|
| US7906814B2 (en) | Fin field effect transistor having low leakage current and method of manufacturing the FinFET | |
| TWI521699B (zh) | Semiconductor device and manufacturing method thereof | |
| US8466490B2 (en) | Enhanced segmented channel MOS transistor with multi layer regions | |
| US9153657B2 (en) | Semiconductor devices comprising a fin | |
| US7807523B2 (en) | Sequential selective epitaxial growth | |
| KR100612718B1 (ko) | 안장형 플래시 메모리 소자 및 제조방법 | |
| US7605449B2 (en) | Enhanced segmented channel MOS transistor with high-permittivity dielectric isolation material | |
| US7508031B2 (en) | Enhanced segmented channel MOS transistor with narrowed base regions | |
| JP5234439B2 (ja) | エッチングで作成したナノＦｉｎトランジスタ | |
| US7842594B2 (en) | Semiconductor device and method for fabricating the same | |
| US9905421B2 (en) | Improving channel strain and controlling lateral epitaxial growth of the source and drain in FinFET devices | |
| JPWO2009150999A1 (ja) | ナノワイヤ電界効果トランジスタ及びその作製方法、並びにこれを含む集積回路 | |
| US20140203363A1 (en) | Extremely Thin Semiconductor-On-Insulator Field-Effect Transistor With An Epitaxial Source And Drain Having A Low External Resistance | |
| US20070278613A1 (en) | Semiconductor device | |
| KR101026479B1 (ko) | 반도체 소자 및 그의 제조 방법 | |
| JP5170958B2 (ja) | 電界効果型トランジスタおよびその製造方法 | |
| JP5327782B2 (ja) | 二重絶縁ゲート電界効果トランジスタおよびその製造方法 | |
| JP5196470B2 (ja) | 二重絶縁ゲート電界効果トランジスタ | |
| KR100823874B1 (ko) | 낮은 누설전류를 갖는 고밀도 ｆｉｎ 전계효과트랜지스터및 그 제조 방법 | |
| TWI836152B (zh) | 電晶體結構 | |
| JP2009094352A (ja) | 二重絶縁ゲート電界効果トランジスタ | |
| CN111200011B (zh) | 半导体器件及其形成方法 | |
| KR20080088095A (ko) | 반도체 소자의 게이트 형성방법 | |
| TW202423251A (zh) | 電晶體結構 | |
| JP2009004595A (ja) | 半導体装置及び当該半導体装置を具備する電子機器 |
Legal Events
| Date | Code | Title | Description |
|---|---|---|---|
| A621 | Written request for application examination |
Free format text: JAPANESE INTERMEDIATE CODE: A621 Effective date: 20110304 |
|
| A977 | Report on retrieval |
Free format text: JAPANESE INTERMEDIATE CODE: A971007 Effective date: 20130314 |
|
| A131 | Notification of reasons for refusal |
Free format text: JAPANESE INTERMEDIATE CODE: A131 Effective date: 20130326 |
|
| A521 | Written amendment |
Free format text: JAPANESE INTERMEDIATE CODE: A523 Effective date: 20130523 |
|
| TRDD | Decision of grant or rejection written | ||
| A01 | Written decision to grant a patent or to grant a registration (utility model) |
Free format text: JAPANESE INTERMEDIATE CODE: A01 Effective date: 20130716 |
|
| A61 | First payment of annual fees (during grant procedure) |
Free format text: JAPANESE INTERMEDIATE CODE: A61 Effective date: 20130717 |
|
| R150 | Certificate of patent or registration of utility model |
Free format text: JAPANESE INTERMEDIATE CODE: R150 |
|
| S533 | Written request for registration of change of name |
Free format text: JAPANESE INTERMEDIATE CODE: R313533 |
|
| R350 | Written notification of registration of transfer |
Free format text: JAPANESE INTERMEDIATE CODE: R350 |
|
| R250 | Receipt of annual fees |
Free format text: JAPANESE INTERMEDIATE CODE: R250 |
|
| R250 | Receipt of annual fees |
Free format text: JAPANESE INTERMEDIATE CODE: R250 |
|
| LAPS | Cancellation because of no payment of annual fees |