JP4870288B2 - 半導体装置およびその製造方法と集積回路と半導体システム - Google Patents
半導体装置およびその製造方法と集積回路と半導体システム Download PDFInfo
- Publication number
- JP4870288B2 JP4870288B2 JP2001274922A JP2001274922A JP4870288B2 JP 4870288 B2 JP4870288 B2 JP 4870288B2 JP 2001274922 A JP2001274922 A JP 2001274922A JP 2001274922 A JP2001274922 A JP 2001274922A JP 4870288 B2 JP4870288 B2 JP 4870288B2
- Authority
- JP
- Japan
- Prior art keywords
- gate electrode
- region
- semiconductor device
- gate
- channel region
- Prior art date
- Legal status (The legal status is an assumption and is not a legal conclusion. Google has not performed a legal analysis and makes no representation as to the accuracy of the status listed.)
- Expired - Fee Related
Links
- 239000004065 semiconductor Substances 0.000 title claims description 220
- 238000004519 manufacturing process Methods 0.000 title claims description 53
- 239000000758 substrate Substances 0.000 claims description 138
- 239000013078 crystal Substances 0.000 claims description 61
- XUIMIQQOPSSXEZ-UHFFFAOYSA-N Silicon Chemical compound [Si] XUIMIQQOPSSXEZ-UHFFFAOYSA-N 0.000 claims description 40
- 229910052710 silicon Inorganic materials 0.000 claims description 40
- 239000010703 silicon Substances 0.000 claims description 40
- 238000000034 method Methods 0.000 claims description 35
- 239000004020 conductor Substances 0.000 claims description 28
- 238000005530 etching Methods 0.000 claims description 27
- 229910021420 polycrystalline silicon Inorganic materials 0.000 claims description 21
- 229920005591 polysilicon Polymers 0.000 claims description 21
- 238000000151 deposition Methods 0.000 claims description 20
- 238000000206 photolithography Methods 0.000 claims description 16
- 230000001590 oxidative effect Effects 0.000 claims description 2
- 239000011229 interlayer Substances 0.000 description 10
- 239000010410 layer Substances 0.000 description 10
- 230000007423 decrease Effects 0.000 description 8
- 230000000694 effects Effects 0.000 description 7
- 230000008021 deposition Effects 0.000 description 6
- 230000010354 integration Effects 0.000 description 6
- 239000000463 material Substances 0.000 description 6
- 239000012212 insulator Substances 0.000 description 4
- 230000003247 decreasing effect Effects 0.000 description 3
- 230000006866 deterioration Effects 0.000 description 3
- KRHYYFGTRYWZRS-UHFFFAOYSA-N Fluorane Chemical compound F KRHYYFGTRYWZRS-UHFFFAOYSA-N 0.000 description 2
- 230000015572 biosynthetic process Effects 0.000 description 2
- 238000000605 extraction Methods 0.000 description 2
- 229910000040 hydrogen fluoride Inorganic materials 0.000 description 2
- 238000005468 ion implantation Methods 0.000 description 2
- 229910052751 metal Inorganic materials 0.000 description 2
- 239000002184 metal Substances 0.000 description 2
- 150000004767 nitrides Chemical class 0.000 description 2
- 230000003647 oxidation Effects 0.000 description 2
- 238000007254 oxidation reaction Methods 0.000 description 2
- 230000015556 catabolic process Effects 0.000 description 1
- 238000007796 conventional method Methods 0.000 description 1
- 230000007547 defect Effects 0.000 description 1
- 230000005684 electric field Effects 0.000 description 1
- 239000012777 electrically insulating material Substances 0.000 description 1
- 239000002784 hot electron Substances 0.000 description 1
- 238000002347 injection Methods 0.000 description 1
- 239000007924 injection Substances 0.000 description 1
- 150000002500 ions Chemical class 0.000 description 1
- 229910044991 metal oxide Inorganic materials 0.000 description 1
- 150000004706 metal oxides Chemical class 0.000 description 1
- 229910021421 monocrystalline silicon Inorganic materials 0.000 description 1
- 238000005121 nitriding Methods 0.000 description 1
- 230000002093 peripheral effect Effects 0.000 description 1
- 238000004544 sputter deposition Methods 0.000 description 1
- WFKWXMTUELFFGS-UHFFFAOYSA-N tungsten Chemical compound [W] WFKWXMTUELFFGS-UHFFFAOYSA-N 0.000 description 1
- 229910052721 tungsten Inorganic materials 0.000 description 1
- 239000010937 tungsten Substances 0.000 description 1
Images
Classifications
-
- H—ELECTRICITY
- H01—ELECTRIC ELEMENTS
- H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
- H01L29/00—Semiconductor devices specially adapted for rectifying, amplifying, oscillating or switching and having potential barriers; Capacitors or resistors having potential barriers, e.g. a PN-junction depletion layer or carrier concentration layer; Details of semiconductor bodies or of electrodes thereof ; Multistep manufacturing processes therefor
- H01L29/66—Types of semiconductor device ; Multistep manufacturing processes therefor
- H01L29/68—Types of semiconductor device ; Multistep manufacturing processes therefor controllable by only the electric current supplied, or only the electric potential applied, to an electrode which does not carry the current to be rectified, amplified or switched
- H01L29/76—Unipolar devices, e.g. field effect transistors
- H01L29/772—Field effect transistors
- H01L29/78—Field effect transistors with field effect produced by an insulated gate
- H01L29/785—Field effect transistors with field effect produced by an insulated gate having a channel with a horizontal current flow in a vertical sidewall of a semiconductor body, e.g. FinFET, MuGFET
-
- H—ELECTRICITY
- H01—ELECTRIC ELEMENTS
- H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
- H01L29/00—Semiconductor devices specially adapted for rectifying, amplifying, oscillating or switching and having potential barriers; Capacitors or resistors having potential barriers, e.g. a PN-junction depletion layer or carrier concentration layer; Details of semiconductor bodies or of electrodes thereof ; Multistep manufacturing processes therefor
- H01L29/66—Types of semiconductor device ; Multistep manufacturing processes therefor
- H01L29/66007—Multistep manufacturing processes
- H01L29/66075—Multistep manufacturing processes of devices having semiconductor bodies comprising group 14 or group 13/15 materials
- H01L29/66227—Multistep manufacturing processes of devices having semiconductor bodies comprising group 14 or group 13/15 materials the devices being controllable only by the electric current supplied or the electric potential applied, to an electrode which does not carry the current to be rectified, amplified or switched, e.g. three-terminal devices
- H01L29/66409—Unipolar field-effect transistors
- H01L29/66477—Unipolar field-effect transistors with an insulated gate, i.e. MISFET
- H01L29/66787—Unipolar field-effect transistors with an insulated gate, i.e. MISFET with a gate at the side of the channel
- H01L29/66795—Unipolar field-effect transistors with an insulated gate, i.e. MISFET with a gate at the side of the channel with a horizontal current flow in a vertical sidewall of a semiconductor body, e.g. FinFET, MuGFET
Landscapes
- Engineering & Computer Science (AREA)
- Microelectronics & Electronic Packaging (AREA)
- Power Engineering (AREA)
- Physics & Mathematics (AREA)
- Ceramic Engineering (AREA)
- Condensed Matter Physics & Semiconductors (AREA)
- General Physics & Mathematics (AREA)
- Computer Hardware Design (AREA)
- Manufacturing & Machinery (AREA)
- Thin Film Transistor (AREA)
- Insulated Gate Type Field-Effect Transistor (AREA)
Description
【０００１】
【発明の属する技術分野】
この発明は、たとえば、埋め込み型ＭＯＳトランジスタ等の半導体装置およびその製造方法に関する。
【０００２】
【従来の技術】
トランジスタ微細化の試みの一つとして、ＳＧＴ(Ｓurroununding Ｇate Ｔransistor)が知られている。そのＳＧＴの構造を、図１６に示す。この図１６は、縦型トランジスタを示し、ゲート電極２０とゲート絶縁膜６０からなるゲート領域を縦方向に配設することによって、占有面積の縮小が期待できる。
【０００３】
この縦型トランジスタでは、基板表面１０に対し、シリコン柱５０が垂直に配置され、このシリコン柱５０を囲むように、ゲート絶縁膜６０とゲート電極２０が配置されている。したがって、チャネル電流の流れる方向は基板表面に垂直方向であり、ソースドレイン領域３０はシリコン柱５０の上下に配置されている。
【０００４】
したがって、シリコン柱５０の長さがゲート長Ｌとなり、シリコン柱５０の断面周囲長がゲート幅Ｗで決定される。このＳＧＴ構造を用いることで、横型ＭＯＳトランジスタに比べて、平面上の占有面積が減少する。
【０００５】
【発明が解決しようとする課題】
しかしながら、上記従来の構造では、微細化を進めて行くと、ゲート幅Ｗが減少してしまい、その結果、十分なチャネル電流が確保できなくなる。すなわち、微細化が、かえってトランジスタの高速化の阻害要因となるという重大な欠点を有するといった問題があった。
【０００６】
また、その他の方法として、多層配線のように、基板上の１層目のトランジスタの上に、さらに、トランジスタを形成する層を設けて、多層構造にすることによって、実質的に基板表面に対する占有面積を減少させる方法なども提案されている。
【０００７】
しかしながら、チャネル部等を単結晶にするために、エピタキシャル法を用いる必要があり、工程が増大し、複雑で生産性に劣るといった欠点を有するという問題があった。
【０００８】
そこで、この発明は、上記問題を考慮してなされたもので、その目的は、占有面積の低減とゲート幅の確保を簡単な方法を用いて実現でき、さらには、ホトリソグラフィーの能力で決定される最小加工寸法によらず微細化を可能とすることができる半導体装置およびその製造方法を提供することにある。
【０００９】
【課題を解決するための手段】
上記目的を達成するため、この発明の半導体装置は、互いに接することなく形成された第１導電型のソース領域およびドレイン領域と、ゲート電極とゲート絶縁膜からなるゲート電極領域と、第２導電型のチャネル領域とを有する単結晶半導体基板を備え、
上記ソース領域およびドレイン領域と接するように、上記ソース領域とドレイン領域との間に形成された第２導電型のチャネル領域が、上記ゲート絶縁膜を介して、上記ゲート電極と対向しており、
上記第１導電型のソース領域およびドレイン領域と、上記第２導電型のチャネル領域と、上記ゲート電極領域とが、上記単結晶半導体基板の表面に平行な面内にあり、
上記ゲート電極領域がゲート長方向に上記チャネル領域から上記ソース領域に跨ってオーバーラップしていると共に、上記ゲート電極領域がゲート長方向に上記チャネル領域から上記ドレイン領域に跨ってオーバーラップしていて、
上記ゲート絶縁膜のうちの上記チャネル領域に接する部分の厚さが、上記ゲート絶縁膜のうちの上記ソース領域と接する部分の厚さ未満、かつ、上記ゲート絶縁膜のうちの上記ドレイン領域と接する部分の厚さ未満であることを特徴としている。
【００１０】
この発明の半導体装置では、上記第１導電型のソース領域およびドレイン領域と、上記第２導電型のチャネル領域と、上記ゲート電極領域とが、上記単結晶半導体基板の表面に平行な面内に並存している。すなわち、上記ソース領域,ドレイン領域,チャネル領域およびゲート電極領域は、上記平行な面に交差する方向へ延在している。
【００１１】
したがって、この半導体装置によれば、横型ＭＯＳトランジスタに比べて、上記半導体基板の平面上の占有面積を減少させることが可能になる。その上、上記チャネル領域のチャネル幅を、上記平行な面に交差する方向へ増大させて行っても、半導体基板表面上での占有面積を一定にすることができる。
【００１２】
また、この半導体装置では、微細化を進めていっても、ゲート幅Ｗを、自由に設定することができる。このため、ＳＧＴに代表される従来型の縦型トランジスタのように、微細化を進めていくとゲート幅Ｗが必然的に減少してしまうという不具合が発生しない。したがって、十分なチャネル電流を確保でき、微細化に起因してトランジスタの高速化が阻害されるという従来の欠点を解消でき、高速性を確保することができる。
【００１３】
また、一実施形態の半導体装置は、互いに接することなく形成された第１導電型のソース領域およびドレイン領域と、互いに接することなく形成された第１,第２の２つのゲート電極領域と、第２導電型のチャネル領域とを有する単結晶半導体基板を備え、
上記２つのゲート電極領域は、それぞれ、ゲート電極とゲート絶縁膜からなり、
上記第２導電型のチャネル領域は、上記ソース領域およびドレイン領域と接するように、上記ソース領域とドレイン領域との間に形成され、上記ゲート絶縁膜を介して、上記２つのゲート電極領域と接しており、
上記２つのゲート電極領域は、互いに上記チャネル領域を挟んで対向しており、
上記第１導電型のソース領域およびドレイン領域と、上記第２導電型のチャネル領域と、上記２つのゲート電極領域とが、上記単結晶半導体基板の表面に平行な面内にあり、
上記２つのゲート電極領域がゲート長方向に上記チャネル領域から上記ソース領域に跨ってオーバーラップしていると共に、上記２つのゲート電極領域がゲート長方向に上記チャネル領域から上記ドレイン領域に跨ってオーバーラップしていて、
上記ゲート絶縁膜のうちの上記チャネル領域に接する部分の厚さが、上記ゲート絶縁膜のうちの上記ソース領域と接する部分の厚さ未満、かつ、上記ゲート絶縁膜のうちの上記ドレイン領域と接する部分の厚さ未満である。
【００１４】
この実施形態の半導体装置では、上記第１導電型のソース領域およびドレイン領域と、上記第２導電型のチャネル領域と、上記２つのゲート電極領域とが、上記単結晶半導体基板の表面に平行な面内に並存している。
【００１５】
したがって、この半導体装置によれば、横型ＭＯＳトランジスタに比べて、上記単結晶半導体基板の表面に平行な面上の占有面積を減少させることが可能となる。その上、チャネル幅を増大させていっても、上記半導体基板の表面に対する占有面積を一定にすることができる。
【００１６】
また、微細化を進めていっても、ゲート幅を自由に設定することができるので、ＳＧＴに代表される従来型の縦型トランジスタとは異なり、微細化を進めていくとゲート幅が必然的に減少してしまうという欠点を解消できる。このため、十分なチャネル電流を確保でき、微細化がかえってトランジスタの高速化の阻害要因となるという欠点もなくなって、高速性を確保できる。
【００１７】
また、２つのゲート電極を有するので、１つのゲート電極を有する場合に比べて、ほぼ２倍の能力を有し、かつ、占有面積を２倍未満に抑えることができる。
【００１８】
また、ダブルゲート構造を有するので、チャネルをオン(ＯＮ)にするときに、一方のゲート電極に電圧を印加するのと同時に、他方のゲート電極にも同じ極性の電圧を印加することによって、チャネル領域の空乏化を助けて、チャネル領域に対するドレイン電圧の影響を低減できる。これにより、一層、短チャネル効果を抑制できる。
【００１９】
また、他方のゲート電極に電圧を印加させることにより、チャネル領域の電位を上昇させることができるので、実質的にトランジスタがオンのときにのみ、閾値電圧Ｖthを低下させることが可能になる。これにより、ゲート電圧Ｖgから上記閾値電圧Ｖthを減算したドレイン飽和電圧Ｖd(≒Ｖg−Ｖth)を上昇させ、また、実効移動度を上昇させることができるので、チャネル電流が増加して高速動作を図れる。
【００２０】
また、一実施形態の半導体装置は、上記の半導体装置において、上記単結晶半導体基板は、ＳＯＩ(シリコン・オン・インシュレータ)基板であることを特徴としている。
【００２１】
この実施形態の半導体装置では、上記単結晶半導体基板は、ＳＯＩ基板である。一般に、半導体基板表面から上記ＳＯＩ基板の絶縁層までの深さは、半導体基板内で一定である。
【００２２】
したがって、この半導体装置によれば、ＳＯＩ基板の表面からのソースドレイン領域およびゲート領域の深さを、上記ＳＯＩ基板の表面から上記ＳＯＩ基板の絶縁層までの深さに、精度よく容易に揃えることができる。すなわち、製造時において、ソースドレイン領域およびゲート領域を形成するに際し、半導体と絶縁体との選択性があるエッチングを用いて、上記各領域に対応する開口部をＳＯＩ基板に形成すればよい。
【００２３】
したがって、この半導体装置によれば、ゲート幅を精度よく揃えることができ、従来のトランジスタでのフォト条件やエッチング条件によるゲート幅の製造ばらつきに比べて、格段に製造ばらつきの少ない半導体装置を実現できる。
【００２４】
また、この半導体装置によれば、チャネル領域は、ソースドレイン領域を経由する部分を除いて、ＳＯＩ基板に対して、電気的に分離できる。したがって、ゲート電圧によってチャネル領域をより完全に制御することができる。
【００２５】
したがって、この半導体装置によれば、ドレイン電圧がチャネル部へ及ぼす影響が、さらに少なくなって、短チャネル効果を抑制できるとともに、ゲート電圧の印加に伴うチャネル領域の電位の上昇も効果的になされる。したがって、閾値電圧の減少も効果的に起こる。この結果、さらなる高速動作が可能となる。
【００２６】
また、一実施形態の半導体装置は、上記の半導体装置において、上記ゲート電極が、上記ゲート絶縁膜を介して、上記チャネル領域に対向する面が、上記単結晶半導体基板の［１１１］面に平行あるいは略平行である。
【００２７】
この実施形態では、上記ゲート電極領域が、上記ゲート絶縁膜を介して、上記チャネル領域に対向する面が、上記単結晶半導体基板の［１１１］面に平行あるいは略平行である。ここで、「略平行」とは、製造誤差、ばらつきの範囲内で平行であることをいう。
【００２８】
上記半導体装置によれば、上記ゲート電極領域のゲート絶縁膜と上記チャネル領域との界面が［１１１］面となる。したがって、ゲート電極領域となる開口部を形成するための工程において、上記基板表面に対して垂直に開口部を形成し易く、上記界面の状態も平坦化されやすい。したがって、ゲート幅の誤差やばらつきを抑制することができ、また、上記界面のラフネスによる移動度の低下を防止できる。
【００２９】
また、上記半導体装置によれば、ゲート電極領域を２つ有するダブルゲート構造においては、２つのゲート電極領域の間の間隔Ｄを上記基板表面側から上記基板内部側にかけて一定にすることが容易となる。したがって、性能の劣化やばらつきを抑制できる。
【００３０】
また、一実施形態の半導体装置は、上記の半導体装置において、上記ゲート電極が、上記ゲート絶縁膜を介して、上記チャネル領域に対向する面が、上記単結晶半導体基板の［１００］面に垂直あるいは略垂直である。
【００３１】
この実施形態では、上記ゲート電極が、上記ゲート絶縁膜を介して、上記チャネル領域に対向する面が、上記単結晶半導体基板の［１００］面に垂直あるいは略垂直である。
【００３２】
上記半導体装置によると、チャネル電流が流れる方向が［１００］方向となるので、電子の移動度が大きくなり、界面準位密度も低くなる。したがって、高移動度が可能となる。
【００３３】
なお、言うまでもないが、上記［１００］面と［０１０］面、［００１］面等は等価であり、上記［１１１］面と［１−１１］面なども等価である。
【００３４】
また、一実施形態の半導体装置は、上記の半導体装置において、さらに、第３のゲート電極を有しており、上記第３のゲート電極は、ゲート絶縁膜を介して、上記チャネル領域に対向しており、上記第３のゲート電極と上記チャネル領域は、上記単結晶半導体基板の表面に垂直な平面内にある。
【００３５】
この実施形態の半導体装置では、上記ゲート絶縁膜を介して上記チャネル領域と対向している第３のゲート電極を有し、この第３のゲート電極と上記チャネル領域とは、上記単結晶半導体基板の平面に垂直な平面内にある。
【００３６】
この半導体装置によれば、この第３のゲート電極の分だけ、同一のチャネル領域に作用するゲート電極の数が増える。このため、チャネルをオンにするときに、第３のゲート電極以外のゲート電極に電圧を印加するのと同時に、この第３のゲート電極にも同じ極性の電圧を印加することによって、実効的なゲート幅を増加させることができる。したがって、この半導体装置によれば、駆動能力を増大することが可能となり、高速動作が可能となる。
【００３７】
また、上記第３のゲート電極と上記チャネル領域とが上記単結晶半導体基板の表面に垂直な平面内にあるので、この第３のゲート電極を有することによる占有面積の増大はほとんどなく、効果的な駆動能力の向上が可能となる。
【００３８】
また、一実施形態の半導体装置は、上記の半導体装置において、複数のゲート電極が、電気的に接続されている。
【００３９】
この実施形態の半導体装置では、複数のゲート電極が、電気的に接続されている。したがって、一方のゲート電極に電圧を印加すれば、他方のゲート電極にも同電圧が印加されることになるから、ゲート電極毎にコンタクトを作製する必要がなくなる。このため、製造工程を簡略化でき、また、コンタクト工程でのマージンに余裕が生まれるから、生産性が優れている。また、性能面においても、印加電圧のばらつきを抑制できるので、信頼性を向上できる。
【００４０】
また、一実施形態は、上記の半導体装置において、複数のゲート電極が互いに対向する電極間隔が、０.３μｍ以下である。
【００４１】
この実施形態の半導体装置では、複数のゲート電極が互いに対向する電極間隔が、０.３μｍ以下である。この半導体装置によれば、チャネル領域の全面空乏化が容易に可能となる。したがって、短チャネル特性を向上させることができ、また、低ゲート電圧での高い移動度を実現できる。
【００４２】
また、一実施形態は、上記の半導体装置において、上記ゲート絶縁膜のうち、上記チャネル領域に接する部分の厚さが、上記ゲート絶縁膜のうち、上記ソース領域およびドレイン領域と接する部分の厚さ以下である。
【００４３】
この実施形態の半導体装置では、上記ゲート絶縁膜のうち、上記チャネル領域に接する部分の厚さが、上記ゲート絶縁膜のうち、上記ソース領域およびドレイン領域と接する部分の厚さ以下である。これにより、ソース領域およびドレイン領域とゲート電極との接合容量を低減することが可能となり、より高速な動作が可能となる。
【００４４】
また、一実施形態の半導体装置は、上記の半導体装置において、上記単結晶半導体基板は、球状の半導体単結晶粒からなる。
【００４５】
この実施形態では、上記単結晶半導体基板は、球状の半導体単結晶粒からなるから、基板材料を効率的に利用できる。つまり、同じ材料の量でも平面基板よりも球状基板の方が表面積を大きくできる。また、球状の半導体単結晶粒の３次元性を利用して、積み上げたり並べたりすることで、立体構造を作ることが可能になるので、実効的な占有面積をより削減でき、小型化が可能となる。
【００４６】
また、一実施形態の集積回路は、上記の半導体装置のうちの少なくとも１つを備えている。
【００４７】
この実施形態の集積回路では、上記記載の半導体装置のうちの少なくとも１つを備えていることで、占有面積の小さい半導体装置で構成されることとなる。したがって、高集積化が可能となる。また、占有面積を拡大せずに、ゲート幅を大きくすることが可能となるから、高速化も容易である。
【００４８】
また、一実施形態の半導体システムは、上記の集積回路を備えている。
【００４９】
この実施形態の半導体システムによれば、集積度が高く、高速化も容易な集積回路を用いて構築されているので、小型で高速動作が可能となる。
【００５０】
また、一実施形態の半導体装置の製造方法は、シリコン基板のソースドレイン領域となる領域に、フォトリソグラフィーと異方性エッチングによって、第１の開口部を形成する第１の開口工程と、
上記第１の開口部に、半導体もしくは導体を堆積することによって、上記第１の開口部を埋め込む第１の埋め込み工程と、
上記シリコン基板上に堆積した上記半導体もしくは導体をエッチバックする第１エッチバック工程と、
ゲート電極を形成する上記シリコン基板の領域に、フォトリソグラフィーと異方性エッチングによって、第２の開口部を形成する第２の開口工程と、
上記第２の開口部の内壁を酸化して酸化膜を形成した後、この酸化膜を除去する酸化膜除去工程と、
上記第２の開口部に、ゲート絶縁膜を形成するゲート絶縁膜形成工程と、
上記第２の開口部に、半導体もしくは導体を堆積することによって、上記第２の開口部を埋め込む第２の埋め込み工程と、
上記シリコン基板上に堆積した上記半導体もしくは導体をエッチバックする第２エッチバック工程とを有する。
【００５１】
この実施形態の半導体装置の製造方法では、シリコン基板のソースドレイン領域となる領域に、フォトリソグラフィと異方性エッチングによって、第１の開口部が形成される。この第１の開口部に半導体もしくは導体を堆積することによって埋め込み、シリコン基板上に堆積した上記半導体もしくは導体をエッチバックすることにより、シリコン基板の表面に垂直な方向に延びたソースドレイン領域を形成できる。
【００５２】
また、ゲート電極を形成する領域にフォトリソグラフィーと異方性エッチングによって、第２の開口部が形成される。この第２の開口部の内壁を酸化して酸化膜を形成した後、この酸化膜を除去することによって、エッチングによるダメージを上記内壁から除去できる。また、２つのゲート電極を対向配置させる場合においては、２つのゲート電極の間隔Ｄを小さく設定できる。
【００５３】
また、この製造方法では、上記第２の開口部にゲート絶縁膜を形成することによって、ゲート絶縁膜を形成するのと同時に、ゲート電極をその他の領域に対して電気的に分離できる。また、上記第２の開口部に半導体もしくは導体を堆積することによって埋め込み、シリコン基板上に堆積した上記半導体もしくは導体をエッチバックすることにより、ゲート電極を形成できる。
【００５４】
これにより、ソース領域,ドレイン領域,チャネル領域およびゲート絶縁膜を有するゲート電極領域とが、シリコン基板の表面に平行な面内にある半導体装置を作製できる。
【００５５】
また、一実施形態は、上記の半導体装置の製造方法において、上記第２の開口工程と酸化膜除去工程とゲート絶縁膜形成工程と第２埋め込み工程と第２エッチバック工程とでもって、チャネル領域を挟んで対向する複数のゲート電極領域を形成し、
上記第２エッチバック工程は、
上記シリコン基板上に堆積した半導体もしくは導体をエッチバックにより除去しつつ、
上記チャネル領域を挟んで対向する複数のゲート電極領域を上記チャネル領域上でつなぐような上記半導体もしくは導体を残して、上部ゲート電極を形成する。
【００５６】
この実施形態の半導体装置の製造方法では、上記第２エッチバック工程は、上記シリコン基板上に堆積した半導体もしくは導体をエッチバックにより除去しつつ、上記チャネル領域を挟んで対向する複数のゲート電極領域を上記チャネル領域上でつなぐような上記半導体もしくは導体を残して、上部ゲート電極を形成する。したがって、簡単な方法で上部ゲート電極を形成できる。また、上部ゲート電極はゲート絶縁膜を介してチャネル領域と接しており、上部ゲート電極とチャネル領域とを、単結晶半導体基板の表面に垂直な平面内に作製することが可能となる。
【００５７】
また、一実施形態は、上記の半導体装置の製造方法において、上記第１または第２の埋め込み工程では、少なくとも一つの開口部をポリシリコンで埋め込む。
【００５８】
この実施形態の半導体装置の製造方法では、開口部を半導体もしくは導体を堆積することによって埋め込むときに、少なくとも一つの開口部がポリシリコンによって埋め込まれる。したがって、必ずしもエピタキシャル成長を行なう必要がなく、従来のＬＳＩの製造工程で用いられるシリコンＣＶＤ装置等を用いることができ、従来の製造装置を用いて製造することが可能である。したがって、新たな製造設備の導入を減らすことができる。
【００５９】
【発明の実施の形態】
以下、図面を参照しながらこの発明の実施の形態を説明する。
【００６０】
(第１の実施の形態)
図１〜図４を参照して、この発明の半導体装置の第１実施形態のトランジスタの構造を説明する。
【００６１】
図１に、この第１の実施形態としてのトランジスタの主要部を立体的に示す。
この図１では、単結晶半導体基板における表面に平行な平面１００と平面１０１との間の領域での上記トランジスタの立体的な構造を示している。上記平面１０１は上記平面１００に平行な平面である。
【００６２】
図１に示すように、ソースドレイン領域３０１と４０１およびゲート電極領域２０１と２０２は、平面１００と１０１との間で縦方向(Ｚ方向)に延在している。このソースドレイン領域３０１と４０１とは、所定の間隔を隔てて、Ｘ方向に対向している。また、上記ゲート電極領域２０１と２０２は、所定の間隔を隔てて、Ｙ方向に対向している。ゲート電極領域２０１はゲート絶縁膜６０１とゲート電極２０１Ａからなり、ゲート電極領域２０２はゲート絶縁膜６０２とゲート電極２０２Ａからなる。
【００６３】
このゲート電極領域２０１,２０２とソースドレイン領域３０１,４０１とで囲まれた領域が、チャネル領域５０１になっている。このチャネル領域５０１は、ゲート電極領域２０１,２０２のゲート絶縁膜６０１,６０２を介して、ゲート電極２０１Ａ,２０２Ａに対向している。
【００６４】
また、上記ソースドレイン領域３０１,４０１は、チャネル領域５０１側の端部が、ゲート電極領域２０１,２０２によって、Ｙ方向の両側から挟み込まれた状態になっている。この端部は基部に比べて、Ｙ方向の厚さが小さく、上記チャネル領域５０１と略同じ厚さになっている。
【００６５】
図１の平面１０１における平面図である図２に示すように、ソースドレイン領域３０１,４０１と、チャネル領域５０１と、ゲート電極領域２０１,２０２とが、単結晶半導体基板の平面１００に平行な面１０１内に並存している。そして、図１,図２に示すように、このゲート電極領域２０１,２０２が有するゲート電極２０１Ａ,２０２Ａは、Ｘ−Ｙ平面による切断面において、４周がゲート絶縁膜６０１,６０２で被覆されている。
【００６６】
この実施形態では、ゲート電極２０１Ａ,２０２Ａとソースドレイン領域３０１,４０１は、いずれもドープされたポリシリコンからなり、チャネル領域５０１は単結晶シリコンからなる。
【００６７】
図２のＡ−Ａ線断面を図３に示す。なお、この図３では、平面１０１よりもＺ方向上方の構造も示している。この平面１０１よりもＺ方向上方の構造は、図１,図２では示されていない。
【００６８】
図３に示すように、上記ソースドレイン領域３０１,４０１は、平面１０１よりもＺ方向上方に延在しており、このソースドレイン領域３０１,４０１のＺ方向の寸法が、ゲート幅Ｗとなる。このソースドレイン領域３０１,４０１の上には、層間絶縁膜１００１が形成されている。ソースドレイン領域３０１,４０１は、層間絶縁膜１００１のコンタクトホール１００２を経由して、ソース・ドレインコンタクト８０１,９０１に接続されている。
【００６９】
また、図２のＢ−Ｂ線断面を図４に示す。この図４では、平面１０１よりもＺ方向上方の構造および平面１００よりもＺ方向下方の構造も示している。この平面１０１よりもＺ方向上方の構造および平面１００よりもＺ方向下方の構造は、図１では示されていない。
【００７０】
図４に示すように、上記ゲート電極２０１Ａ,２０２Ａは、チャネル領域５０１に対する対向面がゲート絶縁膜６０１,６０２で被覆されており、この対向面のＹ方向反対側の面もゲート絶縁膜６０１,６０２で被覆されている。さらに、上記ゲート電極２０１Ａ,２０２Ａは、平面１００に面するＺ方向の端面もゲート絶縁膜６０１,６０２で被覆されている。また、このゲート電極領域２０１,２０２は、平面１０１よりも縦方向(Ｚ方向)上方に延在しており、このゲート電極領域２０１,２０２上に、上記層間絶縁膜１００１が形成されている。この層間絶縁膜１００１には、コンタクトホール１００３が形成されており、ゲート電極２０１Ａ,２０２Ａは、このコンタクトホール１００３を経由して、層間絶縁膜１００１上に形成されたゲートコンタクト７０１,７０２に接続されている。
【００７１】
この実施形態のトランジスタは、図３に示すように、ゲート幅Ｗが基板表面に平行な面１０１に対して垂直方向の寸法であるので、ゲート幅Ｗを大きくしても基板表面における占有面積は変わらない。したがって、集積度および高速応答性に優れる。さらに、２つのゲート電極２０１Ａ,２０２Ａを備えるダブルゲート構造を、容易に構築できるから、チャネル領域５０１に対するゲート電圧の制御性を高めることができる。したがって、チャネルに対するドレイン電圧の影響を相対的に低減でき、素子の微細化を妨げる種々の短チャネル効果を抑制でき、駆動能力を向上できる。
【００７２】
さらに、ソースドレイン領域３０１,４０１に対するゲート電極２０１Ａ,２０２Ａのアライメントについては、チャネル領域５０１がソースドレイン領域３０１,４０１に接する範囲でアライメントずれが許されるので、製造が容易で歩留まりも良くなり、生産性に優れる。
【００７３】
また、コンタクト８０１,９０１および７０１,７０２に関しても、ソースドレイン領域３０１,４０１およびゲート電極２０１Ａ,２０２Ａに、コンタクトを直接に、落とすことができる。したがって、この実施形態によれば、従来技術と異なり、ゲート電極領域２０１,２０２から配線を介して別の領域にコンタクトを設ける必要がない。したがって、さらに製造が容易で歩留まりも良く生産性に優れる。
【００７４】
また、ゲート電極領域２０１,２０２が他の領域と接するゲート界面がほぼ平面であり、このゲート界面に対して結晶方位が揃っている。したがって、この実施形態によれば、ゲート電極が活性層を跨ぐような形状のトランジスタに見られるゲート界面の曲率の小さい部位で発生する局所的な電界集中や結晶方位依存性による局所的な空乏化や反転による特性劣化を抑制できる。したがって、高性能のトランジスタを実現できる。
【００７５】
なお、この実施形態の半導体装置では、ゲート電極２０１Ａ,２０２Ａがゲート絶縁膜６０１,６０２を介して、チャネル領域５０１に対向する面が、上記単結晶半導体基板の［１１１］面に平行であることが望ましい、この場合には、加工が容易になる利点があり、さらに、エピタキシャル成長を行い易くなるから、エピタキシャル成長を用いる場合には望ましい。
【００７６】
または、この実施形態の装置では、そのチャネル電流の方向が、基板結晶方位の［１００］面に平行になることが望ましい、この場合には、電子の移動度が大きくなる利点がある。なお、この実施形態の半導体装置は、エピタキシャル成長を用いなくても、製造可能であるので、安価で高性能な半導体装置とすることが可能である。
【００７７】
(第２の実施の形態)
次に、図５〜図８を参照して、この発明の半導体装置の第２実施形態を説明する。
【００７８】
図５に、この第２実施形態の主要部を立体的に示し、図６に図５の平面１０１における断面を示し、図７に図６のＢ−Ｂ線断面を示し、図８に図６のＡ−Ａ線断面を示す。
【００７９】
この第２実施形態は、次の点が、前述の第１実施形態と異なる。すなわち、この第２実施形態は、図５の立体図に示すように、第３のゲート電極としての上部ゲート電極２０３を有する。図７,図８に示すように、この上部ゲート電極２０３は、ゲート絶縁膜６０３を介して、チャネル領域５０１に対向している。
【００８０】
また、この上部ゲート電極２０３とチャネル領域５０１とは、単結晶半導体基板の表面に平行な平面１００,平面１０１に垂直な平面内に存在している。
【００８１】
この実施形態では、上部ゲート電極２０３が、チャネル領域５０１およびゲート絶縁膜６０３を跨いで、ゲート電極２０１Ａと２０２Ａとをつないでいる。この上部ゲート電極２０３によって、ゲート電極２０１Ａと２０２Ａおよび上記ゲート電極２０３とは、電気的に接続状態となる。これにより、図７に示すように、ゲート電極用のコンタクト１００５が１つで済む。したがって、コンタクト工程での信頼性を向上できる。また、上部ゲート電極２０３の存在によって、駆動能力をさらに向上させることが可能となる。
【００８２】
また、この実施の形態では、３つのゲート電極２０１Ａ,２０２Ａ,２０３を、電気的に接続した状態にしているが、この３つのゲート電極を電気的に切り離しておいて、３つのゲート電極を別個に駆動可能にしておくことも可能である。
【００８３】
(第３の実施の形態)
次に、この発明の第３の実施の形態を説明する。この第３実施形態は、上記第１または第２の実施形態において、ゲート電極２０１Ａとゲート電極２０２Ａとの間の間隔を十分に狭め、動作状態において、チャネル領域５０１を完全に空乏化することを可能としたものである。
【００８４】
「ＣＭＯＳ集積回路(榎本忠儀著、培風館、１９９８年発行)」によれば、空乏層では、空乏層幅をＸd(ｃｍ)とし、表面電位をφs(Ｖ)とし、シリコンの比誘電率をεsi、真空の誘電率をε０(Ｆ/ｃｍ)、単位電荷をｑ(Ｃ)、アクセプタイオンの単位体積当りの密度ＮＡ(個/ｃｍ２)とすれば、空乏層幅Ｘdは次式(１)で表される。
【００８５】
Ｘd＝(２φsεsiε０／ｑＮＡ)１ / ２ … (１)
この空乏層幅Ｘdは、ゲート電圧を印加した直後に、最大のＸdmaxになり、
その時の表面電位φsは、ゲート電圧をＶＧ(Ｖ)とし、単位面積当りのゲート絶縁膜容量をＣ０(Ｆ/ｃｍ２)とすれば、次式(２)で表される。
【００８６】
φs＝ＶＧ＋ＶＣ−(２ＶＧＶＣ＋ＶＣ ２)１ / ２ … (２)
ただし、ここで、ＶＣ＝εsiε０ｑＮＡ／Ｃ０ ２ である。したがって、ゲート電極２０１Ａとゲート電極２０２Ａとの間の間隔Ｄは、互いの影響を考えない概算によれば、次式(３)を満たすようにする。
【００８７】
Ｄ/２≦Ｘdmax … (３)
したがって、通常、用いられる範囲の条件では、ゲート電極２０１Ａとゲート電極２０２Ａとの間の間隔Ｄは、おおよそ、０.３μｍ以下が好ましく、この実施の形態では、０.１μｍとした。
【００８８】
この構造によれば、ドレイン電圧における破壊電圧を高めて、動作電圧の高速化が可能となる。また、この構造によれば、ＳＯＩ(シリコン・オン・インシュレータ)基板等を用いた従来の完全空乏化のＭＯＳトランジスタのような下地酸化膜へのホットエレクトロン注入等の欠点も解消することができる。
【００８９】
また、上記ゲート電極２０１Ａとゲート電極２０２Ａとの間の間隔Ｄを、極端に小さくすると、チャネル抵抗が増大するので、反転層よりも厚くするのが望ましく、１ｎｍ以上を確保することが望ましい。
【００９０】
(第４の実施の形態)
次に、図９に、この発明の半導体装置の第４実施形態の断面を示す。この第４実施形態は、前述の第１実施形態と比較して、この図９に示す断面の構造が異なる。図９は、単結晶半導体基板の表面に平行な平面１００に平行な平面１０１における断面を示している。
【００９１】
図９に示すように、この第４実施形態では、ゲート電極領域２４１,２４２のゲート電極２４１Ａ,２４２Ａの４隅が湾曲している。ゲート絶縁膜６４１,６４２は、ソースドレイン領域３４１,４４１に接するコーナーの部分６４１Ａ,６４１Ｂ,６４２Ａ,６４２Ｂの肉厚が、ソースドレイン領域３４１,４４１に非接触の部分に比べて厚くなっている。
【００９２】
この構造により、ソースドレイン領域３４１,４４１とゲート電極領域２４１,２４２との接合容量を低減でき、動作速度をより一層向上でき、より一層低消費電力化できた。
【００９３】
なお、この構造は、いうまでもなく、通常のバルク基板以外のＳＯＩ基板などにも適用できる。また、上記単結晶半導体基板の表面とは、球状のシリコン粒の表面のような曲面も含まれる。
【００９４】
また、上記単結晶半導体基板として、ＳＯＩ基板を用いた場合には、ゲート電極２４１Ａ,２４２Ａの基板表面に平行な面１０１に垂直な方向(Ｚ方向)におけるゲート幅Ｗを、ＳＯＩ基板の絶縁膜までの長さに設定することで、ゲート幅Ｗをゲート電極２４１Ａ,２４２ＡのＺ方向寸法に正確に揃えることができる。また、ゲート電極２４１Ａ,２４２Ａを上記基板と電気的に分離できるので、より完全空乏化の効果を増大することができる。
【００９５】
(第５の実施形態)
次に、図１０に、この発明の半導体装置の第５実施形態の断面を示す。この断面は、上記単結晶半導体基板の表面に平行な平面１００に平行な平面１０１に対して垂直なＺ−Ｘ平面における断面である。また、図１０において、矢印は電流の流れる方向を示している。この図１０は、前述の第１実施形態における図３に相当する。
【００９６】
この第５実施形態の半導体装置では、素材となる単結晶半導体基板として球状のシリコン粒を用いた点が、前述の第１実施形態と異なる。したがって、この第５実施形態では、前述の第１実施形態と異なる点を説明する。
【００９７】
この球状のシリコン粒の表面のような曲面上では、従来の表面チャネル型のＭＯＳトランジスタにおいては、図１５に示すように、チャネル領域９が直線からずれる。図１５において、１は層間絶縁膜、２,３,４はコンタクトホール、５はゲート電極、７はゲート絶縁膜、６,８はソースドレインである。この図８の構造では、平面基板を用いた場合に比べて、特性が劣っていた。
【００９８】
これに対し、この第５実施形態による埋め込み型ＭＯＳトランジスタの構造によれば、図１０に示すように、ソースドレイン領域４６１,３６１が、縦方向(Ｚ方向)すなわち前述の平面１０１に垂直な方向に延在している。したがって、チャネル領域５６１も縦方向に延在している。したがって、このチャネル領域５６１は、そのほとんどの部分が、上記球状のシリコン粒の表面５６５よりも内部の部分となる。このため、この実施形態では、球状のシリコン粒を用いていても、従来のようなチャネル領域の湾曲(電流経路の湾曲)がほとんどなくなり、特性の劣化はほとんど起らない。
【００９９】
また、この実施形態のように、単結晶半導体基板として、球状のシリコン粒を採用した場合には、平板状の単結晶半導体基板を採用した場合に比べて、体積当りの表面積の割合が大きくなり、また、３次元的に積み重ねることも可能になるので、集積度をさらに向上できる。
【０１００】
(第６の実施形態)
次に、図１１,図１２,図１３を参照して、この発明の第６の実施形態としての半導体装置の製造方法を説明する。この第６実施形態は、前述の第１実施形態の半導体装置を製造する方法である。
【０１０１】
図１１(Ａ),(Ｂ),(Ｃ)は、この第６実施形態において、ゲート電極２０１,２０２を形成する領域に、開口部２１１,２１２,３１１,４１１を形成した時点での構造を示している。図１１(Ａ)は、単結晶半導体基板の表面に平行な平面１００に平行な平面１０１における断面を示し、図１１(Ｂ)は図１１(Ａ)におけるＡ−Ａ矢視断面を示し、図１１(Ｃ)は図１１(Ａ)におけるＢ−Ｂ矢視断面を示している。また、図１２(Ａ)〜図１２(Ｃ)および図１３(Ｄ)〜図１３(Ｆ)は、図１１(Ｃ)に示す断面において、この製造方法の工程を順に示している。
【０１０２】
まず、図１１(Ｂ)に示すように、シリコン基板９９に、ソースドレイン領域３０１,４０１となる領域に、フォトリソグラフィーと異方性エッチングによって、開口部３１１,４１１を形成する。次に、この開口部３１１,４１１に、例えば、ポリシリコンを堆積することによって、埋め込む。
【０１０３】
上記開口部３１１,４１１を埋めるポリシリコンはアンドープとして、後工程でイオン注入等によって、上記ポリシリコンをＮ型あるいはＰ型にドープしてもよいが、ドープしたポリシリコンを用いることが望ましい。この場合、工程がより簡単になる上に、開口部３１１,４１１を深くしても、ソースドレイン領域３０１,４０１が均一な濃度になる。なお、ドープするときの導電型は通常、チャネルの導電型と反対の導電型とする。
【０１０４】
次に、上記デポジション(堆積)の後、シリコン基板９９の上部に堆積したポリシリコンをエッチバックによって、除去する。
【０１０５】
そして、図１１(Ｃ)に示すように、ゲート電極２０１Ａ,２０２Ａを形成する領域に、フォトリソグラフィーと異方性エッチングによって、開口部２１１,２１２を形成する。
【０１０６】
ここで、対向するゲート電極２０１Ａと２０２Ａとの間の間隔を、フォトリソグラフィーによる限界以上に狭める場合は、図１２(Ａ)に示すように、開口部２１１,２１２の内壁を酸化して酸化膜１０１１を形成した後、図１２(Ｂ)に示すように、酸化膜１０１１を、例えば、ＨＦ(フッ化水素)などで除去し、拡大した開口部２２１,２２２を得る。
【０１０７】
これにより、ゲート電極２０１Ａと２０２Ａとの間の間隔Ｄを、フォトリソグラフィーによる最小加工寸法Ｆ以下にすることができる。また、酸化膜１０１１の酸化膜厚の制御は、フォトリソグラフィーのアライメント精度に比べてはるかに高精度にすることができるので、従来の方法に比べて、ゲート電極間の間隔を高精度に設定できる。また、この実施形態では、開口部２１１,２１２の内壁を、一旦酸化したのち、酸化膜１０１１を除去することによって、開口部２１１,２１２形成時のエッチングによる内壁のダメージを除去できる。
【０１０８】
次に、図１２(Ｃ)に示すように、開口部２２１,２２２の内壁を、再度、酸化して、ゲート絶縁膜６０１,６０２を形成する。
【０１０９】
なお、このゲート絶縁膜６０１,６０２としては、酸化による酸化膜に限るものではなく、例えば、開口部２２１,２２２の内壁を窒化して形成した窒化膜としてもよい。さらには、上記ゲート絶縁膜６０１,６０２としては、酸窒化膜,酸化膜と窒化膜の積層膜,金属酸化膜などを採用でき、電気絶縁性の物質からなる絶縁膜であればよい。したがって、上記ゲート絶縁膜６０１,６０２の形成方法としては、様々な材質を用いて、酸化,窒化の他に、堆積、スパッタなど様々の方法を用いることができる。
【０１１０】
次に、図１３(Ｄ)に示すように、開口部２２１,２２２に、例えば、ポリシリコン１２０１を堆積することによって、開口部２２１,２２２を埋め込む。
【０１１１】
ここで、この開口部２２１,２２２を埋めるポリシリコン１２０１をアンドープとし、後工程で、イオン注入等によって、ポリシリコン１２０１をＮ型あるいはＰ型にドープしてもよい。ただし、ここでは、ドープしたポリシリコンを用いることが望ましい。これにより、製造工程がより簡単になり、かつ、開口部２２１,２２２を深くしても、ゲート電極２０１Ａ,２０２Ａが均一な濃度になる。なお、上記ドープするときの導電型は、通常、チャネルの導電型と反対の導電型とする。
【０１１２】
次に、上記デポジション(堆積)ののち、図１３(Ｅ)に示すように、基板上部に堆積したポリシリコン１２０１をエッチバックによって除去し、ゲート電極２０１Ａ,２０２Ａを形成する。このゲート電極２０１Ａ,２０２Ａと上記ゲート絶縁膜６０１,６０２がゲート電極領域２０１と２０２を構成している。
【０１１３】
次に、図１３(Ｆ）に示すように、層間絶縁膜１００１を形成したのち、通常の方法によって、この層間絶縁膜１００１に、それぞれ、ゲート電極,ソース電極,ドレイン電極の取り出し口となる開口部を形成する。そして、この電極の取り出し口となる開口部に、金属等の導電体を埋め込んで、図３,図４に示す第１実施形態のように、それぞれ、ゲートコンタクト７０１,７０２、ソースおよびドレインコンタクト８０１,９０１を形成して工程を完了する。
【０１１４】
この第６実施形態の製造方法によれば、エピタキシャル成長を用いることなく、極めて簡単な工程で、基板９９の表面に平行な平面１０１内に、ゲート電極２０１Ａ,２０２Ａとチャネル領域５０１、さらにはソースドレイン領域３０１,４０１が存在する構造を形成することが可能となる。
【０１１５】
(第７の実施の形態)
次に、図１４(Ａ),図１４(Ｂ),図１４(Ｃ)を参照して、この発明の半導体装置の製造方法の第７実施形態を説明する。この第７実施形態は、ゲート領域の形成方法に注目した製造方法である。
【０１１６】
この第７実施形態では、まず、前述の第６の実施形態の製造方法と同様の方法でもって、図１３(Ｄ)に示すように、ゲート電極領域２０１,２０２となる開口部２２１,２２２に、ポリシリコン１２０１を堆積して埋め込む工程まで行なう。
【０１１７】
次に、フォトリソグラフィーと異方性エッチングによって、基板９９上に堆積したポリシリコン１２０１をエッチバックにより除去しつつ、一方のゲート電極領域２０１を、チャネル領域５０１上を経由して、他方のゲート電極領域２０２につなぐように、ポリシリコンを残す。このポリシリコンが、図１４(Ｃ)に示すように、前述の第２実施形態における上部ゲート電極２０３となる。
【０１１８】
なお、この図１４(Ｃ)は、図１４(Ａ)におけるＢ−Ｂ矢視断面であり、この図１４(Ａ)は、単結晶半導体基板９９の表面に平行な平面での断面を示している。図１４(Ａ)に示すように、上部ゲート電極２０３は、ゲート電極領域２０２と２０１とをつないでいる。また、この図１４(Ａ)におけるＡ−Ａ矢視断面を示す図１４(Ｂ)に示すように、この上部ゲート電極２０３は、チャネル領域５０１上のゲート絶縁膜６０３上に形成されている。このゲート絶縁膜６０３、および、ソースドレイン領域４０１,３０１上の絶縁膜６０４、さらには、図１４(Ｃ)に示すゲート絶縁膜６０１,６０２は、同時に形成される絶縁膜である。
【０１１９】
次に、層間絶縁膜を形成したのち、通常の方法によって、それぞれ、ゲート電極,ソース電極,ドレイン電極の取り出し口となる開口部を形成し、その開口部に金属等の導電体を埋め込む。これにより、図７,図８に示したように、それぞれ、ゲートコンタクト７０３、ソース、ドレインコンタクト８０１,９０１を形成して工程を完了する。
【０１２０】
この実施形態の製造方法によれば、エピタキシャル成長を用いることなく、極めて簡単な工程で、基板表面に平行な平面内にゲート電極２０１Ａ,２０２Ａとチャネル領域５０１、さらには、ソースドレイン領域３０１,４０１が存在する構造を形成することが可能となる。
【０１２１】
また、上部ゲート電極２０３によって、ゲート電極２０１Ａと２０２Ａとが電気的に接続されるから、ゲート電極用の取り出し口となる開口部は１つで済む。
【０１２２】
なお、以上の実施形態において述べた製造方法では、通常のＳｉ基板はもちろんＳＯＩ基板や球状半導体、あるいはＳｉ以外の半導体基板を用いることもできる。また、一般に、フォトリソグラフィーを用いることによる微細加工寸法の限界以下の構造を形成する方法として利用することができる。
【０１２３】
また、ソース領域,ドレイン領域,ゲート領域を、エピタキシャル成長を用いて形成することもできるが、ポリシリコンデポジションやタングステンＣＶＤなどの堆積法を用いる方が、製造がはるかに容易であり生産性に優れる。
【０１２４】
【発明の効果】
以上より明らかなように、この発明の半導体装置では、第１導電型のソース領域およびドレイン領域と、第２導電型のチャネル領域と、ゲート電極領域とが、単結晶半導体基板の表面に平行な面内に並存している。すなわち、上記ソース領域,ドレイン領域,チャネル領域およびゲート電極領域は、上記平行な面に交差する方向へ延在している。したがって、この半導体装置によれば、横型ＭＯＳトランジスタに比べて、上記半導体基板の平面上の占有面積を減少させることが可能になる。その上、上記チャネル領域のチャネル幅を、上記平行な面に交差する方向へ増大させて行っても、半導体基板表面上での占有面積を一定にすることができる。
【０１２５】
また、この半導体装置では、微細化を進めていっても、ゲート幅Ｗを、自由に設定することができる。このため、ＳＧＴに代表される従来型の縦型トランジスタのように、微細化を進めていくとゲート幅Ｗが必然的に減少してしまうという不具合が発生しない。したがって、十分なチャネル電流を確保でき、微細化に起因してトランジスタの高速化が阻害されるという従来の欠点を解消でき、高速性を確保できる。
【０１２６】
また、一実施形態の半導体装置は、第１導電型のソース領域およびドレイン領域と、第２導電型のチャネル領域と、２つのゲート電極領域とが、単結晶半導体基板の表面に平行な面内に並存している。
【０１２７】
したがって、この半導体装置によれば、横型ＭＯＳトランジスタに比べて、上記単結晶半導体基板の表面に平行な面上の占有面積を減少させることが可能となる。その上、チャネル幅を増大させていっても、上記半導体基板の表面に対する占有面積を一定にできる。
【０１２８】
また、微細化を進めていっても、ゲート幅Ｗを自由に設定できるので、ＳＧＴに代表される従来型の縦型トランジスタとは異なり、微細化を進めていくとゲート幅Ｗが必然的に減少してしまうという欠点を解消できる。このため、十分なチャネル電流を確保でき、微細化がかえってトランジスタの高速化の阻害要因となるという欠点もなくなって、高速性を確保できる。
【０１２９】
また、２つのゲート電極を有するので、１つのゲート電極を有する場合に比べて、ほぼ２倍の能力を有し、かつ、占有面積を２倍未満に抑えることができる。また、ダブルゲート構造を有するので、チャネルをオン(ＯＮ)にするときに、一方のゲート電極に電圧を印加するのと同時に、他方のゲート電極にも同じ極性の電圧を印加することによって、チャネル領域の空乏化を助けて、チャネル領域に対するドレイン電圧の影響を低減できる。これにより、一層、短チャネル効果を抑制できる。
【０１３０】
また、他方のゲート電極に電圧を印加させることにより、チャネル領域の電位を上昇させることができるので、実質的にトランジスタがオンのときにのみ、閾値電圧Ｖthを低下させることが可能になる。これにより、ゲート電圧Ｖgから上記閾値電圧Ｖthを減算したドレイン飽和電圧Ｖd(≒Ｖg−Ｖth)を上昇させ、また、実効移動度を上昇させることができるので、チャネル電流が増加して高速動作を図れる。
【０１３１】
また、一実施形態の半導体装置は、上記の半導体装置において、上記単結晶半導体基板がＳＯＩ基板である。一般に、半導体基板表面から上記ＳＯＩ基板の絶縁層までの深さは、半導体基板面内で一定である。
【０１３２】
したがって、この半導体装置によれば、ＳＯＩ基板の表面からのソースドレイン領域およびゲート領域の深さを、上記ＳＯＩ基板の表面から上記ＳＯＩ基板の絶縁層までの深さに、精度よく容易に揃えることができる。すなわち、製造時において、ソースドレイン領域およびゲート領域を形成するに際し、半導体と絶縁体との選択性があるエッチングを用いて、上記各領域に対応する開口部をＳＯＩ基板に形成すればよい。
【０１３３】
したがって、この半導体装置によれば、ゲート幅Ｗを精度よく揃えることができ、従来のトランジスタでのフォト条件やエッチング条件によるゲート幅Ｗの製造ばらつきに比べて、格段に製造ばらつきの少ない半導体装置を実現できる。
【０１３４】
また、この半導体装置によれば、チャネル領域は、ソースドレイン領域を経由する部分を除いて、ＳＯＩ基板に対して、電気的に分離できる。したがって、ゲート電圧によってチャネル領域をより完全に制御することができる。
【０１３５】
したがって、この半導体装置によれば、ドレイン電圧がチャネル部へ及ぼす影響が、さらに少なくなって、短チャネル効果を抑制できるとともに、ゲート電圧の印加に伴うチャネル領域の電位の上昇も効果的になされる。したがって、閾値電圧の減少も効果的に起こる。この結果、さらなる高速動作が可能となる。
【０１３６】
また、一実施形態の半導体装置は、上記の半導体装置において、上記ゲート電極が上記ゲート絶縁膜を介して、上記チャネル領域に対向する面が、上記単結晶半導体基板の［１１１］面に平行あるいは略平行である。ここで、「略平行」とは、製造誤差、ばらつきの範囲内で平行であることをいう。
【０１３７】
上記半導体装置によれば、上記ゲート電極領域のゲート絶縁膜と上記チャネル領域との界面が［１１１］面となる。したがって、ゲート電極領域を開口するための工程において、上記基板表面に対して垂直に開口を形成し易く、上記界面の状態も平坦化されやすい。したがって、ゲート幅Ｗの誤差やばらつきを抑制することができ、また、上記界面のラフネスによる移動度の低下を防止できる。
【０１３８】
また、上記半導体装置によれば、ゲート電極領域を２つ有するダブルゲート構造においては、２つのゲート電極領域の間の間隔Ｄを上記基板表面側から上記基板内部側にかけて一定にすることが容易となる。したがって、性能の劣化やばらつきを抑制できる。
【０１３９】
また、一実施形態の半導体装置は、上記の半導体装置において、上記ゲート電極が、上記ゲート絶縁膜を介して、上記チャネル領域に対向する面が、上記単結晶半導体基板の［１００］面に垂直あるいは略垂直である。
【０１４０】
上記半導体装置によると、チャネル電流が流れる方向が［１００］方向となるので、電子の移動度が大きくなり、界面準位密度も低くなる。したがって、高移動度が可能となる。
【０１４１】
また、一実施形態の半導体装置は、上記半導体装置において、上記ゲート絶縁膜を介して上記チャネル領域に対向している第３のゲート電極を有し、この第３のゲート電極と上記チャネル領域とは、上記単結晶半導体基板の平面に垂直な平面内にある。
【０１４２】
この半導体装置によれば、この第３のゲート電極の分だけ、同一のチャネル領域に作用するゲート電極の数が増える。このため、チャネルをオンにするときに、第３のゲート電極以外のゲート電極に電圧を印加するのと同時に、この第３のゲート電極にも同じ極性の電圧を印加することによって、実効的なゲート幅Ｗを増加させることができる。したがって、この半導体装置によれば、駆動能力を増大することが可能となり、高速動作が可能となる。
【０１４３】
また、上記第３のゲート電極と上記チャネル領域とが上記単結晶半導体基板の表面に垂直な平面内にあるので、この第３のゲート電極を有することによる占有面積の増大はほとんどなく、効果的な駆動能力の向上が可能となる。
【０１４４】
また、一実施形態の半導体装置は、上記の半導体装置において、複数のゲート電極が、電気的に接続されている。したがって、一方のゲート電極に電圧を印加すれば、他方のゲート電極にも同電圧が印加されることになるから、ゲート電極毎にコンタクトを作製する必要がなくなる。このため、製造工程を簡略化でき、また、コンタクト工程でのマージンに余裕が生まれるから、生産性が優れている。また、性能面においても、印加電圧のばらつきを抑制できるので、信頼性を向上できる。
【０１４５】
また、一実施形態は、上記の半導体装置において、複数のゲート電極が互いに対向する電極間隔が、０.３μｍ以下である。この半導体装置によれば、チャネル領域の全面空乏化が容易に可能となる。したがって、短チャネル特性を向上させることができ、また、低ゲート電圧での高い移動度を実現できる。
【０１４６】
また、一実施形態は、上記の半導体装置において、上記ゲート絶縁膜のうち、上記チャネル領域に接する部分の厚さ(Ｔox)が、上記ゲート絶縁膜のうち、上記ソース領域およびドレイン領域と接する部分の厚さ(Ｔsd)以下である。これにより、ソース領域およびドレイン領域とゲート電極との接合容量を低減することが可能となり、より高速な動作が可能となる。
【０１４７】
また、一実施形態の半導体装置は、上記の半導体装置において、上記単結晶半導体基板は、球状の半導体単結晶粒からなるから、基板材料を効率的に利用できる。つまり、同じ材料の量でも平面基板よりも球状基板の方が表面積を大きくできる。また、球状の半導体単結晶粒の３次元性を利用して、積み上げたり並べたりすることで、立体構造を作ることが可能になるので、実効的な占有面積をより削減でき、小型化が可能となる。
【０１４８】
また、一実施形態の集積回路は、上記の半導体装置のうちの少なくとも１つを備えていることで、占有面積の小さい半導体装置で構成されることとなる。したがって、高集積化が可能となる。また、占有面積を拡大せずに、ゲート幅Ｗを大きくすることが可能となるから、高速化も容易である。
【０１４９】
また、一実施形態の半導体システムは、上記の集積回路を備えている。この実施形態の半導体システムによれば、集積度が高く、高速化も容易な集積回路を用いて構築されているので、小型で高速動作が可能となる。
【０１５０】
また、一実施形態の半導体装置の製造方法では、シリコン基板のソースドレイン領域となる領域に、フォトリソグラフィと異方性エッチングによって、第１の開口部が形成される。この第１の開口部に半導体もしくは導体を堆積することによって埋め込み、シリコン基板上に堆積した上記半導体もしくは導体をエッチバックすることにより、シリコン基板の表面に垂直な方向に延びたソースドレイン領域を形成できる。
【０１５１】
また、ゲート電極を形成する領域にフォトリソグラフィーと異方性エッチングによって、第２の開口部が形成される。この第２の開口部の内壁を酸化して酸化膜を形成した後、この酸化膜を除去することによって、エッチングによるダメージを上記内壁から除去できる。また、２つのゲート電極を対向配置させる場合においては、２つのゲート電極の間隔Ｄを小さく設定できる。
【０１５２】
また、この製造方法では、上記第２の開口部にゲート絶縁膜を形成することによって、ゲート絶縁膜を形成するのと同時に、ゲート電極をその他の領域に対して電気的に分離できる。また、上記第２の開口部に半導体もしくは導体を堆積することによって埋め込み、シリコン基板上に堆積した上記半導体もしくは導体をエッチバックすることにより、ゲート電極を形成できる。
【０１５３】
これにより、ソース領域,ドレイン領域,チャネル領域およびゲート絶縁膜を有するゲート電極領域とが、シリコン基板の表面に平行な面内にある半導体装置を作製できる。
【０１５４】
また、一実施形態の半導体装置の製造方法は、上記の半導体装置の製造方法において、上記第２エッチバック工程は、上記シリコン基板上に堆積した半導体もしくは導体をエッチバックにより除去しつつ、上記チャネル領域を挟んで対向する複数のゲート電極領域を上記チャネル領域上でつなぐような上記半導体もしくは導体を残して、上部ゲート電極を形成する。したがって、簡単な方法で上部ゲート電極を形成できる。また、上部ゲート電極はゲート絶縁膜を介してチャネル領域と接しており、上部ゲート電極とチャネル領域とを、単結晶半導体基板の表面に垂直な平面内に作製することが可能となる。
【０１５５】
また、一実施形態の半導体装置の製造方法は、上記の半導体装置の製造方法において、開口部を半導体もしくは導体を堆積することによって埋め込むときに、少なくとも一つの開口部がポリシリコンによって埋め込まれる。したがって、必ずしもエピタキシャル成長を行なう必要がなく、従来のＬＳＩの製造工程で用いられるシリコンＣＶＤ装置等を用いることができ、従来の製造装置を用いて製造することが可能である。したがって、新たな製造設備の導入を減らすことができる。
【図面の簡単な説明】
【図１】 この発明の半導体装置の第１の実施形態の模式的な立体図である。
【図２】 上記第１実施形態の平面図である。
【図３】 上記図２のＡ−Ａ線断面図である。
【図４】 上記図２のＢ−Ｂ線断面図である。
【図５】 この発明の半導体装置の第２の実施形態の模式的な立体図である。
【図６】 上記第２実施形態の平面図である。
【図７】 上記図６のＡ−Ａ線断面図である。
【図８】 上記図６のＢ−Ｂ線断面図である。
【図９】 この発明の半導体装置の第４の実施形態の平面図である。
【図１０】 この発明の半導体装置の第５の実施形態の平面図である。
【図１１】 図１１(Ａ)はこの発明の第６実施形態としての半導体装置の製造方法を説明するための平面図であり、図１１(Ｂ)は図１１(Ａ)のＡ−Ａ線断面図であり、図１１(Ｃ)は図１１(Ａ)のＢ−Ｂ線断面図である。
【図１２】 図１２(Ａ)〜図１２(Ｃ)は、上記第６実施形態の半導体装置の製造方法の前半を順に示す模式断面図である。
【図１３】 図１３(Ｄ)〜図１３(Ｆ)は、上記第６実施形態の半導体装置の製造方法の後半を順に示す模式断面図である。
【図１４】 図１４(Ａ)は、この発明の第７実施形態としての半導体装置の製造方法を説明する平面図であり、図１４(Ｂ)は、図１４(Ａ)のＡ-Ａ線断面図であり、図１４(Ｃ)は、図１４(Ａ)のＢ-Ｂ線断面図である。
【図１５】 従来のトランジスタの構造を説明するための模式断面図である。
【図１６】 従来のトランジスタの構造を説明するための模式断面図である。
【符号の説明】
９９…シリコン基板、１００…基板の平面、１０１…基板表面に平行な平面、
２０１Ａ,２０２Ａ,２０３,２４１Ａ,２４２Ａ…ゲート電極、
２０１,２０２…ゲート電極領域、
３０１,４０１,３４１,４４１,３６１,４６１…ソースドレイン領域、
５０１,５４１,５６１…チャネル領域、
６０１,６０２,６０３,６４１,６４２…ゲート絶縁膜、
６０４…絶縁膜、２１１,２１２,２２１,２２２,３１１,４１１…開口部、
７０１,７０２…ゲートコンタクト、
８０１,９０１…ソース・ドレインコンタクト、１００１…層間絶縁膜、
１０１１…酸化膜、１２０１…ポリシリコン。
【発明の属する技術分野】
この発明は、たとえば、埋め込み型ＭＯＳトランジスタ等の半導体装置およびその製造方法に関する。
【０００２】
【従来の技術】
トランジスタ微細化の試みの一つとして、ＳＧＴ(Ｓurroununding Ｇate Ｔransistor)が知られている。そのＳＧＴの構造を、図１６に示す。この図１６は、縦型トランジスタを示し、ゲート電極２０とゲート絶縁膜６０からなるゲート領域を縦方向に配設することによって、占有面積の縮小が期待できる。
【０００３】
この縦型トランジスタでは、基板表面１０に対し、シリコン柱５０が垂直に配置され、このシリコン柱５０を囲むように、ゲート絶縁膜６０とゲート電極２０が配置されている。したがって、チャネル電流の流れる方向は基板表面に垂直方向であり、ソースドレイン領域３０はシリコン柱５０の上下に配置されている。
【０００４】
したがって、シリコン柱５０の長さがゲート長Ｌとなり、シリコン柱５０の断面周囲長がゲート幅Ｗで決定される。このＳＧＴ構造を用いることで、横型ＭＯＳトランジスタに比べて、平面上の占有面積が減少する。
【０００５】
【発明が解決しようとする課題】
しかしながら、上記従来の構造では、微細化を進めて行くと、ゲート幅Ｗが減少してしまい、その結果、十分なチャネル電流が確保できなくなる。すなわち、微細化が、かえってトランジスタの高速化の阻害要因となるという重大な欠点を有するといった問題があった。
【０００６】
また、その他の方法として、多層配線のように、基板上の１層目のトランジスタの上に、さらに、トランジスタを形成する層を設けて、多層構造にすることによって、実質的に基板表面に対する占有面積を減少させる方法なども提案されている。
【０００７】
しかしながら、チャネル部等を単結晶にするために、エピタキシャル法を用いる必要があり、工程が増大し、複雑で生産性に劣るといった欠点を有するという問題があった。
【０００８】
そこで、この発明は、上記問題を考慮してなされたもので、その目的は、占有面積の低減とゲート幅の確保を簡単な方法を用いて実現でき、さらには、ホトリソグラフィーの能力で決定される最小加工寸法によらず微細化を可能とすることができる半導体装置およびその製造方法を提供することにある。
【０００９】
【課題を解決するための手段】
上記目的を達成するため、この発明の半導体装置は、互いに接することなく形成された第１導電型のソース領域およびドレイン領域と、ゲート電極とゲート絶縁膜からなるゲート電極領域と、第２導電型のチャネル領域とを有する単結晶半導体基板を備え、
上記ソース領域およびドレイン領域と接するように、上記ソース領域とドレイン領域との間に形成された第２導電型のチャネル領域が、上記ゲート絶縁膜を介して、上記ゲート電極と対向しており、
上記第１導電型のソース領域およびドレイン領域と、上記第２導電型のチャネル領域と、上記ゲート電極領域とが、上記単結晶半導体基板の表面に平行な面内にあり、
上記ゲート電極領域がゲート長方向に上記チャネル領域から上記ソース領域に跨ってオーバーラップしていると共に、上記ゲート電極領域がゲート長方向に上記チャネル領域から上記ドレイン領域に跨ってオーバーラップしていて、
上記ゲート絶縁膜のうちの上記チャネル領域に接する部分の厚さが、上記ゲート絶縁膜のうちの上記ソース領域と接する部分の厚さ未満、かつ、上記ゲート絶縁膜のうちの上記ドレイン領域と接する部分の厚さ未満であることを特徴としている。
【００１０】
この発明の半導体装置では、上記第１導電型のソース領域およびドレイン領域と、上記第２導電型のチャネル領域と、上記ゲート電極領域とが、上記単結晶半導体基板の表面に平行な面内に並存している。すなわち、上記ソース領域,ドレイン領域,チャネル領域およびゲート電極領域は、上記平行な面に交差する方向へ延在している。
【００１１】
したがって、この半導体装置によれば、横型ＭＯＳトランジスタに比べて、上記半導体基板の平面上の占有面積を減少させることが可能になる。その上、上記チャネル領域のチャネル幅を、上記平行な面に交差する方向へ増大させて行っても、半導体基板表面上での占有面積を一定にすることができる。
【００１２】
また、この半導体装置では、微細化を進めていっても、ゲート幅Ｗを、自由に設定することができる。このため、ＳＧＴに代表される従来型の縦型トランジスタのように、微細化を進めていくとゲート幅Ｗが必然的に減少してしまうという不具合が発生しない。したがって、十分なチャネル電流を確保でき、微細化に起因してトランジスタの高速化が阻害されるという従来の欠点を解消でき、高速性を確保することができる。
【００１３】
また、一実施形態の半導体装置は、互いに接することなく形成された第１導電型のソース領域およびドレイン領域と、互いに接することなく形成された第１,第２の２つのゲート電極領域と、第２導電型のチャネル領域とを有する単結晶半導体基板を備え、
上記２つのゲート電極領域は、それぞれ、ゲート電極とゲート絶縁膜からなり、
上記第２導電型のチャネル領域は、上記ソース領域およびドレイン領域と接するように、上記ソース領域とドレイン領域との間に形成され、上記ゲート絶縁膜を介して、上記２つのゲート電極領域と接しており、
上記２つのゲート電極領域は、互いに上記チャネル領域を挟んで対向しており、
上記第１導電型のソース領域およびドレイン領域と、上記第２導電型のチャネル領域と、上記２つのゲート電極領域とが、上記単結晶半導体基板の表面に平行な面内にあり、
上記２つのゲート電極領域がゲート長方向に上記チャネル領域から上記ソース領域に跨ってオーバーラップしていると共に、上記２つのゲート電極領域がゲート長方向に上記チャネル領域から上記ドレイン領域に跨ってオーバーラップしていて、
上記ゲート絶縁膜のうちの上記チャネル領域に接する部分の厚さが、上記ゲート絶縁膜のうちの上記ソース領域と接する部分の厚さ未満、かつ、上記ゲート絶縁膜のうちの上記ドレイン領域と接する部分の厚さ未満である。
【００１４】
この実施形態の半導体装置では、上記第１導電型のソース領域およびドレイン領域と、上記第２導電型のチャネル領域と、上記２つのゲート電極領域とが、上記単結晶半導体基板の表面に平行な面内に並存している。
【００１５】
したがって、この半導体装置によれば、横型ＭＯＳトランジスタに比べて、上記単結晶半導体基板の表面に平行な面上の占有面積を減少させることが可能となる。その上、チャネル幅を増大させていっても、上記半導体基板の表面に対する占有面積を一定にすることができる。
【００１６】
また、微細化を進めていっても、ゲート幅を自由に設定することができるので、ＳＧＴに代表される従来型の縦型トランジスタとは異なり、微細化を進めていくとゲート幅が必然的に減少してしまうという欠点を解消できる。このため、十分なチャネル電流を確保でき、微細化がかえってトランジスタの高速化の阻害要因となるという欠点もなくなって、高速性を確保できる。
【００１７】
また、２つのゲート電極を有するので、１つのゲート電極を有する場合に比べて、ほぼ２倍の能力を有し、かつ、占有面積を２倍未満に抑えることができる。
【００１８】
また、ダブルゲート構造を有するので、チャネルをオン(ＯＮ)にするときに、一方のゲート電極に電圧を印加するのと同時に、他方のゲート電極にも同じ極性の電圧を印加することによって、チャネル領域の空乏化を助けて、チャネル領域に対するドレイン電圧の影響を低減できる。これにより、一層、短チャネル効果を抑制できる。
【００１９】
また、他方のゲート電極に電圧を印加させることにより、チャネル領域の電位を上昇させることができるので、実質的にトランジスタがオンのときにのみ、閾値電圧Ｖthを低下させることが可能になる。これにより、ゲート電圧Ｖgから上記閾値電圧Ｖthを減算したドレイン飽和電圧Ｖd(≒Ｖg−Ｖth)を上昇させ、また、実効移動度を上昇させることができるので、チャネル電流が増加して高速動作を図れる。
【００２０】
また、一実施形態の半導体装置は、上記の半導体装置において、上記単結晶半導体基板は、ＳＯＩ(シリコン・オン・インシュレータ)基板であることを特徴としている。
【００２１】
この実施形態の半導体装置では、上記単結晶半導体基板は、ＳＯＩ基板である。一般に、半導体基板表面から上記ＳＯＩ基板の絶縁層までの深さは、半導体基板内で一定である。
【００２２】
したがって、この半導体装置によれば、ＳＯＩ基板の表面からのソースドレイン領域およびゲート領域の深さを、上記ＳＯＩ基板の表面から上記ＳＯＩ基板の絶縁層までの深さに、精度よく容易に揃えることができる。すなわち、製造時において、ソースドレイン領域およびゲート領域を形成するに際し、半導体と絶縁体との選択性があるエッチングを用いて、上記各領域に対応する開口部をＳＯＩ基板に形成すればよい。
【００２３】
したがって、この半導体装置によれば、ゲート幅を精度よく揃えることができ、従来のトランジスタでのフォト条件やエッチング条件によるゲート幅の製造ばらつきに比べて、格段に製造ばらつきの少ない半導体装置を実現できる。
【００２４】
また、この半導体装置によれば、チャネル領域は、ソースドレイン領域を経由する部分を除いて、ＳＯＩ基板に対して、電気的に分離できる。したがって、ゲート電圧によってチャネル領域をより完全に制御することができる。
【００２５】
したがって、この半導体装置によれば、ドレイン電圧がチャネル部へ及ぼす影響が、さらに少なくなって、短チャネル効果を抑制できるとともに、ゲート電圧の印加に伴うチャネル領域の電位の上昇も効果的になされる。したがって、閾値電圧の減少も効果的に起こる。この結果、さらなる高速動作が可能となる。
【００２６】
また、一実施形態の半導体装置は、上記の半導体装置において、上記ゲート電極が、上記ゲート絶縁膜を介して、上記チャネル領域に対向する面が、上記単結晶半導体基板の［１１１］面に平行あるいは略平行である。
【００２７】
この実施形態では、上記ゲート電極領域が、上記ゲート絶縁膜を介して、上記チャネル領域に対向する面が、上記単結晶半導体基板の［１１１］面に平行あるいは略平行である。ここで、「略平行」とは、製造誤差、ばらつきの範囲内で平行であることをいう。
【００２８】
上記半導体装置によれば、上記ゲート電極領域のゲート絶縁膜と上記チャネル領域との界面が［１１１］面となる。したがって、ゲート電極領域となる開口部を形成するための工程において、上記基板表面に対して垂直に開口部を形成し易く、上記界面の状態も平坦化されやすい。したがって、ゲート幅の誤差やばらつきを抑制することができ、また、上記界面のラフネスによる移動度の低下を防止できる。
【００２９】
また、上記半導体装置によれば、ゲート電極領域を２つ有するダブルゲート構造においては、２つのゲート電極領域の間の間隔Ｄを上記基板表面側から上記基板内部側にかけて一定にすることが容易となる。したがって、性能の劣化やばらつきを抑制できる。
【００３０】
また、一実施形態の半導体装置は、上記の半導体装置において、上記ゲート電極が、上記ゲート絶縁膜を介して、上記チャネル領域に対向する面が、上記単結晶半導体基板の［１００］面に垂直あるいは略垂直である。
【００３１】
この実施形態では、上記ゲート電極が、上記ゲート絶縁膜を介して、上記チャネル領域に対向する面が、上記単結晶半導体基板の［１００］面に垂直あるいは略垂直である。
【００３２】
上記半導体装置によると、チャネル電流が流れる方向が［１００］方向となるので、電子の移動度が大きくなり、界面準位密度も低くなる。したがって、高移動度が可能となる。
【００３３】
なお、言うまでもないが、上記［１００］面と［０１０］面、［００１］面等は等価であり、上記［１１１］面と［１−１１］面なども等価である。
【００３４】
また、一実施形態の半導体装置は、上記の半導体装置において、さらに、第３のゲート電極を有しており、上記第３のゲート電極は、ゲート絶縁膜を介して、上記チャネル領域に対向しており、上記第３のゲート電極と上記チャネル領域は、上記単結晶半導体基板の表面に垂直な平面内にある。
【００３５】
この実施形態の半導体装置では、上記ゲート絶縁膜を介して上記チャネル領域と対向している第３のゲート電極を有し、この第３のゲート電極と上記チャネル領域とは、上記単結晶半導体基板の平面に垂直な平面内にある。
【００３６】
この半導体装置によれば、この第３のゲート電極の分だけ、同一のチャネル領域に作用するゲート電極の数が増える。このため、チャネルをオンにするときに、第３のゲート電極以外のゲート電極に電圧を印加するのと同時に、この第３のゲート電極にも同じ極性の電圧を印加することによって、実効的なゲート幅を増加させることができる。したがって、この半導体装置によれば、駆動能力を増大することが可能となり、高速動作が可能となる。
【００３７】
また、上記第３のゲート電極と上記チャネル領域とが上記単結晶半導体基板の表面に垂直な平面内にあるので、この第３のゲート電極を有することによる占有面積の増大はほとんどなく、効果的な駆動能力の向上が可能となる。
【００３８】
また、一実施形態の半導体装置は、上記の半導体装置において、複数のゲート電極が、電気的に接続されている。
【００３９】
この実施形態の半導体装置では、複数のゲート電極が、電気的に接続されている。したがって、一方のゲート電極に電圧を印加すれば、他方のゲート電極にも同電圧が印加されることになるから、ゲート電極毎にコンタクトを作製する必要がなくなる。このため、製造工程を簡略化でき、また、コンタクト工程でのマージンに余裕が生まれるから、生産性が優れている。また、性能面においても、印加電圧のばらつきを抑制できるので、信頼性を向上できる。
【００４０】
また、一実施形態は、上記の半導体装置において、複数のゲート電極が互いに対向する電極間隔が、０.３μｍ以下である。
【００４１】
この実施形態の半導体装置では、複数のゲート電極が互いに対向する電極間隔が、０.３μｍ以下である。この半導体装置によれば、チャネル領域の全面空乏化が容易に可能となる。したがって、短チャネル特性を向上させることができ、また、低ゲート電圧での高い移動度を実現できる。
【００４２】
また、一実施形態は、上記の半導体装置において、上記ゲート絶縁膜のうち、上記チャネル領域に接する部分の厚さが、上記ゲート絶縁膜のうち、上記ソース領域およびドレイン領域と接する部分の厚さ以下である。
【００４３】
この実施形態の半導体装置では、上記ゲート絶縁膜のうち、上記チャネル領域に接する部分の厚さが、上記ゲート絶縁膜のうち、上記ソース領域およびドレイン領域と接する部分の厚さ以下である。これにより、ソース領域およびドレイン領域とゲート電極との接合容量を低減することが可能となり、より高速な動作が可能となる。
【００４４】
また、一実施形態の半導体装置は、上記の半導体装置において、上記単結晶半導体基板は、球状の半導体単結晶粒からなる。
【００４５】
この実施形態では、上記単結晶半導体基板は、球状の半導体単結晶粒からなるから、基板材料を効率的に利用できる。つまり、同じ材料の量でも平面基板よりも球状基板の方が表面積を大きくできる。また、球状の半導体単結晶粒の３次元性を利用して、積み上げたり並べたりすることで、立体構造を作ることが可能になるので、実効的な占有面積をより削減でき、小型化が可能となる。
【００４６】
また、一実施形態の集積回路は、上記の半導体装置のうちの少なくとも１つを備えている。
【００４７】
この実施形態の集積回路では、上記記載の半導体装置のうちの少なくとも１つを備えていることで、占有面積の小さい半導体装置で構成されることとなる。したがって、高集積化が可能となる。また、占有面積を拡大せずに、ゲート幅を大きくすることが可能となるから、高速化も容易である。
【００４８】
また、一実施形態の半導体システムは、上記の集積回路を備えている。
【００４９】
この実施形態の半導体システムによれば、集積度が高く、高速化も容易な集積回路を用いて構築されているので、小型で高速動作が可能となる。
【００５０】
また、一実施形態の半導体装置の製造方法は、シリコン基板のソースドレイン領域となる領域に、フォトリソグラフィーと異方性エッチングによって、第１の開口部を形成する第１の開口工程と、
上記第１の開口部に、半導体もしくは導体を堆積することによって、上記第１の開口部を埋め込む第１の埋め込み工程と、
上記シリコン基板上に堆積した上記半導体もしくは導体をエッチバックする第１エッチバック工程と、
ゲート電極を形成する上記シリコン基板の領域に、フォトリソグラフィーと異方性エッチングによって、第２の開口部を形成する第２の開口工程と、
上記第２の開口部の内壁を酸化して酸化膜を形成した後、この酸化膜を除去する酸化膜除去工程と、
上記第２の開口部に、ゲート絶縁膜を形成するゲート絶縁膜形成工程と、
上記第２の開口部に、半導体もしくは導体を堆積することによって、上記第２の開口部を埋め込む第２の埋め込み工程と、
上記シリコン基板上に堆積した上記半導体もしくは導体をエッチバックする第２エッチバック工程とを有する。
【００５１】
この実施形態の半導体装置の製造方法では、シリコン基板のソースドレイン領域となる領域に、フォトリソグラフィと異方性エッチングによって、第１の開口部が形成される。この第１の開口部に半導体もしくは導体を堆積することによって埋め込み、シリコン基板上に堆積した上記半導体もしくは導体をエッチバックすることにより、シリコン基板の表面に垂直な方向に延びたソースドレイン領域を形成できる。
【００５２】
また、ゲート電極を形成する領域にフォトリソグラフィーと異方性エッチングによって、第２の開口部が形成される。この第２の開口部の内壁を酸化して酸化膜を形成した後、この酸化膜を除去することによって、エッチングによるダメージを上記内壁から除去できる。また、２つのゲート電極を対向配置させる場合においては、２つのゲート電極の間隔Ｄを小さく設定できる。
【００５３】
また、この製造方法では、上記第２の開口部にゲート絶縁膜を形成することによって、ゲート絶縁膜を形成するのと同時に、ゲート電極をその他の領域に対して電気的に分離できる。また、上記第２の開口部に半導体もしくは導体を堆積することによって埋め込み、シリコン基板上に堆積した上記半導体もしくは導体をエッチバックすることにより、ゲート電極を形成できる。
【００５４】
これにより、ソース領域,ドレイン領域,チャネル領域およびゲート絶縁膜を有するゲート電極領域とが、シリコン基板の表面に平行な面内にある半導体装置を作製できる。
【００５５】
また、一実施形態は、上記の半導体装置の製造方法において、上記第２の開口工程と酸化膜除去工程とゲート絶縁膜形成工程と第２埋め込み工程と第２エッチバック工程とでもって、チャネル領域を挟んで対向する複数のゲート電極領域を形成し、
上記第２エッチバック工程は、
上記シリコン基板上に堆積した半導体もしくは導体をエッチバックにより除去しつつ、
上記チャネル領域を挟んで対向する複数のゲート電極領域を上記チャネル領域上でつなぐような上記半導体もしくは導体を残して、上部ゲート電極を形成する。
【００５６】
この実施形態の半導体装置の製造方法では、上記第２エッチバック工程は、上記シリコン基板上に堆積した半導体もしくは導体をエッチバックにより除去しつつ、上記チャネル領域を挟んで対向する複数のゲート電極領域を上記チャネル領域上でつなぐような上記半導体もしくは導体を残して、上部ゲート電極を形成する。したがって、簡単な方法で上部ゲート電極を形成できる。また、上部ゲート電極はゲート絶縁膜を介してチャネル領域と接しており、上部ゲート電極とチャネル領域とを、単結晶半導体基板の表面に垂直な平面内に作製することが可能となる。
【００５７】
また、一実施形態は、上記の半導体装置の製造方法において、上記第１または第２の埋め込み工程では、少なくとも一つの開口部をポリシリコンで埋め込む。
【００５８】
この実施形態の半導体装置の製造方法では、開口部を半導体もしくは導体を堆積することによって埋め込むときに、少なくとも一つの開口部がポリシリコンによって埋め込まれる。したがって、必ずしもエピタキシャル成長を行なう必要がなく、従来のＬＳＩの製造工程で用いられるシリコンＣＶＤ装置等を用いることができ、従来の製造装置を用いて製造することが可能である。したがって、新たな製造設備の導入を減らすことができる。
【００５９】
【発明の実施の形態】
以下、図面を参照しながらこの発明の実施の形態を説明する。
【００６０】
(第１の実施の形態)
図１〜図４を参照して、この発明の半導体装置の第１実施形態のトランジスタの構造を説明する。
【００６１】
図１に、この第１の実施形態としてのトランジスタの主要部を立体的に示す。
この図１では、単結晶半導体基板における表面に平行な平面１００と平面１０１との間の領域での上記トランジスタの立体的な構造を示している。上記平面１０１は上記平面１００に平行な平面である。
【００６２】
図１に示すように、ソースドレイン領域３０１と４０１およびゲート電極領域２０１と２０２は、平面１００と１０１との間で縦方向(Ｚ方向)に延在している。このソースドレイン領域３０１と４０１とは、所定の間隔を隔てて、Ｘ方向に対向している。また、上記ゲート電極領域２０１と２０２は、所定の間隔を隔てて、Ｙ方向に対向している。ゲート電極領域２０１はゲート絶縁膜６０１とゲート電極２０１Ａからなり、ゲート電極領域２０２はゲート絶縁膜６０２とゲート電極２０２Ａからなる。
【００６３】
このゲート電極領域２０１,２０２とソースドレイン領域３０１,４０１とで囲まれた領域が、チャネル領域５０１になっている。このチャネル領域５０１は、ゲート電極領域２０１,２０２のゲート絶縁膜６０１,６０２を介して、ゲート電極２０１Ａ,２０２Ａに対向している。
【００６４】
また、上記ソースドレイン領域３０１,４０１は、チャネル領域５０１側の端部が、ゲート電極領域２０１,２０２によって、Ｙ方向の両側から挟み込まれた状態になっている。この端部は基部に比べて、Ｙ方向の厚さが小さく、上記チャネル領域５０１と略同じ厚さになっている。
【００６５】
図１の平面１０１における平面図である図２に示すように、ソースドレイン領域３０１,４０１と、チャネル領域５０１と、ゲート電極領域２０１,２０２とが、単結晶半導体基板の平面１００に平行な面１０１内に並存している。そして、図１,図２に示すように、このゲート電極領域２０１,２０２が有するゲート電極２０１Ａ,２０２Ａは、Ｘ−Ｙ平面による切断面において、４周がゲート絶縁膜６０１,６０２で被覆されている。
【００６６】
この実施形態では、ゲート電極２０１Ａ,２０２Ａとソースドレイン領域３０１,４０１は、いずれもドープされたポリシリコンからなり、チャネル領域５０１は単結晶シリコンからなる。
【００６７】
図２のＡ−Ａ線断面を図３に示す。なお、この図３では、平面１０１よりもＺ方向上方の構造も示している。この平面１０１よりもＺ方向上方の構造は、図１,図２では示されていない。
【００６８】
図３に示すように、上記ソースドレイン領域３０１,４０１は、平面１０１よりもＺ方向上方に延在しており、このソースドレイン領域３０１,４０１のＺ方向の寸法が、ゲート幅Ｗとなる。このソースドレイン領域３０１,４０１の上には、層間絶縁膜１００１が形成されている。ソースドレイン領域３０１,４０１は、層間絶縁膜１００１のコンタクトホール１００２を経由して、ソース・ドレインコンタクト８０１,９０１に接続されている。
【００６９】
また、図２のＢ−Ｂ線断面を図４に示す。この図４では、平面１０１よりもＺ方向上方の構造および平面１００よりもＺ方向下方の構造も示している。この平面１０１よりもＺ方向上方の構造および平面１００よりもＺ方向下方の構造は、図１では示されていない。
【００７０】
図４に示すように、上記ゲート電極２０１Ａ,２０２Ａは、チャネル領域５０１に対する対向面がゲート絶縁膜６０１,６０２で被覆されており、この対向面のＹ方向反対側の面もゲート絶縁膜６０１,６０２で被覆されている。さらに、上記ゲート電極２０１Ａ,２０２Ａは、平面１００に面するＺ方向の端面もゲート絶縁膜６０１,６０２で被覆されている。また、このゲート電極領域２０１,２０２は、平面１０１よりも縦方向(Ｚ方向)上方に延在しており、このゲート電極領域２０１,２０２上に、上記層間絶縁膜１００１が形成されている。この層間絶縁膜１００１には、コンタクトホール１００３が形成されており、ゲート電極２０１Ａ,２０２Ａは、このコンタクトホール１００３を経由して、層間絶縁膜１００１上に形成されたゲートコンタクト７０１,７０２に接続されている。
【００７１】
この実施形態のトランジスタは、図３に示すように、ゲート幅Ｗが基板表面に平行な面１０１に対して垂直方向の寸法であるので、ゲート幅Ｗを大きくしても基板表面における占有面積は変わらない。したがって、集積度および高速応答性に優れる。さらに、２つのゲート電極２０１Ａ,２０２Ａを備えるダブルゲート構造を、容易に構築できるから、チャネル領域５０１に対するゲート電圧の制御性を高めることができる。したがって、チャネルに対するドレイン電圧の影響を相対的に低減でき、素子の微細化を妨げる種々の短チャネル効果を抑制でき、駆動能力を向上できる。
【００７２】
さらに、ソースドレイン領域３０１,４０１に対するゲート電極２０１Ａ,２０２Ａのアライメントについては、チャネル領域５０１がソースドレイン領域３０１,４０１に接する範囲でアライメントずれが許されるので、製造が容易で歩留まりも良くなり、生産性に優れる。
【００７３】
また、コンタクト８０１,９０１および７０１,７０２に関しても、ソースドレイン領域３０１,４０１およびゲート電極２０１Ａ,２０２Ａに、コンタクトを直接に、落とすことができる。したがって、この実施形態によれば、従来技術と異なり、ゲート電極領域２０１,２０２から配線を介して別の領域にコンタクトを設ける必要がない。したがって、さらに製造が容易で歩留まりも良く生産性に優れる。
【００７４】
また、ゲート電極領域２０１,２０２が他の領域と接するゲート界面がほぼ平面であり、このゲート界面に対して結晶方位が揃っている。したがって、この実施形態によれば、ゲート電極が活性層を跨ぐような形状のトランジスタに見られるゲート界面の曲率の小さい部位で発生する局所的な電界集中や結晶方位依存性による局所的な空乏化や反転による特性劣化を抑制できる。したがって、高性能のトランジスタを実現できる。
【００７５】
なお、この実施形態の半導体装置では、ゲート電極２０１Ａ,２０２Ａがゲート絶縁膜６０１,６０２を介して、チャネル領域５０１に対向する面が、上記単結晶半導体基板の［１１１］面に平行であることが望ましい、この場合には、加工が容易になる利点があり、さらに、エピタキシャル成長を行い易くなるから、エピタキシャル成長を用いる場合には望ましい。
【００７６】
または、この実施形態の装置では、そのチャネル電流の方向が、基板結晶方位の［１００］面に平行になることが望ましい、この場合には、電子の移動度が大きくなる利点がある。なお、この実施形態の半導体装置は、エピタキシャル成長を用いなくても、製造可能であるので、安価で高性能な半導体装置とすることが可能である。
【００７７】
(第２の実施の形態)
次に、図５〜図８を参照して、この発明の半導体装置の第２実施形態を説明する。
【００７８】
図５に、この第２実施形態の主要部を立体的に示し、図６に図５の平面１０１における断面を示し、図７に図６のＢ−Ｂ線断面を示し、図８に図６のＡ−Ａ線断面を示す。
【００７９】
この第２実施形態は、次の点が、前述の第１実施形態と異なる。すなわち、この第２実施形態は、図５の立体図に示すように、第３のゲート電極としての上部ゲート電極２０３を有する。図７,図８に示すように、この上部ゲート電極２０３は、ゲート絶縁膜６０３を介して、チャネル領域５０１に対向している。
【００８０】
また、この上部ゲート電極２０３とチャネル領域５０１とは、単結晶半導体基板の表面に平行な平面１００,平面１０１に垂直な平面内に存在している。
【００８１】
この実施形態では、上部ゲート電極２０３が、チャネル領域５０１およびゲート絶縁膜６０３を跨いで、ゲート電極２０１Ａと２０２Ａとをつないでいる。この上部ゲート電極２０３によって、ゲート電極２０１Ａと２０２Ａおよび上記ゲート電極２０３とは、電気的に接続状態となる。これにより、図７に示すように、ゲート電極用のコンタクト１００５が１つで済む。したがって、コンタクト工程での信頼性を向上できる。また、上部ゲート電極２０３の存在によって、駆動能力をさらに向上させることが可能となる。
【００８２】
また、この実施の形態では、３つのゲート電極２０１Ａ,２０２Ａ,２０３を、電気的に接続した状態にしているが、この３つのゲート電極を電気的に切り離しておいて、３つのゲート電極を別個に駆動可能にしておくことも可能である。
【００８３】
(第３の実施の形態)
次に、この発明の第３の実施の形態を説明する。この第３実施形態は、上記第１または第２の実施形態において、ゲート電極２０１Ａとゲート電極２０２Ａとの間の間隔を十分に狭め、動作状態において、チャネル領域５０１を完全に空乏化することを可能としたものである。
【００８４】
「ＣＭＯＳ集積回路(榎本忠儀著、培風館、１９９８年発行)」によれば、空乏層では、空乏層幅をＸd(ｃｍ)とし、表面電位をφs(Ｖ)とし、シリコンの比誘電率をεsi、真空の誘電率をε０(Ｆ/ｃｍ)、単位電荷をｑ(Ｃ)、アクセプタイオンの単位体積当りの密度ＮＡ(個/ｃｍ２)とすれば、空乏層幅Ｘdは次式(１)で表される。
【００８５】
Ｘd＝(２φsεsiε０／ｑＮＡ)１ / ２ … (１)
この空乏層幅Ｘdは、ゲート電圧を印加した直後に、最大のＸdmaxになり、
その時の表面電位φsは、ゲート電圧をＶＧ(Ｖ)とし、単位面積当りのゲート絶縁膜容量をＣ０(Ｆ/ｃｍ２)とすれば、次式(２)で表される。
【００８６】
φs＝ＶＧ＋ＶＣ−(２ＶＧＶＣ＋ＶＣ ２)１ / ２ … (２)
ただし、ここで、ＶＣ＝εsiε０ｑＮＡ／Ｃ０ ２ である。したがって、ゲート電極２０１Ａとゲート電極２０２Ａとの間の間隔Ｄは、互いの影響を考えない概算によれば、次式(３)を満たすようにする。
【００８７】
Ｄ/２≦Ｘdmax … (３)
したがって、通常、用いられる範囲の条件では、ゲート電極２０１Ａとゲート電極２０２Ａとの間の間隔Ｄは、おおよそ、０.３μｍ以下が好ましく、この実施の形態では、０.１μｍとした。
【００８８】
この構造によれば、ドレイン電圧における破壊電圧を高めて、動作電圧の高速化が可能となる。また、この構造によれば、ＳＯＩ(シリコン・オン・インシュレータ)基板等を用いた従来の完全空乏化のＭＯＳトランジスタのような下地酸化膜へのホットエレクトロン注入等の欠点も解消することができる。
【００８９】
また、上記ゲート電極２０１Ａとゲート電極２０２Ａとの間の間隔Ｄを、極端に小さくすると、チャネル抵抗が増大するので、反転層よりも厚くするのが望ましく、１ｎｍ以上を確保することが望ましい。
【００９０】
(第４の実施の形態)
次に、図９に、この発明の半導体装置の第４実施形態の断面を示す。この第４実施形態は、前述の第１実施形態と比較して、この図９に示す断面の構造が異なる。図９は、単結晶半導体基板の表面に平行な平面１００に平行な平面１０１における断面を示している。
【００９１】
図９に示すように、この第４実施形態では、ゲート電極領域２４１,２４２のゲート電極２４１Ａ,２４２Ａの４隅が湾曲している。ゲート絶縁膜６４１,６４２は、ソースドレイン領域３４１,４４１に接するコーナーの部分６４１Ａ,６４１Ｂ,６４２Ａ,６４２Ｂの肉厚が、ソースドレイン領域３４１,４４１に非接触の部分に比べて厚くなっている。
【００９２】
この構造により、ソースドレイン領域３４１,４４１とゲート電極領域２４１,２４２との接合容量を低減でき、動作速度をより一層向上でき、より一層低消費電力化できた。
【００９３】
なお、この構造は、いうまでもなく、通常のバルク基板以外のＳＯＩ基板などにも適用できる。また、上記単結晶半導体基板の表面とは、球状のシリコン粒の表面のような曲面も含まれる。
【００９４】
また、上記単結晶半導体基板として、ＳＯＩ基板を用いた場合には、ゲート電極２４１Ａ,２４２Ａの基板表面に平行な面１０１に垂直な方向(Ｚ方向)におけるゲート幅Ｗを、ＳＯＩ基板の絶縁膜までの長さに設定することで、ゲート幅Ｗをゲート電極２４１Ａ,２４２ＡのＺ方向寸法に正確に揃えることができる。また、ゲート電極２４１Ａ,２４２Ａを上記基板と電気的に分離できるので、より完全空乏化の効果を増大することができる。
【００９５】
(第５の実施形態)
次に、図１０に、この発明の半導体装置の第５実施形態の断面を示す。この断面は、上記単結晶半導体基板の表面に平行な平面１００に平行な平面１０１に対して垂直なＺ−Ｘ平面における断面である。また、図１０において、矢印は電流の流れる方向を示している。この図１０は、前述の第１実施形態における図３に相当する。
【００９６】
この第５実施形態の半導体装置では、素材となる単結晶半導体基板として球状のシリコン粒を用いた点が、前述の第１実施形態と異なる。したがって、この第５実施形態では、前述の第１実施形態と異なる点を説明する。
【００９７】
この球状のシリコン粒の表面のような曲面上では、従来の表面チャネル型のＭＯＳトランジスタにおいては、図１５に示すように、チャネル領域９が直線からずれる。図１５において、１は層間絶縁膜、２,３,４はコンタクトホール、５はゲート電極、７はゲート絶縁膜、６,８はソースドレインである。この図８の構造では、平面基板を用いた場合に比べて、特性が劣っていた。
【００９８】
これに対し、この第５実施形態による埋め込み型ＭＯＳトランジスタの構造によれば、図１０に示すように、ソースドレイン領域４６１,３６１が、縦方向(Ｚ方向)すなわち前述の平面１０１に垂直な方向に延在している。したがって、チャネル領域５６１も縦方向に延在している。したがって、このチャネル領域５６１は、そのほとんどの部分が、上記球状のシリコン粒の表面５６５よりも内部の部分となる。このため、この実施形態では、球状のシリコン粒を用いていても、従来のようなチャネル領域の湾曲(電流経路の湾曲)がほとんどなくなり、特性の劣化はほとんど起らない。
【００９９】
また、この実施形態のように、単結晶半導体基板として、球状のシリコン粒を採用した場合には、平板状の単結晶半導体基板を採用した場合に比べて、体積当りの表面積の割合が大きくなり、また、３次元的に積み重ねることも可能になるので、集積度をさらに向上できる。
【０１００】
(第６の実施形態)
次に、図１１,図１２,図１３を参照して、この発明の第６の実施形態としての半導体装置の製造方法を説明する。この第６実施形態は、前述の第１実施形態の半導体装置を製造する方法である。
【０１０１】
図１１(Ａ),(Ｂ),(Ｃ)は、この第６実施形態において、ゲート電極２０１,２０２を形成する領域に、開口部２１１,２１２,３１１,４１１を形成した時点での構造を示している。図１１(Ａ)は、単結晶半導体基板の表面に平行な平面１００に平行な平面１０１における断面を示し、図１１(Ｂ)は図１１(Ａ)におけるＡ−Ａ矢視断面を示し、図１１(Ｃ)は図１１(Ａ)におけるＢ−Ｂ矢視断面を示している。また、図１２(Ａ)〜図１２(Ｃ)および図１３(Ｄ)〜図１３(Ｆ)は、図１１(Ｃ)に示す断面において、この製造方法の工程を順に示している。
【０１０２】
まず、図１１(Ｂ)に示すように、シリコン基板９９に、ソースドレイン領域３０１,４０１となる領域に、フォトリソグラフィーと異方性エッチングによって、開口部３１１,４１１を形成する。次に、この開口部３１１,４１１に、例えば、ポリシリコンを堆積することによって、埋め込む。
【０１０３】
上記開口部３１１,４１１を埋めるポリシリコンはアンドープとして、後工程でイオン注入等によって、上記ポリシリコンをＮ型あるいはＰ型にドープしてもよいが、ドープしたポリシリコンを用いることが望ましい。この場合、工程がより簡単になる上に、開口部３１１,４１１を深くしても、ソースドレイン領域３０１,４０１が均一な濃度になる。なお、ドープするときの導電型は通常、チャネルの導電型と反対の導電型とする。
【０１０４】
次に、上記デポジション(堆積)の後、シリコン基板９９の上部に堆積したポリシリコンをエッチバックによって、除去する。
【０１０５】
そして、図１１(Ｃ)に示すように、ゲート電極２０１Ａ,２０２Ａを形成する領域に、フォトリソグラフィーと異方性エッチングによって、開口部２１１,２１２を形成する。
【０１０６】
ここで、対向するゲート電極２０１Ａと２０２Ａとの間の間隔を、フォトリソグラフィーによる限界以上に狭める場合は、図１２(Ａ)に示すように、開口部２１１,２１２の内壁を酸化して酸化膜１０１１を形成した後、図１２(Ｂ)に示すように、酸化膜１０１１を、例えば、ＨＦ(フッ化水素)などで除去し、拡大した開口部２２１,２２２を得る。
【０１０７】
これにより、ゲート電極２０１Ａと２０２Ａとの間の間隔Ｄを、フォトリソグラフィーによる最小加工寸法Ｆ以下にすることができる。また、酸化膜１０１１の酸化膜厚の制御は、フォトリソグラフィーのアライメント精度に比べてはるかに高精度にすることができるので、従来の方法に比べて、ゲート電極間の間隔を高精度に設定できる。また、この実施形態では、開口部２１１,２１２の内壁を、一旦酸化したのち、酸化膜１０１１を除去することによって、開口部２１１,２１２形成時のエッチングによる内壁のダメージを除去できる。
【０１０８】
次に、図１２(Ｃ)に示すように、開口部２２１,２２２の内壁を、再度、酸化して、ゲート絶縁膜６０１,６０２を形成する。
【０１０９】
なお、このゲート絶縁膜６０１,６０２としては、酸化による酸化膜に限るものではなく、例えば、開口部２２１,２２２の内壁を窒化して形成した窒化膜としてもよい。さらには、上記ゲート絶縁膜６０１,６０２としては、酸窒化膜,酸化膜と窒化膜の積層膜,金属酸化膜などを採用でき、電気絶縁性の物質からなる絶縁膜であればよい。したがって、上記ゲート絶縁膜６０１,６０２の形成方法としては、様々な材質を用いて、酸化,窒化の他に、堆積、スパッタなど様々の方法を用いることができる。
【０１１０】
次に、図１３(Ｄ)に示すように、開口部２２１,２２２に、例えば、ポリシリコン１２０１を堆積することによって、開口部２２１,２２２を埋め込む。
【０１１１】
ここで、この開口部２２１,２２２を埋めるポリシリコン１２０１をアンドープとし、後工程で、イオン注入等によって、ポリシリコン１２０１をＮ型あるいはＰ型にドープしてもよい。ただし、ここでは、ドープしたポリシリコンを用いることが望ましい。これにより、製造工程がより簡単になり、かつ、開口部２２１,２２２を深くしても、ゲート電極２０１Ａ,２０２Ａが均一な濃度になる。なお、上記ドープするときの導電型は、通常、チャネルの導電型と反対の導電型とする。
【０１１２】
次に、上記デポジション(堆積)ののち、図１３(Ｅ)に示すように、基板上部に堆積したポリシリコン１２０１をエッチバックによって除去し、ゲート電極２０１Ａ,２０２Ａを形成する。このゲート電極２０１Ａ,２０２Ａと上記ゲート絶縁膜６０１,６０２がゲート電極領域２０１と２０２を構成している。
【０１１３】
次に、図１３(Ｆ）に示すように、層間絶縁膜１００１を形成したのち、通常の方法によって、この層間絶縁膜１００１に、それぞれ、ゲート電極,ソース電極,ドレイン電極の取り出し口となる開口部を形成する。そして、この電極の取り出し口となる開口部に、金属等の導電体を埋め込んで、図３,図４に示す第１実施形態のように、それぞれ、ゲートコンタクト７０１,７０２、ソースおよびドレインコンタクト８０１,９０１を形成して工程を完了する。
【０１１４】
この第６実施形態の製造方法によれば、エピタキシャル成長を用いることなく、極めて簡単な工程で、基板９９の表面に平行な平面１０１内に、ゲート電極２０１Ａ,２０２Ａとチャネル領域５０１、さらにはソースドレイン領域３０１,４０１が存在する構造を形成することが可能となる。
【０１１５】
(第７の実施の形態)
次に、図１４(Ａ),図１４(Ｂ),図１４(Ｃ)を参照して、この発明の半導体装置の製造方法の第７実施形態を説明する。この第７実施形態は、ゲート領域の形成方法に注目した製造方法である。
【０１１６】
この第７実施形態では、まず、前述の第６の実施形態の製造方法と同様の方法でもって、図１３(Ｄ)に示すように、ゲート電極領域２０１,２０２となる開口部２２１,２２２に、ポリシリコン１２０１を堆積して埋め込む工程まで行なう。
【０１１７】
次に、フォトリソグラフィーと異方性エッチングによって、基板９９上に堆積したポリシリコン１２０１をエッチバックにより除去しつつ、一方のゲート電極領域２０１を、チャネル領域５０１上を経由して、他方のゲート電極領域２０２につなぐように、ポリシリコンを残す。このポリシリコンが、図１４(Ｃ)に示すように、前述の第２実施形態における上部ゲート電極２０３となる。
【０１１８】
なお、この図１４(Ｃ)は、図１４(Ａ)におけるＢ−Ｂ矢視断面であり、この図１４(Ａ)は、単結晶半導体基板９９の表面に平行な平面での断面を示している。図１４(Ａ)に示すように、上部ゲート電極２０３は、ゲート電極領域２０２と２０１とをつないでいる。また、この図１４(Ａ)におけるＡ−Ａ矢視断面を示す図１４(Ｂ)に示すように、この上部ゲート電極２０３は、チャネル領域５０１上のゲート絶縁膜６０３上に形成されている。このゲート絶縁膜６０３、および、ソースドレイン領域４０１,３０１上の絶縁膜６０４、さらには、図１４(Ｃ)に示すゲート絶縁膜６０１,６０２は、同時に形成される絶縁膜である。
【０１１９】
次に、層間絶縁膜を形成したのち、通常の方法によって、それぞれ、ゲート電極,ソース電極,ドレイン電極の取り出し口となる開口部を形成し、その開口部に金属等の導電体を埋め込む。これにより、図７,図８に示したように、それぞれ、ゲートコンタクト７０３、ソース、ドレインコンタクト８０１,９０１を形成して工程を完了する。
【０１２０】
この実施形態の製造方法によれば、エピタキシャル成長を用いることなく、極めて簡単な工程で、基板表面に平行な平面内にゲート電極２０１Ａ,２０２Ａとチャネル領域５０１、さらには、ソースドレイン領域３０１,４０１が存在する構造を形成することが可能となる。
【０１２１】
また、上部ゲート電極２０３によって、ゲート電極２０１Ａと２０２Ａとが電気的に接続されるから、ゲート電極用の取り出し口となる開口部は１つで済む。
【０１２２】
なお、以上の実施形態において述べた製造方法では、通常のＳｉ基板はもちろんＳＯＩ基板や球状半導体、あるいはＳｉ以外の半導体基板を用いることもできる。また、一般に、フォトリソグラフィーを用いることによる微細加工寸法の限界以下の構造を形成する方法として利用することができる。
【０１２３】
また、ソース領域,ドレイン領域,ゲート領域を、エピタキシャル成長を用いて形成することもできるが、ポリシリコンデポジションやタングステンＣＶＤなどの堆積法を用いる方が、製造がはるかに容易であり生産性に優れる。
【０１２４】
【発明の効果】
以上より明らかなように、この発明の半導体装置では、第１導電型のソース領域およびドレイン領域と、第２導電型のチャネル領域と、ゲート電極領域とが、単結晶半導体基板の表面に平行な面内に並存している。すなわち、上記ソース領域,ドレイン領域,チャネル領域およびゲート電極領域は、上記平行な面に交差する方向へ延在している。したがって、この半導体装置によれば、横型ＭＯＳトランジスタに比べて、上記半導体基板の平面上の占有面積を減少させることが可能になる。その上、上記チャネル領域のチャネル幅を、上記平行な面に交差する方向へ増大させて行っても、半導体基板表面上での占有面積を一定にすることができる。
【０１２５】
また、この半導体装置では、微細化を進めていっても、ゲート幅Ｗを、自由に設定することができる。このため、ＳＧＴに代表される従来型の縦型トランジスタのように、微細化を進めていくとゲート幅Ｗが必然的に減少してしまうという不具合が発生しない。したがって、十分なチャネル電流を確保でき、微細化に起因してトランジスタの高速化が阻害されるという従来の欠点を解消でき、高速性を確保できる。
【０１２６】
また、一実施形態の半導体装置は、第１導電型のソース領域およびドレイン領域と、第２導電型のチャネル領域と、２つのゲート電極領域とが、単結晶半導体基板の表面に平行な面内に並存している。
【０１２７】
したがって、この半導体装置によれば、横型ＭＯＳトランジスタに比べて、上記単結晶半導体基板の表面に平行な面上の占有面積を減少させることが可能となる。その上、チャネル幅を増大させていっても、上記半導体基板の表面に対する占有面積を一定にできる。
【０１２８】
また、微細化を進めていっても、ゲート幅Ｗを自由に設定できるので、ＳＧＴに代表される従来型の縦型トランジスタとは異なり、微細化を進めていくとゲート幅Ｗが必然的に減少してしまうという欠点を解消できる。このため、十分なチャネル電流を確保でき、微細化がかえってトランジスタの高速化の阻害要因となるという欠点もなくなって、高速性を確保できる。
【０１２９】
また、２つのゲート電極を有するので、１つのゲート電極を有する場合に比べて、ほぼ２倍の能力を有し、かつ、占有面積を２倍未満に抑えることができる。また、ダブルゲート構造を有するので、チャネルをオン(ＯＮ)にするときに、一方のゲート電極に電圧を印加するのと同時に、他方のゲート電極にも同じ極性の電圧を印加することによって、チャネル領域の空乏化を助けて、チャネル領域に対するドレイン電圧の影響を低減できる。これにより、一層、短チャネル効果を抑制できる。
【０１３０】
また、他方のゲート電極に電圧を印加させることにより、チャネル領域の電位を上昇させることができるので、実質的にトランジスタがオンのときにのみ、閾値電圧Ｖthを低下させることが可能になる。これにより、ゲート電圧Ｖgから上記閾値電圧Ｖthを減算したドレイン飽和電圧Ｖd(≒Ｖg−Ｖth)を上昇させ、また、実効移動度を上昇させることができるので、チャネル電流が増加して高速動作を図れる。
【０１３１】
また、一実施形態の半導体装置は、上記の半導体装置において、上記単結晶半導体基板がＳＯＩ基板である。一般に、半導体基板表面から上記ＳＯＩ基板の絶縁層までの深さは、半導体基板面内で一定である。
【０１３２】
したがって、この半導体装置によれば、ＳＯＩ基板の表面からのソースドレイン領域およびゲート領域の深さを、上記ＳＯＩ基板の表面から上記ＳＯＩ基板の絶縁層までの深さに、精度よく容易に揃えることができる。すなわち、製造時において、ソースドレイン領域およびゲート領域を形成するに際し、半導体と絶縁体との選択性があるエッチングを用いて、上記各領域に対応する開口部をＳＯＩ基板に形成すればよい。
【０１３３】
したがって、この半導体装置によれば、ゲート幅Ｗを精度よく揃えることができ、従来のトランジスタでのフォト条件やエッチング条件によるゲート幅Ｗの製造ばらつきに比べて、格段に製造ばらつきの少ない半導体装置を実現できる。
【０１３４】
また、この半導体装置によれば、チャネル領域は、ソースドレイン領域を経由する部分を除いて、ＳＯＩ基板に対して、電気的に分離できる。したがって、ゲート電圧によってチャネル領域をより完全に制御することができる。
【０１３５】
したがって、この半導体装置によれば、ドレイン電圧がチャネル部へ及ぼす影響が、さらに少なくなって、短チャネル効果を抑制できるとともに、ゲート電圧の印加に伴うチャネル領域の電位の上昇も効果的になされる。したがって、閾値電圧の減少も効果的に起こる。この結果、さらなる高速動作が可能となる。
【０１３６】
また、一実施形態の半導体装置は、上記の半導体装置において、上記ゲート電極が上記ゲート絶縁膜を介して、上記チャネル領域に対向する面が、上記単結晶半導体基板の［１１１］面に平行あるいは略平行である。ここで、「略平行」とは、製造誤差、ばらつきの範囲内で平行であることをいう。
【０１３７】
上記半導体装置によれば、上記ゲート電極領域のゲート絶縁膜と上記チャネル領域との界面が［１１１］面となる。したがって、ゲート電極領域を開口するための工程において、上記基板表面に対して垂直に開口を形成し易く、上記界面の状態も平坦化されやすい。したがって、ゲート幅Ｗの誤差やばらつきを抑制することができ、また、上記界面のラフネスによる移動度の低下を防止できる。
【０１３８】
また、上記半導体装置によれば、ゲート電極領域を２つ有するダブルゲート構造においては、２つのゲート電極領域の間の間隔Ｄを上記基板表面側から上記基板内部側にかけて一定にすることが容易となる。したがって、性能の劣化やばらつきを抑制できる。
【０１３９】
また、一実施形態の半導体装置は、上記の半導体装置において、上記ゲート電極が、上記ゲート絶縁膜を介して、上記チャネル領域に対向する面が、上記単結晶半導体基板の［１００］面に垂直あるいは略垂直である。
【０１４０】
上記半導体装置によると、チャネル電流が流れる方向が［１００］方向となるので、電子の移動度が大きくなり、界面準位密度も低くなる。したがって、高移動度が可能となる。
【０１４１】
また、一実施形態の半導体装置は、上記半導体装置において、上記ゲート絶縁膜を介して上記チャネル領域に対向している第３のゲート電極を有し、この第３のゲート電極と上記チャネル領域とは、上記単結晶半導体基板の平面に垂直な平面内にある。
【０１４２】
この半導体装置によれば、この第３のゲート電極の分だけ、同一のチャネル領域に作用するゲート電極の数が増える。このため、チャネルをオンにするときに、第３のゲート電極以外のゲート電極に電圧を印加するのと同時に、この第３のゲート電極にも同じ極性の電圧を印加することによって、実効的なゲート幅Ｗを増加させることができる。したがって、この半導体装置によれば、駆動能力を増大することが可能となり、高速動作が可能となる。
【０１４３】
また、上記第３のゲート電極と上記チャネル領域とが上記単結晶半導体基板の表面に垂直な平面内にあるので、この第３のゲート電極を有することによる占有面積の増大はほとんどなく、効果的な駆動能力の向上が可能となる。
【０１４４】
また、一実施形態の半導体装置は、上記の半導体装置において、複数のゲート電極が、電気的に接続されている。したがって、一方のゲート電極に電圧を印加すれば、他方のゲート電極にも同電圧が印加されることになるから、ゲート電極毎にコンタクトを作製する必要がなくなる。このため、製造工程を簡略化でき、また、コンタクト工程でのマージンに余裕が生まれるから、生産性が優れている。また、性能面においても、印加電圧のばらつきを抑制できるので、信頼性を向上できる。
【０１４５】
また、一実施形態は、上記の半導体装置において、複数のゲート電極が互いに対向する電極間隔が、０.３μｍ以下である。この半導体装置によれば、チャネル領域の全面空乏化が容易に可能となる。したがって、短チャネル特性を向上させることができ、また、低ゲート電圧での高い移動度を実現できる。
【０１４６】
また、一実施形態は、上記の半導体装置において、上記ゲート絶縁膜のうち、上記チャネル領域に接する部分の厚さ(Ｔox)が、上記ゲート絶縁膜のうち、上記ソース領域およびドレイン領域と接する部分の厚さ(Ｔsd)以下である。これにより、ソース領域およびドレイン領域とゲート電極との接合容量を低減することが可能となり、より高速な動作が可能となる。
【０１４７】
また、一実施形態の半導体装置は、上記の半導体装置において、上記単結晶半導体基板は、球状の半導体単結晶粒からなるから、基板材料を効率的に利用できる。つまり、同じ材料の量でも平面基板よりも球状基板の方が表面積を大きくできる。また、球状の半導体単結晶粒の３次元性を利用して、積み上げたり並べたりすることで、立体構造を作ることが可能になるので、実効的な占有面積をより削減でき、小型化が可能となる。
【０１４８】
また、一実施形態の集積回路は、上記の半導体装置のうちの少なくとも１つを備えていることで、占有面積の小さい半導体装置で構成されることとなる。したがって、高集積化が可能となる。また、占有面積を拡大せずに、ゲート幅Ｗを大きくすることが可能となるから、高速化も容易である。
【０１４９】
また、一実施形態の半導体システムは、上記の集積回路を備えている。この実施形態の半導体システムによれば、集積度が高く、高速化も容易な集積回路を用いて構築されているので、小型で高速動作が可能となる。
【０１５０】
また、一実施形態の半導体装置の製造方法では、シリコン基板のソースドレイン領域となる領域に、フォトリソグラフィと異方性エッチングによって、第１の開口部が形成される。この第１の開口部に半導体もしくは導体を堆積することによって埋め込み、シリコン基板上に堆積した上記半導体もしくは導体をエッチバックすることにより、シリコン基板の表面に垂直な方向に延びたソースドレイン領域を形成できる。
【０１５１】
また、ゲート電極を形成する領域にフォトリソグラフィーと異方性エッチングによって、第２の開口部が形成される。この第２の開口部の内壁を酸化して酸化膜を形成した後、この酸化膜を除去することによって、エッチングによるダメージを上記内壁から除去できる。また、２つのゲート電極を対向配置させる場合においては、２つのゲート電極の間隔Ｄを小さく設定できる。
【０１５２】
また、この製造方法では、上記第２の開口部にゲート絶縁膜を形成することによって、ゲート絶縁膜を形成するのと同時に、ゲート電極をその他の領域に対して電気的に分離できる。また、上記第２の開口部に半導体もしくは導体を堆積することによって埋め込み、シリコン基板上に堆積した上記半導体もしくは導体をエッチバックすることにより、ゲート電極を形成できる。
【０１５３】
これにより、ソース領域,ドレイン領域,チャネル領域およびゲート絶縁膜を有するゲート電極領域とが、シリコン基板の表面に平行な面内にある半導体装置を作製できる。
【０１５４】
また、一実施形態の半導体装置の製造方法は、上記の半導体装置の製造方法において、上記第２エッチバック工程は、上記シリコン基板上に堆積した半導体もしくは導体をエッチバックにより除去しつつ、上記チャネル領域を挟んで対向する複数のゲート電極領域を上記チャネル領域上でつなぐような上記半導体もしくは導体を残して、上部ゲート電極を形成する。したがって、簡単な方法で上部ゲート電極を形成できる。また、上部ゲート電極はゲート絶縁膜を介してチャネル領域と接しており、上部ゲート電極とチャネル領域とを、単結晶半導体基板の表面に垂直な平面内に作製することが可能となる。
【０１５５】
また、一実施形態の半導体装置の製造方法は、上記の半導体装置の製造方法において、開口部を半導体もしくは導体を堆積することによって埋め込むときに、少なくとも一つの開口部がポリシリコンによって埋め込まれる。したがって、必ずしもエピタキシャル成長を行なう必要がなく、従来のＬＳＩの製造工程で用いられるシリコンＣＶＤ装置等を用いることができ、従来の製造装置を用いて製造することが可能である。したがって、新たな製造設備の導入を減らすことができる。
【図面の簡単な説明】
【図１】 この発明の半導体装置の第１の実施形態の模式的な立体図である。
【図２】 上記第１実施形態の平面図である。
【図３】 上記図２のＡ−Ａ線断面図である。
【図４】 上記図２のＢ−Ｂ線断面図である。
【図５】 この発明の半導体装置の第２の実施形態の模式的な立体図である。
【図６】 上記第２実施形態の平面図である。
【図７】 上記図６のＡ−Ａ線断面図である。
【図８】 上記図６のＢ−Ｂ線断面図である。
【図９】 この発明の半導体装置の第４の実施形態の平面図である。
【図１０】 この発明の半導体装置の第５の実施形態の平面図である。
【図１１】 図１１(Ａ)はこの発明の第６実施形態としての半導体装置の製造方法を説明するための平面図であり、図１１(Ｂ)は図１１(Ａ)のＡ−Ａ線断面図であり、図１１(Ｃ)は図１１(Ａ)のＢ−Ｂ線断面図である。
【図１２】 図１２(Ａ)〜図１２(Ｃ)は、上記第６実施形態の半導体装置の製造方法の前半を順に示す模式断面図である。
【図１３】 図１３(Ｄ)〜図１３(Ｆ)は、上記第６実施形態の半導体装置の製造方法の後半を順に示す模式断面図である。
【図１４】 図１４(Ａ)は、この発明の第７実施形態としての半導体装置の製造方法を説明する平面図であり、図１４(Ｂ)は、図１４(Ａ)のＡ-Ａ線断面図であり、図１４(Ｃ)は、図１４(Ａ)のＢ-Ｂ線断面図である。
【図１５】 従来のトランジスタの構造を説明するための模式断面図である。
【図１６】 従来のトランジスタの構造を説明するための模式断面図である。
【符号の説明】
９９…シリコン基板、１００…基板の平面、１０１…基板表面に平行な平面、
２０１Ａ,２０２Ａ,２０３,２４１Ａ,２４２Ａ…ゲート電極、
２０１,２０２…ゲート電極領域、
３０１,４０１,３４１,４４１,３６１,４６１…ソースドレイン領域、
５０１,５４１,５６１…チャネル領域、
６０１,６０２,６０３,６４１,６４２…ゲート絶縁膜、
６０４…絶縁膜、２１１,２１２,２２１,２２２,３１１,４１１…開口部、
７０１,７０２…ゲートコンタクト、
８０１,９０１…ソース・ドレインコンタクト、１００１…層間絶縁膜、
１０１１…酸化膜、１２０１…ポリシリコン。
Claims (14)
- 互いに接することなく形成された第１導電型のソース領域およびドレイン領域と、ゲート電極とゲート絶縁膜からなるゲート電極領域と、第２導電型のチャネル領域とを有する単結晶半導体基板を備え、
上記ソース領域およびドレイン領域と接するように、上記ソース領域とドレイン領域との間に形成された第２導電型のチャネル領域が、上記ゲート絶縁膜を介して、上記ゲート電極と対向しており、
上記第１導電型のソース領域およびドレイン領域と、上記第２導電型のチャネル領域と、上記ゲート電極領域とが、上記単結晶半導体基板の表面に平行な面内にあり、
上記ゲート電極領域がゲート長方向に上記チャネル領域から上記ソース領域に跨ってオーバーラップしていると共に、上記ゲート電極領域がゲート長方向に上記チャネル領域から上記ドレイン領域に跨ってオーバーラップしていて、
上記ゲート絶縁膜のうちの上記チャネル領域に接する部分の厚さが、上記ゲート絶縁膜のうちの上記ソース領域と接する部分の厚さ未満、かつ、上記ゲート絶縁膜のうちの上記ドレイン領域と接する部分の厚さ未満であることを特徴とする半導体装置。 - 互いに接することなく形成された第１導電型のソース領域およびドレイン領域と、互いに接することなく形成された第１,第２の２つのゲート電極領域と、第２導電型のチャネル領域とを有する単結晶半導体基板を備え、
上記２つのゲート電極領域は、それぞれ、ゲート電極とゲート絶縁膜からなり、
上記第２導電型のチャネル領域は、上記ソース領域およびドレイン領域と接するように、上記ソース領域とドレイン領域との間に形成され、上記ゲート絶縁膜を介して、上記２つのゲート電極領域と対向しており、
上記２つのゲート電極領域は、互いに上記チャネル領域を挟んで対向しており、
上記第１導電型のソース領域およびドレイン領域と、上記第２導電型のチャネル領域と、上記２つのゲート電極領域とが、上記単結晶半導体基板の表面に平行な面内にあり、
上記２つのゲート電極領域がゲート長方向に上記チャネル領域から上記ソース領域に跨ってオーバーラップしていると共に、上記２つのゲート電極領域がゲート長方向に上記チャネル領域から上記ドレイン領域に跨ってオーバーラップしていて、
上記ゲート絶縁膜のうちの上記チャネル領域に接する部分の厚さが、上記ゲート絶縁膜のうちの上記ソース領域と接する部分の厚さ未満、かつ、上記ゲート絶縁膜のうちの上記ドレイン領域と接する部分の厚さ未満であることを特徴とする半導体装置。 - 請求項１または２に記載の半導体装置において、
上記単結晶半導体基板は、ＳＯＩ基板であることを特徴とする半導体装置。 - 請求項１乃至３のいずれか１つに記載の半導体装置において、
上記ゲート電極が、上記ゲート絶縁膜を介して、上記チャネル領域に対向する面が、上記単結晶半導体基板の［１１１］面に平行あるいは略平行であることを特徴とする半導体装置。 - 請求項１乃至３のいずれか１つに記載の半導体装置において、
上記ゲート電極が、上記ゲート絶縁膜を介して、上記チャネル領域に対向する面が、上記単結晶半導体基板の［１００］面に垂直あるいは略垂直であることを特徴とする半導体装置。 - 請求項２に記載の半導体装置において、
さらに、第３のゲート電極を有しており、
上記第３のゲート電極は、ゲート絶縁膜を介して、上記チャネル領域に対向しており、上記第３のゲート電極と上記チャネル領域は、上記単結晶半導体基板の表面に垂直な平面内にあることを特徴とする半導体装置。 - 請求項２または６に記載の半導体装置において、
複数のゲート電極が、電気的に接続されていることを特徴とする半導体装置。 - 請求項２、６、７のいずれか１つに記載の半導体装置において、
複数のゲート電極が互いに対向する電極間隔が、０.３μｍ以下であることを特徴とする半導体装置。 - 請求項１、２、４乃至８のいずれか１つに記載の半導体装置において、
上記単結晶半導体基板は、球状の半導体単結晶粒からなることを特徴とする半導体装置。 - 請求項１乃至９のいずれか１つに記載の半導体装置のうちの少なくとも１つを備えた集積回路。
- 請求項１０に記載の集積回路を備えた半導体システム。
- 請求項１から９のいずれか１つに記載の半導体装置の製造方法であって、
シリコン基板のソースドレイン領域となる領域に、フォトリソグラフィーと異方性エッチングによって、第１の開口部を形成する第１の開口工程と、
上記第１の開口部に、半導体もしくは導体を堆積することによって、上記第１の開口部を埋め込む第１の埋め込み工程と、
上記シリコン基板上に堆積した上記半導体もしくは導体をエッチバックする第１エッチバック工程と、
ゲート電極を形成する上記シリコン基板上の領域に、フォトリソグラフィーと異方性エッチングによって、第２の開口部を形成する第２の開口工程と、
上記第２の開口部の内壁を酸化して酸化膜を形成した後、この酸化膜を除去する酸化膜除去工程と、
上記第２の開口部に、ゲート絶縁膜を形成するゲート絶縁膜形成工程と、
上記第２の開口部に、半導体もしくは導体を堆積することによって、上記第２の開口部を埋め込む第２の埋め込み工程と、
上記シリコン基板上に堆積した上記半導体もしくは導体をエッチバックする第２エッチバック工程とを有することを特徴とする半導体装置の製造方法。 - 請求項１２に記載の半導体装置の製造方法において、
上記第２の開口工程と酸化膜除去工程とゲート絶縁膜形成工程と第２埋め込み工程と第２エッチバック工程とでもって、チャネル領域を挟んで対向する複数のゲート電極領域を形成し、
上記第２エッチバック工程は、
上記シリコン基板上に堆積した半導体もしくは導体をエッチバックにより除去しつつ、
上記チャネル領域を挟んで対向する複数のゲート電極領域を上記チャネル領域上でつなぐような上記半導体もしくは導体を残して、上部ゲート電極を形成することを特徴とする半導体装置の製造方法。 - 請求項１２または１３に記載の半導体装置の製造方法において、
上記第１または第２の埋め込み工程では、少なくとも一つの開口部をポリシリコンで埋め込むことを特徴とする半導体装置の製造方法。
Priority Applications (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP2001274922A JP4870288B2 (ja) | 2001-09-11 | 2001-09-11 | 半導体装置およびその製造方法と集積回路と半導体システム |
Applications Claiming Priority (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP2001274922A JP4870288B2 (ja) | 2001-09-11 | 2001-09-11 | 半導体装置およびその製造方法と集積回路と半導体システム |
Publications (2)
| Publication Number | Publication Date |
|---|---|
| JP2003086795A JP2003086795A (ja) | 2003-03-20 |
| JP4870288B2 true JP4870288B2 (ja) | 2012-02-08 |
Family
ID=19099879
Family Applications (1)
| Application Number | Title | Priority Date | Filing Date |
|---|---|---|---|
| JP2001274922A Expired - Fee Related JP4870288B2 (ja) | 2001-09-11 | 2001-09-11 | 半導体装置およびその製造方法と集積回路と半導体システム |
Country Status (1)
| Country | Link |
|---|---|
| JP (1) | JP4870288B2 (ja) |
Families Citing this family (6)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| JP4852694B2 (ja) | 2004-03-02 | 2012-01-11 | 独立行政法人産業技術総合研究所 | 半導体集積回路およびその製造方法 |
| US7098105B2 (en) | 2004-05-26 | 2006-08-29 | Micron Technology, Inc. | Methods for forming semiconductor structures |
| US7442976B2 (en) | 2004-09-01 | 2008-10-28 | Micron Technology, Inc. | DRAM cells with vertical transistors |
| JP2008066562A (ja) * | 2006-09-08 | 2008-03-21 | Toshiba Corp | 半導体装置およびその製造方法 |
| US7923373B2 (en) | 2007-06-04 | 2011-04-12 | Micron Technology, Inc. | Pitch multiplication using self-assembling materials |
| JP5327782B2 (ja) * | 2008-07-09 | 2013-10-30 | 独立行政法人産業技術総合研究所 | 二重絶縁ゲート電界効果トランジスタおよびその製造方法 |
Family Cites Families (13)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| JPS6489366A (en) * | 1987-09-29 | 1989-04-03 | Toshiba Corp | Semiconductor device |
| JP2768719B2 (ja) * | 1988-11-21 | 1998-06-25 | 株式会社日立製作所 | 半導体装置及び半導体記憶装置 |
| JPH03177072A (ja) * | 1989-12-05 | 1991-08-01 | Fujitsu Ltd | 半導体装置及びその製造方法 |
| JPH04276662A (ja) * | 1991-03-05 | 1992-10-01 | Kawasaki Steel Corp | 半導体装置の製造方法 |
| JPH05218415A (ja) * | 1992-01-31 | 1993-08-27 | Kawasaki Steel Corp | 半導体装置 |
| JPH06112480A (ja) * | 1992-09-25 | 1994-04-22 | Kawasaki Steel Corp | 半導体装置並びにその製造方法 |
| JPH06302819A (ja) * | 1993-04-16 | 1994-10-28 | Kawasaki Steel Corp | 半導体装置 |
| JP3252578B2 (ja) * | 1993-12-27 | 2002-02-04 | ソニー株式会社 | 平面型絶縁ゲート電界効果トランジスタの製法 |
| JPH08264764A (ja) * | 1995-03-22 | 1996-10-11 | Toshiba Corp | 半導体装置 |
| JP4384739B2 (ja) * | 1997-04-04 | 2009-12-16 | 聯華電子股▲ふん▼有限公司 | 半導体装置及びその製造方法 |
| JPH11150265A (ja) * | 1997-11-17 | 1999-06-02 | Toshiba Corp | 半導体装置 |
| JP2002026312A (ja) * | 2000-07-06 | 2002-01-25 | National Institute Of Advanced Industrial & Technology | 半導体装置 |
| JP2002118255A (ja) * | 2000-07-31 | 2002-04-19 | Toshiba Corp | 半導体装置およびその製造方法 |
-
2001
- 2001-09-11 JP JP2001274922A patent/JP4870288B2/ja not_active Expired - Fee Related
Also Published As
| Publication number | Publication date |
|---|---|
| JP2003086795A (ja) | 2003-03-20 |
Similar Documents
| Publication | Publication Date | Title |
|---|---|---|
| US7893501B2 (en) | Semiconductor device including MISFET having internal stress film | |
| KR100900831B1 (ko) | 반도체 트랜지스터 제조 방법 | |
| CN103872132B (zh) | 金属氧化物半导体(mos)晶体管及其制作方法 | |
| US20040135211A1 (en) | Semiconductor device and method of manufacturing the same | |
| US20060240622A1 (en) | Multi-channel semiconductor device and method of manufacturing the same | |
| US20020125536A1 (en) | Semiconductor device and a method of manufacturing the same | |
| US7842594B2 (en) | Semiconductor device and method for fabricating the same | |
| US6867462B2 (en) | Semiconductor device using an SOI substrate and having a trench isolation and method for fabricating the same | |
| US20230052477A1 (en) | Semiconductor device | |
| JP2007180402A (ja) | 半導体装置及びその製造方法 | |
| US8941186B2 (en) | Semiconductor device having vertical type transistor | |
| JP4870288B2 (ja) | 半導体装置およびその製造方法と集積回路と半導体システム | |
| US20050196924A1 (en) | Semiconductor device and its manufacture method | |
| US20210118879A1 (en) | Method of making a charge trap tfet semiconductor device for advanced logic operations | |
| JP4870291B2 (ja) | 半導体装置およびその製造方法および集積回路および半導体システム | |
| JP3529220B2 (ja) | 半導体装置及びその製造方法 | |
| WO2022041896A1 (zh) | 一种半导体结构及其制备方法 | |
| US20210193692A1 (en) | Semiconductor device and method of forming the same | |
| CN104282748A (zh) | 半导体器件及其制造方法 | |
| JP2632995B2 (ja) | 半導体装置およびその製造方法 | |
| JP3632565B2 (ja) | 半導体装置の製造方法 | |
| US20240204082A1 (en) | Method for Forming a Semiconductor Device | |
| JP2004103637A (ja) | 半導体装置およびその製造方法 | |
| JP2001257346A (ja) | 半導体集積回路装置 | |
| CN118471981A (zh) | 半导体器件结构 |
Legal Events
| Date | Code | Title | Description |
|---|---|---|---|
| A621 | Written request for application examination |
Free format text: JAPANESE INTERMEDIATE CODE: A621 Effective date: 20071026 |
|
| A977 | Report on retrieval |
Free format text: JAPANESE INTERMEDIATE CODE: A971007 Effective date: 20091007 |
|
| A131 | Notification of reasons for refusal |
Free format text: JAPANESE INTERMEDIATE CODE: A131 Effective date: 20110906 |
|
| A521 | Written amendment |
Free format text: JAPANESE INTERMEDIATE CODE: A523 Effective date: 20111025 |
|
| TRDD | Decision of grant or rejection written | ||
| A01 | Written decision to grant a patent or to grant a registration (utility model) |
Free format text: JAPANESE INTERMEDIATE CODE: A01 Effective date: 20111115 |
|
| A01 | Written decision to grant a patent or to grant a registration (utility model) |
Free format text: JAPANESE INTERMEDIATE CODE: A01 |
|
| A61 | First payment of annual fees (during grant procedure) |
Free format text: JAPANESE INTERMEDIATE CODE: A61 Effective date: 20111117 |
|
| R150 | Certificate of patent or registration of utility model |
Free format text: JAPANESE INTERMEDIATE CODE: R150 |
|
| FPAY | Renewal fee payment (event date is renewal date of database) |
Free format text: PAYMENT UNTIL: 20141125 Year of fee payment: 3 |
|
| LAPS | Cancellation because of no payment of annual fees |