WO2018030107A1 - 半導体集積回路装置 - Google Patents

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WO2018030107A1
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nanowires
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景介 岸下
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株式会社ソシオネクスト
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    • H01L29/772—Field effect transistors
    • H01L29/775—Field effect transistors with one dimensional charge carrier gas channel, e.g. quantum wire FET

Definitions

  • the present disclosure relates to a semiconductor integrated circuit device including a standard cell using a nanowire FET (Field Effect Transistor).
  • a nanowire FET Field Effect Transistor
  • a standard cell method is known as a method of forming a semiconductor integrated circuit on a semiconductor substrate.
  • basic units for example, inverters, latches, flip-flops, full adders, etc.
  • LSI chip is designed by connecting these standard cells with wiring.
  • the transistor that is a basic component of the LSI has realized improvement in integration, reduction in operating voltage, and improvement in operating speed by reducing (scaling) the gate length.
  • off current due to excessive scaling and a significant increase in power consumption due to this have become a problem.
  • a three-dimensional transistor in which the transistor structure is changed from a conventional planar type to a three-dimensional type has been actively studied. As one of them, nanowire FETs are attracting attention.
  • Non-Patent Documents 1 and 2 disclose examples of manufacturing methods of nanowire FETs.
  • the present disclosure relates to a semiconductor integrated circuit device using nanowire FETs, and provides a layout configuration effective for facilitating manufacturing.
  • the semiconductor integrated circuit device includes first and second transistors that are nanowire FETs (Field Effect Transistors), and the first and second transistors are used only for connection to each other.
  • the first and second transistors have a first pad, one end connected to the first pad and extending from the one end in the first direction, and a lower surface of the standard cell.
  • the first nanowires of Na Na is an integer greater than or equal to 1) at a position higher than the lower surface of the first pad and a predetermined range in the first direction of the first nanowires surround the first nanowires.
  • a first gate electrode provided on the second pad, a second pad to which the other end of the first nanowire is connected, and one end connected to the second pad and from the one end Nb (Nb is an integer of 1 or more) second nanowires extending in the first direction and having a lower surface higher than the lower surface of the second pad, and a predetermined number of the second nanowires in the first direction
  • Nb is an integer of 1 or more
  • a second gate electrode provided to surround the second nanowire and a third pad to which the other end of the second nanowire is connected are provided.
  • the second pad is provided between the first nanowire and the second nanowire constituting the connection node used only for the connection between the first and second transistors, and the first and second pads are connected to the first and second nanowires.
  • the second nanowire is connected. Accordingly, the first and second nanowires can be supported by the second pad, and the structural strength can be improved. Therefore, manufacturing variations in the semiconductor integrated circuit device can be suppressed, yield can be improved, and reliability can be improved.
  • a semiconductor integrated circuit device includes a standard cell including first and second transistors, which is a nanowire FET (Field Effect Transistor), and the first and second transistors include a first pad.
  • Na Na is an integer greater than or equal to 1) first ends connected to the first pad and extending from the one end in the first direction and having a lower surface higher than the lower surface of the first pad.
  • a nanopad a first gate electrode provided so as to surround the first nanowire in a predetermined range in the first direction of the first nanowire, and a second pad to which the other end of the first nanowire is connected Nb having one end connected to the second pad and extending from the one end in the first direction and having a lower surface higher than the lower surface of the second pad (Nb is 1 or more) An integer) of the second nanowires, a second gate electrode provided to surround the second nanowires in a predetermined range in the first direction of the second nanowires, and the other end of the second nanowires And the second pad is not connected to wiring other than the first and second nanowires.
  • the second pad that is not connected to the wiring other than the first and second nanowires is provided between the first nanowire constituting the first transistor and the second nanowire constituting the second transistor.
  • a second pad that is not necessary for the purpose of functioning the circuit is provided.
  • a semiconductor integrated circuit device includes a standard cell of a NAND gate or a NOR gate, the series part of which is composed of M (M is an integer of 2 or more) nanowire FETs (Field Effect Transistor), The M nanowire FETs are provided between M + 1 pads arranged at a predetermined pitch in the first direction and between the adjacent pads, respectively, and extend in the first direction between the adjacent pads. And L (L is an integer greater than or equal to 1) M nanowires whose lower surface is higher than the lower surface of the pad, and in a predetermined range in the first direction of each nanowire, And M gate electrodes provided so as to surround the periphery.
  • M is an integer of 2 or more
  • M nanowire FETs Field Effect Transistor
  • the pad is provided between the adjacent nanowire FETs in the series part of the standard cell of the NAND gate or the NOR gate.
  • the semiconductor integrated circuit device includes a plurality of standard cells, and at least a part of the plurality of standard cells includes a nanowire FET (Field-Effect-Transistor).
  • a nanowire FET Field-Effect-Transistor
  • FIG. 16 is a schematic diagram showing an example of the basic structure of a nanowire FET (also referred to as a nanowire all-around gate (GAA) gate).
  • the nanowire FET is an FET using a thin wire (nanowire) through which a current flows.
  • the nanowire is made of, for example, silicon.
  • the nanowire is formed on the substrate so as to extend in the horizontal direction, that is, in parallel with the substrate, and both ends thereof are connected to a structure that becomes a source region and a drain region of the nanowire FET. Yes.
  • a structure that is connected to both ends of the nanowire and becomes a source region and a drain region of the nanowire FET is referred to as a pad.
  • STI ShallowShTrench Isolation
  • the silicon substrate is exposed below the nanowire (the hatched portion).
  • the hatched portion may be covered with a thermal oxide film or the like, but the illustration is omitted in FIG. 16 for simplification.
  • the perimeter of the nanowire is surrounded by a gate electrode made of, for example, polysilicon via an insulating film such as a silicon oxide film.
  • the pad and gate electrode are formed on the substrate surface.
  • the portion where the nanowire is connected becomes the source / drain region of the pad, but the portion below the portion where the nanowire is connected may not necessarily be the source / drain region.
  • a part of the nanowire portion not surrounded by the gate electrode may be a source / drain region.
  • two nanowires are arranged in the vertical direction, that is, in the direction perpendicular to the substrate.
  • the number of nanowires arranged in the vertical direction is not limited to two, and may be one, or three or more may be arranged in the vertical direction.
  • the upper end of the uppermost nanowire and the upper end of the pad have the same height. However, it is not necessary to make these heights equal, and the upper end of the pad may be higher than the upper end of the uppermost nanowire.
  • a BOX (Buried Oxide) is formed on the upper surface of the substrate, and a nanowire FET may be formed on the BOX.
  • FIG. 1 is a plan view showing a layout configuration example of standard cells provided in the semiconductor integrated circuit device according to the first embodiment.
  • a standard cell 1 shown in FIG. 1 uses a nanowire FET to constitute a 2-input NOR gate shown in the circuit diagram of FIG.
  • the horizontal direction of the drawing is the X direction (corresponding to the first direction)
  • the vertical direction of the drawing is the Y direction (corresponding to the second direction).
  • the standard cell 1 shown in FIG. 1 includes four nanowire FETs. That is, in the standard cell 1, a P-type transistor region PA and an N-type transistor region NA are arranged in the Y direction, and P-type nanowire FETs P11 and P12 are provided in the P-type transistor region PA. N-type nanowire FETs N11 and N12 are provided in the type transistor region NA. As shown in the circuit diagram of FIG. 2, the nanowire FET P11 as the first transistor and the nanowire FET P12 as the second transistor are connected in series, and the nanowire FETs N11 and N12 are connected in parallel. In the standard cell 1 shown in FIG. 1, the series part P1 is comprised by nanowire FET P11, P12 connected in series.
  • Each of the nanowire FETs P11, P12, N11, and N12 includes a plurality of nanowires 11, 12, 13, and 14 that extend in the X direction and are provided in parallel.
  • four nanowires 11, 12, 13, and 14 are provided side by side in the Y direction.
  • two nanowires 11, 12, 13, and 14 are provided in the vertical direction, that is, in a direction perpendicular to the substrate, and a total of eight nanowires are provided.
  • the nanowires 11, 12, 13, and 14 have a cylindrical shape, extend in the horizontal direction on the substrate, that is, in parallel with the substrate, and are formed of, for example, silicon.
  • the standard cell 1 is provided with pads 21, 22,..., 26 connected to the nanowires 11, 12, 13, and 14.
  • the pads 21, 22, and 23 are doped with P-type impurities at least at portions connected to the nanowires 11 and 12, and serve as source regions or drain regions of the nanowire FETs P ⁇ b> 11 and P ⁇ b> 12.
  • the pads 24, 25, and 26 have N-type impurities introduced into at least portions connected to the nanowires 13 and 14, and serve as source regions or drain regions of the nanowire FETs N ⁇ b> 11 and N ⁇ b> 12.
  • the pad 21 is connected to the nanowires 11 in which four separated portions are provided in the Y direction.
  • the pad 22 is connected to four separated nanowires 11 provided in the Y direction and to four nanowires 12 provided in the Y direction.
  • the pad 23 is connected to the nanowires 12 each having four separated portions in the Y direction.
  • the pad 24 is connected to the nanowires 13 each having four separated portions in the Y direction.
  • the pad 25 has four separated parts connected to the nanowires 13 provided in the Y direction and to the nanowires 14 provided in the Y direction, respectively.
  • the pads 26 are connected to nanowires 14 each having four separated portions in the Y direction.
  • the nanowire FETs P11 and P12 connected in series share the pad 22. That is, the nanowire FET P11 includes a pad 21 as a first pad and a pad 22 as a second pad connected to the nanowire 11 as a first nanowire. Similarly, the nanowire FET P12 includes a pad 22 connected to the nanowire 12 as the second nanowire and a pad 23 as the third pad.
  • the gate wiring 31 is formed by integrally forming the gate electrode 31p of the nanowire FET P11 as the first gate electrode and the gate electrode 31n of the nanowire FET N11. In the predetermined range in the X direction of the nanowires 11 and 13, the nanowire 11 and 13 are provided so as to surround the periphery.
  • the gate wiring 32 is formed by integrally forming the gate electrode 32p of the nanowire FET P12 as the second gate electrode and the gate electrode 32n of the nanowire FET N12. In the predetermined range in the X direction of the nanowires 12 and 14, the nanowire 12 and 14 are provided so as to surround the periphery.
  • dummy gate wirings 35 and 36 extending in the Y direction are arranged on the sides of the cell frame CF of the standard cell 1.
  • a metal wiring layer M1 is formed above the nanowire FETs P11, P12, N11, and N12.
  • a wiring VDD for supplying a power supply potential is disposed on the upper side of the cell frame CF
  • a wiring VSS for supplying a ground potential is disposed on the lower side of the cell frame CF.
  • wirings 41a, 41b,..., 41f are formed in the metal wiring layer M1.
  • the wiring 41a is formed to extend downward in the Y direction from the wiring VDD, and is connected to the pad 21 through the local wiring 45a.
  • the wiring 41b is formed so as to extend upward in the Y direction from the wiring VSS, and is connected to the pad 24 via the local wiring 45b.
  • the wiring 41c is formed so as to extend upward in the Y direction from the wiring VSS, and is connected to the pad 26 via the local wiring 45c.
  • the wiring 41d connects the pads 23 and 25, is connected to the pad 23 via the local wiring 45d, and is connected to the pad 25 via the local wiring 45e.
  • the wiring 41e is connected to the gate wiring 31 through a local wiring 45f.
  • the wiring 41f is connected to the gate wiring 32 through a local wiring 45g.
  • the wirings 41d, 41e, and 41f correspond to the output Y, input A, and input B of the 2-input NOR circuit, respectively.
  • a local wiring 45 h is provided on the pad 22.
  • the local wiring 45h is connected to the pad 22, but is not connected to the wiring of the metal wiring layer M1.
  • connection form between the metal wirings 41a to 41f, the pads 21, 23, 24, 25, and 26 and the gate wirings 31 and 32 is in contact with the local wirings 45a, 45b, 45c, 45d, 45e, 45f, and 45g. 43 through the connection.
  • connection form between the metal wiring and the pad and the gate wiring may be a connection through only the local wiring without using the contact, or may be a connection through only the contact without using the local wiring.
  • FIG. 3 is a cross-sectional view taken along line DD ′ of the layout configuration of FIG. 1
  • FIG. 4 is a cross-sectional view taken along line E-E ′ of the layout configuration of FIG.
  • the wires 41a to 41f of the metal wiring layer M1 are connected to the local wires 45a to 45g via the contacts 43.
  • the contact 43 is formed by a dual damascene process together with the wirings 41a to 41f of the metal wiring layer M1.
  • the contact 43 may be formed separately from the wirings 41a to 41f of the metal wiring layer M1.
  • the wirings 41a to 41f of the metal wiring layer M1 are made of, for example, Cu, and a barrier metal 48 containing, for example, tantalum or tantalum nitride is formed on the surface thereof.
  • the local wirings 45a to 45h are made of, for example, tungsten, and a glue film 47 containing, for example, titanium or titanium nitride is formed on the surface thereof. Note that the local wirings 45a to 45h may be formed of cobalt. In this case, the formation of the glue film 47 may be omitted.
  • a silicide film 49 made of, for example, nickel or cobalt is formed on the surfaces of the pads 21 to 26.
  • the interlayer insulating films 46a and 46b are, for example, silicon oxide films.
  • the interlayer insulating film 46c is a low dielectric constant film such as SiOC or porous film. Note that the interlayer insulating film 46c may have a laminated structure of two or more.
  • the gate electrodes 31p, 31n, 32p, 32n are made of, for example, polysilicon.
  • the gate electrodes 31p, 31n, 32p, and 32n may be formed of a material containing a metal such as titanium nitride.
  • the gate insulating film is a silicon oxide film, for example, and is formed by, for example, a thermal oxidation method. Note that the gate insulating film may be formed using an oxide of hafnium, zirconium, lanthanum, yttrium, aluminum, titanium, or tantalum.
  • the lower surfaces of the pads 21, 22,..., 26 are located lower than the lower surfaces of the nanowires 11, 12, 13, and 14.
  • the upper surfaces of the nanowires 11, 12, 13, and 14 are at the same height as the upper surfaces of the pads 21, 22,.
  • the gate electrodes 31p, 32p, 31n, and 32n are formed so as to surround the nanowires 11, 12, 13, and 14. That is, the upper surface, both side surfaces, and the lower surface of the channel region formed in the nanowires 11, 12, 13, and 14 are all surrounded by the gate electrodes 31p, 32p, 31n, and 32n through the insulating film.
  • the top surfaces of the nanowires 11, 12, 13, and 14 may be located lower than the top surfaces of the pads 21, 22, 23, 24, 25, and 26.
  • a BOX BuriedxOxide
  • the pads are arranged at the same pitch Pp in the X direction. That is, in the P-type transistor region PA, the pads 21, 22, and 23 are arranged with a pitch Pp, and in the N-type transistor region NA, the pads 24, 25, and 26 are arranged with a pitch Pp. Further, in the P-type transistor area PA and the N-type transistor area NA, the positions of the pads in the X direction are the same. That is, the positions of the pads 21 and 24 are aligned in the X direction, and similarly, the positions of the pads 22 and 25 and the positions of the pads 23 and 26 are also aligned.
  • widths Wp which are the dimensions in the X direction of the pads, are all the same, and the pad intervals Sp, which are the distances between the pads in the X direction, are all the same.
  • Pp Wp + Sp
  • the lengths Wn of the nanowires 11, 12, 13, and 14 are all the same.
  • the distance between the cell frame CF and the center line of the pads 21, 23, 24, 26 closest to the cell frame CF is 1 ⁇ 2 of the pad pitch Pp.
  • the cell width Wcell which is the dimension in the X direction of the standard cell 1, is an integral multiple of the pad pitch Pp, here three times.
  • the gate lines (including the dummy gate lines) are arranged at the same pitch Pg in the X direction. Further, the widths Wg, which are dimensions in the X direction of the gate wirings, are all the same, and the intervals Sg between the gate wirings in the X direction are also the same.
  • Pg Wg + Sg
  • the nanowire FETs P11 and P12 constituting the series part P1 are connected by the intermediate node 10.
  • This intermediate node 10 is a node used only for connection between the nanowire FETs P11 and P12. That is, the intermediate node 10 is not directly connected to elements other than the nanowire FETs P11 and P12, power supply wiring, and signal wiring. Therefore, it is not necessary to provide a pad between the nanowire FETs P11 and P12 (see the one-dot chain line in FIG. 3).
  • the pad 22 is provided at an intermediate position of the nanowire constituting the intermediate node 10, that is, a position corresponding to the nanowire between the gate electrodes 31p and 32p.
  • the pads 22 are connected to the nanowires 11 and 12 constituting the nanowire FETs P11 and P12. Thereby, it can prevent that the length of a nanowire becomes non-uniform in a standard cell. Furthermore, the nanowires 11 and 12 can be supported by the pad 22 and the structural strength can be improved. Therefore, manufacturing variations of the semiconductor integrated circuit device including the standard cell according to this embodiment can be suppressed, yield can be improved, and reliability can be improved.
  • FIG. 5 is a plan view showing a layout configuration example of a standard cell included in the semiconductor integrated circuit device according to the first embodiment.
  • the standard cell 2 shown in FIG. 5 constitutes a 3-input NAND gate shown in the circuit diagram of FIG. 6 using a nanowire FET. 5, as in FIG. 1, the horizontal direction of the drawing is the X direction (corresponding to the first direction), and the vertical direction of the drawing is the Y direction (corresponding to the second direction).
  • the cross-sectional structure is the same as that shown in FIGS. 3 and 4 and is not shown here.
  • the standard cell 2 shown in FIG. 5 includes six nanowire FETs. That is, in the standard cell 2, a P-type transistor region PA and an N-type transistor region NA are arranged in the Y direction, and P-type nanowire FETs P21, P22, and P23 are provided in the P-type transistor region PA. N-type nanowire FETs N21, N22, and N23 are provided in the N-type transistor region NA. As shown in the circuit diagram of FIG. 6, the nanowire FETs P21, P22, and P23 are connected in parallel, and the nanowire FETs N21, N22, and N23 are connected in series. In the standard cell 2 shown in FIG. 5, the series part N2 is constituted by the nanowire FETs N21, N22, N23 connected in series.
  • Each of the nanowire FETs P21, P22, P23, N21, N22, and N23 includes a plurality of nanowires 51, 52,... 56 that extend in the X direction and are provided in parallel.
  • three nanowires 51, 52, 53, 54, 55, and 56 are provided side by side in the Y direction.
  • two nanowires 51, 52, 53, 54, 55, and 56 are provided in the vertical direction, that is, in a direction perpendicular to the substrate, and a total of six nanowires are provided.
  • the nanowires 51, 52,..., 56 are cylindrical and extend on the substrate in the horizontal direction, that is, in parallel with the substrate, and are made of, for example, silicon.
  • the standard cell 2 is provided with pads 61, 62,..., 68 connected to the nanowires 51, 52,.
  • the pads 61, 62, 63, 64 have P-type impurities introduced into at least the portions connected to the nanowires 51, 52, 53, and become the source regions or drain regions of the nanowire FETs P 21, P 22, P 23.
  • the pads 65, 66, 67, and 68 have N-type impurities introduced into at least portions connected to the nanowires 54, 55, and 56, and serve as source regions or drain regions of the nanowire FETs N21, N22, and N23.
  • the pad 61 has three separated portions connected to nanowires 51 provided in the Y direction.
  • Three separated portions of the pad 62 are respectively connected to the nanowires 51 provided in the Y direction, and are connected to the nanowires 52 provided in the Y direction.
  • the pad 63 is connected to three separated nanowires 52 provided in the Y direction and to three nanowires 53 provided in the Y direction, respectively.
  • the pad 64 is connected to the nanowires 53 in which three separated parts are provided in the Y direction.
  • the pad 65 is connected to three separated nanowires 54 provided in the Y direction.
  • Three separated portions of the pad 66 are connected to the nanowires 54 provided in the Y direction, and are connected to the nanowires 55 provided in the Y direction.
  • Three separated portions of the pad 67 are connected to the nanowires 55 provided in the Y direction, and are connected to the nanowires 56 provided in the Y direction.
  • the pad 68 is connected to nanowires 56 each having three separated portions in the Y direction.
  • the nanowire FET N21 includes pads 65 and 66 connected to the nanowire 54
  • the nanowire FET N22 includes pads 66 and 67 connected to the nanowire 55
  • the nanowire FET N23 is connected to the nanowire 56.
  • Pads 67 and 68 are provided.
  • the gate wiring 71 is formed by integrally forming the gate electrode 71p of the nanowire FET P21 and the gate electrode 71n of the nanowire FET N21, and around the nanowires 51 and 54 in a predetermined range in the X direction of the nanowires 51 and 54. It is provided to surround.
  • the gate wiring 72 is formed by integrally forming the gate electrode 72p of the nanowire FET P22 and the gate electrode 72n of the nanowire FET N22, and around the nanowires 52 and 55 in a predetermined range in the X direction of the nanowires 52 and 55. It is provided to surround.
  • the gate wiring 73 is formed by integrally forming the gate electrode 73p of the nanowire FET P23 and the gate electrode 73n of the nanowire FET N23, and around the nanowires 53 and 56 in a predetermined range in the X direction of the nanowires 53 and 56. It is provided to surround.
  • dummy gate wirings 75 and 76 extending in the Y direction are arranged on the sides of the cell frame CF of the standard cell 2.
  • a metal wiring layer M1 is formed above the nanowire FETs P21, P22, P23, N21, N22, and N23.
  • a wiring VDD for supplying a power supply potential is disposed on the upper side of the cell frame CF
  • a wiring VSS for supplying a ground potential is disposed on the lower side of the cell frame CF.
  • wirings 81a to 81g are formed.
  • the wiring 81a is formed to extend downward in the Y direction from the wiring VDD, and is connected to the pad 61 via the local wiring 85a.
  • the wiring 81b is formed to extend downward in the Y direction from the wiring VDD, and is connected to the pad 63 via the local wiring 85b.
  • the wiring 81c is formed so as to extend upward in the Y direction from the wiring VSS, and is connected to the pad 65 via the local wiring 85c.
  • the wiring 81d connects the pads 62, 64 and 68, is connected to the pad 62 via the local wiring 85d, is connected to the pad 64 via the local wiring 85e, and is connected via the local wiring 85f.
  • the wiring 81e is connected to the gate wiring 71 through a local wiring 85g.
  • the wiring 81f is connected to the gate wiring 72 through a local wiring 85h.
  • the wiring 81g is connected to the gate wiring 73 through the local wiring 85i.
  • the wirings 81d, 81e, 81f, and 81g correspond to the output Y, input A, input B, and input C of the 3-input NAND circuit, respectively.
  • a local wiring 85 j is provided on the pad 66, and a local wiring 85 k is provided on the pad 67.
  • the local wiring 85j is connected to the pad 66, but is not connected to the wiring of the metal wiring layer M1.
  • the local wiring 85k is connected to the pad 67, but is not connected to the wiring of the metal wiring layer M1.
  • connection form between the metal wirings 81a, 81b, 81c, 81d, 81e, 81f, 81g and the pads 61, 62, 63, 64, 65, 68 and the gate wirings 71, 72, 73 is the local wiring 85a.
  • 85b, 85c, 85d, 85e, 85f, 85g, 85h, and 85i and a contact 83 is the local wiring 85a.
  • the connection form between the metal wiring and the pad and the gate wiring may be a connection through only the local wiring without using the contact, or may be a connection through only the contact without using the local wiring.
  • the cross-sectional structure of the standard cell 2 is the same as that of the standard cell 1. That is, the lower surfaces of the pads 61, 62,..., 68 are positioned lower than the lower surfaces of the nanowires 51, 52,. The upper surfaces of the nanowires 51, 52,..., 56 are at the same height as the upper surfaces of the pads 61, 62,.
  • the gate electrodes 71p, 72p, 73p, 71n, 72n, 73n are formed so as to surround the nanowires 51, 52,.
  • the upper surface, both side surfaces, and the lower surface of the channel region formed in the nanowires 51, 52,..., 56 are all surrounded by the gate electrodes 71p, 72p, 73p, 71n, 72n, 73n through the insulating film. Yes.
  • the upper surfaces of the nanowires 51, 52,..., 56 may be lower than the upper surfaces of the pads 61, 62,.
  • the pads are arranged at the same pitch Pp in the X direction. That is, in the P-type transistor area PA, the pads 61, 62, 63, and 64 are arranged with a pitch Pp, and in the N-type transistor area NA, the pads 65, 66, 67, and 68 are arranged with a pitch Pp. Further, in the P-type transistor area PA and the N-type transistor area NA, the positions of the pads in the X direction are the same. That is, in the X direction, the positions of the pads 61 and 65 are aligned, and similarly, the positions of the pads 62 and 66, the positions of the pads 63 and 67, and the positions of the pads 64 and 68 are also aligned.
  • the pad widths Wp are all the same, and the pad spacings Sp in the X direction are all the same.
  • Pp Wp + Sp
  • the lengths Wn of the nanowires 51, 52, ..., 56 are all the same.
  • the distance between the cell frame CF and the center line of the pads 61, 64, 65, 68 closest to the cell frame CF is 1 ⁇ 2 of the pad pitch Pp.
  • the cell width Wcell of the standard cell 2 is an integral multiple of the pad pitch Pp, here four times.
  • the gate lines (including the dummy gate lines) are arranged at the same pitch Pg in the X direction.
  • the gate wiring widths Wg are all the same, and the gate wiring intervals Sg in the X direction are all the same.
  • Pg Wg + Sg
  • the nanowire FETs N21, N22, and N23 constituting the series part N2 in the N-type transistor region NA are connected by the intermediate node 20a, and the nanowire FETs N22 and N23 are connected by the intermediate node 20b. It is connected.
  • the intermediate node 20a is a node used only for connection between the nanowire FETs N21 and N22
  • the intermediate node 20b is a node used only for connection between the nanowire FETs N22 and N23. That is, elements other than the nanowire FETs N21 and N22, power supply wiring, and signal wiring are not directly connected to the intermediate node 20a.
  • a pad 66 is provided at an intermediate position of the nanowires constituting the intermediate node 20a, that is, a position corresponding to the nanowires between the gate electrodes 71n and 72n. ing.
  • a pad 67 is provided at an intermediate position of the nanowire constituting the intermediate node 20b, that is, a position corresponding to the nanowire between the gate electrodes 72n and 73n.
  • the nanowires 54 and 55 constituting the nanowire FETs N21 and N22 are connected to the pad 66, and the nanowires 55 and 56 constituting the nanowire FETs N22 and N23 are connected to the pad 67.
  • the nanowires 54, 55, and 56 can be supported by the pads 66 and 67, and the structural strength can be improved. Therefore, manufacturing variations in the semiconductor integrated circuit device can be suppressed, yield can be improved, and reliability can be improved.
  • nanowire FETs N21, N22, N23 includes (M + 1) pads 65, 66, 67, 68 arranged at a predetermined pitch in the X direction, M nanowires 54, 55, 56 provided between adjacent pads, In a predetermined range in the X direction of the nanowire, M gate electrodes 71n, 72n, 73n are provided so as to surround the nanowire group.
  • M nanowires 54, 55, and 56 extends in the X direction to connect the adjacent pads
  • the same configuration may be applied to the series part of the NOR gate. Further, the M nanowires 54, 55, and 56 may have the same length in the X direction.
  • FIG. 7 is a plan view showing a layout configuration example of a standard cell included in the semiconductor integrated circuit device according to the embodiment.
  • the standard cell 3 shown in FIG. 7 constitutes an inverter shown in the circuit diagram of FIG. 8 using a nanowire FET. 7, as in FIG. 1, the horizontal direction of the drawing is the X direction (corresponding to the first direction), and the vertical direction of the drawing is the Y direction (corresponding to the second direction).
  • the cross-sectional structure is the same as that shown in FIG. 3 and is not shown here.
  • the standard cell 3 shown in FIG. 7 includes four nanowire FETs. That is, in the standard cell 3, a P-type transistor region PA and an N-type transistor region NA are arranged side by side in the Y direction, and P-type nanowire FETs P31 and P32 are provided in the P-type transistor region PA. N-type nanowire FETs N31 and N32 are provided in the type transistor region NA. As shown in the circuit diagram of FIG. 8, the nanowire FETs P31 and P32 are connected in series, and the nanowire FETs N31 and N32 are connected in series. In the standard cell 3 shown in FIG. 7, a series part P3 is configured by the nanowire FETs P31 and P32 connected in series, and a series part N3 is configured by the nanowire FETs N31 and N32 connected in series.
  • the nanowire FETs P31, P32, N31, and N32 each include a plurality of nanowires 111, 112, 113, and 114 that extend in the X direction and are provided in parallel.
  • four nanowires 111, 112, 113, and 114 are provided side by side in the Y direction.
  • two nanowires 111, 112, 113, and 114 are provided in the vertical direction, that is, in a direction perpendicular to the substrate, and a total of eight nanowires are provided.
  • the nanowires 111, 112, 113, and 114 have a columnar shape, extend in the horizontal direction on the substrate, that is, in parallel with the substrate, and are made of, for example, silicon.
  • the standard cell 3 is provided with pads 121, 122,..., 126 connected to the nanowires 111, 112, 113, 114.
  • the pads 121, 122, and 123 have a P-type impurity introduced into at least a portion connected to the nanowires 111 and 112, and serve as source regions or drain regions of the nanowire FETs P31 and P32.
  • the pads 124, 125, and 126 are doped with N-type impurities at least at portions connected to the nanowires 113 and 114, and serve as source regions or drain regions of the nanowire FETs N31 and N32.
  • the pad 121 is connected to the nanowires 11 in which four separated portions are provided in the Y direction.
  • the pad 122 is connected to four separated nanowires 111 provided in the Y direction and to four nanowires 112 provided in the Y direction.
  • the pad 123 is connected to the nanowires 112 in which four separated portions are provided in the Y direction.
  • the pad 124 is connected to nanowires 113 each having four separated portions provided in the Y direction.
  • the pad 125 is connected to four separated nanowires 113 provided in the Y direction and to four nanowires 114 provided in the Y direction, respectively.
  • the pads 26 are connected to nanowires 114 each having four separated portions in the Y direction.
  • the nanowire FETs P31 and P32 connected in series share the pad 122, and the nanowire FETs N32 and N32 connected in series share the pad 125. That is, the nanowire FET P31 includes pads 121 and 122 connected to the nanowire 111, and the nanowire FET P32 includes pads 122 and 123 connected to the nanowire 112. The nanowire FET N31 includes pads 124 and 125 connected to the nanowire 113, and the nanowire FET N32 includes pads 125 and 126 connected to the nanowire 114.
  • the gate wiring 131 is formed by integrally forming the gate electrode 131p of the nanowire FET P31 and the gate electrode 131n of the nanowire FET N31, and around the nanowires 111 and 113 in a predetermined range in the X direction of the nanowires 111 and 113. It is provided to surround.
  • the gate wiring 132 is formed by integrally forming the gate electrode 132p of the nanowire FET P32 and the gate electrode 132n of the nanowire FET N32, and around the nanowires 112 and 114 in a predetermined range in the X direction of the nanowires 112 and 114. It is provided to surround.
  • dummy gate wirings 135 and 136 extending in the Y direction are arranged on the sides of the cell frame CF of the standard cell 3, respectively.
  • a wiring VDD for supplying a power supply potential is arranged on the upper side of the cell frame CF, and a wiring VSS for supplying a ground potential is arranged on the lower side of the cell frame CF.
  • wirings 141a, 141b, 141c, and 141d are formed in the metal wiring layer M1.
  • the wiring 141a is formed so as to extend downward in the Y direction from the wiring VDD, and is connected to the pad 121 via the local wiring 145a.
  • the wiring 141b connects the pads 123 and 126, is connected to the pad 123 through the local wiring 145b, and is connected to the pad 126 through the local wiring 145c.
  • the wiring 141c is formed so as to extend upward in the Y direction from the wiring VSS, and is connected to the pad 124 via the local wiring 145d.
  • the wiring 141d connects the gate wirings 131 and 132, is connected to the gate wiring 131 through the local wiring 145e, and is connected to the gate wiring 132 through the local wiring 145f.
  • the same signal is input to the gate electrode 131p of the nanowire FET P31 and the gate electrode 132p of the nanowire FET P32.
  • the same signal is input to the gate electrode 131n of the nanowire FET N31 and the gate electrode 132n of the nanowire FET N32.
  • the wirings 141b and 141d correspond to the output Y and input A of the inverter formed by the standard cell 3, respectively.
  • a local wiring 145 g is provided on the pad 122
  • a local wiring 145 h is provided on the pad 125.
  • the local wiring 145g is connected to the pad 122, but is not connected to the wiring of the metal wiring layer M1.
  • the local wiring 145h is connected to the pad 125, but is not connected to the wiring of the metal wiring layer M1.
  • connection form between the metal wirings 141a to 141d, the pads 121, 123, 124, 126 and the gate wirings 131, 132 is through the local wirings 145a, 145b, 145c, 145d, 145e, 145f and the contacts 143.
  • connection form between the metal wiring and the pad and the gate wiring may be a connection through only the local wiring without using the contact, or may be a connection through only the contact without using the local wiring.
  • the pads are arranged at the same pitch Pp in the X direction. Further, the widths Wp, which are the dimensions in the X direction of the pads, are all the same, and the pad intervals Sp, which are the distances between the pads in the X direction, and the lengths Wn of the nanowires 111, 112, 113, 114 are all the same. .
  • the nanowire FETs P31 and P32 constituting the series part P3 are connected by the intermediate node 30a.
  • This intermediate node 30a is a node used only for connection between the nanowire FETs P31 and P32. That is, elements other than the nanowire FETs P31 and P32, power supply wiring, and signal wiring are not directly connected to the intermediate node 30a. Therefore, it is not necessary to provide a pad between the nanowire FETs P31 and P32.
  • the nanowire FETs N31 and N32 constituting the series part N3 are connected by the intermediate node 30b.
  • the intermediate node 30b is a node used only for connection between the nanowire FETs N31 and N32. That is, elements other than the nanowire FETs N31 and N32, power supply wiring, and signal wiring are not directly connected to the intermediate node 30b. Therefore, it is not necessary to provide a pad between the nanowire FETs N31 and N32.
  • the pad 122 is provided at an intermediate position of the nanowire constituting the intermediate node 30a, that is, a position corresponding to the nanowire between the gate electrodes 131p and 132p.
  • the nanowires 111 and 112 that constitute the nanowire FETs P31 and P32 are connected to the pad 122. Thereby, it can prevent that the length of a nanowire becomes non-uniform in a standard cell. Furthermore, the nanowires 111 and 112 can be supported by the pad 122, and the structural strength can be improved.
  • a pad 125 is provided at an intermediate position of the nanowire constituting the intermediate node 30b, that is, a position corresponding to the nanowire between the gate electrodes 131n and 132n.
  • the nanowires 113 and 114 constituting the nanowire FETs N31 and N32 are connected to the pad 125. Thereby, it can prevent that the length of a nanowire becomes non-uniform in a standard cell. Furthermore, the nanowires 113 and 114 can be supported by the pad 125, and the structural strength can be improved. Therefore, manufacturing variations of the semiconductor integrated circuit device including the standard cell according to this embodiment can be suppressed, yield can be improved, and reliability can be improved.
  • the wiring 141d is connected to the gate electrodes 131p and 132p of the nanowire FETs P31 and P32 constituting the series part P3, and the same input signal is given from the input A ing.
  • the wiring 141d is connected to the gate electrodes 131n and 132n of the nanowire FETs N31 and N32 constituting the series part N3, and the same input signal is given from the input A.
  • the number of nanowires 111 and 112 constituting the nanowire FETs P31 and P32 is eight.
  • the number is not limited to this and may be any number.
  • the configuration as shown in FIG. 7 can be used as compared with the nanowire FET having one nanowire that is the minimum number.
  • a transistor with weak driving capability can be realized.
  • the driving capability of the series part P3 can be set to about 1/2 that of the nanowire FET P31. It becomes possible. The same applies to the series part N3.
  • the serial portions P3 and N3 in which transistors of the same input are connected in series are provided in both the P-type transistor region PA and the N-type transistor region NA. You may make it provide the said serial part P3 or N3 in one area
  • the number of the same input nanowire FETs connected in series constituting the series parts P3 and N3 is not limited to two, and three or more nanowire FETs of the same input may be connected in series. Furthermore, the number of nanowire FETs connected in series may be different between the P-type transistor region PA and the N-type transistor region NA.
  • FIG. 9 shows another example of the standard cell in this embodiment.
  • the layout configuration of the standard cell 3A in FIG. 9 is basically the same as that in FIG. 7, and common constituent elements are denoted by the same reference numerals, and detailed description thereof may be omitted here.
  • the number of nanowires 113 and 114 of the nanowire FETs N31 and N32a that form the series part N3 and are given the same input are different from each other.
  • the number of the nanowires 113 and 114 is eight and the same. Therefore, the drive capability of the series part N3 is set to about 0.5 times the drive capability of the nanowire FET N31.
  • the nanowire FETs P31 and P32 have the same number of nanowires 111 and 112, and the driving capability of the series part P3 is set to about 0.5 times the driving capability of the nanowire FET P31.
  • the nanowire FET N31 includes eight nanowires 113 (four in the Y direction and two in the vertical direction) provided in parallel extending in the X direction
  • the nanowire FET N32a includes the X Four nanowires 114 (two in the Y direction and two in the vertical direction) provided in parallel extending in the direction are provided. Therefore, according to the configuration of FIG. 9, the driving capability of the series part N3 is set to between 0.25 and 0.5 times the driving capability of the nanowire FET N31.
  • the number of the nanowires 113 constituting the nanowire FET N31 and the nanowires 114 constituting the nanowire FET N32a is different from each other in the series part N3. In this way, the drive capability can be finely adjusted by making the number of nanowires of a plurality of nanowire FETs connected in series and given the same input different from each other.
  • FIG. 9 illustrates an example in which the number of nanowires constituting the plurality of nanowire FETs is different from each other in the series part N3.
  • the number of the nanowires 111 constituting the nanowire FET P31 and the nanowires 112 constituting the nanowire FET P32 may be different from each other in the series part P3. Thereby, it becomes possible to finely adjust the driving capability of the series part P3.
  • the number of nanowire FETs that are connected in series and that are given the same input may be three or more, and the plurality of nanowire FETs connected in series may be configured. Some or all of the number of nanowires may be different from each other. In other words, the number of nanowire FETs constituting the series part and the number of nanowires constituting each nanowire FET are set to an arbitrary number according to the driving capability required for each of the series parts N3, P3. be able to.
  • FIG. 10 shows another example of the standard cell in this embodiment.
  • the layout configuration of the standard cell 3B in FIG. 10 is basically the same as that in FIGS. 7 and 9, and common constituent elements are denoted by the same reference numerals, and detailed description thereof is omitted here. There is.
  • an N-type nanowire FET N40 which is a dummy transistor that does not contribute to the logic operation of the circuit, is provided.
  • the nanowire FET N40 includes a dummy nanowire 114a and a dummy gate electrode 132a.
  • the dummy nanowire 114 a is provided between the pads 125 and 126 so as to extend in the X direction in parallel with the nanowire 114.
  • the dummy gate electrode 132a is provided so as to surround the dummy nanowire 114a in a predetermined range in the X direction of the dummy nanowire 114a.
  • the dummy gate electrode 132a is connected to the wiring VSS via a wiring 141c, a wiring 141e extending in the X direction from an intermediate position in the Y direction of the wiring 141c, and a local wiring 145g. That is, the gate of the nanowire FET N40 is fixed to the ground potential.
  • the configuration of the standard cell 3B is that in the configuration of the standard cell 3 (see FIG. 7), the gate electrode 132n of the nanowire FET N32 is separated into two, and the gate electrode on the upper side of the separated gate electrode is the gate of the nanowire FET N32a While being used as the electrode 132n, the gate electrode on the lower side of the drawing among the separated gate electrodes is used as the dummy gate electrode 132a and is fixed to the ground potential. That is, the dummy gate electrode 132a is provided on the same straight line on the lower side in the Y direction of the gate electrode 132n of the nanowire FET N32a, and is arranged separately from the gate electrode 132n.
  • the pads 124, 125, and 126 have the same positions at the upper and lower ends in the Y direction. However, only one of the upper and lower ends may match, May not match.
  • FIG. 11 shows another example of the standard cell in this embodiment.
  • the layout configuration of the standard cell 3C in FIG. 11 is basically the same as that of the standard cell 3A in FIG. 9, and common constituent elements are denoted by the same reference numerals, and detailed description thereof is omitted here. There is a case.
  • the numbers of nanowires 111 and 112 of the nanowire FETs P31 and P32a constituting the series part P3 are different from each other.
  • the nanowire FET P31 includes eight nanowires 111 (four in the Y direction and two in the vertical direction) arranged in parallel extending in the X direction, and the nanowire FET P32a is arranged in the X direction.
  • Four nanowires 112 (two in the Y direction and two in the vertical direction) provided in parallel are provided. Therefore, according to the configuration of FIG. 11, the drive capability of the series part P3 constituted by the nanowire FETs P31 and P32a is set to between 0.25 and 0.5 times the drive capability of the nanowire FET P31.
  • the arrangement range of the nanowires 112 is biased with respect to the arrangement range of the pads 122 and 123 in the Y direction.
  • the nanowire 112 is biased downward in the Y direction with respect to the arrangement range of the pads 122 and 123, and both of the two in the Y direction are on the lower side of the nanowire 111 of the nanowire FET P ⁇ b> 31. These two positions coincide with each other.
  • the arrangement range of the nanowire 114 is biased with respect to the arrangement range of the pads 125 and 126 in the Y direction.
  • the nanowire 114 is biased upward in the Y direction with respect to the arrangement range of the pads 122 and 123, and in the Y direction, both of the nanowires 114 are on the Y direction upper side of the nanowire 113 of the nanowire FET N31. It corresponds to each of the two positions.
  • the nanowire FET P32a has a dummy gate electrode 132b.
  • the dummy gate electrode 132b is disposed between the pads 122 and 123 on the same straight line as the gate electrode 132p.
  • the dummy gate electrode 132b is separated from the gate electrode 132p.
  • the nanowire FET N32a has a dummy gate electrode 132a.
  • the dummy gate electrode 132a is disposed between the pads 125 and 126 on the same straight line as the gate electrode 132n.
  • the dummy gate electrode 132a is separated from the gate electrode 132n.
  • the nanowire FETs arranged side by side so as to be adjacent to each other on the same straight line in the X direction and having different numbers of nanowires The positions of the upper and lower ends in the Y direction can be matched. This facilitates the manufacture of the semiconductor integrated circuit device and suppresses manufacturing variations, thereby improving the yield.
  • the dummy gates 132a and 132b may not be arranged, or only one of them may be arranged.
  • the nanowire FETs P31 and N31 are provided with eight nanowires, and the nanowire FETs P32a and N32a are provided with four nanowires.
  • the number of nanowires is not limited to this.
  • the P-type nanowire FET and the N-type nanowire may include different numbers of nanowires.
  • the position of the nanowire 112 of the nanowire FET P32a is the same as the position of the nanowire 111 of the nanowire FET P31 in the Y direction, but may not be the same.
  • the position of the nanowire 114 of the nanowire FET N32a matches the position of the nanowire 113 of the nanowire FET N31 in the Y direction, it does not need to match.
  • FIG. 12 shows another example of the standard cell in this embodiment.
  • the layout configuration of the standard cell 3D in FIG. 12 is basically the same as that in FIG. 7, and common constituent elements are denoted by the same reference numerals, and detailed description thereof may be omitted here.
  • a P-type nanowire FET P41 and an N-type nanowire FET N41 which are dummy transistors that do not contribute to the logic operation of the circuit, are provided.
  • each of the nanowire FETs P32b and N32b includes six nanowires 112 and 114 provided in parallel extending in the X direction (three in the Y direction and two in the vertical direction).
  • the driving capability of the series part P3 composed of the nanowire FETs P31 and P32b is set between 0.25 and 0.5 times the driving capability of the nanowire FET P31, and the configuration shown in FIGS. Is set to a different driving capability.
  • the drive capability of the series part N3 composed of the nanowire FETs N31 and N32b is set to be between 0.25 and 0.5 times the drive capability of the nanowire FET N31, and the configuration shown in FIGS. Is set to a different driving capability.
  • the nanowire FET P41 includes a dummy nanowire 112b and a dummy pad 123a.
  • the dummy pad 123a is disposed adjacent to the upper side of the pad 123 in the Y direction.
  • Two dummy nanowires 112b are provided between the pad 122 and the dummy pad 123a so as to extend in the X direction in parallel with the nanowire 112.
  • the gate wiring 132 extends in the Y direction so as to exceed the arrangement position of the dummy nanowire 112b, and surrounds the dummy nanowire 112b. That is, the dummy gate electrode 132d of the nanowire FET P41 is configured integrally with the gate electrode 132p of the nanowire FET P32b.
  • the nanowire FET N41 includes a dummy nanowire 114b and a dummy pad 126a.
  • the dummy pad 126a is disposed adjacent to the lower side of the pad 126 in the Y direction.
  • Two dummy nanowires 114b are provided between the pad 125 and the dummy pad 126a so as to extend in the X direction in parallel with the nanowire 114.
  • the gate wiring 132 extends in the Y direction so as to exceed the arrangement position of the dummy nanowire 114b, and surrounds the dummy nanowire 114b. That is, the dummy gate electrode 132c of the nanowire FET N41 is configured integrally with the gate electrode 132n of the nanowire FET N32b.
  • the configuration of the standard cell 3D is a configuration in which the pad 123 is separated into two in the nanowire FET P32 and the pad 126 is separated into two in the nanowire FET N32 in the configuration of the standard cell 3 (see FIG. 7). Yes.
  • the nanowire FET P41 that is a dummy transistor for the nanowire FETs P31 and P32b that are arranged side by side so as to be adjacent to each other on the same straight line in the X direction,
  • the positions of the upper and lower ends of the pads 121 and 122 and the area surrounding the pads 123 and 123a can be matched.
  • the pads 124, 125 and the region surrounding the pads 126, 126a can be made to match the positions of the upper and lower ends of each other. For this reason, the manufacture of the semiconductor integrated circuit device is facilitated, and manufacturing variations can be suppressed, so that the yield is improved.
  • FIG. 13 shows another example of the standard cell in this embodiment.
  • the layout configuration of the standard cell 3E in FIG. 13 is basically the same as that of the standard cell 3D in FIG. 12, and the same reference numerals are given to common components, and detailed description thereof is omitted here. There is a case.
  • the nanowire FETs P41 and N41 which are dummy transistors that do not contribute to the logic operation of the circuit, have a dummy gate electrode separated from the gate wiring 132.
  • the nanowire FET P41 includes a dummy nanowire 112b and a dummy pad 123a.
  • the dummy gate electrode 132d is arranged on the same straight line as the gate wiring 132 and surrounds the dummy nanowire 112b.
  • the dummy gate electrode 132d is separated from the gate electrode 132p of the nanowire FET P32b.
  • the nanowire FET N41 includes a dummy nanowire 114a and a dummy pad 126a.
  • the dummy gate electrode 132c is arranged on the same straight line as the gate wiring 132, and surrounds the dummy nanowire 114a.
  • the dummy gate electrode 132c is separated from the gate electrode 132n of the nanowire FET N32b.
  • the positions of the upper and lower ends of the pads 121 and 122 and the regions surrounding the pads 123 and 123 a can be matched.
  • the positions of the upper and lower ends of the pads 124 and 125 and the region surrounding the pads 126 and 126a can be matched. For this reason, the manufacture of the semiconductor integrated circuit device is facilitated, and manufacturing variations can be suppressed, so that the yield is improved.
  • FIG. 14 shows another example of the standard cell in this embodiment.
  • the layout configuration of the standard cell 3F in FIG. 14 is basically the same as that of the standard cell 3D in FIG. 12, and common constituent elements are denoted by the same reference numerals, and detailed description thereof is omitted here. There is a case.
  • a P-type nanowire FET P42 and an N-type nanowire FET N42 which are dummy transistors that do not contribute to the logic operation of the circuit, are provided.
  • each of the nanowire FETs P31b and N31b includes six nanowires 111 and 113 each provided in parallel extending in the X direction (three in the Y direction and two in the vertical direction).
  • the drive capability of the series part P3 composed of the nanowire FETs P31b and P32b is set to be between 0.25 and 0.5 times the drive capability of the nanowire FET P31 shown in FIG.
  • the driving ability is set differently from those shown in FIGS.
  • the drive capability of the series part N3 composed of the nanowire FETs N31b and N32b is set to be between 0.25 and 0.5 times the drive capability of the nanowire FET N31 shown in FIG. 1 to 13 is set to a different driving capability.
  • the nanowire FET P42 includes a dummy nanowire 111b and a dummy pad 121a.
  • the dummy pad 121a is disposed adjacent to the upper side of the pad 121 in the Y direction.
  • Two dummy nanowires 111b are provided between the dummy pads 121a and the pads 122 so as to extend in the X direction in parallel with the nanowires 111.
  • the gate wiring 131 extends in the Y direction so as to exceed the arrangement position of the dummy nanowire 111b, and surrounds the dummy nanowire 111b. That is, the dummy gate electrode 131d of the nanowire FET P42 is configured integrally with the gate electrode 131p of the nanowire FET P31b.
  • the nanowire FET N42 includes a dummy nanowire 113b and a dummy pad 124a.
  • the dummy pad 124a is arranged adjacent to the lower side of the pad 124 in the Y direction.
  • Two dummy nanowires 113b are provided between the dummy pad 124a and the pad 125 so as to extend in the X direction in parallel with the nanowire 113.
  • the gate wiring 131 extends in the Y direction so as to exceed the arrangement position of the dummy nanowire 113b, and surrounds the dummy nanowire 113b. That is, the dummy gate electrode 131c of the nanowire FET N42 is configured integrally with the gate electrode 131n of the nanowire FET N31b.
  • the configuration of the standard cell 3F is a configuration in which the pad 121 is separated into two in the nanowire FET P31 and the pad 124 is separated into two in the nanowire FET N31 in the configuration of the standard cell 3D of FIG.
  • the nanowire FETs P31b and P32b having six nanowires are provided with dummy wire nanowire FETs P41 and P42, so that the region surrounding the pads 121 and 121a in the Y direction and the pads In the area surrounding the pad 122 and the pads 123 and 123a, the positions of the upper and lower ends can be matched. Furthermore, when the standard cells as shown in FIGS. 1 to 13 are arranged adjacent to each other in the X direction and the height in the Y direction is uniform, the pads arranged in the P-type transistor region PA The positions of the upper and lower ends can be matched.
  • the region surrounding the pads 124 and 124a, the pad 125, and the pads 126 and 126a are changed.
  • the positions of the upper and lower ends of each other can be matched.
  • the pads arranged in the N-type transistor region NA The positions of the upper and lower ends can be matched. For this reason, the manufacture of the semiconductor integrated circuit device is facilitated, and manufacturing variations can be suppressed, so that the yield is improved.
  • the number of nanowires is one in the Y direction, but is not limited to this. You may provide the above nanowire.
  • the layout is symmetrical in the vertical direction in the P-type region and the N-type region, but this is not restrictive.
  • a nanowire FET that is a dummy transistor may be provided only in the P-type region, or the pad separation mode, the number of nanowires, and the like may be different in the P-type region and the N-type region.
  • the intervals and thicknesses in the Y direction of the nanowires are illustrated as being equal, but they may not be equal. Further, the number of nanowires of each nanowire FET shown in the present disclosure is merely an example, and is not limited to the number shown here.
  • the pads are formed separately from the nanowires provided in the Y direction.
  • the pads may be formed integrally with the nanowires provided in a plurality in the Y direction.
  • FIG. 15 shows a modification of the layout configuration of FIG.
  • the pads 21, 22, 23, 24, 25, and 26 are integrally formed with respect to the nanowires 11, 12, 13, and 14 provided in the Y direction.
  • the standard cell constituting the NOR, NAND, and inverter has been described.
  • the present invention may be a standard cell for another logic circuit having a series part composed of nanowire FETs connected in series. A similar effect can be obtained.
  • a semiconductor integrated circuit device using a nanowire FET is useful for improving the performance of a semiconductor integrated circuit device in order to provide a layout configuration effective for facilitating manufacturing.

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Abstract

ナノワイヤＦＥＴを用いた半導体集積回路装置について、製造の容易化に有効なレイアウト構成を提供する。互いの接続にのみ用いられる中間ノード（１０）により直列に接続されているナノワイヤＦＥＴ（Ｐ１１，Ｐ１２）を備えたスタンダードセル（１）において、ナノワイヤＦＥＴ（Ｐ１１，Ｐ１２）は、パッド（２１，２２，２３）と、パッド（２１，２２）間においてＸ方向に延び、両パッド（２１，２２）を接続するＮａ本のナノワイヤ（１１）と、パッド（２２，２３）間においてＸ方向に延び、両パッド（２２，２３）を接続するＮｂ本のナノワイヤ（１２）とを備えている。

Description

半導体集積回路装置
　本開示は、ナノワイヤＦＥＴ（Field Effect Transistor）を用いたスタンダードセルを備えた半導体集積回路装置に関する。
　半導体基板上に半導体集積回路を形成する方法として、スタンダードセル方式が知られている。スタンダードセル方式とは、特定の論理機能を有する基本的単位（例えば、インバータ，ラッチ，フリップフロップ，全加算器など）をスタンダードセルとして予め用意しておき、半導体基板上に複数のスタンダードセルを配置して、それらのスタンダードセルを配線で接続することによって、ＬＳＩチップを設計する方式のことである。
　また、ＬＳＩの基本構成要素であるトランジスタは、ゲート長の縮小（スケーリング）により、集積度の向上、動作電圧の低減、及び動作速度の向上を実現してきた。しかし近年、過度なスケーリングによるオフ電流と、それによる消費電力の著しい増大が問題となっている。この問題を解決するため、トランジスタ構造を従来の平面型から立体型に変更した立体構造トランジスタが盛んに研究されている。その１つとして、ナノワイヤＦＥＴが注目されている。
　非特許文献１，２には、ナノワイヤＦＥＴの製造方法の例が開示されている。
S. Bangsaruntip, et al. "High performance and highly uniform gate-all-around silicon nanowire MOSFETs with wire size dependent scaling", Electron Devices Meeting (IEDM), 2009 IEEE International Isaac Laucer, et al. "Si Nanowire CMOS Fabricated with Minimal Deviation from RMG Fin FET Technology Showing Record Performance", 2015 Symposium on VLSI Technology Digest of Technical Papers
　これまで、ナノワイヤＦＥＴを用いたスタンダードセルの構造や、ナノワイヤＦＥＴを用いた半導体集積回路のレイアウトに関して、具体的な検討はまだなされていない。
　本開示は、ナノワイヤＦＥＴを用いた半導体集積回路装置に関するものであり、製造の容易化に有効なレイアウト構成を提供する。
　本開示の第１態様では、半導体集積回路装置は、ナノワイヤＦＥＴ（Field Effect Transistor）である、第１及び第２トランジスタを備え、当該第１及び第２トランジスタが互いの接続にのみ用いられる接続ノードにより直列に接続されているスタンダードセルを備え、前記第１及び第２トランジスタは、第１パッドと、一端が前記第１パッドに接続されかつ当該一端から第１方向に向かって延び、下面が前記第１パッドの下面よりも高い位置にあるＮａ（Ｎａは１以上の整数）本の第１ナノワイヤと、前記第１ナノワイヤの前記第１方向における所定範囲において、前記第１ナノワイヤの周囲を囲うように設けられた第１ゲート電極と、前記第１ナノワイヤの他端が接続される第２パッドと、一端が前記第２パッドに接続されかつ当該一端から前記第１方向に向かって延び、下面が前記第２パッドの下面よりも高い位置にあるＮｂ（Ｎｂは１以上の整数）本の第２ナノワイヤと、前記第２ナノワイヤの前記第１方向における所定範囲において、当該第２ナノワイヤの周囲を囲うように設けられた第２ゲート電極と、前記第２ナノワイヤの他端が接続される第３パッドとを備えている。
　この態様によると、第１及び第２トランジスタ間の接続にのみ用いられる接続ノードを構成する第１ナノワイヤと第２ナノワイヤとの間に第２パッドを設け、この第２パッドに対して第１及び第２ナノワイヤを接続している。これにより、第２パッドによって第１及び第２ナノワイヤを支持することができ、構造上の強度を向上することができる。したがって、半導体集積回路装置の製造ばらつきを抑制することができ、歩留まりを向上し、信頼性を向上することができる。
　本開示の第２態様では、半導体集積回路装置は、ナノワイヤＦＥＴ（Field Effect Transistor）である、第１及び第２トランジスタを備えたスタンダードセルを備え、前記第１及び第２トランジスタは、第１パッドと、一端が前記第１パッドに接続されかつ当該一端から第１方向に向かって延び、下面が前記第１パッドの下面よりも高い位置にあるＮａ（Ｎａは１以上の整数）本の第１ナノワイヤと、前記第１ナノワイヤの前記第１方向における所定範囲において、前記第１ナノワイヤの周囲を囲うように設けられた第１ゲート電極と、前記第１ナノワイヤの他端が接続される第２パッドと、一端が前記第２パッドに接続されかつ当該一端から前記第１方向に向かって延び、下面が前記第２パッドの下面よりも高い位置にあるＮｂ（Ｎｂは１以上の整数）本の第２ナノワイヤと、前記第２ナノワイヤの前記第１方向における所定範囲において、当該第２ナノワイヤの周囲を囲うように設けられた第２ゲート電極と、前記第２ナノワイヤの他端が接続される第３パッドとを備え、前記第２パッドは、前記第１及び第２ナノワイヤ以外の配線に接続されていない。
　この態様によると、第１トランジスタを構成する第１ナノワイヤと第２トランジスタを構成する第２ナノワイヤとの間に、第１及び第２ナノワイヤ以外の配線に接続されていない第２パッドを設けている。換言すると、回路を機能させる目的においては必要のない第２パッドを設けている。このような第２パッドを設けることにより、第１及び第２ナノワイヤを支持することができ、構造上の強度を向上することができる。したがって、半導体集積回路装置の製造ばらつきを抑制することができ、歩留まりを向上し、信頼性を向上することができる。
　本開示の第３態様では、半導体集積回路装置は、直列部がＭ（Ｍは２以上の整数）個のナノワイヤＦＥＴ（Field Effect Transistor）で構成されたＮＡＮＤゲートまたはＮＯＲゲートのスタンダードセルを備え、前記Ｍ個のナノワイヤＦＥＴは、第１方向に所定のピッチで配設されたＭ＋１個のパッドと、隣接する前記パッド間にそれぞれ設けられており、前記第１方向に延びて当該隣接するパッド間を接続し、下面が前記パッドの下面よりも高い位置にあるＬ（Ｌは１以上の整数）本の、Ｍ個のナノワイヤと、前記各ナノワイヤの前記第１方向における所定範囲において、当該ナノワイヤの周囲を囲うように設けられたＭ個のゲート電極とを備えている。
　この態様によると、ＮＡＮＤゲートまたはＮＯＲゲートのスタンダードセルの直列部において、隣接するナノワイヤＦＥＴの間にパッドを設けている。このようなパッドを設けることにより、隣接するパッド間に設けられたナノワイヤを支持することができ、構造上の強度を向上することができる。したがって、半導体集積回路装置の製造ばらつきを抑制することができ、歩留まりを向上し、信頼性を向上することができる。
　本開示によると、ナノワイヤＦＥＴを用いた半導体集積回路装置において、製造が容易になり、製造ばらつきを抑制することができ、歩留まりを向上させることができる。
第１実施形態に係るナノワイヤＦＥＴを備えたスタンダードセルの構成例を示す平面図 図１のスタンダードセルの回路図 図１のスタンダードセルの断面図 図１のスタンダードセルの断面図 第１実施形態に係るスタンダードセルの他の構成例を示す平面図 図５のスタンダードセルの回路図 第２実施形態に係るナノワイヤＦＥＴを備えたスタンダードセルの構成例を示す平面図 図７のスタンダードセルの回路図 第２実施形態に係るスタンダードセルの他の構成例を示す平面図 第２実施形態に係るスタンダードセルの他の構成例を示す平面図 第２実施形態に係るスタンダードセルの他の構成例を示す平面図 第２実施形態に係るスタンダードセルの他の構成例を示す平面図 第２実施形態に係るスタンダードセルの他の構成例を示す平面図 第２実施形態に係るスタンダードセルの他の構成例を示す平面図 図１のスタンダードセルのレイアウト構成の変形例 ナノワイヤＦＥＴの基本構造を示す模式図 ナノワイヤＦＥＴの基本構造を示す模式図
　以下、実施の形態について、図面を参照して説明する。以下の実施の形態では、半導体集積回路装置は複数のスタンダードセルを備えており、この複数のスタンダードセルのうち少なくとも一部は、ナノワイヤＦＥＴ（Field Effect Transistor）を備えるものとする。
　図１６はナノワイヤＦＥＴの基本構造例を示す模式図である（ナノワイヤ全周ゲート（ＧＡＡ：Gate All Around）ＦＥＴともいう）。ナノワイヤＦＥＴとは、電流が流れる細いワイヤ（ナノワイヤ）を用いたＦＥＴである。ナノワイヤは例えばシリコンによって形成される。図１６に示すように、ナノワイヤは、基板上において、水平方向すなわち基板と並行して延びるように形成されており、その両端が、ナノワイヤＦＥＴのソース領域およびドレイン領域となる構造物に接続されている。本願明細書では、ナノワイヤＦＥＴにおいて、ナノワイヤの両端に接続されており、ナノワイヤＦＥＴのソース領域およびドレイン領域となる構造物のことを、パッドと呼ぶ。図１６では、シリコン基板の上にＳＴＩ(Shallow Trench Isolation)が形成されているが、ナノワイヤの下方（ハッチを付した部分）では、シリコン基板が露出している。なお実際には、ハッチを付した部分は熱酸化膜等で覆われている場合があるが、図１６では簡略化のため、図示を省略している。
　ナノワイヤは、その周囲が、シリコン酸化膜等の絶縁膜を介して、例えばポリシリコンからなるゲート電極によってぐるりと囲まれている。パッド及びゲート電極は、基板表面上に形成されている。この構造により、ナノワイヤのチャネル領域は、上部、両側部、及び、下部が全てゲート電極に囲まれているため、チャネル領域に均一に電界がかかり、これにより、ＦＥＴのスイッチング特性が良好になる。
　なお、パッドは、少なくともナノワイヤが接続されている部分はソース／ドレイン領域となるが、ナノワイヤが接続されている部分よりも下の部分は、必ずしもソース／ドレイン領域とはならない場合もある。また、ナノワイヤの一部（ゲート電極に囲まれていない部分）が、ソース／ドレイン領域となる場合もある。
　また、図１６では、ナノワイヤは、縦方向すなわち基板と垂直をなす方向において、２本配置されている。ただし、縦方向に配置するナノワイヤの本数は、２本に限られるものではなく、１本でもよいし、３本以上を縦方向に並べて配置してもよい。また、図１６では、最も上のナノワイヤの上端とパッドの上端とは、高さがそろっている。ただし、これらの高さをそろえる必要はなく、パッドの上端が最も上のナノワイヤの上端よりも高くてもかまわない。
　また、図１７に示すように、基板の上面にＢＯＸ(Buried Oxide)が形成されており、このＢＯＸの上にナノワイヤＦＥＴが形成される場合もある。
　－第１実施形態－
　図１は第１実施形態に係る半導体集積回路装置が備えるスタンダードセルのレイアウト構成例を示す平面図である。図１に示すスタンダードセル１は、ナノワイヤＦＥＴを用いて、図２の回路図に示す２入力ＮＯＲゲートを構成するものである。図１では、図面横方向をＸ方向（第１方向に相当）とし、図面縦方向をＹ方向（第２方向に相当）としている。
　図１に示すスタンダードセル１は、４個のナノワイヤＦＥＴを備えている。すなわち、スタンダードセル１は、Ｐ型トランジスタ領域ＰＡとＮ型トランジスタ領域ＮＡとがＹ方向に並べて配置されており、Ｐ型トランジスタ領域ＰＡにＰ型のナノワイヤＦＥＴ　Ｐ１１，Ｐ１２が設けられており、Ｎ型トランジスタ領域ＮＡにＮ型のナノワイヤＦＥＴ　Ｎ１１，Ｎ１２が設けられている。図２の回路図に示すように、第１トランジスタとしてのナノワイヤＦＥＴ　Ｐ１１と、第２トランジスタとしてのナノワイヤＦＥＴ　Ｐ１２とは直列に接続されており、ナノワイヤＦＥＴ　Ｎ１１，Ｎ１２は並列に接続されている。図１に示すスタンダードセル１では、直列接続されたナノワイヤＦＥＴ　Ｐ１１，Ｐ１２によって直列部Ｐ１が構成されている。
　ナノワイヤＦＥＴ　Ｐ１１，Ｐ１２，Ｎ１１，Ｎ１２はそれぞれ、Ｘ方向に延び、並列に設けられた複数の、ナノワイヤ１１，１２，１３，１４を備えている。ここでは、ナノワイヤ１１，１２，１３，１４はそれぞれ、Ｙ方向において４本ずつ並べて設けられている。また後述するが、ナノワイヤ１１，１２，１３，１４はそれぞれ、縦方向すなわち基板と垂直をなす方向において２本ずつ設けられており、合計で８本ずつ、設けられている。ナノワイヤ１１，１２，１３，１４は、円柱状であり、基板上において水平方向すなわち基板と並行して延びており、例えばシリコンで形成されている。また、スタンダードセル１には、ナノワイヤ１１，１２，１３，１４と接続されたパッド２１，２２，…，２６が設けられている。パッド２１，２２，２３は、少なくともナノワイヤ１１，１２と接続された部分にＰ型の不純物が導入されており、ナノワイヤＦＥＴ　Ｐ１１，Ｐ１２のソース領域またはドレイン領域となる。パッド２４，２５，２６は、少なくともナノワイヤ１３，１４と接続された部分にＮ型の不純物が導入されており、ナノワイヤＦＥＴ　Ｎ１１，Ｎ１２のソース領域またはドレイン領域となる。
　またここでは、パッド２１，２２，２３，２４，２５，２６はそれぞれ、４個ずつ、Ｙ方向に分離して形成されている。パッド２１は、分離した４個の部分が、Ｙ方向に４本設けられたナノワイヤ１１にそれぞれ接続されている。パッド２２は、分離した４個の部分が、Ｙ方向に４本設けられたナノワイヤ１１にそれぞれ接続され、また、Ｙ方向に４本設けられたナノワイヤ１２にそれぞれ接続されている。パッド２３は、分離した４個の部分が、Ｙ方向に４本設けられたナノワイヤ１２にそれぞれ接続されている。パッド２４は、分離した４個の部分が、Ｙ方向に４本設けられたナノワイヤ１３にそれぞれ接続されている。パッド２５は、分離した４個の部分が、Ｙ方向に４本設けられたナノワイヤ１３にそれぞれ接続され、また、Ｙ方向に４本設けられたナノワイヤ１４にそれぞれ接続されている。パッド２６は、分離した４個の部分が、Ｙ方向に４本設けられたナノワイヤ１４にそれぞれ接続されている。
　直列に接続されたナノワイヤＦＥＴ　Ｐ１１，Ｐ１２はパッド２２を共有している。すなわち、ナノワイヤＦＥＴ　Ｐ１１は第１ナノワイヤとしてのナノワイヤ１１と接続された第１パッドとしてのパッド２１及び第２パッドとしてのパッド２２を備えている。同様に、ナノワイヤＦＥＴ　Ｐ１２は第２ナノワイヤとしてのナノワイヤ１２と接続されたパッド２２及び第３パッドとしてのパッド２３を備えている。また、並列に接続されたナノワイヤＦＥＴ　Ｎ１１，Ｎ１２はパッド２５を共有している。すなわち、ナノワイヤＦＥＴ　Ｎ１１はナノワイヤ１３と接続されたパッド２４，２５を備えており、ナノワイヤＦＥＴ　Ｎ１２はナノワイヤ１４と接続されたパッド２５，２６を備えている。
　また、スタンダードセル１には、Ｙ方向に直線状に延びる２本のゲート配線３１，３２が配置されている。ゲート配線３１は、第１ゲート電極としてのナノワイヤＦＥＴ　Ｐ１１のゲート電極３１ｐと、ナノワイヤＦＥＴ　Ｎ１１のゲート電極３１ｎとを一体に形成したものであり、ナノワイヤ１１，１３のＸ方向における所定範囲において、ナノワイヤ１１，１３の周囲を囲うように設けられている。ゲート配線３２は、第２ゲート電極としてのナノワイヤＦＥＴ　Ｐ１２のゲート電極３２ｐと，ナノワイヤＦＥＴ　Ｎ１２のゲート電極３２ｎとを一体に形成したものであり、ナノワイヤ１２，１４のＸ方向における所定範囲において、ナノワイヤ１２，１４の周囲を囲うように設けられている。また、スタンダードセル１のセル枠ＣＦの側辺に、Ｙ方向に延びるダミーゲート配線３５，３６がそれぞれ配置されている。
　ナノワイヤＦＥＴ　Ｐ１１，Ｐ１２，Ｎ１１，Ｎ１２の上層に、金属配線層Ｍ１が構成されている。金属配線層Ｍ１において、セル枠ＣＦの上辺に、電源電位を供給する配線ＶＤＤが配置されており、セル枠ＣＦの下辺に、接地電位を供給する配線ＶＳＳが配置されている。また、金属配線層Ｍ１において、配線４１ａ，４１ｂ，…，４１ｆが形成されている。配線４１ａは、配線ＶＤＤからＹ方向下向きに延びるように形成されており、ローカル配線４５ａを介してパッド２１に接続されている。配線４１ｂは、配線ＶＳＳからＹ方向上向きに延びるように形成されており、ローカル配線４５ｂを介してパッド２４に接続されている。配線４１ｃは、配線ＶＳＳからＹ方向上向きに延びるように形成されており、ローカル配線４５ｃを介してパッド２６に接続されている。配線４１ｄは、パッド２３，２５を接続するものであり、ローカル配線４５ｄを介してパッド２３に接続されており、ローカル配線４５ｅを介してパッド２５に接続されている。配線４１ｅは，ゲート配線３１にローカル配線４５ｆを介して接続される。配線４１ｆは、ゲート配線３２にローカル配線４５ｇを介して接続される。配線４１ｄ，４１ｅ，４１ｆは、２入力ＮＯＲ回路の出力Ｙ、入力Ａ、入力Ｂにそれぞれ対応する。また、パッド２２上にローカル配線４５ｈが設けられている。ローカル配線４５ｈはパッド２２に接続されているが、金属配線層Ｍ１の配線とは接続されていない。
　なお、ここでは、金属配線４１ａ～４１ｆとパッド２１，２３，２４，２５，２６およびゲート配線３１，３２との接続形態は、ローカル配線４５ａ，４５ｂ，４５ｃ，４５ｄ，４５ｅ，４５ｆ，４５ｇとコンタクト４３を介した接続としている。ただし、金属配線とパッドおよびゲート配線との接続形態は、コンタクトを介さずに、ローカル配線のみを介した接続としてもよいし、ローカル配線を介さずに、コンタクトのみを介した接続としてもよい。
　図３は図１のレイアウト構成の線Ｄ－Ｄ‘における断面図であり、図４は図１のレイアウト構成の線Ｅ－Ｅ’における断面図である。図３および図４に示すように、金属配線層Ｍ１の配線４１ａ～４１ｆは、コンタクト４３を介して、ローカル配線４５ａ～４５ｇに接続されている。コンタクト４３は、金属配線層Ｍ１の配線４１ａ～４１ｆと一緒にデュアルダマシンプロセスによって形成される。なお、コンタクト４３は、金属配線層Ｍ１の配線４１ａ～４１ｆとは別個に形成してもよい。また、金属配線層Ｍ１の配線４１ａ～４１ｆは、例えばＣｕからなり、その表面に、例えばタンタルまたは窒化タンタルを含むバリアメタル４８が形成されている。ローカル配線４５ａ～４５ｈは、例えばタングステンからなり、その表面に、例えばチタンまたは窒化チタンを含むグルー膜４７が形成されている。なお、ローカル配線４５ａ～４５ｈは、コバルトによって形成してもよい。この場合は、グルー膜４７の形成を省いてもよい。また、パッド２１～２６の表面には、例えばニッケルやコバルト等からなるシリサイド膜４９が形成されている。
　層間絶縁膜４６ａ，４６ｂは、例えばシリコン酸化膜である。層間絶縁膜４６ｃは、例えばＳｉＯＣやポーラス膜のような低誘電率膜である。なお、層間絶縁膜４６ｃは、２またはそれ以上の積層構造となっていてもよい。
　ゲート電極３１ｐ，３１ｎ，３２ｐ，３２ｎは、例えばポリシリコンによって形成される。なお、ゲート電極３１ｐ，３１ｎ，３２ｐ，３２ｎは、窒化チタン等の金属を含む材料によって形成されてもよい。また、ゲート絶縁膜は、例えばシリコン酸化膜であり、例えば熱酸化法によって形成される。なお、ゲート絶縁膜は、ハフニウム、ジルコニウム、ランタン、イットリウム、アルミニウム、チタンまたはタンタルの酸化物によって形成されてもよい。
　図３及び図４の断面図から分かるように、パッド２１，２２，…，２６の下面は、ナノワイヤ１１，１２，１３，１４の下面よりも低い位置にある。また、ナノワイヤ１１，１２，１３，１４の上面は、パッド２１，２２，…，２６の上面と同じ高さにある。そして、ゲート電極３１ｐ，３２ｐ，３１ｎ，３２ｎは、ナノワイヤ１１，１２，１３，１４の周囲をぐるりと囲むように形成されている。すなわち、ナノワイヤ１１，１２，１３，１４に形成されるチャネル領域の上面、両側面、下面の全てが、絶縁膜を介して、ゲート電極３１ｐ，３２ｐ，３１ｎ，３２ｎに囲われている。なお、ナノワイヤ１１，１２，１３，１４の上面は、パッド２１，２２，２３，２４，２５，２６の上面よりも低い位置にあってもよい。また、基板の上面にＢＯＸ(Buried Oxide)が形成されていてもよい。
　図１のスタンダードセル１では、パッドは、Ｘ方向において、同一ピッチＰｐで配置されている。すなわち、Ｐ型トランジスタ領域ＰＡにおいて、パッド２１，２２，２３はピッチＰｐで配置されており、またＮ型トランジスタ領域ＮＡにおいてパッド２４，２５，２６はピッチＰｐで配置されている。また、Ｐ型トランジスタ領域ＰＡとＮ型トランジスタ領域ＮＡとにおいて、Ｘ方向におけるパッドの位置が一致している。すなわち、Ｘ方向において、パッド２１，２４の位置はそろっており、同様に、パッド２２，２５の位置、及び、パッド２３，２６の位置もそれぞれそろっている。また、パッドのＸ方向における寸法である幅Ｗｐは全て同一であり、またＸ方向におけるパッド同士の間隔であるパッド間隔Ｓｐも、全て同一である。ここで、次の関係式が成り立つ。
　Ｐｐ＝Ｗｐ＋Ｓｐ
　また、Ｐ型トランジスタ領域ＰＡ及びＮ型トランジスタ領域ＮＡのそれぞれにおいて、Ｘ方向における各パッドの間は、ナノワイヤによって接続されている。したがって、ナノワイヤの長さＷｎは、パッド間隔Ｓｐと等しい。すなわち、
　Ｗｎ＝Ｓｐ
であり、ナノワイヤ１１，１２，１３，１４の長さＷｎも、全て同一である。
　また、セル枠ＣＦと、セル枠ＣＦに最も近いパッド２１，２３，２４，２６の中心線との間隔は、パッドのピッチＰｐの１／２である。この結果、スタンダードセル１のＸ方向における寸法であるセル幅Ｗcellは、パッドのピッチＰｐの整数倍、ここでは３倍になっている。
　また、図１のスタンダードセル１では、ゲート配線（ダミーゲート配線を含む）は、Ｘ方向において、同一ピッチＰｇで配置されている。また、ゲート配線のＸ方向における寸法である幅Ｗｇは全て同一であり、またＸ方向におけるゲート配線同士の間隔Ｓｇも、全て同一である。ここで、次の関係式が成り立つ。
　Ｐｇ＝Ｗｇ＋Ｓｇ
また、ゲート配線のピッチＰｇは、パッドのピッチＰｐと等しい。すなわち、
　Ｐｐ＝Ｐｇ
である。
　図１のレイアウト構成は、次のような特徴を有している。
　Ｐ型トランジスタ領域ＰＡにおいて、直列部Ｐ１を構成するナノワイヤＦＥＴ　Ｐ１１，Ｐ１２は中間ノード１０によって接続されている。この中間ノード１０は、ナノワイヤＦＥＴ　Ｐ１１，Ｐ１２間の接続にのみ用いられるノードである。すなわち、中間ノード１０には、ナノワイヤＦＥＴ　Ｐ１１，Ｐ１２以外の素子、電源配線及び信号配線が直接接続されていない。したがって、ナノワイヤＦＥＴ　Ｐ１１，Ｐ１２の間にパッドを設ける必要はない（図３の一点鎖線参照）。
　一方で、本実施形態では、上記中間ノード１０を構成するナノワイヤの中間位置、すなわち、ゲート電極３１ｐ，３２ｐの間におけるナノワイヤと対応する位置に、パッド２２を設けている。そして、このパッド２２に対して、ナノワイヤＦＥＴ　Ｐ１１，Ｐ１２を構成するナノワイヤ１１，１２を接続している。これにより、スタンダードセル内においてナノワイヤの長さが不均一になるのを防ぐことができる。さらに、パッド２２により、ナノワイヤ１１，１２を支持することができ、構造上の強度を向上することができる。したがって、本実施形態に係るスタンダードセルを含む半導体集積回路装置の製造ばらつきを抑制することができ、歩留まりを向上し、信頼性を向上することができる。
　（他の例）
　図５は第１実施形態に係る半導体集積回路装置が備えるスタンダードセルのレイアウト構成例を示す平面図である。図５に示すスタンダードセル２は、ナノワイヤＦＥＴを用いて、図６の回路図に示す３入力ＮＡＮＤゲートを構成するものである。図５では、図１と同様に、図面横方向をＸ方向（第１方向に相当）とし、図面縦方向をＹ方向（第２方向に相当）としている。なお、断面構造は、図３及び図４に示すものと同様であり、ここでは図示を省略する。
　図５に示すスタンダードセル２は、６個のナノワイヤＦＥＴを備えている。すなわち、スタンダードセル２は、Ｐ型トランジスタ領域ＰＡとＮ型トランジスタ領域ＮＡとがＹ方向に並べて配置されており、Ｐ型トランジスタ領域ＰＡにＰ型のナノワイヤＦＥＴ　Ｐ２１，Ｐ２２，Ｐ２３が設けられており、Ｎ型トランジスタ領域ＮＡにＮ型のナノワイヤＦＥＴ　Ｎ２１，Ｎ２２，Ｎ２３が設けられている。図６の回路図に示すように、ナノワイヤＦＥＴ　Ｐ２１，Ｐ２２，Ｐ２３は並列に接続されており、ナノワイヤＦＥＴ　Ｎ２１，Ｎ２２，Ｎ２３は直列に接続されている。図５に示すスタンダードセル２では、直列接続されたナノワイヤＦＥＴ　Ｎ２１，Ｎ２２，Ｎ２３によって直列部Ｎ２が構成されている。
　ナノワイヤＦＥＴ　Ｐ２１，Ｐ２２，Ｐ２３，Ｎ２１，Ｎ２２，Ｎ２３はそれぞれ、Ｘ方向に延び、並列に設けられた複数の、ナノワイヤ５１，５２，…，５６を備えている。ここでは、ナノワイヤ５１，５２，５３，５４，５５，５６はそれぞれ、Ｙ方向において３本ずつ並べて設けられている。また、ナノワイヤ５１，５２，５３，５４，５５，５６はそれぞれ、縦方向すなわち基板と垂直をなす方向において２本ずつ設けられており、合計で６本ずつ、設けられている。ナノワイヤ５１，５２，…，５６は、円柱状であり、基板上において水平方向すなわち基板と並行して延びており、例えばシリコンで形成されている。また、スタンダードセル２には、ナノワイヤ５１，５２，…，５６と接続されたパッド６１，６２，…，６８が設けられている。パッド６１，６２，６３，６４は、少なくともナノワイヤ５１，５２，５３と接続された部分にＰ型の不純物が導入されており、ナノワイヤＦＥＴ　Ｐ２１，Ｐ２２，Ｐ２３のソース領域またはドレイン領域となる。パッド６５，６６，６７，６８は、少なくともナノワイヤ５４，５５，５６と接続された部分にＮ型の不純物が導入されており、ナノワイヤＦＥＴ　Ｎ２１，Ｎ２２，Ｎ２３のソース領域またはドレイン領域となる。
　またここでは、パッド６１，６２，６３，６４，６５，６６，６７，６８はそれぞれ、３個ずつ、Ｙ方向に分離して形成されている。パッド６１は、分離した３個の部分が、Ｙ方向に３本設けられたナノワイヤ５１にそれぞれ接続されている。パッド６２は、分離した３個の部分が、Ｙ方向に３本設けられたナノワイヤ５１にそれぞれ接続され、また、Ｙ方向に３本設けられたナノワイヤ５２にそれぞれ接続されている。パッド６３は、分離した３個の部分が、Ｙ方向に３本設けられたナノワイヤ５２にそれぞれ接続され、また、Ｙ方向に３本設けられたナノワイヤ５３にそれぞれ接続されている。パッド６４は、分離した３個の部分が、Ｙ方向に３本設けられたナノワイヤ５３にそれぞれ接続されている。パッド６５は、分離した３個の部分が、Ｙ方向に３本設けられたナノワイヤ５４にそれぞれ接続されている。パッド６６は、分離した３個の部分が、Ｙ方向に３本設けられたナノワイヤ５４にそれぞれ接続され、また、Ｙ方向に３本設けられたナノワイヤ５５にそれぞれ接続されている。パッド６７は、分離した３個の部分が、Ｙ方向に３本設けられたナノワイヤ５５にそれぞれ接続され、また、Ｙ方向に３本設けられたナノワイヤ５６にそれぞれ接続されている。パッド６８は、分離した３個の部分が、Ｙ方向に３本設けられたナノワイヤ５６にそれぞれ接続されている。
　並列に接続されたナノワイヤＦＥＴ　Ｐ２１，Ｐ２２はパッド６２を共有しており、並列に接続されたナノワイヤＦＥＴ　Ｐ２２，Ｐ２３はパッド６３を共有している。すなわち、ナノワイヤＦＥＴ　Ｐ２１はナノワイヤ５１と接続されたパッド６１，６２を備えており、ナノワイヤＦＥＴ　Ｐ２２はナノワイヤ５２と接続されたパッド６２，６３を備えており、ナノワイヤＦＥＴ　Ｐ２３はナノワイヤ５３と接続されたパッド６３，６４を備えている。また、直列に接続されたナノワイヤＦＥＴ　Ｎ２１，Ｎ２２はパッド６６を共有しており、直列に接続されたナノワイヤＦＥＴ　Ｎ２２，Ｎ２３はパッド６７を共有している。すなわち、ナノワイヤＦＥＴ　Ｎ２１はナノワイヤ５４と接続されたパッド６５，６６を備えており、ナノワイヤＦＥＴ　Ｎ２２はナノワイヤ５５と接続されたパッド６６，６７を備えており、ナノワイヤＦＥＴ　Ｎ２３はナノワイヤ５６と接続されたパッド６７，６８を備えている。
　また、スタンダードセル２には、Ｙ方向に延びる３本のゲート配線７１，７２，７３が配置されている。ゲート配線７１は、ナノワイヤＦＥＴ　Ｐ２１のゲート電極７１ｐと、ナノワイヤＦＥＴ　Ｎ２１のゲート電極７１ｎとを一体に形成したものであり、ナノワイヤ５１，５４のＸ方向における所定範囲において、ナノワイヤ５１，５４の周囲を囲うように設けられている。ゲート配線７２は、ナノワイヤＦＥＴ　Ｐ２２のゲート電極７２ｐと、ナノワイヤＦＥＴ　Ｎ２２のゲート電極７２ｎとを一体に形成したものであり、ナノワイヤ５２，５５のＸ方向における所定範囲において、ナノワイヤ５２，５５の周囲を囲うように設けられている。ゲート配線７３は、ナノワイヤＦＥＴ　Ｐ２３のゲート電極７３ｐと、ナノワイヤＦＥＴ　Ｎ２３のゲート電極７３ｎとを一体に形成したものであり、ナノワイヤ５３，５６のＸ方向における所定範囲において、ナノワイヤ５３，５６の周囲を囲うように設けられている。また、スタンダードセル２のセル枠ＣＦの側辺に、Ｙ方向に延びるダミーゲート配線７５，７６がそれぞれ配置されている。
　ナノワイヤＦＥＴ　Ｐ２１，Ｐ２２，Ｐ２３，Ｎ２１，Ｎ２２，Ｎ２３の上層に、金属配線層Ｍ１が構成されている。金属配線層Ｍ１において、セル枠ＣＦの上辺に、電源電位を供給する配線ＶＤＤが配置されており、セル枠ＣＦの下辺に、接地電位を供給する配線ＶＳＳが配置されている。また、金属配線層Ｍ１において、配線８１ａ～８１ｇが形成されている。配線８１ａは、配線ＶＤＤからＹ方向下向きに延びるように形成されており、ローカル配線８５ａを介してパッド６１に接続されている。配線８１ｂは、配線ＶＤＤからＹ方向下向きに延びるように形成されており、ローカル配線８５ｂを介してパッド６３に接続されている。配線８１ｃは、配線ＶＳＳからＹ方向上向きに延びるように形成されており、ローカル配線８５ｃを介してパッド６５に接続されている。配線８１ｄは、パッド６２，６４，６８を接続するものであり、ローカル配線８５ｄを介してパッド６２に接続されており、ローカル配線８５ｅを介してパッド６４に接続されており、ローカル配線８５ｆを介してパッド６８に接続されている。配線８１ｅは，ゲート配線７１にローカル配線８５ｇを介して接続される。配線８１ｆは、ゲート配線７２にローカル配線８５ｈを介して接続される。配線８１ｇは、ゲート配線７３にローカル配線８５ｉを介して接続される。配線８１ｄ，８１ｅ，８１ｆ，８１ｇは、３入力ＮＡＮＤ回路の出力Ｙ、入力Ａ、入力Ｂ、入力Ｃにそれぞれ対応する。また、パッド６６上にローカル配線８５ｊが設けられており、パッド６７上にローカル配線８５ｋが設けられている。ローカル配線８５ｊはパッド６６に接続されているが、金属配線層Ｍ１の配線とは接続されていない。ローカル配線８５ｋはパッド６７に接続されているが、金属配線層Ｍ１の配線とは接続されていない。
　なお、ここでは、金属配線８１ａ，８１ｂ，８１ｃ，８１ｄ，８１ｅ，８１ｆ，８１ｇとパッド６１，６２，６３，６４，６５，６８およびゲート配線７１，７２，７３との接続形態は、ローカル配線８５ａ，８５ｂ，８５ｃ，８５ｄ，８５ｅ，８５ｆ，８５ｇ，８５ｈ，８５ｉとコンタクト８３を介した接続としている。ただし、金属配線とパッドおよびゲート配線との接続形態は、コンタクトを介さずに、ローカル配線のみを介した接続としてもよいし、ローカル配線を介さずに、コンタクトのみを介した接続としてもよい。
　スタンダードセル２の断面構造は、スタンダードセル１と同様である。すなわち、パッド６１，６２，…，６８の下面は、ナノワイヤ５１，５２，…，５６の下面よりも低い位置にある。また、ナノワイヤ５１，５２，…，５６の上面は、パッド６１，６２，…，６８の上面と同じ高さにある。そして、ゲート電極７１ｐ，７２ｐ，７３ｐ，７１ｎ，７２ｎ，７３ｎは、ナノワイヤ５１，５２，…，５６の周囲をぐるりと囲むように形成されている。すなわち、ナノワイヤ５１，５２，…，５６に形成されるチャネル領域の上面、両側面、下面の全てが、絶縁膜を介して、ゲート電極７１ｐ，７２ｐ，７３ｐ，７１ｎ，７２ｎ，７３ｎに囲われている。なお、ナノワイヤ５１，５２，…，５６の上面は、パッド６１，６２，…，６８の上面よりも低い位置にあってもよい。
　図５のスタンダードセル２では、パッドは、Ｘ方向において、同一ピッチＰｐで配置されている。すなわち、Ｐ型トランジスタ領域ＰＡにおいて、パッド６１，６２，６３，６４はピッチＰｐで配置されており、Ｎ型トランジスタ領域ＮＡにおいてパッド６５，６６，６７，６８はピッチＰｐで配置されている。また、Ｐ型トランジスタ領域ＰＡとＮ型トランジスタ領域ＮＡとにおいて、Ｘ方向におけるパッドの位置が一致している。すなわち、Ｘ方向において、パッド６１，６５の位置はそろっており、同様に、パッド６２，６６の位置、パッド６３，６７の位置、及び、パッド６４，６８の位置もそれぞれそろっている。また、パッドの幅Ｗｐは全て同一であり、またＸ方向におけるパッド間隔Ｓｐも、全て同一である。ここで、次の関係式が成り立つ。
　Ｐｐ＝Ｗｐ＋Ｓｐ
　また、Ｐ型トランジスタ領域ＰＡ及びＮ型トランジスタ領域ＮＡのそれぞれにおいて、Ｘ方向における各パッドの間は、ナノワイヤによって接続されているので、ナノワイヤの長さＷｎは、パッド間隔Ｓｐと等しい。すなわち、
　Ｗｎ＝Ｓｐ
であり、ナノワイヤ５１，５２，…，５６の長さＷｎも、全て同一である。
　また、セル枠ＣＦと、セル枠ＣＦに最も近いパッド６１，６４，６５，６８の中心線との間隔は、パッドのピッチＰｐの１／２である。この結果、スタンダードセル２のセル幅Ｗcellは、パッドのピッチＰｐの整数倍、ここでは４倍になっている。
　また、図５のスタンダードセル２では、ゲート配線（ダミーゲート配線を含む）は、Ｘ方向において、同一ピッチＰｇで配置されている。また、ゲート配線の幅Ｗｇは全て同一であり、またＸ方向におけるゲート配線間隔Ｓｇも、全て同一である。ここで、次の関係式が成り立つ。
　Ｐｇ＝Ｗｇ＋Ｓｇ
また、ゲート配線Ｐｇは、パッドのピッチＰｐと等しい。すなわち、
　Ｐｐ＝Ｐｇ
である。
　図５の構成では、Ｎ型トランジスタ領域ＮＡにおいて直列部Ｎ２を構成するナノワイヤＦＥＴ　Ｎ２１，Ｎ２２，Ｎ２３において、ナノワイヤＦＥＴ　Ｎ２１，Ｎ２２は中間ノード２０ａによって接続され、ナノワイヤＦＥＴ　Ｎ２２，Ｎ２３は中間ノード２０ｂによって接続されている。中間ノード２０ａは、ナノワイヤＦＥＴ　Ｎ２１，Ｎ２２間の接続にのみ用いられるノードであり、中間ノード２０ｂは、ナノワイヤＦＥＴ　Ｎ２２，Ｎ２３間の接続にのみ用いられるノードである。すなわち、中間ノード２０ａには、ナノワイヤＦＥＴ　Ｎ２１，Ｎ２２以外の素子、電源配線及び信号配線が直接接続されていない。同様に、中間ノード２０ｂには、ナノワイヤＦＥＴ　Ｎ２２，Ｎ２３以外の素子、電源配線及び信号配線が直接接続されていない。したがって、ナノワイヤＦＥＴ　Ｎ２１，Ｎ２２の間及びナノワイヤＦＥＴ　Ｎ２２，Ｎ２３の間にパッドを設ける必要はない。
　一方で、図５の構成では、図１の構成と同様に、上記中間ノード２０ａを構成するナノワイヤの中間位置、すなわち、ゲート電極７１ｎ，７２ｎの間におけるナノワイヤと対応する位置に、パッド６６を設けている。同様に、上記中間ノード２０ｂを構成するナノワイヤの中間位置、すなわち、ゲート電極７２ｎ，７３ｎの間におけるナノワイヤと対応する位置に、パッド６７を設けている。そして、パッド６６に対して、ナノワイヤＦＥＴ　Ｎ２１，Ｎ２２を構成するナノワイヤ５４，５５を接続し、パッド６７に対して、ナノワイヤＦＥＴ　Ｎ２２，Ｎ２３を構成するナノワイヤ５５，５６を接続している。
　これにより、スタンダードセル内においてナノワイヤの長さが不均一になるのを防ぐことができる。さらに、パッド６６、６７により、ナノワイヤ５４，５５，５６を支持することができ、構造上の強度を向上することができる。したがって、半導体集積回路装置の製造ばらつきを抑制することができ、歩留まりを向上し、信頼性を向上することができる。
　また、図５の構成では、図６の３入力ＮＡＮＤゲートのスタンダードセルにおいて、直列部Ｎ２を構成するＭ（Ｍは２以上の整数、図５ではＭ＝３）個のナノワイヤＦＥＴ　Ｎ２１，Ｎ２２，Ｎ２３は、Ｘ方向に所定のピッチで配設された（Ｍ＋１）個のパッド６５，６６，６７，６８と、隣接するパッド間にそれぞれ設けられたＭ個のナノワイヤ５４，５５，５６と、各ナノワイヤのＸ方向における所定範囲において、当該ナノワイヤ群の周囲を囲うように設けられたＭ個のゲート電極７１ｎ，７２ｎ，７３ｎとを備えている。そして、Ｍ個のナノワイヤ５４，５５，５６はそれぞれ、Ｘ方向に延びて当該隣接するパッド間を接続し、下面がパッドの下面よりも高い位置にあるＬ（Ｌは１以上の整数、図５ではＬ＝６）本のナノワイヤからなる。
　なお、図５の構成では、Ｍ＝３、Ｌ＝６としているが、Ｍ，Ｌの値はこれ以外であってもかまわない。また、ＮＯＲゲートの直列部について、同様の構成を適用してもよい。また、Ｍ個のナノワイヤ５４，５５，５６は、Ｘ方向の長さが同一であってもよい。
　－第２実施形態－
　図７は実施形態に係る半導体集積回路装置が備えるスタンダードセルのレイアウト構成例を示す平面図である。図７に示すスタンダードセル３は、ナノワイヤＦＥＴを用いて、図８の回路図に示すインバータを構成するものである。図７では、図１と同様に、図面横方向をＸ方向（第１方向に相当）とし、図面縦方向をＹ方向（第２方向に相当）としている。なお、断面構造は、図３に示すものと同様であり、ここでは図示を省略する。
　図７に示すスタンダードセル３は、４個のナノワイヤＦＥＴを備えている。すなわち、スタンダードセル３は、Ｐ型トランジスタ領域ＰＡとＮ型トランジスタ領域ＮＡとがＹ方向に並べて配置されており、Ｐ型トランジスタ領域ＰＡにＰ型のナノワイヤＦＥＴ　Ｐ３１，Ｐ３２が設けられており、Ｎ型トランジスタ領域ＮＡにＮ型のナノワイヤＦＥＴ　Ｎ３１，Ｎ３２が設けられている。図８の回路図に示すように、ナノワイヤＦＥＴ　Ｐ３１，Ｐ３２は直列に接続されており、ナノワイヤＦＥＴ　Ｎ３１，Ｎ３２は直列に接続されている。図７に示すスタンダードセル３では、直列接続されたナノワイヤＦＥＴ　Ｐ３１，Ｐ３２によって直列部Ｐ３が構成され、直列接続されたナノワイヤＦＥＴ　Ｎ３１，Ｎ３２によって直列部Ｎ３が構成されている。
　ナノワイヤＦＥＴ　Ｐ３１，Ｐ３２，Ｎ３１，Ｎ３２はそれぞれ、Ｘ方向に延び、並列に設けられた複数の、ナノワイヤ１１１，１１２，１１３，１１４を備えている。ここでは、ナノワイヤ１１１，１１２，１１３，１１４はそれぞれ、Ｙ方向において４本ずつ並べて設けられている。また、ナノワイヤ１１１，１１２，１１３，１１４はそれぞれ、縦方向すなわち基板と垂直をなす方向において２本ずつ設けられており、合計で８本ずつ、設けられている。ナノワイヤ１１１，１１２，１１３，１１４は、円柱状であり、基板上において水平方向すなわち基板と並行して延びており、例えばシリコンで形成されている。また、スタンダードセル３には、ナノワイヤ１１１，１１２，１１３，１１４と接続されたパッド１２１，１２２，…，１２６が設けられている。パッド１２１，１２２，１２３は、少なくともナノワイヤ１１１，１１２と接続された部分にＰ型の不純物が導入されており、ナノワイヤＦＥＴ　Ｐ３１，Ｐ３２のソース領域またはドレイン領域となる。パッド１２４，１２５，１２６は、少なくともナノワイヤ１１３，１１４と接続された部分にＮ型の不純物が導入されており、ナノワイヤＦＥＴ　Ｎ３１，Ｎ３２のソース領域またはドレイン領域となる。
　またここでは、パッド１２１，１２２，１２３，１２４，１２５，１２６はそれぞれ、４個ずつ、Ｙ方向に分離して形成されている。パッド１２１は、分離した４個の部分が、Ｙ方向に４本設けられたナノワイヤ１１にそれぞれ接続されている。パッド１２２は、分離した４個の部分が、Ｙ方向に４本設けられたナノワイヤ１１１にそれぞれ接続され、また、Ｙ方向に４本設けられたナノワイヤ１１２にそれぞれ接続されている。パッド１２３は、分離した４個の部分が、Ｙ方向に４本設けられたナノワイヤ１１２にそれぞれ接続されている。パッド１２４は、分離した４個の部分が、Ｙ方向に４本設けられたナノワイヤ１１３にそれぞれ接続されている。パッド１２５は、分離した４個の部分が、Ｙ方向に４本設けられたナノワイヤ１１３にそれぞれ接続され、また、Ｙ方向に４本設けられたナノワイヤ１１４にそれぞれ接続されている。パッド２６は、分離した４個の部分が、Ｙ方向に４本設けられたナノワイヤ１１４にそれぞれ接続されている。
　また、直列に接続されたナノワイヤＦＥＴ　Ｐ３１，Ｐ３２はパッド１２２を共有しており、直列に接続されたナノワイヤＦＥＴ　Ｎ３２，Ｎ３２はパッド１２５を共有している。すなわち、ナノワイヤＦＥＴ　Ｐ３１はナノワイヤ１１１と接続されたパッド１２１，１２２を備えており、ナノワイヤＦＥＴ　Ｐ３２はナノワイヤ１１２と接続されたパッド１２２，１２３を備えている。また、ナノワイヤＦＥＴ　Ｎ３１はナノワイヤ１１３と接続されたパッド１２４，１２５を備えており、ナノワイヤＦＥＴ　Ｎ３２はナノワイヤ１１４と接続されたパッド１２５，１２６を備えている。
　また、スタンダードセル３には、Ｙ方向に直線状に延びる２本のゲート配線１３１，１３２が配置されている。ゲート配線１３１は、ナノワイヤＦＥＴ　Ｐ３１のゲート電極１３１ｐと、ナノワイヤＦＥＴ　Ｎ３１のゲート電極１３１ｎとを一体に形成したものであり、ナノワイヤ１１１，１１３のＸ方向における所定範囲において、ナノワイヤ１１１，１１３の周囲を囲うように設けられている。ゲート配線１３２は、ナノワイヤＦＥＴ　Ｐ３２のゲート電極１３２ｐと，ナノワイヤＦＥＴ　Ｎ３２のゲート電極１３２ｎとを一体に形成したものであり、ナノワイヤ１１２，１１４のＸ方向における所定範囲において、ナノワイヤ１１２，１１４の周囲を囲うように設けられている。また、スタンダードセル３のセル枠ＣＦの側辺に、Ｙ方向に延びるダミーゲート配線１３５，１３６がそれぞれ配置されている。
　金属配線層Ｍ１において、セル枠ＣＦの上辺に、電源電位を供給する配線ＶＤＤが配置されており、セル枠ＣＦの下辺に、接地電位を供給する配線ＶＳＳが配置されている。また、金属配線層Ｍ１において、配線１４１ａ，１４１ｂ，１４１ｃ，１４１ｄが形成されている。配線１４１ａは、配線ＶＤＤからＹ方向下向きに延びるように形成されており、ローカル配線１４５ａを介してパッド１２１に接続されている。配線１４１ｂは、パッド１２３，１２６を接続するものであり、ローカル配線１４５ｂを介してパッド１２３に接続されており、ローカル配線１４５ｃを介してパッド１２６に接続されている。配線１４１ｃは、配線ＶＳＳからＹ方向上向きに延びるように形成されており、ローカル配線１４５ｄを介してパッド１２４に接続されている。配線１４１ｄは、ゲート配線１３１，１３２を接続するものであり、ローカル配線１４５ｅを介してゲート配線１３１に接続されており、ローカル配線１４５ｆを介してゲート配線１３２に接続されている。これにより、ナノワイヤＦＥＴ　Ｐ３１のゲート電極１３１ｐ及びナノワイヤＦＥＴ　Ｐ３２のゲート電極１３２ｐには同一信号が入力されている。同様に、ナノワイヤＦＥＴ　Ｎ３１のゲート電極１３１ｎ及びナノワイヤＦＥＴ　Ｎ３２のゲート電極１３２ｎには同一信号が入力されている。なお、配線１４１ｂ，１４１ｄは、スタンダードセル３が構成するインバータの出力Ｙ、入力Ａにそれぞれ対応する。また、パッド１２２上にローカル配線１４５ｇが設けられており、パッド１２５上にローカル配線１４５ｈが設けられている。ローカル配線１４５ｇはパッド１２２に接続されているが、金属配線層Ｍ１の配線とは接続されていない。ローカル配線１４５ｈはパッド１２５に接続されているが、金属配線層Ｍ１の配線とは接続されていない。
　なお、ここでは、金属配線１４１ａ～１４１ｄとパッド１２１，１２３，１２４，１２６およびゲート配線１３１，１３２との接続形態は、ローカル配線１４５ａ，１４５ｂ，１４５ｃ，１４５ｄ，１４５ｅ，１４５ｆとコンタクト１４３を介した接続としている。ただし、金属配線とパッドおよびゲート配線との接続形態は、コンタクトを介さずに、ローカル配線のみを介した接続としてもよいし、ローカル配線を介さずに、コンタクトのみを介した接続としてもよい。
　図７のスタンダードセル３では、図１と同様に、パッドは、Ｘ方向において、同一ピッチＰｐで配置されている。また、パッドのＸ方向における寸法である幅Ｗｐは全て同一であり、またＸ方向におけるパッド同士の間隔であるパッド間隔Ｓｐ及びナノワイヤ１１１，１１２，１１３，１１４の長さＷｎも、全て同一である。
　図７の構成では、Ｐ型トランジスタ領域ＰＡにおいて、直列部Ｐ３を構成するナノワイヤＦＥＴ　Ｐ３１，Ｐ３２は中間ノード３０ａによって接続されている。この中間ノード３０ａは、ナノワイヤＦＥＴ　Ｐ３１，Ｐ３２間の接続にのみ用いられるノードである。すなわち、中間ノード３０ａには、ナノワイヤＦＥＴ　Ｐ３１，Ｐ３２以外の素子、電源配線及び信号配線が直接接続されていない。したがって、ナノワイヤＦＥＴ　Ｐ３１，Ｐ３２の間にパッドを設ける必要はない。同様に、Ｎ型トランジスタ領域ＮＡにおいて、直列部Ｎ３を構成するナノワイヤＦＥＴ　Ｎ３１，Ｎ３２は中間ノード３０ｂによって接続されている。この中間ノード３０ｂは、ナノワイヤＦＥＴ　Ｎ３１，Ｎ３２間の接続にのみ用いられるノードである。すなわち、中間ノード３０ｂには、ナノワイヤＦＥＴ　Ｎ３１，Ｎ３２以外の素子、電源配線及び信号配線が直接接続されていない。したがって、ナノワイヤＦＥＴ　Ｎ３１，Ｎ３２の間にパッドを設ける必要はない。
　一方で、本実施形態では、上記中間ノード３０ａを構成するナノワイヤの中間位置、すなわち、ゲート電極１３１ｐ，１３２ｐの間におけるナノワイヤと対応する位置に、パッド１２２を設けている。そして、このパッド１２２に対して、ナノワイヤＦＥＴ　Ｐ３１，Ｐ３２を構成するナノワイヤ１１１，１１２を接続している。これにより、スタンダードセル内においてナノワイヤの長さが不均一になるのを防ぐことができる。さらに、パッド１２２により、ナノワイヤ１１１，１１２を支持することができ、構造上の強度を向上することができる。同様に、上記中間ノード３０ｂを構成するナノワイヤの中間位置、すなわち、ゲート電極１３１ｎ，１３２ｎの間におけるナノワイヤと対応する位置に、パッド１２５を設けている。そして、このパッド１２５に対して、ナノワイヤＦＥＴ　Ｎ３１，Ｎ３２を構成するナノワイヤ１１３，１１４を接続している。これにより、スタンダードセル内においてナノワイヤの長さが不均一になるのを防ぐことができる。さらに、パッド１２５により、ナノワイヤ１１３，１１４を支持することができ、構造上の強度を向上することができる。したがって、本実施形態に係るスタンダードセルを含む半導体集積回路装置の製造ばらつきを抑制することができ、歩留まりを向上し、信頼性を向上することができる。
　さらに、図７の構成では、Ｐ型トランジスタ領域ＰＡにおいて、直列部Ｐ３を構成するナノワイヤＦＥＴ　Ｐ３１，Ｐ３２のゲート電極１３１ｐ，１３２ｐに対して配線１４１ｄを接続し、入力Ａから同一の入力信号を与えている。このように同一入力のナノワイヤＦＥＴ　Ｐ３１，Ｐ３２を直列に接続することにより、直列部Ｐ３では、ナノワイヤＦＥＴ　Ｐ３１と比較して弱いドライブ能力を実現することができる。同様に、Ｎ型トランジスタ領域ＮＡにおいて、直列部Ｎ３を構成するナノワイヤＦＥＴ　Ｎ３１，Ｎ３２のゲート電極１３１ｎ，１３２ｎに対して配線１４１ｄを接続し、入力Ａから同一の入力信号を与えている。これにより、直列部Ｎ３では、ナノワイヤＦＥＴ　Ｎ３１と比較して弱いドライブ能力を実現することができる。
　なお、図７の構成では、ナノワイヤＦＥＴ　Ｐ３１，Ｐ３２を構成するナノワイヤ１１１，１１２の本数は８本であるものとしたが、これに限定されず任意の本数にすることができる。例えば、ナノワイヤＦＥＴ　Ｐ３１，Ｐ３２を構成するナノワイヤ１１１，１１２の本数をそれぞれ１本とした場合に、図７のような構成とすることにより、最小本数である１本のナノワイヤを有するナノワイヤＦＥＴよりもさらに駆動能力の弱いトランジスタを実現することができる。さらに、図７のような構成とすることにより、直列部のドライブ能力を、ナノワイヤの本数の変更のみでは実現できない値に調整することが可能になる。例えば、ナノワイヤＦＥＴ　Ｐ３１，Ｐ３２のナノワイヤ１１１，１１２の本数を共にＮｘ本（Ｎｘは奇数）とした場合に、直列部Ｐ３の駆動能力をナノワイヤＦＥＴ　Ｐ３１の１／２程度の駆動能力にすることが可能になる。直列部Ｎ３についても同様である。
　また、図７の構成では、Ｐ型トランジスタ領域ＰＡ及びＮ型トランジスタ領域ＮＡの両方において、同一入力のトランジスタを直列接続した直列部Ｐ３，Ｎ３を設けるものとしたが、これに限定されず、いずれか一方の領域に上記直列部Ｐ３又はＮ３を設けるようにしてもよい。また、直列部Ｐ３，Ｎ３を構成する直列接続された同一入力のナノワイヤＦＥＴの数は２つに限定されず、同一入力の３つ以上のナノワイヤＦＥＴが直列接続されていてもよい。さらに、Ｐ型トランジスタ領域ＰＡとＮ型トランジスタ領域ＮＡとの間で、上記直列接続されるナノワイヤＦＥＴの数が互いに異なっていてもよい。
　（他の例その１）
　図９は本実施形態におけるスタンダードセルの他の例である。図９のスタンダードセル３Ａのレイアウト構成は、基本的には図７と同様であり、共通の構成要素には同一の符号を付しており、ここではその詳細な説明を省略する場合がある。図９では、直列部Ｎ３を構成しかつ同一入力が与えられるナノワイヤＦＥＴ　Ｎ３１，Ｎ３２ａのナノワイヤ１１３，１１４の本数が互いに異なっている。
　ここで、前述の図７の構成によると、ナノワイヤＦＥＴ　Ｎ３１，Ｎ３２において、ナノワイヤ１１３，１１４の本数が互いに８本で同一である。したがって、直列部Ｎ３の駆動能力は、ナノワイヤＦＥＴ　Ｎ３１の駆動能力の０．５倍程度に設定される。同様に、ナノワイヤＦＥＴ　Ｐ３１，Ｐ３２は、ナノワイヤ１１１，１１２の本数が互いに８本で同一であり、直列部Ｐ３の駆動能力は、ナノワイヤＦＥＴ　Ｐ３１の駆動能力の０．５倍程度に設定される。
　一方で、図９の構成では、ナノワイヤＦＥＴ　Ｎ３１は、Ｘ方向に延びる並列に設けられた８本（Ｙ方向に４本、縦方向に２本）のナノワイヤ１１３を備え、ナノワイヤＦＥＴ　Ｎ３２ａは、Ｘ方向に延びる並列に設けられた４本（Ｙ方向に２本、縦方向に２本）のナノワイヤ１１４を備えている。したがって、図９の構成によると、直列部Ｎ３の駆動能力は、ナノワイヤＦＥＴ　Ｎ３１の駆動能力の０．２５～０．５倍の間に設定される。
　このように、図９の構成では、直列部Ｎ３において、ナノワイヤＦＥＴ　Ｎ３１を構成するナノワイヤ１１３とナノワイヤＦＥＴ　Ｎ３２ａを構成するナノワイヤ１１４との本数を互いに異ならせている。このように、直列接続されかつ同一入力が与えられる複数のナノワイヤＦＥＴのナノワイヤの本数を互いに異ならせることで、駆動能力を微調整することが可能になる。
　なお、図９では、直列部Ｎ３において、複数のナノワイヤＦＥＴを構成するナノワイヤの本数を互いに異ならせる例について説明したが、図９の構成に加えて又は図７の構成から図９の構成への変更に代えて、直列部Ｐ３において、ナノワイヤＦＥＴ　Ｐ３１を構成するナノワイヤ１１１とナノワイヤＦＥＴ　Ｐ３２を構成するナノワイヤ１１２との本数を互いに異ならせてもよい。これにより、直列部Ｐ３の駆動能力を微調整することが可能になる。
　また、図９の構成においても、直列部を構成する、直列接続されかつ同一入力が与えられるナノワイヤＦＥＴの個数が３つ以上であってもよく、これらの直列接続された複数のナノワイヤＦＥＴを構成するナノワイヤの本数の一部又は全部が互いに異なるようにしてもよい。換言すると、直列部Ｎ３，Ｐ３のそれぞれに必要な駆動能力に応じて、上記直列部を構成するナノワイヤＦＥＴの個数、及び、上記各ナノワイヤＦＥＴを構成するナノワイヤの本数をそれぞれ任意の数に設定することができる。
　（他の例その２）
　図１０は本実施形態におけるスタンダードセルの他の例である。図１０のスタンダードセル３Ｂのレイアウト構成は、基本的には図７及び図９と同様であり、共通の構成要素には同一の符号を付しており、ここではその詳細な説明を省略する場合がある。図１０のスタンダードセル３Ｂでは、回路の論理動作に寄与しないダミートランジスタである、Ｎ型のナノワイヤＦＥＴ　Ｎ４０が設けられている。
　ナノワイヤＦＥＴ　Ｎ４０は、ダミーナノワイヤ１１４ａと、ダミーゲート電極１３２ａとを備えている。ダミーナノワイヤ１１４ａは、パッド１２５，１２６の間に、ナノワイヤ１１４と並列にＸ方向に延びるように設けられている。また、ダミーゲート電極１３２ａは、ダミーナノワイヤ１１４ａのＸ方向における所定範囲において、ダミーナノワイヤ１１４ａの周囲を囲うように設けられている。さらに、ダミーゲート電極１３２ａは、配線１４１ｃ、配線１４１ｃのＹ方向の中間位置からＸ方向に延びる配線１４１ｅおよびローカル配線１４５ｇを介して、配線ＶＳＳと接続されている。すなわち、ナノワイヤＦＥＴ　Ｎ４０のゲートは接地電位に固定されている。
　スタンダードセル３Ｂの構成は、スタンダードセル３（図７参照）の構成において、ナノワイヤＦＥＴ　Ｎ３２のゲート電極１３２ｎを２つに分離し、分離したゲート電極のうち図面上側のゲート電極をナノワイヤＦＥＴ　Ｎ３２ａのゲート電極１３２ｎとして使用する一方で、分離したゲート電極のうち図面下側のゲート電極をダミーゲート電極１３２ａとして使用し、それを接地電位に固定した構成になっている。すなわち、ダミーゲート電極１３２ａは、ナノワイヤＦＥＴ　Ｎ３２ａのゲート電極１３２ｎのＹ方向下側における同一直線上に設けられており、ゲート電極１３２ｎと分離して配置されている。
　図１０の構成によると、Ｘ方向の同一直線上に隣接するように並べて配置されかつナノワイヤの本数が異なるナノワイヤＦＥＴ　Ｎ３１，Ｎ３２ａについて、ダミートランジスタであるナノワイヤＦＥＴ　Ｎ４０を設けたことによって、Ｙ方向において、パッド１２４，１２５，１２６互いの上下両端の位置を一致させることができる。このため、半導体集積回路装置の製造が容易になり、製造ばらつきを抑制することができるので、歩留まりが向上する。
　なお、図１０の構成では、パッド１２４，１２５，１２６において、Ｙ方向における上下両端の位置が一致しているものとしたが、上下端のいずれか一方のみが一致していてもよいし、いずれも一致していなくてもよい。
　（他の例その３）
　図１１は本実施形態におけるスタンダードセルの他の例である。図１１のスタンダードセル３Ｃのレイアウト構成は、基本的には図９のスタンダードセル３Ａと同様であり、共通の構成要素には同一の符号を付しており、ここではその詳細な説明を省略する場合がある。図１１では、直列部Ｐ３を構成するナノワイヤＦＥＴ　Ｐ３１，Ｐ３２ａのナノワイヤ１１１，１１２の本数が互いに異なっている。
　図１１のレイアウト構成では、ナノワイヤＦＥＴ　Ｐ３１は、Ｘ方向に延びる並列に設けられた８本（Ｙ方向に４本、縦方向に２本）のナノワイヤ１１１を備え、ナノワイヤＦＥＴ　Ｐ３２ａは、Ｘ方向に延びる並列に設けられた４本（Ｙ方向に２本、縦方向に２本）のナノワイヤ１１２を備えている。したがって、図１１の構成によると、ナノワイヤＦＥＴＰ３１，Ｐ３２ａによって構成される直列部Ｐ３の駆動能力は、ナノワイヤＦＥＴ　Ｐ３１の駆動能力の０．２５～０．５倍の間に設定される。
　そして、図１１のレイアウト構成では、ナノワイヤＦＥＴ　Ｐ３２ａは、Ｙ方向において、ナノワイヤ１１２の配置範囲が、パッド１２２，１２３の配置範囲に対して偏っている。具体的には、図１１では、ナノワイヤ１１２は、パッド１２２，１２３の配置範囲に対してＹ方向下側に偏っており、Ｙ方向において、２本とも、ナノワイヤＦＥＴ　Ｐ３１のナノワイヤ１１１の図面下側の２本の位置にそれぞれ一致している。
　また、図９と同様に、ナノワイヤＦＥＴ　Ｎ３２ａは、Ｙ方向において、ナノワイヤ１１４の配置範囲が、パッド１２５，１２６の配置範囲に対して偏っている。具体的には、図１１では、ナノワイヤ１１４は、パッド１２２，１２３の配置範囲に対してＹ方向上側に偏っており、Ｙ方向において、２本とも、ナノワイヤＦＥＴ　Ｎ３１のナノワイヤ１１３のＹ方向上側の２本の位置にそれぞれ一致している。
　さらに、ナノワイヤＦＥＴ　Ｐ３２ａはダミーゲート電極１３２ｂを有している。ダミーゲート電極１３２ｂは、パッド１２２，１２３の間に、ゲート電極１３２ｐと同一直線上に配置されている。ダミーゲート電極１３２ｂは、ゲート電極１３２ｐと分離されている。同様に、ナノワイヤＦＥＴ　Ｎ３２ａはダミーゲート電極１３２ａを有している。ダミーゲート電極１３２ａは、パッド１２５，１２６の間に、ゲート電極１３２ｎと同一直線上に配置されている。ダミーゲート電極１３２ａは、ゲート電極１３２ｎと分離されている。
　図１１の構成によると、ダミーゲート電極１３２ａ，１３２ｂを設けることによって、スタンダードセル３Ｃにおいて、Ｘ方向の同一直線上に隣接するように並べて配置されかつナノワイヤの本数の異なるナノワイヤＦＥＴについて、ゲート配線のＹ方向上下両端の位置を合わせることができる。これにより、半導体集積回路装置の製造が容易になり、製造ばらつきを抑制することができるので、歩留まりが向上する。
　なお、図１１のレイアウト構成において、ダミーゲート１３２ａ，１３２ｂは配置しなくてもよいし、いずれか一方のみを配置してもよい。
　また、図１１の構成では、ナノワイヤＦＥＴ　Ｐ３１，Ｎ３１は８本のナノワイヤを備え、ナノワイヤＦＥＴ　Ｐ３２ａ，Ｎ３２ａは４本のナノワイヤを備えるものとしたが、ナノワイヤの本数はこれに限られるものではない。また、Ｐ型のナノワイヤＦＥＴとＮ型のナノワイヤとが異なる本数のナノワイヤを備えていてもよい。
　また、図１１の構成において、ナノワイヤＦＥＴ　Ｐ３２ａのナノワイヤ１１２の位置は、Ｙ方向において、ナノワイヤＦＥＴ　Ｐ３１のナノワイヤ１１１の位置に一致しているものとしたが、一致していなくてもよい。また、ナノワイヤＦＥＴ　Ｎ３２ａのナノワイヤ１１４の位置は、Ｙ方向において、ナノワイヤＦＥＴ　Ｎ３１のナノワイヤ１１３の位置に一致しているものとしたが、一致していなくてもよい。
　（他の例その４）
　図１２は本実施形態におけるスタンダードセルの他の例である。図１２のスタンダードセル３Ｄのレイアウト構成は、基本的には図７と同様であり、共通の構成要素には同一の符号を付しており、ここではその詳細な説明を省略する場合がある。図１２では、回路の論理動作に寄与しないダミートランジスタである、Ｐ型のナノワイヤＦＥＴ　Ｐ４１およびＮ型のナノワイヤＦＥＴ　Ｎ４１が設けられている。
　図１２の構成では、ナノワイヤＦＥＴ　Ｐ３２ｂ，Ｎ３２ｂはそれぞれ、Ｘ方向に延びる並列に設けられた６本（Ｙ方向に３本、縦方向に２本）ずつの、ナノワイヤ１１２，１１４を備えている。これにより、ナノワイヤＦＥＴ　Ｐ３１，Ｐ３２ｂから構成される直列部Ｐ３の駆動能力は、ナノワイヤＦＥＴ　Ｐ３１の駆動能力の０．２５～０．５倍の間に設定され、かつ、図１～図１１の構成とは異なる駆動能力に設定される。同様に、ナノワイヤＦＥＴ　Ｎ３１，Ｎ３２ｂから構成される直列部Ｎ３の駆動能力は、ナノワイヤＦＥＴ　Ｎ３１の駆動能力の０．２５～０．５倍の間に設定され、かつ、図１～図１１の構成とは異なる駆動能力に設定される。
　ナノワイヤＦＥＴ　Ｐ４１は、ダミーナノワイヤ１１２ｂと、ダミーパッド１２３ａとを備えている。ダミーパッド１２３ａは、パッド１２３のＹ方向上側に隣り合うように配置されている。ダミーナノワイヤ１１２ｂは、パッド１２２とダミーパッド１２３ａとの間に、ナノワイヤ１１２と並列にＸ方向に延びるように、２本（Ｙ方向に１本、縦方向に２本）、設けられている。ゲート配線１３２は、Ｙ方向において、ダミーナノワイヤ１１２ｂの配置位置を超えるように延びており、ダミーナノワイヤ１１２ｂの周囲を囲っている。すなわち、ナノワイヤＦＥＴ　Ｐ４１のダミーゲート電極１３２ｄは、ナノワイヤＦＥＴ　Ｐ３２ｂのゲート電極１３２ｐと一体に構成されている。
　ナノワイヤＦＥＴ　Ｎ４１は、ダミーナノワイヤ１１４ｂと、ダミーパッド１２６ａとを備えている。ダミーパッド１２６ａは、パッド１２６のＹ方向下側に隣り合うように配置されている。ダミーナノワイヤ１１４ｂは、パッド１２５とダミーパッド１２６ａとの間に、ナノワイヤ１１４と並列にＸ方向に延びるように、２本（Ｙ方向に１本、縦方向に２本）、設けられている。ゲート配線１３２は、Ｙ方向において、ダミーナノワイヤ１１４ｂの配置位置を超えるように延びており、ダミーナノワイヤ１１４ｂの周囲を囲っている。すなわち、ナノワイヤＦＥＴ　Ｎ４１のダミーゲート電極１３２ｃは、ナノワイヤＦＥＴ　Ｎ３２ｂのゲート電極１３２ｎと一体に構成されている。
　すなわち、スタンダードセル３Ｄの構成は、スタンダードセル３（図７参照）の構成において、ナノワイヤＦＥＴ　Ｐ３２においてパッド１２３を２つに分離し、ナノワイヤＦＥＴ　Ｎ３２においてパッド１２６を２つに分離した構成になっている。
　図１２の構成によると、Ｘ方向の同一直線上に隣接するように並べて配置されかつナノワイヤの本数が異なるナノワイヤＦＥＴ　Ｐ３１，Ｐ３２ｂについて、ダミートランジスタであるナノワイヤＦＥＴ　Ｐ４１を設けたことによって、Ｙ方向において、パッド１２１，１２２と、パッド１２３，１２３ａを囲う領域とにおいて、互いの上下両端の位置を一致させることができる。同様に、Ｘ方向の同一直線上に隣接するように並べて配置されかつナノワイヤの本数が異なるナノワイヤＦＥＴ　Ｎ３１，Ｎ３２ｂについて、ダミートランジスタであるナノワイヤＦＥＴ　Ｎ４１を設けたことによって、Ｙ方向において、パッド１２４，１２５と、パッド１２６，１２６ａを囲う領域とにおいて、互いの上下両端の位置を一致させることができる。このため、半導体集積回路装置の製造が容易になり、製造ばらつきを抑制することができるので、歩留まりが向上する。
　（他の例その５）
　図１３は本実施形態におけるスタンダードセルの他の例である。図１３のスタンダードセル３Ｅのレイアウト構成は、基本的には図１２のスタンダードセル３Ｄと同様であり、共通の構成要素には同一の符号を付しており、ここではその詳細な説明を省略する場合がある。図１３では、回路の論理動作に寄与しないダミートランジスタであるナノワイヤＦＥＴ　Ｐ４１，Ｎ４１は、ダミーゲート電極が、ゲート配線１３２から分離している。
　すなわち、ナノワイヤＦＥＴ　Ｐ４１は、ダミーナノワイヤ１１２ｂと、ダミーパッド１２３ａとを備えている。ダミーゲート電極１３２ｄは、ゲート配線１３２と同一直線上に配置されており、ダミーナノワイヤ１１２ｂの周囲を囲っている。ダミーゲート電極１３２ｄは、ナノワイヤＦＥＴ　Ｐ３２ｂのゲート電極１３２ｐと分離している。ナノワイヤＦＥＴ　Ｎ４１は、ダミーナノワイヤ１１４ａと、ダミーパッド１２６ａとを備えている。ダミーゲート電極１３２ｃは、ゲート配線１３２と同一直線上に配置されており、ダミーナノワイヤ１１４ａの周囲を囲っている。ダミーゲート電極１３２ｃは、ナノワイヤＦＥＴ　Ｎ３２ｂのゲート電極１３２ｎと分離している。
　図１３の態様においても、図１２の態様と同様に、パッド１２１，１２２と、パッド１２３，１２３ａを囲う領域とにおいて、互いの上下両端の位置を一致させることができる。同様に、パッド１２４，１２５と、パッド１２６，１２６ａを囲う領域とにおいて、互いの上下両端の位置を一致させることができる。このため、半導体集積回路装置の製造が容易になり、製造ばらつきを抑制することができるので、歩留まりが向上する。
　（他の例その６）
　図１４は本実施形態におけるスタンダードセルの他の例である。図１４のスタンダードセル３Ｆのレイアウト構成は、基本的には図１２のスタンダードセル３Ｄと同様であり、共通の構成要素には同一の符号を付しており、ここではその詳細な説明を省略する場合がある。図１４では、ナノワイヤＦＥＴ　Ｐ４１，Ｎ４１に加えて、回路の論理動作に寄与しないダミートランジスタである、Ｐ型のナノワイヤＦＥＴ　Ｐ４２およびＮ型のナノワイヤＦＥＴ　Ｎ４２が設けられている。
　図１４では、ナノワイヤＦＥＴ　Ｐ３１ｂ，Ｎ３１ｂはそれぞれ、Ｘ方向に延びる並列に設けられた６本（Ｙ方向に３本、縦方向に２本）ずつの、ナノワイヤ１１１，１１３を備えている。これにより、図１４において、ナノワイヤＦＥＴ　Ｐ３１ｂ，Ｐ３２ｂから構成される直列部Ｐ３の駆動能力は、図７に示されたナノワイヤＦＥＴ　Ｐ３１の駆動能力の０．２５～０．５倍の間に設定され、かつ、図１～図１３とは異なる駆動能力に設定される。同様に、ナノワイヤＦＥＴ　Ｎ３１ｂ，Ｎ３２ｂから構成される直列部Ｎ３の駆動能力は、図７に示されたナノワイヤＦＥＴ　Ｎ３１の駆動能力の０．２５～０．５倍の間に設定され、かつ、図１～図１３とは異なる駆動能力に設定される。
　ナノワイヤＦＥＴ　Ｐ４２は、ダミーナノワイヤ１１１ｂと、ダミーパッド１２１ａとを備えている。ダミーパッド１２１ａは、パッド１２１のＹ方向上側に隣り合うように配置されている。ダミーナノワイヤ１１１ｂは、ダミーパッド１２１ａとパッド１２２との間に、ナノワイヤ１１１と並列にＸ方向に延びるように、２本（Ｙ方向に１本、縦方向に２本）、設けられている。ゲート配線１３１は、Ｙ方向において、ダミーナノワイヤ１１１ｂの配置位置を超えるように延びており、ダミーナノワイヤ１１１ｂの周囲を囲っている。すなわち、ナノワイヤＦＥＴ　Ｐ４２のダミーゲート電極１３１ｄは、ナノワイヤＦＥＴ　Ｐ３１ｂのゲート電極１３１ｐと一体に構成されている。
　ナノワイヤＦＥＴ　Ｎ４２は、ダミーナノワイヤ１１３ｂと、ダミーパッド１２４ａとを備えている。ダミーパッド１２４ａは、パッド１２４のＹ方向下側に隣り合うように配置されている。ダミーナノワイヤ１１３ｂは、ダミーパッド１２４ａとパッド１２５との間に、ナノワイヤ１１３と並列にＸ方向に延びるように、２本（Ｙ方向に１本、縦方向に２本）、設けられている。ゲート配線１３１は、Ｙ方向において、ダミーナノワイヤ１１３ｂの配置位置を超えるように延びており、ダミーナノワイヤ１１３ｂの周囲を囲っている。すなわち、ナノワイヤＦＥＴ　Ｎ４２のダミーゲート電極１３１ｃは、ナノワイヤＦＥＴ　Ｎ３１ｂのゲート電極１３１ｎと一体に構成されている。
　すなわち、スタンダードセル３Ｆの構成は、図１２のスタンダードセル３Ｄの構成において、ナノワイヤＦＥＴ　Ｐ３１においてパッド１２１を２つに分離し、ナノワイヤＦＥＴ　Ｎ３１においてパッド１２４を２つに分離した構成になっている。
　図１４の構成によると、ナノワイヤの本数が６本のナノワイヤＦＥＴ　Ｐ３１ｂ，Ｐ３２ｂについて、ダミートランジスタであるナノワイヤＦＥＴ　Ｐ４１，Ｐ４２を設けたことによって、Ｙ方向において、パッド１２１，１２１ａを囲う領域と、パッド１２２と、パッド１２３，１２３ａを囲う領域とにおいて、互いの上下両端の位置を一致させることができる。さらに、図１～図１３に示すようなスタンダードセルがＸ方向に隣接し、かつ、Ｙ方向の高さを揃えて配置された場合に、Ｐ型トランジスタ領域ＰＡに配置されたパッドについて、互いの上下両端の位置を一致させることができる。同様に、ナノワイヤの本数が６本のナノワイヤＦＥＴ　Ｎ３１ｂ，Ｎ３２ｂについて、ダミートランジスタであるナノワイヤＦＥＴ　Ｎ４１，Ｐ４２を設けたことによって、パッド１２４，１２４ａを囲う領域と、パッド１２５と、パッド１２６，１２６ａを囲う領域とにおいて、互いの上下両端の位置を一致させることができる。さらに、図１～図１３に示すようなスタンダードセルがＸ方向に隣接し、かつ、Ｙ方向の高さを揃えて配置された場合に、Ｎ型トランジスタ領域ＮＡに配置されたパッドについて、互いの上下両端の位置を一致させることができる。このため、半導体集積回路装置の製造が容易になり、製造ばらつきを抑制することができるので、歩留まりが向上する。
　なお、図１４の態様では、ダミートランジスタであるナノワイヤＦＥＴ　Ｐ４１，Ｐ４２，Ｎ４１，Ｎ４２について、ナノワイヤはＹ方向において１本であるものとしたが、これに限られるものではなく、Ｙ方向において２本以上のナノワイヤを備えていてもよい。また、Ｐ型領域とＮ型領域とにおいて上下対称のレイアウトになっているが、これに限られるものではない。例えば、Ｐ型領域のみにダミートランジスタであるナノワイヤＦＥＴを設けるようにしてもよいし、Ｐ型領域とＮ型領域とにおいて、パッドの分離形態やナノワイヤの本数等を異なるようにしてもかまわない。
　なお、本開示で示したレイアウト構成では、ナノワイヤのＹ方向における間隔および太さは均等であるように図示しているが、これらは均等でなくてもかまわない。また、本開示で示した各ナノワイヤＦＥＴのナノワイヤの本数はあくまでも一例であり、ここで示した本数に限定されるものではない。
　また、上の説明では、ナノワイヤＦＥＴにおいて、パッドは、Ｙ方向に複数本設けられたナノワイヤに対して、分離して、形成されるものとした。ただし、パッドは、Ｙ方向に複数本設けられたナノワイヤに対して、一体に形成される場合もある。図１５は図１のレイアウト構成の変形例である。図１５では、パッド２１，２２，２３，２４，２５，２６は、それぞれ、Ｙ方向に４本ずつ設けられたナノワイヤ１１，１２，１３，１４に対して、一体に形成されている。
　また、本開示では、ＮＯＲ、ＮＡＮＤ、インバータを構成するスタンダードセルについて説明したが、本発明は、直列接続されたナノワイヤＦＥＴからなる直列部を有する他の論理回路用のスタンダードセルであってもよく、同様の効果が得られる。
　本開示では、ナノワイヤＦＥＴを用いた半導体集積回路装置について、製造の容易化に有効なレイアウト構成を提供するため、半導体集積回路装置の性能向上に有用である。
１，２，３，３Ａ～３Ｆ　スタンダードセル
１０　中間ノード（接続ノード）
１１　ナノワイヤ（第１ナノワイヤ）
１２　ナノワイヤ（第２ナノワイヤ）
１３，１４　ナノワイヤ
２０ａ，２０ｂ　中間ノード（接続ノード）
２１　パッド（第１パッド）
２２　パッド（第２パッド）
２３　パッド（第３パッド）
２４，２５，２６　パッド
３１ｐ　ゲート電極（第１ゲート電極）
３２ｐ　ゲート電極（第２ゲート電極）
３１ｎ，３２ｎ　ゲート電極
５１，５２，５３，５４，５５，５６　ナノワイヤ
６１，６２，６３，６４，６５，６６，６７，６８　パッド
７１ｐ，７１ｎ，７２ｐ，７２ｎ，７３ｐ，７３ｎ　ゲート電極
Ｐ１１　ナノワイヤＦＥＴ（第１トランジスタ）
Ｐ１２　ナノワイヤＦＥＴ（第２トランジスタ）
Ｐ２１，Ｐ２２，Ｐ２３　ナノワイヤＦＥＴ
Ｎ１１，Ｎ１２　ナノワイヤＦＥＴ
Ｎ２１，Ｎ２２，Ｎ２３　ナノワイヤＦＥＴ
Ｐ１，Ｎ２，Ｐ３，Ｎ３　直列部

Claims (17)

  1. 　ナノワイヤＦＥＴ（Field Effect Transistor）である、第１及び第２トランジスタを備え、当該第１及び第２トランジスタが互いの接続にのみ用いられる接続ノードにより直列に接続されているスタンダードセルを備え、
    　前記第１及び第２トランジスタは、
    　第１パッドと、
    　一端が前記第１パッドに接続されかつ当該一端から第１方向に向かって延び、下面が前記第１パッドの下面よりも高い位置にあるＮａ（Ｎａは１以上の整数）本の第１ナノワイヤと、
    　前記第１ナノワイヤの前記第１方向における所定範囲において、前記第１ナノワイヤの周囲を囲うように設けられた第１ゲート電極と、
    　前記第１ナノワイヤの他端が接続される第２パッドと、
    　一端が前記第２パッドに接続されかつ当該一端から前記第１方向に向かって延び、下面が前記第２パッドの下面よりも高い位置にあるＮｂ（Ｎｂは１以上の整数）本の第２ナノワイヤと、
    　前記第２ナノワイヤの前記第１方向における所定範囲において、当該第２ナノワイヤの周囲を囲うように設けられた第２ゲート電極と、
    　前記第２ナノワイヤの他端が接続される第３パッドとを備えている
    ことを特徴とする半導体集積回路装置。
  2. 　請求項１記載の半導体集積回路装置において、
    　前記スタンダードセルにおいて、前記第１ナノワイヤと前記第２ナノワイヤとの前記第１方向の長さが同一である
    ことを特徴とする半導体集積回路装置。
  3. 　請求項１記載の半導体集積回路装置において、
    　前記第１及び第２トランジスタは、同一導電型のトランジスタであり、
    　前記第１及び第２トランジスタのゲートには、同一信号が入力されている
    ことを特徴とする半導体集積回路装置。
  4. 　請求項１記載の半導体集積回路装置において、
    　前記スタンダードセルは、NANDゲートまたはNORゲートであり、
    　前記第１及び第２トランジスタは、前記NANDゲートまたは前記NORゲートの直列部を構成する
    ことを特徴とする半導体集積回路装置。
  5. 　請求項１記載の半導体集積回路装置において、
    　前記第１ナノワイヤの本数（Ｎａ）は、前記第２ナノワイヤの本数（Ｎｂ）より大きい
    ことを特徴とする半導体集積回路装置。
  6. 　請求項５記載の半導体集積回路装置において、
    　前記第２ゲート電極と同一直線上に、当該第２ゲート電極と分離して配置されたダミーゲート電極を備えている
    ことを特徴とする半導体集積回路装置。
  7. 　請求項６記載の半導体集積回路装置において、
    　前記第２ゲート電極は、前記第１ゲート電極よりも短い
    ことを特徴とする半導体集積回路装置。
  8. 　請求項５記載の半導体集積回路装置において、
    　前記スタンダードセルは、回路の論理動作に寄与しないダミーナノワイヤＦＥＴである、第３トランジスタを備え、
    　前記第３トランジスタは、
    　前記第２パッドと前記第３パッドとの間に設けられ、前記第１方向に延びるダミーナノワイヤと、
    　前記第２ゲート電極と同一直線上に、当該第２ゲート電極と分離して配置され、前記ダミーナノワイヤの前記第１方向における所定範囲において、前記ダミーナノワイヤの周囲を囲うように設けられたダミーゲート電極とを備えている
    ことを特徴とする半導体集積回路装置。
  9. 　請求項５記載の半導体集積回路装置において、
    　前記スタンダードセルは、回路の論理動作に寄与しないダミーナノワイヤＦＥＴである、第３トランジスタを備え、
    　前記第３トランジスタは、
    　前記第２ナノワイヤと並列に、前記第１方向に延びるように設けられたダミーナノワイヤと、
    　前記第１方向と垂直をなす第２方向において、前記第３パッドに並びかつ当該第３パッドと分離して配置され、下面が前記ダミーナノワイヤの下面よりも低い位置にあり、前記ダミーナノワイヤと接続されたダミーパッドとを備えている
    ことを特徴とする半導体集積回路装置。
  10. 　請求項９記載の半導体集積回路装置において、
    　前記第２ゲート電極と同一直線上に、当該第２ゲート電極と分離して配置され、前記ダミーナノワイヤの前記第１方向における所定範囲において、前記ダミーナノワイヤの周囲を囲うように設けられたダミーゲート電極を備えている
    ことを特徴とする半導体集積回路装置。
  11. 　ナノワイヤＦＥＴ（Field Effect Transistor）である、第１及び第２トランジスタを備えたスタンダードセルを備え、
    　前記第１及び第２トランジスタは、
    　第１パッドと、
    　一端が前記第１パッドに接続されかつ当該一端から第１方向に向かって延び、下面が前記第１パッドの下面よりも高い位置にあるＮａ（Ｎａは１以上の整数）本の第１ナノワイヤと、
    　前記第１ナノワイヤの前記第１方向における所定範囲において、前記第１ナノワイヤの周囲を囲うように設けられた第１ゲート電極と、
    　前記第１ナノワイヤの他端が接続される第２パッドと、
    　一端が前記第２パッドに接続されかつ当該一端から前記第１方向に向かって延び、下面が前記第２パッドの下面よりも高い位置にあるＮｂ（Ｎｂは１以上の整数）本の第２ナノワイヤと、
    　前記第２ナノワイヤの前記第１方向における所定範囲において、当該第２ナノワイヤの周囲を囲うように設けられた第２ゲート電極と、
    　前記第２ナノワイヤの他端が接続される第３パッドとを備え、
    　前記第２パッドは、前記第１及び第２ナノワイヤ以外の配線に接続されていない
    ことを特徴とする半導体集積回路装置。
  12. 　請求項１１記載の半導体集積回路装置において、
    　前記スタンダードセルにおいて、前記第１ナノワイヤと前記第２ナノワイヤとの前記第１方向の長さが同一である
    ことを特徴とする半導体集積回路装置。
  13. 　請求項１１記載の半導体集積回路装置において、
    　前記第１及び第２トランジスタは、同一導電型のトランジスタであり、
    　前記第１及び第２トランジスタのゲートには、同一信号が入力されている
    ことを特徴とする半導体集積回路装置。
  14. 　請求項１１記載の半導体集積回路装置において、
    　前記スタンダードセルは、NANDゲートまたはNORゲートであり、
    　前記第１及び第２トランジスタは、前記NANDゲートまたは前記NORゲートの直列部を構成する
    ことを特徴とする半導体集積回路装置。
  15. 　請求項１１記載の半導体集積回路装置において、
    　前記第１ナノワイヤの本数（Ｎａ）は、前記第２ナノワイヤの本数（Ｎｂ）より大きい
    ことを特徴とする半導体集積回路装置。
  16. 　直列部がＭ（Ｍは２以上の整数）個のナノワイヤＦＥＴ（Field Effect Transistor）で構成されたＮＡＮＤゲートまたはＮＯＲゲートのスタンダードセルを備え、
    　前記Ｍ個のナノワイヤＦＥＴは、
    　第１方向に所定のピッチで配設されたＭ＋１個のパッドと、
    　隣接する前記パッド間にそれぞれ設けられており、それぞれが、前記第１方向に延びて当該隣接するパッド間を接続し、下面が前記パッドの下面よりも高い位置にあるＬ（Ｌは１以上の整数）本の、Ｍ個のナノワイヤと、
    　前記各ナノワイヤの前記第１方向における所定範囲において、当該ナノワイヤの周囲を囲うように設けられたＭ個のゲート電極とを備えている
    ことを特徴とする半導体集積回路装置。
  17. 　請求項１６記載の半導体集積回路装置において、
    　前記Ｍ個のナノワイヤにおいて、それぞれの前記第１方向の長さが同一である
    ことを特徴とする半導体集積回路装置。
     
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