JP5357473B2 - 半導体集積回路装置 - Google Patents

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Description

本発明は、半導体装置集積回路装置に関し、特に、微細加工されたＭＩＳＦＥＴ（Metal Insulator Semiconductor Field Effect Transistor）を複数有する半導体集積回路装置に適用して有効な技術に関するものである。
従来、半導体集積回路装置のレイアウト設計にあたり、給電用の拡散層を一方向に延在させ、その間に所望の回路を構成するＭＯＳトランジスタを配置することで、それらをセルとして認識している。このようなセルのレイアウトの１例については、たとえば、特開２００６−２５３３７５号公報（特許文献１）に記載されている。また、一方向に延在するように形成された給電用の拡散層を、「タップ」と称することもある。
また、 特開２００６−６６４８４号公報（特許文献２）は、１つのＭＯＳトランジスタに対し、１つ以上の同一ノードのＭＯＳトランジスタを直列接続することにより、いずれか１つのＭＯＳトランジスタが故障した場合でも回路故障となってしまうことを防ぐことのできる、対放射線特性に優れた半導体回路を開示している。
特開２００６−２５３３７５号公報 特開２００６−６６４８４号公報
セルの高さ（タップと直行する方向のセルの長さ）は、セル上を通過できる配線の本数によって決められる。特に、２層目配線（Ｍ２配線）と３層目配線（Ｍ３配線）との整合性で決定される。具体的には、２層目配線（Ｍ２配線）の最小配線ピッチで決定される。たとえば、図１３に示すようなセルでは、タップ間を６本の配線が通過可能であり、片方のタップ上の配線を加えて、７本の配線が通過可能なセルとして認識される。このようなセルを７ピッチセルと称する。なお、最小配線ピッチとは、最小加工寸法で形成された第２層目配線の幅と、最小加工寸法で形成された配線間隔を足したものである。
ここで、従来のセルでは、８ピッチセル、または、９ピッチセルが主流であった。本発明者は、チップサイズをより縮小させるため、図１３のような７ピッチセルを実現することを試みた。しかし、そうするとセル内を通過できる配線の本数が減った状態で、同様の性能を実現させる必要がある。そこで、セル内の余分な配線や、ＭＯＳトランジスタの配置について、より最適なレイアウトを検討した。
一方で、半導体集積回路装置における半導体素子および配線の微細化が進むと、わずかな製造誤差が現れてもそれら半導体素子および配線の形状および特性の均等性を崩してしまうことから、それら半導体素子および配線の配置レイアウトを設計するに当たっては、細心の注意が払われている。
本発明者は、微細化の進んだ半導体素子および配線を有する半導体集積回路装置のレイアウト設計をするに当たり、以下のような課題が存在することを見出した。
すなわち、本発明者は、微細化の進んだ半導体素子および配線を形成するに当たって、複数の半導体素子間および複数の配線間が互いに所定の距離以内でないと、種々の要因により所望の形状とし難くなってしまうことを見出した。
たとえば、フォトリソグラフィ技術において加工可能な寸法で表される解像度は、露光光源の波長に比例し、縮小投影用レンズの開口数に反比例する。すなわち、解像度を向上させる（加工寸法を小さくする）ためには、露光光源の短波長化またはレンズの高開口数化が望ましい。しかしこれらは同時に、焦点深度の減少をもたらす。したがって、焦点深度以上の凹凸のある表面への露光では、所望の解像度が得られない。すなわち、解像度と焦点深度とは、トレードオフの関係にある。ここで、複数のゲート電極が並列に並べられる場合、ゲート電極群に疎な領域と密な領域が存在すると、フォトリソグラフィ工程に用いる露光時の光の散乱の影響により、パターンの加工精度が低下する。この場合、ゲート電極の疎な領域において、ゲート電極のパターンが細くなるという問題がある。
また、ゲート電極群に疎な領域と密な領域が存在すると、その上の層間絶縁膜の形成時に段差が発生することになり、その結果、層間絶縁膜の膜厚がバラつき、平坦性が向上できないという問題もある。
図１２に示すような、ＮＡＮＤ回路においては、回路中の２つのｎチャネル型ＭＩＳＦＥＴ（Metal Insulator Semiconductor Field Effect Transistor）Ｑｎ１０１、Ｑｎ１０２および２つのｐチャネル型ＭＩＳＦＥＴＱｐ１０１、Ｑｐ１０２は、回路の動作精度を保つには特性が揃っていることが求められる。このＮＡＮＤ回路では、同一ノードＶＩＮ（１）に接続されたｐチャネル型ＭＩＳＦＥＴＱｐ１０１およびｎチャネル型ＭＩＳＦＥＴＱｎ１０１のオン・オフ動作が連動して行われ、他の同一ノードＶＩＮ（２）に接続されたｐチャネル型ＭＩＳＦＥＴＱｐ１０２およびｎチャネル型ＭＩＳＦＥＴＱｎ１０２のオン・オフ動作が連動して行われる。ここで、これらｎチャネル型ＭＩＳＦＥＴＱｎ１０１、Ｑｎ１０２およびｐチャネル型ＭＩＳＦＥＴＱｐ１０１、Ｑｐ１０２の形状の均等性が崩れてしまうと、特性の均等性も崩れてしまうことになる。そのため、これらｎチャネル型ＭＩＳＦＥＴＱｎ１０１、Ｑｎ１０２およびｐチャネル型ＭＩＳＦＥＴＱｐ１０１、Ｑｐ１０２を含む半導体素子および配線は、互いに所定の距離以内に配置されるようにレイアウトしなければならないが、回路セルの構成が複雑になると、限られた領域内では回路セルを形成する半導体素子および配線が配置できなくなってしまう課題を生じる。
図７〜図１０は、本発明者が検討した７ピッチセルの検討例である。ここで、図７〜図９は、図１０のＮＡＮＤ回路セルに対応した平面図である。図７はＭＩＳＦＥＴ構成部材（ゲート電極４および活性領域ＬＮ、ＬＰ）、および、第１層目の配線１１を図示している。図８は図７と同位置におけるＭＩＳＦＥＴ構成部材、および、第１層目の配線１１のうち１１Ｎ、１１Ｐのみを図示している。図９は図７と同位置における第１層目の配線１１、１１Ｇ、１１Ｖのみを図示している。
ここで、図７および図８に示されるように、Ｐ型の活性領域ＬＰ上に形成されたＭＩＳＦＥＴＱｐ１のゲート電極は、ｎ型の活性領域ＬＮ上に延在し、ＭＩＳＦＥＴＱｎ３のゲート電極と同層で形成されている。しかし、本来、ＭＩＳＦＥＴＱｐ１のゲート電極は、ＭＩＳＦＥＴＱｎ３のゲート電極に接続さえすれば良いので、ｎ型の活性領域ＬＮを横切るように配置される必要はない。
しかし、ＭＩＳＦＥＴＱｐ１のゲート電極とＭＩＳＦＥＴＱｎ１のゲート電極の間が広すぎるため、上述の均等性の問題から、疎な領域を作らないように、ＭＩＳＦＥＴＱｐ１のゲート電極をＮ型の活性領域ＬＮを横切るように配置している。このため、図８に示されるように、第１層目の配線１１Ｎを形成して、切断されたＮ型の活性領域ＬＮを接続させている。
しかしながら、このような配線１１Ｎを形成したため、回路セル間接続用の配線が通過できなくなる。そうすると、他の第１層目配線１１は、配線１１Ｎを避けるように配置する必要がある。または、第２層配線等を用いた多層配線でセルを構成していくことになる。すなわち、第１層目配線１１のレイアウト効率が悪くなる。そのため、限られた大きさの半導体チップ（以下、単にチップと記す）では実装できる回路セル数が減少してしまい、回路セルの実装率低下を招くことになる。
なお、ここでは図８の配線１１Ｎを例にして説明したが、図８の配線１１Ｐについても同様の問題がある。
本発明の目的は、チップへの回路セルの実装率を保ちつつ、微細化の進んだ半導体素子および配線の均等性を保つことのできる技術を提供することにある。
また、本発明の他の目的は、回路セルの拡大を防ぐことのできる技術を提供することにある。
本発明の前記ならびにその他の目的と新規な特徴は、本明細書の記述および添付図面から明らかになるであろう。
本願において開示される発明のうち、代表的なものの概要を簡単に説明すれば、次のとおりである。
本発明による半導体集積回路装置は、半導体基板の主面上に形成されたゲートが同一ノードの同一チャネル型の複数のＭＩＳＦＥＴを含む回路セルを有する半導体集積回路装置であって、
前記複数のＭＩＳＦＥＴは、互いに隣接して直列に接続され、前記ゲートへの信号入力により連動してオン・オフ動作を行うものである。
本願において開示される発明のうち、代表的なものによって得られる効果を簡単に説明すれば以下のとおりである。
チップへの回路セルの実装率を保ちつつ、微細化の進んだ半導体素子および配線の均等性を保つことができる。
回路セルの拡大を防ぐことができる。
以下の実施の形態においては便宜上その必要があるときは、複数のセクションまたは実施の形態に分割して説明するが、特に明示した場合を除き、それらはお互いに無関係なものではなく、一方は他方の一部または全部の変形例、詳細、補足説明等の関係にある。
また、以下の実施の形態において、要素の数等（個数、数値、量、範囲等を含む）に言及する場合、特に明示した場合および原理的に明らかに特定の数に限定される場合等を除き、その特定の数に限定されるものではなく、特定の数以上でも以下でも良い。
さらに、以下の実施の形態において、その構成要素（要素ステップ等も含む）は、特に明示した場合および原理的に明らかに必須であると考えられる場合等を除き、必ずしも必須のものではないことは言うまでもない。また、実施例等において構成要素等について、「Ａからなる」、「Ａよりなる」と言うときは、特にその要素のみである旨明示した場合等を除き、それ以外の要素を排除するものでないことは言うまでもない。
同様に、以下の実施の形態において、構成要素等の形状、位置関係等に言及するときは、特に明示した場合および原理的に明らかにそうでないと考えられる場合等を除き、実質的にその形状等に近似または類似するもの等を含むものとする。このことは、上記数値および範囲についても同様である。
また、材料等について言及するときは、特にそうでない旨明記したとき、または、原理的または状況的にそうでないときを除き、特定した材料は主要な材料であって、副次的要素、添加物、付加要素等を排除するものではない。たとえば、シリコン部材は特に明示した場合等を除き、純粋なシリコンの場合だけでなく、添加不純物、シリコンを主要な要素とする２元、３元等の合金（たとえばＳｉＧｅ）等を含むものとする。
また、本実施の形態を説明するための全図において同一機能を有するものは原則として同一の符号を付し、その繰り返しの説明は省略する。
また、本実施の形態で用いる図面においては、平面図であっても図面を見易くするために部分的にハッチングを付す場合がある。
以下、本発明の実施の形態を図面に基づいて詳細に説明する。
本実施の形態で説明するセルの高さは（タップと直行する方向のセルの長さ）は、前述の図１３と同様である。すなわち、セルの高さは、セル上を通過できる配線の本数によって決められる。特に、２層目配線（Ｍ２配線）と３層目配線（Ｍ３配線）との整合性で決定される。具体的には、２層目配線（Ｍ２配線）の最小配線ピッチで決定される。図１に示すセルでは、タップ間を６本の配線が通過可能であり、片方のタップ上の配線を加えて、７本の配線が通過可能なセルとして認識する。すなわち、７ピッチセルで構成されている。なお、ここで言う最小配線ピッチとは、第２層目配線の最小加工寸法の幅と、隣り合う配線間隔を足したものである。
本実施の形態の半導体集積回路装置は、全加算器回路、半加算器回路、セット付きフリップフロップ回路、リセット付きフリップフロップ回路、スキャン付きフリップフロップ回路、４入力セレクタ回路または３入力セレクタ回路等の論理回路を有するものである。図１〜図３は、その論理回路に含まれるＮＡＮＤ回路セルの平面図であり、図１はＭＩＳＦＥＴ構成部材（ゲート電極および半導体基板の主面に規定された活性領域）および第１層目の配線を図示し、図２は図１と同位置におけるＭＩＳＦＥＴ構成部材のみを図示し、図３は図１と同位置における第１層目の配線のみを図示している。また、図４は図１中のＡ−Ａ線（図２中および図３中にも同じＡ−Ａ線を図示）に沿った断面を図示したものである。図５は、図１に示されるＮＡＮＤ回路の回路図であり、図６は、そのＮＡＮＤ回路をシンボル記述した回路図である。
上記ＮＡＮＤ回路が形成される半導体基板１は、たとえば比抵抗が１０Ωｃｍ程度の単結晶シリコンからなる。この半導体基板１においては、ｎチャネル型ＭＩＳＦＥＴ形成領域にｐ型ウエル２が形成され、ｐチャネル型ＭＩＳＦＥＴ形成領域にｎ型ウエルが形成されている。また、半導体基板１の主面は、たとえばＳＴＩ（Shallow Trench Isolation）またはＳＧＩ（Shallow Groove Isolation）と称する浅溝型の分離領域によって、ｎチャネル型ＭＩＳＦＥＴ形成領域では活性領域ＬＮが規定され、ｐチャネル型ＭＩＳＦＥＴ形成領域では活性領域ＬＰが規定されている。ＳＴＩは、半導体基板１に形成された溝内に、酸化シリコン膜等の絶縁膜が埋め込まれて形成された領域である。
半導体基板１の主面上では、薄い酸化シリコン膜等から形成されたゲート絶縁膜３を介して、たとえば多結晶シリコン膜から形成されたゲート電極４が形成されていている。ｎチャネル型ＭＩＳＦＥＴのゲート電極４は、図中の横方向（第１方向）に延在した活性領域（第１活性領域）ＬＮに複数形成され、それぞれ、図中の縦方向（第２方向）に延在するように形成されている。同様に、ｐチャネル型ＭＩＳＦＥＴのゲート電極４は、図中の横方向に延在した活性領域（第１活性領域）ＬＰに複数形成され、それぞれ、図中の縦方向に延在するように形成されている。また、ゲート電極４を構成する多結晶シリコン膜のうち、ｎチャネル型ＭＩＳＦＥＴの多結晶シリコンにはｎ型の不純物が導入されており、ｐチャネル型ＭＩＳＦＥＴの多結晶シリコンにはｐ型の不純物が導入されている。
また、活性領域ＬＮは、半導体基板にｐ型ウエル２が形成された領域である。活性領域ＬＮのうち、ｎチャネル型ＭＩＳＦＥＴが形成される領域において、ゲート電極４の両側のｐ型ウエル２の表面は、ｎ−型半導体領域５およびｎ＋型半導体領域６が形成され、ＬＤＤ（Lightly Doped Drain）構造のソース・ドレイン領域となっている。活性領域ＬＮのうち、複数のプラグ１０Ｇが配置される給電領域では、ｐ型ウエルの表面は、ｐ＋型半導体領域が形成されている。ｎチャネル型ＭＩＳＦＥＴの動作時には、プラグ１０Ｇを介して給電用の活性領域ＬＮに給電される電位が、ｎチャネル型ＭＩＳＦＥＴのｐ型ウエル２に印加されることになる。
また、活性領域ＬＰは、半導体基板にｎ型ウェルが形成された領域である。活性領域ＬＰのうち、ｐチャネル型ＭＩＳＦＥＴが形成される領域において、ゲート電極４の両側のｎ型ウエルの表面は、ｐ−型半導体領域およびｐ＋型半導体領域が形成され、ＬＤＤ（Lightly Doped Drain）構造のソース・ドレイン領域となっている。活性領域ＬＰのうち、複数のプラグ１０Ｖが配置される給電領域では、ｎ型ウェルの表面は、ｎ＋型半導体領域が形成されている。ｐチャネル型ＭＩＳＦＥＴの動作時には、プラグ１０Ｖを介して給電用の活性領域ＬＰに給電される電位が、ｐチャネル型ＭＩＳＦＥＴのｎ型ウエルに印加されることになる。
なお、ｐ−型半導体領域およびｐ＋型半導体領域の不純物濃度は、ｐ型ウエル２の不純物濃度よりも高く、ｎ−型半導体領域５およびｎ＋型半導体領域６の不純物濃度は、ｎ型ウエルの不純物濃度よりも高い。
また、ゲート電極４の表面、活性領域ＬＮの表面（ｎチャネル型ＭＩＳＦＥＴが形成される領域におけるｎ＋型半導体領域の表面、および、給電領域におけるｐ＋型半導体領域の表面）、および、活性領域ＬＰの表面（ｐチャネル型ＭＩＳＦＥＴが形成される領域におけるｐ＋型半導体領域の表面、および、給電領域におけるｎ＋型半導体領域の表面）は、サリサイドプロセスがなされており、シリサイド層７が形成されている。シリサイド層７は、たとえば、コバルトシリサイド、ニッケルシリサイド、モリブデンシリサイド、または、プラチナシリサイドからなる。このようなシリサイド層７によって、プラグとの接触抵抗を低減している。
ゲート電極４が形成された半導体基板１の主面上には、たとえば酸化シリコン膜が堆積されることによって層間絶縁膜８が形成されている。層間絶縁膜８には、ｎ＋型半導体領域６、ｐ＋型半導体領域およびゲート電極４のそれぞれに達するコンタクトホール９、９Ｇ、９Ｖが形成されている。コンタクトホール９Ｇ、９Ｖは、それぞれ等間隔で一列で配列されている。各コンタクトホール９、９Ｇ、９Ｖの側壁および底面には、バリア導電膜となるチタン膜および窒化チタン膜の薄い積層膜が形成され、さらにタングステン膜によってコンタクトホール９が埋め込まれることによってプラグ１０、１０Ｇ、１０Ｖが形成されている。
層間絶縁膜８上では、複数の第１層目の配線１１、１１Ｇ、１１Ｖが形成され、配線１１はプラグ１０と、配線１１Ｇはプラグ１０Ｇと、配線１１Ｖはプラグ１０Ｖと、それぞれ接続している。これら配線１１、１１Ｇ、１１Ｖは、たとえばアルミニウムを主導電層として形成されている。配線１１Ｇには、基準電位ＧＮＤが供給され、配線１１Ｖには、電源電位ＶＤＤが供給される構造となっている。また、コンタクトホール９Ｇ、９Ｖ（プラグ１０Ｇ、１０Ｖ）は、それぞれ配線１１Ｇ、１１Ｖ下で規則的に配置されている。すなわち、コンタクトホール９Ｇ、９Ｖ（プラグ１０Ｇ、１０Ｖ）は、等間隔で複数配置された構造となっている。
なお、図１または図２において、図中の一番上に示され、横方向に延在している活性領域ＬＰは、配線１１Ｖおよびプラグ１０Ｖを介して電源電位ＶＤＤが供給される領域である。図２では、このような電源電位ＶＤＤ給電領域の一部が、ＭＩＳＦＥＴＱｐ１のソース領域、および、ＭＩＳＦＥＴＱｐ２のソース領域に接続している。これは、上記のシリサイド層７によって接続している。同様に、図中の一番下に示され、横方向に延在している活性領域ＬＮは、配線１１Ｇおよびプラグ１０Ｇを介して基準電位ＧＮＤが供給される領域である。図２では、このような基準電位ＧＮＤ給電領域が、ＭＩＳＦＥＴＱｎ２のソース領域に接続している。これは、上記のシリサイド層７によって接続している。これらの給電領域をタップと称することもある。
本実施の形態のＮＡＮＤ回路セルは、上記配線１１、１１Ｇ、１１Ｖを含む第１層目（最下層）の配線のみで回路形成されている。また、本実施の形態のＮＡＮＤ回路セルは、セル内に配置できる配線１１、１１Ｇ、１１Ｖが計７トラックとなるように設計されており、配線１１Ｇは基準電位ＧＮＤの供給用に使用され、配線１１Ｖは電源電位ＶＤＤの供給用に使用されていることから、セル内のＭＩＳＦＥＴのソース・ドレインへの電気的接続用等の用途で使用できる第１層目の配線１１は、５トラックとなっている。なお、第１層目配線を全て最小ピッチで設計すれば、６トラックが配置可能である。
本実施の形態のＮＡＮＤ回路セルにおいては、回路の動作制度を保つために、セル内のｎチャネル型ＭＩＳＦＥＴＱｎ１、Ｑｎ２、Ｑｎ３、Ｑｎ４、Ｑｎ５およびｐチャネル型ＭＩＳＦＥＴＱｐ１、Ｑｐ２、Ｑｐ３、Ｑｐ４、Ｑｐ５の特性が揃っていることが求められる。そのため、それらｎチャネル型ＭＩＳＦＥＴＱｎ１、Ｑｎ２、Ｑｎ３、Ｑｎ４、Ｑｎ５およびｐチャネル型ＭＩＳＦＥＴＱｐ１、Ｑｐ２、Ｑｐ３、Ｑｐ４、Ｑｐ５の形状も揃っていることが求められ、すべてのゲート電極４は、ゲート長および配置ピッチが均等になるように形成されている。ゲート電極４等のＭＩＳＦＥＴの構成部材の微細化が進んだ場合には、それらＭＩＳＦＥＴ群の形状均等性を保つことによる特性均等性が顕著となり、特にゲート長が６５ｎｍ程度以下となった場合、さらにゲート長が４５ｎｍ程度以下となった場合には顕著となる。
たとえば、ゲート電極４のゲート長が６５ｎｍ程度の場合には、隣接するゲート電極４間は、そのゲート長の５倍〜１５倍程度の範囲で均等に離間させる。ゲート電極４のゲート長が４５ｎｍ程度の場合には、隣接するゲート電極４間は、そのゲート長の３倍〜１０倍程度の範囲で均等に離間させる。すなわち、ゲート電極４のゲート長が６５ｎｍ以下で４５ｎｍより長い場合、隣接する各ゲート電極４を、ゲート長の５倍〜１５倍の範囲内に配置する。より好ましくは、ゲート長の５倍〜１０倍の範囲内に配置する。また、ゲート電極４のゲート長が４５ｎｍ以下の場合には、隣接するゲート電極４を、ゲート長の３倍〜１０倍の範囲内で配置する。より好ましくは、ゲート長の３倍〜６倍の範囲内に配置する。
なお、本実施の形態において、ゲート電極４のうち、ｎチャネル型ＭＩＳＦＥＴまたはｐチャネル型ＭＩＳＦＥＴの構成部材となる部分は、図１の紙面の上下方向に延在しているので、前述のような隣接するゲート電極４と言う場合には、図１の紙面の左右方向で隣接するということになる。
図５に示すように、本実施の形態のＮＡＮＤ回路セルは、入力Ａ、ＢおよびクロックＡ、Ｂの４つのノードを有し、これらノードへの入力信号によって、出力結果が決定されるものである。これらのノードのうち、入力Ａ、Ｂにはそれぞれ入力信号が入力され、クロックＡ、Ｂにはクロック信号が入力される。
図１、図２および図５に示すように、本実施の形態のＮＡＮＤ回路セルを形成するＭＩＳＦＥＴのうち、ｎチャネル型ＭＩＳＦＥＴＱｎ２およびｎチャネル型ＭＩＳＦＥＴＱｎ３のそれぞれのゲート（ゲート電極４）は同一ノードである入力Ａに電気的に接続され、入力Ａからの信号（第３信号）に従って同時にオン・オフ動作を行う構成となっている。ｎチャネル型ＭＩＳＦＥＴＱｎ２およびｎチャネル型ＭＩＳＦＥＴＱｎ３は、それぞれのソースまたはドレインとなる同一のｎ＋型半導体領域６を有して隣接して配置され、電気的には直列に接続された構造となっている。すなわち、これら２つのｎチャネル型ＭＩＳＦＥＴＱｎ２およびｎチャネル型ＭＩＳＦＥＴＱｎ３の動作状況は、回路上では１つのｎチャネル型ＭＩＳＦＥＴを配置した場合と同じ動作状況となっている。すなわち、ｎチャネル型ＭＩＳＦＥＴＱｎ２またはｎチャネル型ＭＩＳＦＥＴＱｎ３のうち一方は、本来の回路動作には不要なダミーＭＩＳＦＥＴであり、抵抗成分として見なすことができる。
また、本実施の形態のＮＡＮＤ回路セルを形成するＭＩＳＦＥＴのうち、ｐチャネル型ＭＩＳＦＥＴＱｐ３およびｐチャネル型ＭＩＳＦＥＴＱｐ４のそれぞれのゲート（ゲート電極４）は同一ノードであるクロックＢに電気的に接続され、クロックＢからの信号（第３信号）に従って同時にオン・オフ動作を行う構成となっている。ｐチャネル型ＭＩＳＦＥＴＱｐ３およびｐチャネル型ＭＩＳＦＥＴＱｐ４は、それぞれのソースまたはドレインとなる同一のｐ＋型半導体領域を有して隣接して配置され、電気的には直列に接続された構造となっている。すなわち、これら２つのｐチャネル型ＭＩＳＦＥＴＱｐ３およびｐチャネル型ＭＩＳＦＥＴＱｐ４の動作状況は、回路上では１つのｐチャネル型ＭＩＳＦＥＴを配置した場合と同じ動作状況となっている。すなわち、ｐチャネル型ＭＩＳＦＥＴＱｐ３またはｐチャネル型ＭＩＳＦＥＴＱｐ４のうち一方は、本来の回路動作には不要なダミーＭＩＳＦＥＴであり、抵抗成分として見なすことができる。
ここで、上記ｎチャネル型ＭＩＳＦＥＴＱｎ２およびｎチャネル型ＭＩＳＦＥＴＱｎ３を連動トランジスタ群ＣＴＮとし、ｐチャネル型ＭＩＳＦＥＴＱｐ３およびｐチャネル型ＭＩＳＦＥＴＱｐ４を連動トランジスタ群ＣＴＰとする。本実施の形態において、連動トランジスタ群ＣＴＮが電気的に接続された入力ノードである入力Ａには、緩やかに動作し速度劣化による回路動作への支障の懸念が少ない信号であるＳＣＡＮ信号、ＲＥＳＥＴ信号またはＳＥＴ信号等が入力される。本実施の形態のＮＡＮＤ回路がセット・リセット付きフリップフロップ回路に含まれる場合、図５に示した回路構成では、入力Ａに入力される信号がＲＥＳＥＴ信号またはＳＥＴ信号とすると、ＲＥＳＥＴ信号がＴｒｕｅとなり、ＳＥＴ信号がＦａｌｓｅとなる。２つのＭＩＳＦＥＴが直列接続された構成となっている連動トランジスタ群ＣＴＮでは信号速度の低下が懸念されるが、このように連動トランジスタ群ＣＴＮへは速度劣化による回路動作への支障の懸念が少ない信号が入力される構成とすることにより、本実施の形態のＮＡＮＤ回路としては回路動作の低下を防ぐことができる。
また、図５の回路構成において、ｎチャネル型ＭＩＳＦＥＴがｐチャネル型ＭＩＳＦＥＴとなり、ｐチャネル型ＭＩＳＦＥＴがｎチャネル型ＭＩＳＦＥＴとなった回路構成であってもよく、セット・リセット付きフリップフロップ回路で適用した場合には、ＳＥＴ信号がＴｒｕｅとなり、ＲＥＳＥＴ信号がＦａｌｓｅとなる。このようにＭＩＳＦＥＴのチャネル型が逆転した場合でも、図５における連動トランジスタ群ＣＴＮの位置に配置される２つのｐチャネル型ＭＩＳＦＥＴには、速度劣化による回路動作への支障の懸念が少ない信号が入力される構成となるので、ＮＡＮＤ回路の動作の低下を防ぐことができる。
また、上記のような連動トランジスタ群ＣＴＮ、ＣＴＰを用いてＮＡＮＤ回路セルを形成することにより、ＮＡＮＤ回路セル内では、各ＭＩＳＦＥＴ（ｎチャネル型ＭＩＳＦＥＴＱｎ１、Ｑｎ２、Ｑｎ３、Ｑｎ４、Ｑｎ５およびｐチャネル型ＭＩＳＦＥＴＱｐ１、Ｑｐ２、Ｑｐ３、Ｑｐ４、Ｑｐ５）のゲート電極４が均等な所定間隔で配置できるようになる。それにより、各ＭＩＳＦＥＴの形状を均等化でき、各ＭＩＳＦＥＴの特性も均等化できるようになる。その結果、ＮＡＮＤ回路の動作精度を保つことができるようになる。
ところで、ＮＡＮＤ回路セル領域の拡大を避けるために、ＮＡＮＤ回路セルを多層配線構造とする手段が考えられる。しかしながら、多層配線構造としたことにより、回路セル間接続用の配線を配置できる領域が減少してしまい、結果として、回路セル間接続用の配線を配置するための領域をチップに確保しなければならないことになる。そのため、限られた大きさのチップでは、実装できる回路セル数が減少してしまい、回路セルの実装率低下を招くことが懸念される。一方、本実施の形態のＮＡＮＤ回路セルは、前述のように、本実施の形態のＮＡＮＤ回路セルは、第１層目の配線のみで回路形成されていることから、回路セル間接続用の配線を配置するための領域をチップに確保する必要はなくなる。それにより、限られた大きさのチップでも、実装できる回路セル数が減少して回路セルの実装率が低下してしまう不具合を防ぐことができる。すなわち、本実施の形態によれば、チップへの回路セルの実装率を保ちつつ、ゲート電極４等のＭＩＳＦＥＴの構成部材の微細化が進んだ場合でもＭＩＳＦＥＴ群の形状均等性を保つことができる。また、限られた大きさのチップでも、回路セルの実装率の低下を防止できることから、本実施の形態の半導体集積回路装置の製造コストの上昇を防ぐことが可能となる。
また、本実施の形態のＮＡＮＤ回路セルは、前述のようにセル内に配置された配線１１、１１Ｇ、１１Ｖが計７トラックとなっており、少ない配線トラック数で設計された小面積セルとなっている。ここで、連動トランジスタ群ＣＴＮ、ＣＴＰがそれぞれ２つのＭＩＳＦＥＴではなく１つのＭＩＳＦＥＴであった場合について検討してみると、ＮＡＮＤ回路を形成する各ＭＩＳＦＥＴのソース・ドレインを電気的に引き出すためのプラグ１０（コンタクトホール９）および配線１１も存在することから、各ＭＩＳＦＥＴを形成できる場所が限定されてしまうことが考えられる。このような場合には、各ＭＩＳＦＥＴのゲート電極４が均等な所定間隔で配置できなくなり、ＭＩＳＦＥＴ数が減ったにもかかわらず、セル面積が大きくなってしまうことが懸念される。このような状況を図７〜図１０を用いて以下に説明する。
なお、図７〜図１０の説明は、前述の［発明が解決しようとする課題］欄で述べた説明と同様である。
図７〜図９に示したＮＡＮＤ回路セルのレイアウトでは、ｎチャネル型ＭＩＳＦＥＴＱｎ２およびｐチャネル型ＭＩＳＦＥＴＱｐ４が省略されている。そのため、図１〜３に示したレイアウトにおけるｎチャネル型ＭＩＳＦＥＴＱｎ２が形成された位置およびｐチャネル型ＭＩＳＦＥＴＱｐ４が形成された位置では、それぞれゲート電極４下で活性領域ＬＮ（ｎ＋型半導体領域６）および活性領域ＬＰ（ｐ＋型半導体領域）が離間した構成となっている。図１０に示したＮＡＮＤ回路の構成上、これら離間した活性領域ＬＮ、ＬＰは電気的に接続されている必要があることから、その離間した２つの活性領域ＬＮはプラグ１０Ｎおよび第１層目の配線１１Ｎによって電気的に接続し、その離間した２つの活性領域ＬＰはプラグ１０Ｐおよび第１層目の配線１１Ｐによって電気的に接続することになる。なお、これらプラグ１０Ｎ、１０Ｐおよび第１層目の配線１１Ｎ、１１Ｐは、図８および図９にも図示している。
上記のようなプラグ１０Ｎ、１０Ｐおよび第１層目の配線１１Ｎ、１１Ｐを配置するためには、配線１１Ｎ、１１Ｐの延在方向でＮＡＮＤ回路セルを拡大しなければならない。これら配線１１Ｎ、１１Ｐは、配線１１Ｇ、１１Ｖと同じ方向に延在しており、図１〜３に示したＮＡＮＤ回路セルのレイアウトと比べて、図７〜９に示したＮＡＮＤ回路セルのレイアウトは、配線１１Ｇ、１１Ｖ下にて等間隔で設けられたコンタクトホール９Ｇ、９Ｖ（プラグ１０Ｇ、１０Ｖ）が、さらに４個分配置できるだけ拡大している。なお、図７〜図９中では、その増加したコンタクトホール９Ｇ、９Ｖ（プラグ１０Ｇ、１０Ｖ）をコンタクトホール９Ａ（プラグ１０Ａ）で図示している。
ここで、図１１は、本実施の形態のＮＡＮＤ回路セルのレイアウト（図１〜図３参照）を用いた場合には、図７〜図９に示したＮＡＮＤ回路セルのレイアウトを用いた場合に比べてどの程度回路面積を低減できるかを示すグラフである。
図１１に示すように、ＮＡＮＤ回路が全加算器回路に含まれている場合には、本実施の形態のＮＡＮＤ回路セルのレイアウトを適用すると、図７〜図９に示したＮＡＮＤ回路セルのレイアウトを適用した場合に比べて、全加算器回路全体で回路面積を約１２％低減することができる。また、ＮＡＮＤ回路がセット・リセット付きフリップフロップ回路に含まれている場合には、本実施の形態のＮＡＮＤ回路セルのレイアウトを適用すると、図７〜図９に示したＮＡＮＤ回路セルのレイアウトを適用した場合に比べて、セット・リセット付きフリップフロップ回路全体で回路面積を約１２％低減することができる。
すなわち、本実施の形態によれば、ＮＡＮＤ回路セルを最小面積で実現することが可能となる。
以上、本発明者によってなされた発明を実施の形態に基づき具体的に説明したが、本発明は前記実施の形態に限定されるものではなく、その要旨を逸脱しない範囲で種々変更可能であることはいうまでもない。
たとえば、前記実施の形態においては、ＮＡＮＤ回路を含む論理回路として、全加算器回路、半加算器回路、セット付きフリップフロップ回路、リセット付きフリップフロップ回路、スキャン付きフリップフロップ回路、４入力セレクタ回路または３入力セレクタ回路を例示したが、これらの回路以外にも、２０個〜３０個程度のトランジスタ群からなる複合的回路であってもよい。
また、本実施の形態では、７ピッチセルについて記載したが、これに限られるものではなく、たとえば６ピッチや５ピッチ等、７ピッチ以下のセルについても同様に適用することが可能である。
また、本実施の形態では、ゲート電極４を多結晶シリコン膜で形成した例を示したが、これに限られるものではなく、たとえば金属膜で形成してもよい。そのような金属膜としては、Ｔｉ、ＴｉＮ、ＰｔまたはＡｌ等が挙げられる。
また、本実施の形態では、ゲート絶縁膜を酸化シリコン膜で形成した例を示したが、これに限られるものではなく、たとえば窒化シリコン膜よりも高い誘電率を有する膜で形成してもよい。そのような高誘電率膜としては、ＨｆＯ、ＨｆＡｌＯ、ＨｆＳｉＯ、ＺｒＯ、ＺｒＡｌＯ、ＺｒＳｉＯ、ＬａＯ、ＬａＳｉＯ、ＴａＯまたはＴｉＯ等が挙げられる。
本発明は、論理回路を有する半導体集積回路装置において、その論理回路を形成するＭＩＳＦＥＴのレイアウトに適用することができる。
本発明の一実施の形態である半導体集積回路装置が有するＮＡＮＤ回路セルの要部平面図である。 本発明の一実施の形態である半導体集積回路装置が有するＮＡＮＤ回路セルの要部平面図である。 本発明の一実施の形態である半導体集積回路装置が有するＮＡＮＤ回路セルの要部平面図である。 図１中のＡ−Ａ線に沿った位置での要部断面図である。 本発明の一実施の形態である半導体集積回路装置が有するＮＡＮＤ回路の回路図である。 図５に示したＮＡＮＤ回路をシンボル記述した回路図である。 本発明の一実施の形態である半導体集積回路装置が有するＮＡＮＤ回路セルと比較したＮＡＮＤ回路セルの要部平面図である。 本発明の一実施の形態である半導体集積回路装置が有するＮＡＮＤ回路セルと比較したＮＡＮＤ回路セルの要部平面図である。 本発明の一実施の形態である半導体集積回路装置が有するＮＡＮＤ回路セルと比較したＮＡＮＤ回路セルの要部平面図である。 本発明の一実施の形態である半導体集積回路装置が有するＮＡＮＤ回路と比較したＮＡＮＤ回路の回路図である。 図１〜図３に示したＮＡＮＤ回路セルのレイアウトを用いた場合と、図７〜図９に示したＮＡＮＤ回路セルのレイアウトを用いた場合とで回路面積を比較するグラフである。 ＮＡＮＤ回路の回路図である。 本発明の一実施の形態における配線ピッチを説明するための参考図である。
符号の説明
１ 半導体基板
２ ｐ型ウエル
３ ゲート絶縁膜
４ ゲート電極
５ ｎ−型半導体領域
６ ｎ＋型半導体領域
７ シリサイド層
８ 層間絶縁膜
９、９Ａ、９Ｇ、９Ｖ コンタクトホール
１０、１０Ａ、１０Ｇ、１０Ｎ、１０Ｐ、１０Ｖ プラグ
１１、１１Ｇ、１１Ｎ、１１Ｐ、１１Ｖ 配線
ＣＴＮ 連動トランジスタ群
ＣＴＰ 連動トランジスタ群
ＬＮ、ＬＰ 活性領域（第１活性領域）
Ｑｎ１０１、Ｑｎ１０２、Ｑｎ１、Ｑｎ２、Ｑｎ３、Ｑｎ４、Ｑｎ５ ｎチャネル型ＭＩＳＦＥＴ
Ｑｐ１０１、Ｑｐ１０２、Ｑｐ１、Ｑｐ２、Ｑｐ３、Ｑｐ４、Ｑｐ５ ｐチャネル型ＭＩＳＦＥＴ

Claims (7)

  1. 半導体基板の主面上に形成された第１電源、第２電源、前記第１電源と前記第２電源間にＮＡＮＤ回路セルを有する半導体集積回路装置であって、
    前記ＮＡＮＤ回路セルは、ソースが前記第１電源へ接続され、ゲートが第１入力端子へ接続された第１のｐ型ＭＩＳＦＥＴと、ソースが前記第１電源へ接続され、ゲートが第２入力端子へ接続された第２のｐ型ＭＩＳＦＥＴと、ソースが前記第２電源へ接続され、ゲートが前記第１入力端子へ接続された第１のｎ型ＭＩＳＦＥＴと、ソースが前記第１のｎ型ＭＩＳＦＥＴへ接続され、ゲートが前記第２入力端子へ接続された第２のｎ型ＭＩＳＦＥＴと、ソースが前記第２のｎ型ＭＩＳＦＥＴへ接続され、ゲートが前記第２入力端子へ接続された第３のｎ型ＭＩＳＦＥＴとを有し、
    前記第２のｐ型ＭＩＳＦＥＴのゲート、前記第２のｎ型ＭＩＳＦＥＴのゲートおよび前記第３のｎ型ＭＩＳＦＥＴのゲートは、多結晶シリコン膜からなり一体に形成されていることを特徴とする半導体集積回路装置。
  2. 請求項１記載の半導体集積回路装置において、
    前記第２のｎ型ＭＩＳＦＥＴのゲートおよび前記第３のｎ型ＭＩＳＦＥＴのゲートへ入力される信号は、速度劣化の懸念の少ない信号であることを特徴とする半導体集積回路装置。
  3. 請求項２記載の半導体集積回路装置において、
    前記信号は、ＳＣＡＮ信号、ＲＥＳＥＴ信号またはＳＥＴ信号であることを特徴とする半導体集積回路装置。
  4. 請求項１記載の半導体集積回路装置において、
    前記第２のｎ型ＭＩＳＦＥＴのゲート長および前記第３のｎ型ＭＩＳＦＥＴのゲート長は、６５ｎｍ以下であることを特徴とする半導体集積回路装置。
  5. 請求項４記載の半導体集積回路装置において、
    前記第２のｎ型ＭＩＳＦＥＴのゲート長および前記第３のｎ型ＭＩＳＦＥＴのゲート長は、６５ｎｍ以下であり、
    前記第２のｎ型ＭＩＳＦＥＴのゲートと前記第３のｎ型ＭＩＳＦＥＴのゲートは、互いに隣接しており、両者の間隔は、前記第２のｎ型ＭＩＳＦＥＴのゲート長の５倍〜１５倍の範囲である半導体集積回路装置。
  6. 請求項４記載の半導体集積回路装置において、
    前記第２のｎ型ＭＩＳＦＥＴのゲート長および前記第３のｎ型ＭＩＳＦＥＴのゲート長は、４５ｎｍ以下であり、
    前記第２のｎ型ＭＩＳＦＥＴのゲートと前記第３のｎ型ＭＩＳＦＥＴのゲートは、互いに隣接しており、両者の間隔は、前記第２のｎ型ＭＩＳＦＥＴのゲート長の３倍〜１０倍の範囲である半導体集積回路装置。
  7. 請求項１記載の半導体集積回路装置において、
    前記ＮＡＮＤ回路セルは、前記半導体基板の前記主面上の最下層の配線のみで回路形成されていることを特徴とする半導体集積回路装置。
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