CN102884617B - 半导体装置 - Google Patents

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Abstract

本发明提供一种半导体装置。连接供电用活性区域(DV0)与供电用金属布线(MV0)的供电用插头包括以规定长度的第1间距(S0)配置的多个第1插头(PV2～PV5)、和直到最近的第1插头(PV5)为止的中心间距离不同于第1间距(S0)的整数倍的第2插头(PVX0～PVX2)。并且，与供电用活性区域(DV0)及供电用金属布线(MV0)最靠近的布线用插头、即第3插头(P50)最靠近的供电用插头是第2插头(PVX0，PVX1)。

Description

半导体装置
技术领域
本发明涉及半导体装置的布局，尤其涉及可有效兼顾半导体装置的微细化和高速化的技术。
背景技术
以往在半导体装置中，通过自由地对具有各种宽度和长度的晶体管进行配置布线，来实现具有期望的功能的各种电路单位。将该电路单位称作单元。并且，通过组合该单元来进行配置布线，从而实现大规模集成电路装置(LSI：Large Scale Integration)。
近几年，伴随着用于削减芯片成本的单元的小面积化，不仅要求减小在单元内配置的晶体管和布线的尺寸，而且还要求在单元内无浪费地配置晶体管和布线。其结果，特别是在触发电路或锁存电路等复杂的单元中，在布局上存在如下的问题。
图11是以小面积实现锁存电路单元的布局俯视图。在图11中，配置由形成了栅极布线Gn(n是整数，以下相同)及源极/漏极的活性区域Dn构成的晶体管Tn，在其上层形成用于连接这些晶体管Tn的金属布线Mn。用于供给各晶体管Tn的源极电位的供电用活性区域DV0～DV1及供电用金属布线MV0～MV1在单元的上下端延伸至附图的横向上。此外，形成有连接栅极布线Gn或者活性区域Dn与金属布线Mn的布线用插头Pn、及连接活性区域DV0～DV1与金属布线MV0～MV1的供电用插头PVn。为了抑制晶体管Tn的源极电位下降，通常以等间隔配置多个供电用插头PVn。即，供电用插头PVn的中心位于具有规定长度的间距S0的栅格线Ln上。由此，在上下左右相邻地配置多个以栅格的整数倍定义横向宽度的单元时，能够配置成使各单元的供电用插头彼此重叠，因此在不会彼此阻碍的情况下能够细密地配置供电用插头。
在此，在栅极布线Gn的电位与晶体管Tn的源极电位大不相同的情况下，在供电用活性区域DV0～DV1或者供电用金属布线MV0～MV1中产生的噪声影响栅极布线Gn，会引起晶体管的误动作。为了防止这种情况，布线用插头Pn与供电用插头PVn之间的间隔需要设为供电用插头PVn彼此之间的间隔以上。例如，在图11的情况下，需要分别增大布线用插头P14与供电用插头PV6、PV7之间的间隔、布线用插头P24与供电用插头PV10、PV11之间的间隔、布线用插头P15与供电用插头PV21、PV22之间的间隔、布线用插头P20与供电用插头PV23、PV24之间的间隔。此外，即使在栅极布线Gn的电位与晶体管Tn的源极电位相差并不是很大的情况下，由于设计规则和制造工艺的观点，需要使布线用插头Pn与供电用插头PVn之间的间隔增大某一程度。但是，为此需要使单元在上下方向上伸长，其结果会增大单元面积。
作为解决该问题的方法，在专利文献1中，省略了供电用插头PVn的一部分。例如，在图12的例子中，省略了图11中的供电用插头PV6、PV7、PV10、PV11、PV21～PV24。由此，维持单元的小面积布局的同时，能够充分增大布线用插头Pn与供电用插头PVn之间的间隔，能够使电路动作稳定。此外，供电用金属布线MV0～MV1的电阻通常比供电用活性区域DV0～DV1的电阻低，因此实质的源极电位下降是在直到离晶体管最近的供电用插头为止的供电用活性区域内产生。若该供电用活性区域较短，换言之，若晶体管与供电用插头靠近，则源极电位下降并不会成为问题。例如，通过配置供电用插头PV9，从而晶体管T12、T14的源极电位的降低不太会成为问题。
在先技术文献
专利文献
专利文献1：特开2010-067799号公报
发明内容
(发明想要解决的课题)
但是，例如，在上下方向上将单元彼此相邻配置的半导体装置的构成中，当应用了上述的专利文献1的方法时，会过多地省略供电用插头，因此有可能会显著地表现出晶体管的源极电位的降低。
图13表示在上下方向上相邻地配置了如图11的单元的半导体装置的构成中应用了专利文献1的方法的情况。在图13的构成中，在供电用活性区域DV0及供电用金属布线MV0中，省略了栅格线L6～L13上的供电用插头PV6～PV13的全部。由此，确实将布线用插头Pn与供电用插头PVn之间的间隔确保得较大，维持了半导体装置的动作稳定性。但是，对于一部分晶体管而言，由于供电用插头离得较远，源极电位会降低很多。例如，若关注晶体管T12、T14，则最近的供电用插头成为离得较远的PV5、PV14，因此源极电位降低很多。其结果，晶体管的电流驱动能力降低，以至于会产生导致半导体装置的动作速度的降低的问题。
此外，在近几年的半导体装置中，有时利用相邻的2个标准单元列构成一个标准单元，在这种构成中，大多情况下栅极布线和活性区域会横切配置在标准单元列间的供电用金属布线。此时，若横切供电用金属布线的栅极布线和活性区域与供电用插头过度地靠近，则产生两者短路等形成不良的可能性很高。作为其对策，考虑到省略与横切供电用金属布线的栅极布线和活性区域靠近的栅格线上的供电用插头，但是此时，如上所述，会降低晶体管的源极电位，因此并不优选。
本发明的目的在于在半导体装置中提供一种不会带来晶体管的电流驱动能力的降低引起的动作速度降低、和面积的增加，且可充分确保布线用插头与供电用插头之间的间隔来维持动作稳定性的布局结构。
此外，本发明的目的在于在半导体装置中提供一种不会带来晶体管的电流驱动能力的降低引起的动作速度降低、和面积的增加，且可充分确保横切供电用金属布线的栅极布线和活性区域与供电用插头之间的间隔来维持动作稳定性的布局结构。
(用于解决课题的方法)
在本发明的第1方式中，作为半导体装置，具备：在第1方向上延伸的供电用活性区域；活性区域，设置在所述供电用活性区域的、垂直于所述第1方向的第2方向的一侧，并且成为晶体管的源极或者漏极；栅极布线，设置在所述供电用活性区域的、所述第2方向上的设有所述活性区域的一侧，成为晶体管的栅极；供电用金属布线，设置在所述供电用活性区域的上层上；电路用金属布线，设置在所述活性区域及栅极布线的上层上；多个供电用插头，连接所述供电用活性区域与所述供电用金属布线；和多个布线用插头，连接所述活性区域与所述电路用金属布线，或者连接所述栅极布线与所述电路用金属布线，所述多个供电用插头包括：以规定长度的第1间距配置的多个第1插头；和直到最近的所述第1插头为止的中心间距离不同于所述第1间距的整数倍的第2插头，所述多个布线用插头包括与所述供电用活性区域及所述供电用金属布线最靠近的第3插头，与至少1个所述第3插头最靠近的所述供电用插头是所述第2插头。
根据该方式，连接供电用活性区域与供电用金属布线的多个供电用插头包括以规定长度间距配置的多个插头(第1插头)、和直到最近的第1插头为止的中心间距离不同于规定长度间距的整数倍的、所谓错开间距配置的插头(第2插头)。并且，若从与供电用活性区域及供电用金属布线最靠近的布线用插头(第3插头)观察，则最近的供电用插头不是以规定长度间距配置的第1插头，而是错开间距配置的第2插头。即，在靠近布线用插头的位置上，不是省略供电用插头，而是错开间距、换言之在供电用活性区域延伸的第1方向上错开位置来配置。因此，不会导致晶体管的源极电位降低，能够充分确保布线用插头与供电用插头之间的间隔。并且，也不需要使半导体装置在与第1方向正交的第2方向上伸长。
在本发明的第2方式中，作为半导体装置，具备：在第1方向上延伸的供电用活性区域；活性区域，设置在所述供电用活性区域的、垂直于所述第1方向的第2方向的一侧，并且成为晶体管的源极或者漏极；栅极布线，设置在所述供电用活性区域的、所述第2方向上的设有所述活性区域的一侧，成为晶体管的栅极；供电用金属布线，设置在所述供电用活性区域的上层上；电路用金属布线，设置在所述活性区域及栅极布线的上层上；多个供电用插头，连接所述供电用活性区域与所述供电用金属布线；和多个布线用插头，连接所述活性区域与所述电路用金属布线，或者连接所述栅极布线与所述电路用金属布线，所述多个供电用插头包括：在所述第1方向上配置成一列的多个第1插头；和从所述活性区域及所述栅极布线观察时在比所述多个第1插头还远的位置上错开配置的第2插头，所述多个布线用插头包括与所述供电用活性区域及所述供电用金属布线最靠近的第3插头，与至少1个所述第3插头最靠近的所述供电用插头是所述第2插头。
根据方式，连接供电用活性区域与供电用金属布线的多个供电用插头包括在供电用活性区域延伸的第1方向上配置成一列的多个插头(第1插头)、和从活性区域及栅极布线观察时在比第1插头还远的位置上错开配置的插头(第2插头)。并且，若从与供电用活性区域及供电用金属布线最近的布线用插头(第3插头)观察，则最近的供电用插头不是配置成一列的第1插头，而是在较远的位置上错开配置的第2插头。即，在靠近布线用插头的位置上，并不是省略供电用插头，而是将位置错开得较远来进行配置。因此，不会导致晶体管的源极电位降低，能够充分确保布线用插头与供电用插头的间隔。并且，在错开供电用插头的一侧存在空闲区域的情况下，不需要使半导体装置在与供电用活性区域延伸的第1方向正交的第2方向上伸长。
在本发明的第3方式中，作为半导体装置，具备：在第1方向上延伸的供电用活性区域；栅极布线，设置在所述供电用金属布线的下层，延伸成从垂直于所述第1方向的第2方向的一侧向另一侧横切所述供电用金属布线；供电用活性区域，在所述栅极布线的所述第1方向的至少一侧，设置在所述供电用金属布线的下层；多个供电用插头，连接所述供电用活性区域与所述供电用金属布线，所述多个供电用插头包括：以规定长度的第1间距配置的多个第1插头；直到最近的所述第1插头为止的中心间距离不同于所述第1间距的整数倍的第2插头，与所述栅极布线最近的所述供电用插头是所述第2插头。
根据该方式，连接供电用活性区域与供电用金属布线的多个供电用插头包括以规定长度间距配置的多个插头(第1插头)、和直到最近的第1插头为止的中心间距离不同于规定长度间距的整数倍的所谓错开间距配置的插头(第2插头)。并且，若从横切供电用金属布线的方式延伸的栅极布线观察，则最近的供电用插头不是以规定长度间距配置的第1插头，而是错开间距配置的第2插头。即，在与横切供电用金属布线的栅极布线靠近的位置上，不是省略供电用插头，而是错开间距、换言之在供电用金属布线延伸的第1方向上错开位置来进行配置。因此，不会导致晶体管的源极电位降低，能够充分确保横切供电用金属布线的方式延伸的栅极布线与供电用插头之间的间隔。
在本发明的第4方式中，作为半导体装置，在第1方向上延伸的供电用活性区域；活性区域，设置在所述供电用金属布线的下层，形成为从垂直于所述第1方向的第2方向的一侧向另一侧横切所述供电用金属布线，且对该活性区域供给与由所述供电用金属布线供给的电源电位不同的电位；供电用活性区域，在所述活性区域的所述第1方向的至少一侧，被设置在所述供电用金属布线的下层；和多个供电用插头，连接所述供电用活性区域与所述供电用金属布线，所述多个供电用插头包括：以规定长度的第1间距配置的多个第1插头；直到最近的所述第1插头为止的中心间距离不同于所述第1间距的整数倍的第2插头，与所述活性区域最靠近的所述供电用插头是所述第2插头。
根据该方式，连接供电用活性区域与供电用金属布线的多个供电用插头包括以规定长度间距配置的多个插头(第1插头)、和直到最近的第1插头为止的中心间距离不同于规定长度间距的整数倍的所谓错开间距配置的插头(第2插头)。并且，若从横切供电用金属布线的方式延伸的活性区域观察，则最近的供电用插头不是以规定长度间距配置的第1插头，而是错开间距配置的第2插头。即，在与横切供电用金属布线的活性区域靠近的位置上，不是省略供电用插头，而是错开间距、换言之在供电用金属布线延伸的第1方向上错开位置来进行配置。因此，不会导致晶体管的源极电位降低，能够充分确保横切供电用金属布线的方式延伸的活性区域与供电用插头之间的间隔。
(发明效果)
根据本发明，在供电用活性区域及与供电用金属布线的布线用插头靠近的部位，错开位置来配置供电用插头，因此能够以小面积充分确保布线用插头与供电用插头之间的间隔来维持动作稳定性的同时，能够抑制晶体管的源极电位下降，并且能够抑制因晶体管的电流驱动能力的降低而引起的动作速度降低。
此外，根据本发明，在与横切供电用金属布线的栅极布线和活性区域靠近的部位，由于错开位置来配置供电用插头，因此能够以小面积充分确保横切供电用金属布线的栅极布线和活性区域与供电用插头之间的间隔来维持动作稳定性的同时，能够抑制晶体管的源极电位下降，并且能够抑制因晶体管的电流驱动能力的降低而引起的动作速度降低。
附图说明
图1是实施方式1所涉及的半导体装置的布局图案的例子。
图2是在图1中省略了金属布线的图。
图3是在图1中省略了活性区域及栅极布线的图。
图4是实施方式1所涉及的半导体装置的布局图案的其他例。
图5是实施方式1所涉及的半导体装置的布局图案的其他例。
图6是实施方式2所涉及的半导体装置的布局图案的例子。
图7是施方式2所涉及的半导体装置的布局图案的例子。
图8是实施方式3所涉及的半导体装置的布局图案的例子。
图9是实施方式4所涉及的半导体装置的布局图案的例子。
图10是实施方式5所涉及的半导体装置的布局图案的例子。
图11是锁存电路单元的布局俯视图。
图12是在图11的布局中应用了现有技术的方法的例子。
图13是现有技术中的半导体装置的布局图案的例子。
具体实施方式
以下，参照附图，详细说明本发明的实施方式。
(实施方式1)
图1是表示实施方式1所涉及的半导体装置的布局图案的一例的俯视图。在图1中，作为半导体装置的要部，表示了相邻的2个标准单元的边界附近。在图1中，例如表示了构成如MISFET的晶体管的活性区域及栅极布线、在其上层设置的金属布线、和电连接活性区域与金属布线的插头。另外，图2及图3是为了便于观察图1而示出的附图，图2在图1中省略了金属布线，仅图示了栅极布线、活性区域及插头，图3在图1中省略了活性区域及栅极布线，仅图示了金属布线及插头。
在图1中，DV0～DV2是用于供给各晶体管的源极电位的供电用活性区域，在单元的上下端在附图的横向(第1方向)上延伸。在供电用活性区域DV0～DV2的上层分别设有供电用金属布线MV0～MV2。供电用活性区域DV0和供电用金属布线MV0是通过在其间形成的多个供电用插头PV2～PV5、PV14、PVX0～PVX2而电连接的。同样地，供电用活性区域DV1和供电用金属布线MV1是通过在其间形成的多个供电用插头PV17～PV20、PV25～PV29而电连接的，供电用活性区域DV2和供电用金属布线MV2是通过在其间形成的多个供电用插头PV30～PV35、PV40～PV42而电连接的。
在供电用活性区域DV0、DV1之间设有成为晶体管的源极或者漏极的活性区域D0～D9、和成为晶体管的栅极的栅极布线G2～G10，以形成晶体管T2～T19。同样地，在供电用活性区域DV0、DV2之间设有成为晶体管的源极或者漏极的活性区域D10～D19、和成为晶体管的栅极的栅极布线G11～G20，以形成晶体管T20～T37。例如，在半导体基板的主面上形成被称为STI(Shallow Trench Isolation)或者SGI(Shallow GrooveIsolation)的浅沟型分离区域，从而规定活性区域。栅极布线例如由多晶硅膜形成，在半导体基板的主面上隔着由薄的氧化硅膜等形成的栅极绝缘膜而被图案化。
在供电用活性区域DV0、DV1之间，在活性区域D0～D9及栅极布线G2～G10的上层设有电路用金属布线M0～M12，将多个布线用插头P4～P34设置成电连接活性区域D0～D9及栅极布线G2～G10与电路用金属布线M0～M12。同样地，在供电用活性区域DV0、DV2之间，在活性区域D10～D19及栅极布线G11～G20的上层设有电路用金属布线M13～M23，将多个布线用插头P35～P64设置成电连接活性区域D10～D19及栅极布线G11～G20与电路用金属布线M13～M23。通过利用电路用金属布线电连接的活性区域及栅极布线，实现例如触发电路或锁存电路这样的电路功能。
为了抑制晶体管的源极电位下降，通常以规定长度的间距配置多个电连接供电用活性区域与供电用金属布线的供电用插头。在图1中基本上在恒定间隔S0的栅格线L2～L14上配置了供电用插头PVn(n是整数)。其中，为了避免在供电用活性区域或者供电用金属布线中产生的噪声影响栅极布线，与上述的专利文献1相同，省略一部分栅格线上的供电用插头。例如，在供电用活性区域DV0及供电用金属布线MV0中，省略了栅格线L6～L13上的供电用插头。这是为了充分确保布线用插头P14、P24、P50、P59与供电用插头之间的间隔，由此维持晶体管动作的稳定性。
但是，在仅仅是简单地省略了栅格线L6～13上的供电用插头的情况下，对于例如晶体管T12、T14而言，最近的供电用插头成为最远的PV5、PV14。如在课题一项中记载的，在供电用插头离晶体管较远时，可大幅降低晶体管的源极电位，其结果，晶体管的电流驱动能力降低，而且半导体装置的动作速度会降低。
因此，在本实施方式中，在省略了栅格线L6～L13上的供电用插头的范围内，在栅格线间的、离布线用插头P14、P24、P50、P59充分远的位置上设有供电用插头PVX0～PVX2。由此，例如晶体管T12中，最近的供电用插头成为处于最近侧的PVX1，可大幅抑制源极电位降低。另外，在实际的半导体装置中，例如从各布线用插头的中心至最近的供电用插头的距离优选比相当于该布线用插头的直径的2.5倍的长度还长。
即，在本实施方式的构成中，连接供电用活性区域DV0与供电用金属布线MV0的供电用插头包括以规定长度的第1间距S0配置的多个第1插头PV2～PV5、和直到最近的第1插头PV5为止的中心间距离不同于第1间距S0的整数倍的第2插头PVX0～PVX2。并且，在关注供电用活性区域DV0及供电用金属布线MV0的上侧区域的情况下，最靠近供电用活性区域DV0及供电用金属布线MV0的布线用插头是第3插头P50、P59。与第3插头P50最近的供电用插头是第2插头PVX0(或者PVX1)，与第3插头P59最近的供电用插头是第2插头PVX2。换言之，从离供电用活性区域DV0及供电用金属布线MV0最近的布线用插头、即第3插头观察时，省略了原来处于就近的栅格线上的供电用插头，取而代之，在栅格线间配置的第2插头成为最近的供电用插头。即，在靠近布线用插头的位置，并不是省略供电用插头，而是错开间距，换言之，在供电用活性区域延伸的方向上错开位置来配置供电用插头。由此，避免在供电用活性区域或者供电用金属布线中产生的噪声影响栅极布线，能够抑制晶体管的源极电位降低。而且，不需要使半导体装置在附图上下方向上伸长，也不需要增加面积。
另外，在图1中，与第3插头P50、P59最靠近的供电用插头都是第2插头，但是只要与至少一个第3插头最靠近的供电用插头为第2插头即可。
此外，若从供电用插头中的第2插头观察，则最靠近的布线用插头成为第3插头。例如，与第2插头PVX0最靠近的布线用插头是第3插头P50，与第2插头PVX2最靠近的布线用插头是第3插头P59。另外，只要与至少一个第2插头最靠近的布线用插头为第3插头即可。
此外，在图1的构成中，第2插头PVX0～PVX2彼此的中心间距离为第1间距S0的整数倍(在图1中是2倍)。这是因为：在栅格线间的大致中央分别配置了第2插头PVX0～PVX2。但是，第2插头PVX0～PVX2的配置位置并不限于栅格线间的中央。
图4是表示本实施方式所涉及的半导体装置的布局图案的其他例的俯视图。图4的构成大致与图1相同，将相邻的2个标准单元的边界附近表示成半导体装置的要部，表示了构成晶体管的活性区域及栅极布线、在其上层设置的金属布线、和电连接活性区域与金属布线的插头。
图4与图1的不同点在于，对于连接供电用活性区域DV0与供电用金属布线MV0的供电用插头而言，省略了栅格线L5上的供电用插头PV5，取而代之在栅格线L5、L6间设置了供电用插头PVX3。即，在图4的构成中，连接供电用活性区域DV0与供电用金属布线MV0的供电用插头包括以规定长度的第1间距S0配置的多个第1插头PV2～PV4、和直到最近的第1插头PV4为止的中心间距离不同于第1间距S0的整数倍的第2插头PVX0～PVX3。
即，在图4的构成中，也与图1的构成相同，若从与供电用活性区域DV0及供电用金属布线MV0最靠近的布线用插头、即第3插头观察，则省略了处于就近的栅格线上的供电用插头，取而代之在栅格线间配置的第2插头成为最近的供电用插头。由此，避免在供电用活性区域或者供电用金属布线中产生的噪声影响栅极布线，并且能够抑制晶体管的源极电位降低。
此外，例如若从晶体管T6、T8、T25观察，则省略第1插头PV5来设置第2插头PVX3，从而供电用插头变得更近。由此，比图1的构成能够更进一步抑制晶体管T6、T8、T25的源极电位降低。
图5是表示本实施方式所涉及的半导体装置的布局图案的其他例的俯视图。图5的构成与图1及图4大致相同，表示相邻的2个标准单元的边界附近作为半导体装置的要部，表示了构成晶体管的活性区域及栅极布线、在其上层设置的金属布线、和电连接活性区域与金属布线的插头。
图5与图4的不同点在于，在连接供电用活性区域DV0与供电用金属布线MV0的供电用插头中，第2插头PVX0～PVX2的平面形状成为长方形。由此，能够比图4的构成更进一步抑制晶体管的源极电位降低。该第2插头PVX0～PVX2的长方形形状的尺寸优选在不产生噪声的影响的范围内设为最大。例如，设纵横比为1∶2。
另外，在实际的制造工序中，有时第2插头PVX0～PVX2的长方形形状的角度会有倒角，成为椭圆形。
(实施方式2)
图6是表示实施方式2所涉及的半导体装置的布局图案的一例的俯视图。在图6中，与图1相同，表示相邻的2个标准单元的边界附近作为半导体装置的要部，例如表示了构成如MISFET的晶体管的活性区域及栅极布线、在其上层设置的金属布线、和电连接活性区域与金属布线的插头。对与图1相同的构成要素赋予与图1相同的符号，在此省略其详细的说明。
图6与图1的不同点在于，供电用活性区域DV0、DV1及供电用金属布线MV0、MV1的平面形状与供电用插头的配置位置。在图6中，基本上在恒定间隔S0的栅格线L2～L14上配置了供电用插头PVn。其中，为了避免在供电用活性区域或者供电用金属布线中产生的噪声影响栅极布线，与上述的专利文献1相同，部分省略栅格线上的供电用插头。并且，在远离布线用插头的位置上错开配置一部分供电用插头。
例如，在供电用活性区域DV0及供电用金属布线MV0中，省略了栅格线L6～L13上的供电用插头。并且，在栅格线L10、L11上，在远离布线用插头P24的位置上错开配置供电用插头PVY0、PVY1，在栅格线L12，L13上，在远离布线用插头P59的位置上错开配置供电用插头PVY2、PVY3。此外，在供电用活性区域DV1及供电用金属布线MV1中，在栅格线L6～L9上，在远离布线用插头P15、P20的位置上错开配置供电用插头PVY4～PVY7。另外，对于供电用活性区域DV0、DV1及供电用金属布线MV0、MV1的宽度而言，设有错开配置的供电用插头PVY0～PVY7的部分比设有其他供电用插头PVn的部分粗。例如，供电用活性区域DV1及供电用金属布线MV1中，设有供电用插头PVY4～PVY7的部分向单元外区域鼓起。
如在第1实施方式中所述的，在仅仅简单省略了栅格线L6～13上的供电用插头的情况下，例如对于晶体管T12、T14而言，最近的供电用插头为最远的PV5、PV14。如课题一项所述，在供电用插头离晶体管较远时，晶体管的源极电位降低很多，其结果，晶体管的电流驱动能力降低，而且半导体装置的动作速度会降低。
因此，在本实施方式中，在省略了栅格线L6～13上的供电用插头的范围内，在部分栅格线L10～L13上，在向远离布线用插头P24、P59的一方错开的位置上，设置供电用插头PVY0～PVY3。由此，例如，对于晶体管T12而言，最近的供电用插头为就近侧的PVY0，大幅抑制源极电位降低。另外，在实际的半导体装置中，例如，优选从各布线用插头的中心到最近的供电用插头为止的距离比相当于该布线用插头的直径的2.5倍的长度还长。
即，在本实施方式的构成中，连接供电用活性区域DV0与供电用金属布线MV0的供电用插头包括在附图的横向(第1方向)上配置成一列的多个第1插头PV2～PV5、和在附图的纵向(第2方向)上与多个第1插头PV2～PV5错开配置的第2插头PVY0～PVY3。在关注供电用活性区域DV0及供电用金属布线MV0的上侧区域的情况下，与供电用活性区域DV0及供电用金属布线MV0最近的布线用插头是第3插头P50、P59。第3插头P59与最近的供电用插头为从上侧区域的活性区域及栅极布线观察时在较远的位置上错开配置的第2插头PVY2、PVY3。此外，在关注供电用活性区域DV0及供电用金属布线MV0的下侧区域的情况下，与供电用活性区域DV0及供电用金属布线MV0最近的布线用插头是第3插头P14、P24。与第3插头P24最近的供电用插头为从下侧区域的活性区域及栅极布线观察时在较远的位置上错开配置的第2插头PV Y0、PV Y1。
换言之，从与供电用活性区域DV0及供电用金属布线MV0最近的布线用插头、即第3插头观察时，位于就近的栅格线上的供电用插头在较远方错开配置。由此，能够在从布线用插头充分远离的状态下配置足够数量的供电用插头，因此能够避免在供电用活性区域或者供电用金属布线中产生的噪声影响栅极布线，并且抑制晶体管的源极电位降低。并且，在错开供电用插头的一侧存在空闲区域的情况、或向单元外区域错开供电用插头的情况下，不需要使半导体装置向附图上下方向伸长，不会增加面积。
此外，从供电用插头中的第2插头观察时，最近的布线用插头为第3插头。例如，向上侧错开配置的第2插头PVY0、PVY1在下侧区域最近的布线用插头为第3插头P24，向下侧错开配置的PVY2、PVY3在上侧区域最近的布线用插头为第3插头P59。另外，只要与至少1个第2插头最近的布线用插头为第3插头即可。
图7是表示本实施方式所涉及的半导体装置的布局图案的其他例的俯视图。在图7中，与图1相同，表示相邻的2个标准单元的边界附近作为半导体装置的要部，例如，表示了构成如MISFET的晶体管的活性区域及栅极布线、在其上层设置的金属布线、和电连接活性区域和金属布线的插头。
在图7中，也与图6相同，在供电用活性区域DV0及供电用金属布线MV0的部分栅格线上，在从其他供电用插头PVn错开的位置上设有供电用插头PVY0～PVY7。其中，对于供电用活性区域DV0及供电用金属布线MV0的宽度而言，在设有错开配置的供电用插头PVY0～PVY7的部分、和设有其他供电用插头PVn的部分中相等。
在图7的构成中，能够在充分远离了布线用插头的状态下配置足够数量的供电用插头，因此可避免在供电用活性区域或者供电用金属布线中产生的噪声影响栅极布线，并且抑制晶体管的源极电位降低。其中，若从布局面积方面考虑，则优选图6的构成。另一方面，若从制造工艺的容易性方面考虑，则优选图7的构成。
(实施方式3)
图8是表示实施方式3所涉及的半导体装置的布局图案的一例的俯视图。在图8中，与图1相同，表示相邻的2个标准单元的边界附近作为半导体装置的要部，例如，表示了构成如MISFET的晶体管的活性区域及栅极布线、在其上层设置的金属布线、和电连接活性区域与金属布线的插头。对与图1相同的构成要素附加与图1相同的符号，并在此省略其详细的说明。
在图8的构成中，错开了布线用插头P24、P59的配置位置。具体而言，布线用插头P24、P59向右错开了一半间距的量。由此，可以不省略而是配置栅格线L10、L12上的供电用插头PV10、PV12。由此，能够在充分远离了布线用插头的状态下配置更多的供电用插头，因此可避免在供电用活性区域或者供电用金属布线中产生的噪声影响栅极布线，并且抑制晶体管的源极电位降低。
(实施方式4)
图9是表示实施方式4所涉及的半导体装置的布局图案的一例的俯视图。在图9中，与图1相同，例如，表示了构成如MISFET的晶体管的活性区域及栅极布线、在其上层设置的金属布线、和电连接活性区域与金属布线的插头。对与图1相同的构成要素附加与图1相同的符号，在此省略其详细的说明。
在图9的构成中，使用相邻的2个标准单元列构成一个标准单元。因此，栅极布线G5、G7、G8、G9、G10延伸成从附图纵向(第2方向)的一侧向另一侧横切向附图的横向(第1方向)延伸的供电用金属布线MV0。并且，在供电用金属布线MV0的下层，设置成供电用活性区域DV0、DV3、DV4与供电用金属布线MV0具有重叠。供电用活性区域DV0、DV3、DV4和供电用金属布线MV0通过在其间形成的多个供电用插头PV0～PV5、PV9、PVX0、PVX1而被电连接。
如上所述，为了抑制晶体管的源极电位下降，通常以规定长度的间距配置多个电连接供电用活性区域与供电用金属布线的供电用插头。在图9中，基本上，在恒定间隔S0的栅格线L0～L12上配置了供电用插头PVn(n是整数)。其中，若横切供电用金属布线的栅极布线与供电用插头靠得过于近，则产生两者短路等形成不良的可能性较高。作为对策，认为可以省略与横切供电用金属布线的栅极布线靠近的栅格线上的供电用插头，但此时，产生如上所述的晶体管的源极电位的降低，并不是优选的。
因此，在本实施方式中，对于与横切供电用金属布线的栅极布线过于靠近的供电用插头，并不是完全省略，而是以远离栅极布线的方式从栅格线错开配置。例如，以远离栅极布线G5的方式从栅格线L6上向横向错开而配置供电用插头PVX0。通过该供电用插头PVX0，能够抑制晶体管T27的源极电位的降低。同样地，由于抑制晶体管T8、T10、T31的源极电位的降低，在从栅格线L7、L8上向横向错开而远离了栅极布线G5、G7的位置上，配置供电用插头PXV1。由此，避免栅极布线与供电用插头短路等形成不良的影响，可抑制晶体管的源极电位降低。
即，在本实施方式的构成中，连接供电用活性区域DV0、DV3、DV4与供电用金属布线MV0的供电用插头包括以规定长度的第1间距S0配置的多个第1插头PV0～PV5、和直到最近的第1插头PV5为止的中心间距离不同于第1间距S0的整数倍的第2插头PVX0、PVX1。并且，与横切供电用金属布线MV0的栅极布线G5最近的供电用插头是第2插头PVX0。
(实施方式5)
图10是表示实施方式5所涉及的半导体装置的布局图案的一例的俯视图。在图10中，与图1相同，例如表示了构成如MISFET的晶体管的活性区域及栅极布线、在其上层设置的金属布线、和电连接活性区域与金属布线的插头。对与图1相同的构成要素附加与图1相同的符号，在此省略其详细的说明。
在图10的构成中，与图9的构成相同，利用相邻的2个标准单元列构成一个标准单元。因此，栅极布线G6、G7、G8、G9、G10延伸成从附图的纵向(第2方向)的一侧向另一侧横切在附图的横向(第1方向)上延伸的供电用金属布线MV0。而且，活性区域D13延伸成从附图的纵向的一侧向另一侧横切供电用金属布线MV0。该活性区域D13与栅极G6一起构成晶体管，对其供给与由供电用金属布线MV0供给的电源电位不同的电位。并且，在供电用金属布线MV0的下层，将供电用活性区域DV0、DV4设置成与供电用金属布线MV0具有重叠。供电用活性区域DV0、DV4与供电用金属布线MV0通过在其间形成的多个供电用插头PV0～PV5、PV9、PVX0而被电连接。
如上所述，为了抑制晶体管的源极电位下降，通常以规定长度的间距配置多个电连接供电用活性区域与供电用金属布线的供电用插头。在图10中，基本上，在恒定间隔S0的栅格线L0～L12上配置了供电用插头PVn(n是整数)。其中，若横切供电用金属布线的活性区域与供电用插头过于靠近，则产生两者短路等形成不良的可能性较高。作为对策，认为可以省略与横切供电用金属布线的活性区域靠近的栅格线上的供电用插头，但此时，产生如上所述的晶体管的源极电位降低，并不是优选的。
因此，在本实施方式中，对于与横切供电用金属布线的活性区域过于近的供电用插头，并不是完全省略，而是以远离活性区域的方式从栅格线错开来配置。例如，以远离活性区域D13的方式从栅格线L6上在横向上错开来配置供电用插头PVX0。通过该供电用插头PVX0，能够抑制晶体管T27的源极电位的降低。由此，可避免活性区域与供电用插头短路等形成不良的影响，并且抑制晶体管的源极电位降低。
即，在本实施方式的构成中，连接供电用活性区域DV0、DV4与供电用金属布线MV0的供电用插头包括以规定长度的第1间距S0配置的多个第1插头PV0～PV5、和直到最近的第1插头PV5为止的中心间距离不同于第1间距S0的整数倍的第2插头PVX0。并且，与横切供电用金属布线MV0的活性区域D13最靠近的供电用插头是第2插头PVX0。
另外，在此，横切供电用金属布线的活性区域与横切供电用金属布线的栅极布线一起构成了晶体管，但并不限于此。即，只要赋予与由供电用金属布线供给的电源电位不同的电位的活性区域是横切供电用金属布线的构成，本实施方式就是有效的。
此外，只要是与横切供电用金属布线的活性区域相同电位用的插头，即使配置在其附近也没有问题。例如，晶体管T10的源极电位用的插头即使在栅极布线G6、G7之间配置成与供电用金属布线MV0重叠也可以。
-工业可用性-
在本发明所涉及的半导体装置中，能够防止半导体装置的速度降低的同时，能够维持动作稳定性的确保和单元的小面积化，因此例如可用作搭载于各种电子设备中的小面积化的半导体集成电路等。
-符号说明-
DV0～DV4供电用活性区域
MV0～MV2供电用金属布线
Dn(n是整数)活性区域
Gn(n是整数)栅极布线
Mn(n是整数)电路用金属布线
Pn(n是整数)布线用插头
PVn、PVXn、PVYn(n是整数)供电用插头
PV2～PV5第1插头
PVX0～PVX3第2插头
PVY0～PVY7第2插头
P14、P24、P50、P59第3插头

Claims (11)

1.一种半导体装置，具备：
在第1方向上延伸的供电用活性区域；
活性区域，设置在所述供电用活性区域的、垂直于所述第1方向的第2方向的一侧，并且成为晶体管的源极或者漏极；
栅极布线，设置在所述供电用活性区域的、所述第2方向上的设有所述活性区域的一侧，并且成为晶体管的栅极；
供电用金属布线，设置在所述供电用活性区域的上层上；
电路用金属布线，设置在所述活性区域及栅极布线的上层上；
多个供电用插头，连接所述供电用活性区域与所述供电用金属布线；和
多个布线用插头，连接所述活性区域与所述电路用金属布线或者连接所述栅极布线与所述电路用金属布线，
所述多个供电用插头包括：
以规定长度的第1间距配置的多个第1插头；和
直到最近的所述第1插头为止的中心间距离不同于所述第1间距的整数倍的第2插头，
所述多个布线用插头包括与所述供电用活性区域及所述供电用金属布线最靠近的第3插头，
与至少1个所述第3插头最靠近的所述供电用插头是所述第2插头。
2.根据权利要求1所述的半导体装置，其中，
与每一个所述第3插头最靠近的所述供电用插头是所述第2插头。
3.根据权利要求1所述的半导体装置，其中，
与至少1个所述第2插头最靠近的所述布线用插头是所述第3插头。
4.根据权利要求1所述的半导体装置，其中，
所述第2插头彼此的中心间距离是所述第1间距的整数倍。
5.一种半导体装置，具备：
在第1方向上延伸的供电用活性区域；
活性区域，设置在所述供电用活性区域的、垂直于所述第1方向的第2方向的一侧，并且成为晶体管的源极或者漏极；
栅极布线，设置在所述供电用活性区域的、所述第2方向上的设有所述活性区域的一侧，并且成为晶体管的栅极；
供电用金属布线，设置在所述供电用活性区域的上层上；
电路用金属布线，设置在所述活性区域及栅极布线的上层上；
多个供电用插头，连接所述供电用活性区域与所述供电用金属布线；和
多个布线用插头，连接所述活性区域与所述电路用金属布线或者连接所述栅极布线与所述电路用金属布线，
所述多个供电用插头包括：
在所述第1方向上配置成一列的多个第1插头；和
从所述活性区域及所述栅极布线观察时在比所述多个第1插头还远的位置上错开配置的第2插头，
所述多个布线用插头包括与所述供电用活性区域及所述供电用金属布线最靠近的第3插头，
与至少1个所述第3插头最靠近的所述供电用插头是所述第2插头。
6.根据权利要求5所述的半导体装置，其中，
与至少1个所述第2插头最靠近的所述布线用插头是所述第3插头。
7.根据权利要求5所述的半导体装置，其中，
对于所述供电用活性区域及所述供电用金属布线的宽度而言，设有所述第2插头的部分比设有所述多个第1插头的部分粗。
8.根据权利要求5所述的半导体装置，其中，
对于所述供电用活性区域及所述供电用金属布线的宽度而言，设有所述多个第1插头的部分与设有所述第2插头的部分相等。
9.根据权利要求1或5所述的半导体装置，其中，
在所述多个布线用插头中，从每个该布线用插头的中心到最近的所述供电用插头为止的距离比相当于该布线用插头的直径的2.5倍的长度还长。
10.根据权利要求1或5所述的半导体装置，其中，
所述第2插头的平面形状是长方形或者椭圆形。
11.根据权利要求1或5所述的半导体装置，其中，
通过所述活性区域、所述栅极布线、及所述电路用金属布线构成触发器电路或者锁存器电路。
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