CN110854115B - 一种基于FinFET工艺的标准单元版图结构 - Google Patents
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Abstract
本发明提供一种基于FinFET工艺的标准单元衬底‑耦合电容版图结构，由第一至第四版图区域构成；包括有源区、鳍片层、金属0层、接触孔层、金属1层、金属0层切断层、多晶硅层、多晶硅边沿定义层、多晶硅切断层；多晶硅层为数个等间距排放的条形结构；第一至第四版图区域中的多晶硅层与有源区重叠区域用所述多晶硅边沿定义层贴合包围。本发明在不增加原有版图面积的基础上，增加有源区密度，且同时实现衬底和耦合电容的双重功能。
Description
技术领域
本发明涉及半导体制造领域，特别是涉及一种基于FinFET工艺的标准单元版图结构。
背景技术
如图1所示，图1显示为现有技术中的标准单元TAP(衬底)版图，整个单元版图为12个Poly Pitch(多晶硅线宽与间距之和)的宽度，该版图分为第一版图区域和第二版图区域。其中，第一版图区域为NTAP(N型衬底)，第二版图区域为PTAP(P型衬底)。该版图仅可单独实现TAP(衬底)功能，且有源区排布密度(AA density)低，容易出现问题。
因此，需要提出一种新的基于FinFET工艺的标准单元版图结构，解决上述功能单一和有源区排布密度低的问题。
发明内容
鉴于以上所述现有技术的缺点，本发明的目的在于提供一种基于FinFET工艺的标准单元版图结构，用于解决现有技术中的标准单元衬底版图结构中仅能实现单一的衬底功能，并且有源区排布密集的问题。
为实现上述目的及其他相关目的，本发明提供一种基于FinFET工艺的标准单元版图结构，至少包括：有源区、鳍片层、包含有M0A和M0P的金属0层、接触孔层、金属1层、金属0层切断层、多晶硅层、多晶硅边沿定义层、多晶硅切断层；所述标准单元衬底-耦合电容版图结构由第一至第四版图区域构成；所述第一至第四版图区域中的所述多晶硅层为数个等间距排放的条形结构；所述第一至第四版图区域中的所述多晶硅层与所述有源区重叠区域用所述多晶硅边沿定义层贴合包围；所述第一版图区域中还包括：N阱、N型注入层；所述有源区完全吸附于所述鳍片层，并且所述有源区被所述N型注入层完全覆盖；所述N型注入层被所述N阱完全覆盖；并且覆盖了所述有源区的鳍片层用所述M0A连接至一起；所述M0A通过所述接触孔层连接至所述金属1层，并接至电源信号；区域内右侧未覆盖有源区的所述M0A上方末端，与所述M0C垂直交叉；区域内左侧未覆盖有源区的所述M0A上方末端通过所述接触孔层连接至所述金属1层，并接至电源信号；所述多晶硅层上方末端均与POC层垂直交叉；所述第二版图区域还包括：N型注入层、；所述多晶硅层与所述有源区重叠区域形成MOS管的栅极，所述栅极通过所述M0P连接至一起，并通过所述接触孔连接至所述金属1层；所述有源区完全吸附于所述鳍片层上，并被所述N型注入层完全覆盖；所述有源区的鳍片层用所述M0A连接至一起；所述M0A通过所述接触孔层连接至所述金属1层，连接至地信号；区域内右侧未覆盖有源区的所述M0A下方末端，与所述M0C垂直交叉；区域内左侧未覆盖有源区的所述M0A上方末端通过所述接触孔层连接至所述金属1层，并接至地信号；所述多晶硅层下方末端均与POC层垂直交叉；所述第三版图区域还包括：N阱、P型注入层；所述多晶硅层与所述有源区重叠区域形成MOS管的栅极，通过所述M0P连接至一起，并通过所述接触孔连接至所述金属1层，并与所述第二版图区域中的MOS管的栅极连接；所述有源区完全吸附于所述鳍片层上，并被所述P型注入层完全覆盖；所述P型注入层被所述N阱完全覆盖；并且覆盖了所述有源区的鳍片层用所述M0A连接至一起；所述M0A通过所述接触孔层连接至所述金属1层，连接至电源信号；区域内左侧未覆盖有源区的所述M0A上方末端，与所述M0C垂直交叉；区域内右侧未覆盖有源区的所述M0A上方末端通过所述接触孔层连接至所述金属1层，连接至电源信号；所述多晶硅层上方末端均与POC层垂直交叉；所述第四版图区域还包括：P型注入层；所述有源区完全吸附于所述鳍片层，并被所述P型注入层完全覆盖；覆盖了所述有源区的鳍片层用所述M0A连接至一起；所述M0A通过所述接触孔层连接至所述金属1层；区域内左侧未覆盖有源区的所述M0A下方末端，与所述M0C垂直交叉；区域内右侧未覆盖有源区的所述M0A上方末端通过所述接触孔层连接至所述金属1层，连接至地信号；所述多晶硅层下方末端均与POC层垂直交叉。
优选地，所述第一版图区域为所述标准单元衬底-耦合电容版图结构中的N型衬底，用于将所述N阱连接至电源电位。
优选地，所述第一版图区域中的多晶硅层为6个等间距排放的条形结构，其中所述有源区位于第3至第5个所述条形结构之间，并且与第4个所述条形结构部分重叠。
优选地，所述第一至第四版图区域中的所述多晶硅层的排布间距相同。
优选地，所述第二版图区域为所述标准单元衬底-耦合电容版图结构中耦合电容的NMOS，其源、漏端均连接至地信号。
优选地，所述第二版图区域中的所述多晶硅层为6个等间距排放的条形结构，其中边缘2个条形结构与所述有源区重叠区域用所述多晶硅边沿定义层贴合包围。
优选地，所述第二版图结构中的所述M0A通过所述接触孔层连接至所述金属1层并连接至地信号。
优选地，所述第三版图区域为所述标准单元衬底-耦合电容版图结构中耦合电容的PMOS，其源、漏端均连接至电源信号。
优选地，所述第三版图区域中的所述多晶硅层为6个等间距排放的条形结构，其中边缘2个条形结构与所述有源区重叠区域用所述多晶硅边沿定义层贴合包围。
优选地，所述第三版图结构中的所述M0A层通过所述接触孔层连接至所述金属1层并连接至电源信号。
优选地，所述第四版图区域为所述标准单元衬底-耦合电容版图结构中的P型衬底，用于将所述P型衬底连接至地信号。
优选地，所述第四版图结构中的所述M0A层通过所述接触孔层连接至所述金属1层并连接至地信号。
优选地，所述第二版图区域与所述第三版图区域的栅极通过金属1层连接至一起。
优选地，所述第一至第四版图区域分别依次位于左上角、左下角、右上角、右下角。
优选地，所述第一至第四版图区域分别依次位于右上角、右下角、左上角、左下角。
如上所述，本发明的基于FinFET工艺的标准单元版图结构，具有以下有益效果：本发明在不增加原有版图面积的基础上，增加有源区密度，且同时实现衬底和耦合电容的双重功能。
附图说明
图1显示为现有技术中的标准单元TAP(衬底)版图；
图2显示为本发明的基于FinFET工艺的标准单元衬底-耦合电容版图；
图3a显示为本发明中的第一版图区域的排布示意图；
图3b显示为本发明中的第二版图区域的排布示意图；
图3c显示为本发明中的第三版图区域的排布示意图；
图3d显示为本发明中的第四版图区域的排布示意图。
具体实施方式
以下通过特定的具体实例说明本发明的实施方式，本领域技术人员可由本说明书所揭露的内容轻易地了解本发明的其他优点与功效。本发明还可以通过另外不同的具体实施方式加以实施或应用，本说明书中的各项细节也可以基于不同观点与应用，在没有背离本发明的精神下进行各种修饰或改变。
请参阅图2至图3d。需要说明的是，本实施例中所提供的图示仅以示意方式说明本发明的基本构想，遂图式中仅显示与本发明中有关的组件而非按照实际实施时的组件数目、形状及尺寸绘制，其实际实施时各组件的型态、数量及比例可为一种随意的改变，且其组件布局型态也可能更为复杂。
如图2所示，图2显示为本发明的基于FinFET工艺的标准单元衬底-耦合电容版图。该版图包括四个版图区域：第一至第四版图区域；所述第一至第四版图区域中包含有源区(AA)、鳍片层(FIN)、包含有M0A和M0P的金属0层、接触孔层(V0)、金属1层(M1)、金属0层切断层(M0C)、多晶硅层(PO)、多晶硅边沿定义层(AEP)、多晶硅切断层(POC)。
参阅图3a，图3a显示为本发明中的第一版图区域的排布示意图；所述第一版图区域包含有源区02、鳍片层(FIN)、金属0层，该金属0层在本实施例的所述第一版图区域中包含M0A；所述第一版图区域还包含接触孔层(V0)08、金属1层(M1)04、金属0层切断层(M0C)05、多晶硅层(PO)06、多晶硅边沿定义层(AEP)、多晶硅切断层(POC)07。
所述第一版图区域设计为所述标准单元衬底-耦合电容版图结构中的N型衬底，用于将所述N阱连接至电源电位。该第一版图区域中，所述多晶硅层(PO)06为数个等间距排放的条形结构06；所述多晶硅层PO与所述有源区02重叠区域用所述多晶硅边沿定义层AEP贴合包围。
本实施例中，如图3a所示，所述第一版图区域中的多晶硅层为6个等间距排放的条形结构，其中所述有源区02位于第3至第5个所述条形结构之间(从左至右第3至第5个)，并且与第4个(从左至右第3至第4个)所述条形结构部分重叠。
所述第一版图区域中还包括：N阱(NW)01、N型注入层(SDN)；所述有源区完全吸附于所述鳍片层(FIN)，并且所述有源区被所述N型注入层完全覆盖；所述N型注入层被所述N阱(NW)01完全覆盖；并且覆盖了所述有源区的鳍片层(FIN)用所述M0A(03)连接至一起；所述M0A通过所述接触孔层连接至所述金属1层，并接至电源VDD信号。所述第一版图区域中，区域内右侧未覆盖有源区的所述M0A上方末端，与所述M0C垂直交叉；区域内左侧未覆盖有源区的所述M0A上方末端通过所述接触孔层连接至所述金属1层，连接至电源信号；所述多晶硅层上方末端均与POC层垂直交叉。
本实施例的所述基于FinFET工艺的标准单元版图结构还包括第二版图区域，如图3b所示，该第二版图区域包括：有源区02、鳍片层(FIN)、金属0层，该金属0层在本实施例中包含M0A和M0P；所述第二版图区域还包含接触孔层(V0)08、金属1层(M1)04、金属0层切断层(M0C)05、多晶硅层(PO)06、多晶硅边沿定义层(AEP)、多晶硅切断层(POC)07。所述多晶硅层为数个等间距排放的条形结构；所述第二版图区域中的所述多晶硅层与所述有源区重叠区域用所述多晶硅边沿定义层贴合包围。
所述第二版图区域还包括：N型注入层(SDN)；所述多晶硅层与所述有源区重叠区域形成MOS管的栅极，所述栅极通过所述M0P连接至一起，并通过所述接触孔连接至所述金属1层；所述有源区完全吸附于所述鳍片层上，并被所述N型注入层完全覆盖；所述有源区的鳍片层用所述M0A连接至一起；所述M0A通过所述接触孔层连接至所述金属1层。所述第二版图区域设计为所述标准单元衬底-耦合电容版图结构中耦合电容的NMOS，其源、漏端均连接至地信号。本发明进一步地，所述第二版图区域中的所述多晶硅层为6个等间距排放的条形结构，其中边缘2个条形结构与所述有源区重叠区域用所述多晶硅边沿定义层贴合包围。本发明进一步地，所述第二版图结构中的所述M0A层通过所述接触孔层连接至所述金属1层并连接至地信号。所述第二版图区域中，区域内右侧未覆盖有源区的所述M0A下方末端，与所述M0C垂直交叉；区域内左侧未覆盖有源区的所述M0A上方末端通过所述接触孔层连接至所述金属1层，连接至地信号；所述多晶硅层下方末端均与POC层垂直交叉。
本实施例的所述基于FinFET工艺的标准单元版图结构还包括第三版图区域，如图3c所示，该第三版图区域包括：有源区02、鳍片层(FIN)、金属0层，该金属0层在本实施例的所述第三版图区域中包含M0A、M0P；所述第三版图区域还包含接触孔层(V0)08、金属1层(M1)04、金属0层切断层(M0C)05、多晶硅层(PO)06、多晶硅边沿定义层(AEP)、多晶硅切断层(POC)07。
所述第三版图区域中的所述多晶硅层为数个等间距排放的条形结构；所述第三版图区域中的所述多晶硅层与所述有源区重叠区域用所述多晶硅边沿定义层贴合包围。
所述第三版图区域还包括：N阱、P型注入层；所述多晶硅层与所述有源区重叠区域形成MOS管的栅极，通过所述M0P连接至一起，并通过所述接触孔连接至所述金属1层，并与所述第二版图区域中的MOS管的栅极连接；所述有源区完全吸附于所述鳍片层上，并被所述P型注入层完全覆盖；所述P型注入层被所述N阱完全覆盖；并且覆盖了所述有源区的鳍片层用所述M0A连接至一起；所述M0A(03)通过所述接触孔层连接至所述金属1层。
本发明进一步地，所述第三版图区域中的所述多晶硅层为6个等间距排放的条形结构，其中边缘2个条形结构与所述有源区重叠区域用所述多晶硅边沿定义层贴合包围。本发明更进一步地，所述第三版图结构中的所述M0A层通过所述接触孔层连接至所述金属1层并连接至电源VDD信号。所述第三版图区域中，区域内左侧未覆盖有源区的所述M0A上方末端，与所述M0C垂直交叉；区域内右侧未覆盖有源区的所述M0A上方末端通过所述接触孔层连接至所述金属1层，连接至电源信号；所述多晶硅层上方末端均与POC层垂直交叉。
本实施例中，所述第三版图区域设计为所述标准单元衬底-耦合电容版图结构中耦合电容的PMOS，其源、漏端均连接至电源信号。
本实施例的所述基于FinFET工艺的标准单元版图结构还包括第四版图区域，如图3d所示，该第四版图区域包括：有源区02、鳍片层(FIN)、金属0层，该金属0层在本实施例的所述第三版图区域中包含M0A；所述第三版图区域还包含接触孔层(V0)08、金属1层(M1)04、金属0层切断层(M0C)05、多晶硅层(PO)06、多晶硅边沿定义层(AEP)、多晶硅切断层(POC)07。该第四版图区域中的所述多晶硅层为数个等间距排放的条形结构；所述第一至第四版图区域中的所述多晶硅层与所述有源区重叠区域用所述多晶硅边沿定义层贴合包围。
所述第四版图区域还包括：P型注入层；所述有源区完全吸附于所述鳍片层，并被所述P型注入层完全覆盖；覆盖了所述有源区的鳍片层用所述M0A连接至一起；所述M0A通过所述接触孔层连接至所述金属1层。
所述第四版图区域设计为所述标准单元衬底-耦合电容版图结构中的P型衬底，用于将所述P型衬底连接至地信号。所述第四版图结构中的所述M0A(03)通过所述接触孔层连接至所述金属1层并连接至地信号。所述第四版图区域中，区域内左侧未覆盖有源区的所述M0A下方末端，与所述M0C垂直交叉；区域内右侧未覆盖有源区的所述M0A上方末端通过所述接触孔层连接至所述金属1层，连接至地信号；所述多晶硅层下方末端均与POC层垂直交叉。
本发明进一步地，所述第一至第四版图区域中的所述多晶硅层的排布间距相同。
本发明进一步地，所述第二版图区域和所述第三版图区域的栅极通过金属1层连接至一起。
如图2所示，本发明的所述第一至第四版图区域分别依次位于左上角、左下角、右上角、右下角。本发明的所述第一至第四版图区域的排布也可以是分别依次位于右上角、右下角、左上角、左下角。
综上所述，本发明在不增加原有版图面积的基础上，增加有源区密度，且同时实现衬底和耦合电容的双重功能。所以，本发明有效克服了现有技术中的种种缺点而具高度产业利用价值。
上述实施例仅例示性说明本发明的原理及其功效，而非用于限制本发明。任何熟悉此技术的人士皆可在不违背本发明的精神及范畴下，对上述实施例进行修饰或改变。因此，举凡所属技术领域中具有通常知识者在未脱离本发明所揭示的精神与技术思想下所完成的一切等效修饰或改变，仍应由本发明的权利要求所涵盖。
Claims (15)
1.一种基于FinFET工艺的标准单元版图结构，其特征在于，至少包括：
有源区、鳍片层、包含有M0A和M0P的金属0层、接触孔层、金属1层、金属0层切断层、多晶硅层、多晶硅边沿定义层、多晶硅切断层；所述标准单元衬底-耦合电容版图结构由第一至第四版图区域构成；所述第一至第四版图区域中的所述多晶硅层为数个等间距排放的条形结构；所述第一至第四版图区域中的所述多晶硅层与所述有源区重叠区域用所述多晶硅边沿定义层贴合包围；
所述第一版图区域中还包括：N阱、N型注入层；所述有源区完全吸附于所述鳍片层，并且所述有源区被所述N型注入层完全覆盖；所述N型注入层被所述N阱完全覆盖；并且
覆盖了所述有源区的鳍片层用所述M0A连接至一起；所述M0A通过所述接触孔层连接至所述金属1层，并接至电源信号；区域内右侧未覆盖有源区的所述M0A上方末端，与M0C垂直交叉；区域内左侧未覆盖有源区的所述M0A上方末端通过所述接触孔层连接至所述金属1层，并接至电源信号；所述多晶硅层上方末端均与POC层垂直交叉；
所述第二版图区域还包括：N型注入层；所述多晶硅层与所述有源区重叠区域形成MOS管的栅极，所述栅极通过所述M0P连接至一起，并通过所述接触孔连接至所述金属1层；所述有源区完全吸附于所述鳍片层上，并被所述N型注入层完全覆盖；所述有源区的鳍片层用所述M0A连接至一起；所述M0A通过所述接触孔层连接至所述金属1层，并接至地信号；区域内右侧未覆盖有源区的所述M0A下方末端，与所述M0C垂直交叉；区域内左侧未覆盖有源区的所述M0A上方末端通过所述接触孔层连接至所述金属1层，并接至地信号；所述多晶硅层下方末端均与POC层垂直交叉；
所述第三版图区域还包括：N阱、P型注入层；所述多晶硅层与所述有源区重叠区域形成MOS管的栅极，通过所述M0P连接至一起，并通过所述接触孔连接至所述金属1层，并与所述第二版图区域中的MOS管的栅极连接；所述有源区完全吸附于所述鳍片层上，并被所述P型注入层完全覆盖；所述P型注入层被所述N阱完全覆盖；并且覆盖了所述有源区的鳍片层用所述M0A连接至一起；所述M0A通过所述接触孔层连接至所述金属1层；区域内左侧未覆盖有源区的所述M0A上方末端，与所述M0C垂直交叉；区域内右侧未覆盖有源区的所述M0A上方末端通过所述接触孔层连接至所述金属1层，并接至电源信号；所述多晶硅层上方末端均与POC层垂直交叉；
所述第四版图区域还包括：P型注入层；所述有源区完全吸附于所述鳍片层，并被所述P型注入层完全覆盖；覆盖了所述有源区的鳍片层用所述M0A连接至一起；所述M0A通过所述接触孔层连接至所述金属1层；区域内左侧未覆盖有源区的所述M0A下方末端，与所述M0C垂直交叉；区域内右侧未覆盖有源区的所述M0A上方末端通过所述接触孔层连接至所述金属1层，并接至地信号；所述多晶硅层下方末端均与POC层垂直交叉。
2.根据权利要求1所述的基于FinFET工艺的标准单元版图结构，其特征在于：所述第一版图区域为所述标准单元衬底-耦合电容版图结构中的N型衬底，用于将所述N阱连接至电源电位。
3.根据权利要求1所述的基于FinFET工艺的标准单元版图结构，其特征在于：所述第一版图区域中的多晶硅层为6个等间距排放的条形结构，其中所述有源区位于第3至第5个所述条形结构之间，并且与第4个所述条形结构部分重叠。
4.根据权利要求1所述的基于FinFET工艺的标准单元版图结构，其特征在于：所述第一至第四版图区域中的所述多晶硅层的排布间距相同。
5.根据权利要求1所述的基于FinFET工艺的标准单元版图结构，其特征在于：所述第二版图区域为所述标准单元衬底-耦合电容版图结构中耦合电容的NMOS，其源、漏端均连接至地信号。
6.根据权利要求1所述的基于FinFET工艺的标准单元版图结构，其特征在于：所述第二版图区域中的所述多晶硅层为6个等间距排放的条形结构，其中边缘2个条形结构与所述有源区重叠区域用所述多晶硅边沿定义层贴合包围。
7.根据权利要求1所述的基于FinFET工艺的标准单元版图结构，其特征在于：所述第二版图结构中的所述M0A层通过所述接触孔层连接至所述金属1层并连接至地信号。
8.根据权利要求1所述的基于FinFET工艺的标准单元版图结构，其特征在于：所述第三版图区域为所述标准单元衬底-耦合电容版图结构中耦合电容的PMOS，其源、漏端均连接至电源信号。
9.根据权利要求1所述的基于FinFET工艺的标准单元版图结构，其特征在于：所述第三版图区域中的所述多晶硅层为6个等间距排放的条形结构，其中边缘2个条形结构与所述有源区重叠区域用所述多晶硅边沿定义层贴合包围。
10.根据权利要求1所述的基于FinFET工艺的标准单元版图结构，其特征在于：所述第三版图结构中的所述M0A层通过所述接触孔层连接至所述金属1层并连接至电源信号。
11.根据权利要求1所述的基于FinFET工艺的标准单元版图结构，其特征在于：所述第四版图区域为所述标准单元衬底-耦合电容版图结构中的P型衬底，用于将所述P型衬底连接至地信号。
12.根据权利要求1所述的基于FinFET工艺的标准单元版图结构，其特征在于：所述第四版图结构中的所述M0A通过所述接触孔层连接至所述金属1层并连接至地信号。
13.根据权利要求1所述的基于FinFET工艺的标准单元版图结构，第二版图区域和第三版图区域的栅极信号通过金属1层连接至一起。
14.根据权利要求1所述的基于FinFET工艺的标准单元版图结构，其特征在于：所述第一至第四版图区域分别依次位于左上角、左下角、右上角、右下角。
15.根据权利要求1所述的基于FinFET工艺的标准单元版图结构，其特征在于：所述第一至第四版图区域分别依次位于右上角、右下角、左上角、左下角。
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