TW201310620A - 半導體積體電路裝置 - Google Patents
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Abstract
本半導體積體電路裝置，係包括一第一導電型MOSFET及一第二導電型MOSFET之CMOS結構之半導體積體電路裝置，其特徵在於包括：一第二導電型井；該第一導電型MOSFET，該第一導電型MOSFET於該第二導電型井形成有一汲極及一源極；一第二導電型擴散層，該第二導電型擴散層形成於該第二導電型井；一第一電源線，該第一電源線設在該第二導電型擴散層之上層、並向該第一導電型MOSFET供應第一電位；一第一導電型井；該第二導電型MOSFET，該第二導電型MOSFET於該第一導電型井形成有一汲極及一源極；一第一導電型擴散層，該第一導電型擴散層形成於該第一導電型井；以及一第二電源線，該第二電源線設在該第一導電型擴散層之上層、並向該第一導電型井供應第二電位，其中，該第一導電型擴散層及該第二導電型擴散層係用於分別向該第一導電型井及該第二導電型井施加基板偏壓之供電層，該第一導電型擴散層與該第二電源線透過層間絕緣層相互平行配置、並且於平面視圖中其至少一部分重疊，該第二導電型擴散層與該第一電源線透過層間絕緣層相互平行配置、並且於平面視圖中其至少一部分重疊。
Description
本發明係有關一種CMOS結構之半導體積體電路裝置。
近些年，CMOS(互補式金氧半導體：Complementary Metal Oxide Semiconductor。以下相同)基板偏壓技術作為用於LSI(大型積體電路：Large Scale Integration。以下相同)之高速低電力化之電路技術為人所知。
作為CMOS基板偏壓技術的一個例子，非專利文獻1中記載有一種於0.2μmCMOS技術中製作之微處理器，藉由於微處理器待機時對MOSFET(金氧半導體場效應電晶體：Metal Oxide Semiconductor Field Effect Transistor。以下相同)施加基板偏壓，從而能夠降低待機時的洩漏電流大約3位數。
具體而言，其記載了由用於施加基板偏壓之MOSFET所構成之標準元件、用於控制基板偏壓施加之開關元件之配置(參閱第5圖)、以及排列元件之集合體並表示出電源和基板偏壓之配線的配置(參閱第6圖)等。
在非專利文獻1記載之配置中，由於配置有用於對各標準元件施加基板偏壓之金屬配線層，因此能夠降低基板偏壓之阻抗，並能夠穩定地施加基板偏壓。
作為CMOS基板偏壓技術之其他例子，專利文獻1中記載有一種技術，於標準元件以外之場所配置用於施加基板偏壓之井接點(well contact)，並不插入用於對標準元件施加基板偏壓之金屬配線。
非專利文獻1：H.Mizuno, K.Ishibashi, T.Shimura, T.Hattori, S.Narita, K.Shinozawa, S.Ikeda and K.Uchiyama, “An 18- μ A Standby current 1.8-V, 200-MHz microprocessor with self-substrate-biased data-retention mode,” IEEE Journal of Solid-State Circuits 1999(34.11) 1492-1500
專利文獻1：(日本)特開2009-117858號公報
然而，在非專利文獻1中，由於以下兩個主要原因，存在排列標準元件時之佔用面積變大之問題。
第一個主要原因是由於標準元件內之電源配線及基板偏壓之配線由第一層之金屬配線層(M1)構成，因此各自配線需要預定面積。第二個主要原因是由於將標準元件配置於以200μm間隔配置之開關元件之間，因此不能將存在各種寬度之標準元件最大限度充滿地配置於開關元件之間，並於以200μm間隔配置之開關元件之間產生並未配置標準元件之區域。
又，在專利文獻1中，由於標準元件內之MOSFET之井與井接點分離，因此存在基板偏壓之阻抗升高，作為結果
MOSFET之閾值電壓等特性發生變動，MOSFET之延遲時間不穩定的問題。換言之，存在不能穩定地施加基板偏壓的問題。
本發明鑑於以上問題，其目的在於提供一種能夠以較小面積、穩定地施加基板偏壓之半導體積體電路裝置。
本發明之半導體積體電路裝置，其係包括一第一導電型MOSFET及一第二導電型MOSFET之CMOS結構之半導體積體電路裝置，其特徵在於包括：一第二導電型井；該第一導電型MOSFET，該第一導電型MOSFET於該第二導電型井形成有一汲極及一源極；一第二導電型擴散層，該第二導電型擴散層形成於該第二導電型井；一第一電源線，該第一電源線設在該第二導電型擴散層之上層、並向該第一導電型MOSFET供應第一電位；一第一導電型井；該第二導電型MOSFET，該第二導電型MOSFET於該第一導電型井形成有一汲極及一源極；一第一導電型擴散層，該第一導電型擴散層形成於該第一導電型井；以及一第二電源線，該第二電源線設在該第一導電型擴散層之上層、並向該第一導電型井供應第二電位，其中，該第一導電型擴散層及該第二導電型擴散層係用於分別向該第一導電型井及該第二導電型井施加基板偏壓之供電層，該第一導電型擴散層與該第二電源線透過層間絕緣層相互平行配置、並且於平面視圖中其至少一部分重疊，該第二導電型擴散層與該第一電源線透過層間絕緣層相互平行配置、並且於平面視圖中其
至少一部分重疊。
根據本發明，可提供一種能夠以較小面積、穩定地施加基板偏壓之半導體積體電路裝置。
以下，參照圖式對本發明之實施形態進行說明。在各圖式中，有時對於相同構成部分付予相同符號，並省略重複之說明。需要說明的是，儘管在以下各實施形態及其變形例中舉反向器電路(邏輯反向電路)之例子進行說明，但並不限定於此，本發明亦可廣泛適用於反向器電路以外之MOS結構之半導體積體電路裝置。
第1A圖係表示第一實施形態之半導體積體電路裝置之電路圖。如第1A圖所示，半導體積體電路裝置1係包括N型MOSFET10及P型MOSFET20之CMOS結構之半導體積體電路裝置，具有作為反向器電路之功能。需要說明的是，在本發明中，第一導電性係N型或P型，第二導電型係與第一導電型相反導電型之P型或N型。
在第1A圖中，接地配線16(Vss)與N型MOSFET10之源極S1連接。基板配線12(Vbn)係用於對N型MOSFET10施加基板偏壓之配線，與N型MOSFET10之背閘極(back gate)B1連接。電源配線26(Vdd)與P型MOSFET20之源極S2連接。基板配線22(Vbp)係用於對P型MOSFET20施加基
板偏壓之配線，與P型MOSFET20之背閘極B2連接。
輸入端子31(Vin)係反向器電路之輸入端子，與N型MOSFET10之閘極G1及P型MOSFET20之閘極G2連接。輸入端子32(Vout)係反向器電路之輸出端子，與N型MOSFET10之汲極D1及P型MOSFET20之汲極D2連接。
施加於接地配線16、電源配線26、基板配線12、以及基板配線22之電壓可適宜決定，例如亦可使其分別變化為0v、0.5~1.0v、+0.5~-3.3v、以及0~3.8v。
第1B圖係表示第一實施形態之半導體積體電路裝置之平面圖。第1C圖係沿第1B圖之A-A線之剖視圖。第1D圖係沿第1B圖之B-B線之剖視圖。需要說明的是，在第1B圖中，為便宜說明，將接地配線16、電源配線26、輸入端子31、以及輸出端子32描畫為透明而可透視到下層。又，為便宜說明，將基板配線12及22以斑點圖案表示。
如第1B~1D圖所示，N型MOSFET10與P型MOSFET20在平面視圖中(自第1C圖或第1D圖之Z-Z方向觀察)被配置為沿Y-Y方向鄰接。
在N型MOSFET10中，於含有低濃度之P型不純物之P型井11之上表面(閘極電極15側之面)附近沿X-X方向以預定間隔並列設置源極電極13與汲極電極14。於源極電極13及汲極電極14各自之一側形成絕緣(isolation)層33。在重疊於源極電極13與汲極電極14所夾持之通道(channel)區域之位置，透過閘極絕緣膜(未示出)設有閘極電極15。
需要說明的是，P型井11、源極電極13、汲極電極14、以及閘極電極15分別與第1A圖中所示之背閘極B1、源極電極S1、汲極電極D1、以及閘極電極G1對應。
在平面視圖中，於P型井11之上表面附近之、與N型井21不鄰接之側，沿X-X方向設有基板配線12。為了固定P型井11之電位，基板配線12由含有較P型井11更高濃度之P型不純物之P型擴散層形成。又，可於該擴散層之表面形成金屬矽化物等低阻抗材料。換言之，基板配線12係用於對P型井11施加基板偏壓之供電層。
於P型井11之上表面，透過層間絕緣層(未示出)，沿X-X方向設有接地配線16。接地配線16向源極電極13側(Y-Y方向)延伸，透過貫穿層間絕緣層(未示出)之貫穿配線16x，與源極電極13連接。接地配線16及貫穿配線16x可由例如銅(Cu)或鎢(W)等金屬形成。
接地配線16為基板配線12之上層，基板配線12與接地配線16透過層間絕緣層(未示出)相互平行配置。為了使半導體積體電路裝置1實現小面積化，較佳係，於平面視圖中，基板配線12與接地配線16之至少一部分重疊。更佳係，於平面視圖中，基板配線12與接地配線16之全部重疊。
在第1B圖之例子中，儘管基板配線12及接地配線16分別於X-X方向形成為大致直線形狀，但其任意一方或雙方亦可包含非直線形狀之部分。又，基板配線12及接地配線16可為相同寬度(Y-Y方向)，亦可為不同寬度。例如，
為了使電源供應穩定化，可使接地配線16之寬度較基板配線12之寬度更寬，並將基板配線12配置於在平面視圖中與接地配線16重疊之位置。
需要說明的是，在本發明中，所謂之平行，表示大致平行之意思，而並非表示嚴密地平行之意思。因此，作為第一實施形態之半導體積體電路裝置可於不實質性地損害預定效果之範圍內偏離於平行。
在P型MOSFET20中，於含有低濃度之N型不純物之N型井21之上表面(閘極電極25側之面)附近沿X-X方向以預定間隔並列設置源極電極23與汲極電極24。於源極電極23及汲極電極24各自之一側形成絕緣層33。在重疊於源極電極23與汲極電極24所夾持之通道區域之位置，透過閘極絕緣膜(未示出)設有閘極電極25。
需要說明的是，P型井21、源極電極23、汲極電極24、以及閘極電極25分別與第1A圖中所示之背閘極B2、源極電極S2、汲極電極D2、以及閘極電極G2對應。
在平面視圖中，於N型井21之上表面附近之、與P型井11不鄰接之側，沿X-X方向設有基板配線22。為了固定N型井21之電位，基板配線22由含有較N型井21更高濃度之N型不純物之N型擴散層形成。換言之，基板配線22係用於對N型井21施加基板偏壓之供電層。
於N型井21之上表面，透過層間絕緣層(未示出)，沿X-X方向設有電源配線26。電源配線26向源極電極23側(Y-Y方向)延伸，透過貫穿層間絕緣層(未示出)之貫穿配
線26x，與源極電極23連接。電源配線26及貫穿配線26x可由例如銅(Cu)或鎢(W)等金屬形成。
電源配線26為基板配線22之上層，基板配線22與電源配線26透過層間絕緣層(未示出)相互平行配置。為了使半導體積體電路裝置1實現小面積化，較佳係，於平面視圖中，基板配線22與電源配線26之至少一部分重疊。更佳係，於平面視圖中，基板配線22與電源配線26之全部重疊。
在第1B圖之例子中，儘管基板配線22及電源配線26分別於X-X方向形成為大致直線形狀，但其任意一方或雙方亦可包含非直線形狀之部分。又，基板配線22及電源配線26可為相同寬度(Y-Y方向)，亦可為不同寬度。例如，為了使電源供應穩定化，可使電源配線26之寬度較基板配線22之寬度更寬，並將基板配線22配置於在平面視圖中與電源配線26重疊之位置。
於P型井11及N型井21之上表面，透過層間絕緣層(未示出)設有輸入端子31及輸出端子32。輸入端子31透過貫穿層間絕緣層(未示出)之貫穿配線31x與閘極電極15及25連接。輸出端子32透過貫穿層間絕緣層(未示出)之貫穿配線32x與汲極電極14及24連接。
需要說明的是，接地配線16為本發明之第一電源線之代表例子。又，基板配線12為本發明之第二導電型擴散層之代表例子。電源配線26為本發明之第二電源線之代表例子。又，基板配線22為本發明之第一導電型擴散層之代表
例子。
如此一來，在第一實施形態之半導體積體電路裝置1中，於P型井11之上表面附近利用含有較P型井11更高濃度之P型不純物之P型擴散層形成基板配線12，並將接地配線16透過層間絕緣層(未示出)與基板配線12平行配置。又，於N型井21之上表面附近利用含有較N型井21更高濃度之N型不純物之N型擴散層形成基板配線22，並將電源配線26透過層間絕緣層(未示出)與基板配線22平行配置。又，基板配線12與接地配線16於平面視圖中其至少一部分重疊，並且基板配線22與電源配線26於平面視圖中其至少一部分重疊。
因此，在N型MOSFET10中，能夠縮短P型井11之閘極電極15之下之部分與基板配線12之間之距離。又，在P型MOSFET20中，能夠縮短N型井21之閘極電極25之下之部分與基板配線22之間之距離。
其結果是，能夠降低基板配線12及22各自之阻抗，並能夠對N型MOSFET10(P型井11之閘極電極15之下之部分)及P型MOSFET20(N型井21之閘極電極25之下之部分)分別穩定地施加基板偏壓。又，從而不需要用於施加基板偏壓之多餘之配線區域，能夠以較小面積施加基板偏壓。換言之，可提供能夠以較小面積、穩定地施加基板偏壓之半導體積體電路裝置。
在第二實施形態中，示出了SOI(絕緣層上矽元件：
Silicon On Insulator。以下相同)基板上之MOSFET之施加基板偏壓時的例子。需要說明的是，在第二實施形態中，省略了已說明之與第一實施形態相同構成部件之說明。
第2A圖係第二實施形態中相當於第一實施形態之第1C圖之圖。第2B圖係第二實施形態中相當於第一實施形態之第1D圖之圖。需要說明的是，由於電路圖及平面圖與第一實施形態相同，因此省略該圖式。
如第2A圖及第2B圖所示，在半導體積體電路裝置1A中，於SOI之薄膜氧化膜上形成N型MOSFET10A及P型MOSFET20A之點上，與第一實施形態之半導體積體電路裝置1(參閱第1B~1D圖)不同。
在第2A圖中，氧化膜17為構成SOI之薄絕緣膜。氧化膜17至少設置於P型井11與源極電極13及汲極電極14之間。氧化膜17並未設置於P型井11與基板配線12之間。又，在第2B圖中，氧化膜27為構成SOI之薄絕緣膜。氧化膜27至少設置於N型井21與源極電極23及汲極電極24之間。氧化膜27並未設置於N型井21與基板配線22之間。
氧化膜17及27例如分別可為SiO2。氧化膜17及27各自之厚度，可透過基板配線12及22，分別對N型MOSFET10A(P型井11之閘極電極15之下之部分)及P型MOSFET20A(N型井21之閘極電極25之下之部分)可施加基板偏壓之範圍內適宜決定，例如可為10nm程度。需要說明的是，氧化膜17為本發明之第一絕緣膜的代表例子。又，
氧化膜27為本發明之第二絕緣膜的代表例子。
如此一來，在第二實施形態之半導體積體電路裝置1A中，於SOI之薄膜基板形成有N型MOSFET10A及P型MOSFET20A。即便是這樣之結構，亦藉由使氧化膜17及27各自之厚度充分薄(例如10nm程度)，從而能夠在位於P型井11及N型井21各自氧化膜17及27之上側之區域透過基板配線12及22施加基板基板偏壓，而控制N型MOSFET10A及P型MOSFET20A各自之特性。
具體而言，例如藉由於位於P型井11及N型井21之各自氧化膜17及27之上側之區域透過基板配線12及22分別施加基板偏壓，從而能夠使N型MOSFET10A及P型MOSFET20A之閾值可變。此時，由於氧化膜17及27分別為絕緣膜，因此不會產生因施加基板偏壓而引起之洩漏電流。因此，可實現半導體積體電路裝置1A之低消費電力化。
又，藉由於未形成P型井11及N型井21之氧化膜17及27之區域，設置由P型擴散層構成之基板配線12及由N型擴散層構成之基板配線22，從而可起到與第一實施形態相同之功效。
在第二實施形態之變形例1中，表示出使用SOI基板之其他例子。需要說明的是，在第二實施形態之變形例1中，省略了已說明之與以上實施形態相同構成部件之說明。
第3圖係表示第二實施形態之變形例1之半導體積體電路裝置之剖視圖。如第3圖所示，在第二實施形態之變
形例1之半導體積體電路裝置1B中，形成N型MOSFET10A於P型基板11A，形成N型井21於P型基板11a，並形成P型MOSFET20A於N型井21之點上，與半導體積體電路裝置1A(參閱第2A圖及第2B圖)不同。
如此一來，在第二實施形態之變形例1之半導體積體電路裝置1B中，於半導體基板(P型基板11A)直接形成N型MOSFET10A，同樣於半導體基板(P型基板11A)透過N型井21形成P型MOSFET20A，但此結構之情形亦可起到與第二實施形態相同之功效。
在第二實施形態之變形例2中，表示出於SOI基板形成複數個N型MOSFET及P型MOSFET，並於MOSFET個別地施加基板偏壓的例子。需要說明的是，在第二實施形態之變形例2中，省略了已說明之與以上實施形態相同構成部件之說明。
第4圖係表示第二實施形態之變形例2之半導體積體電路裝置之剖視圖。如第4圖所示，在第二實施形態之變形例2之半導體積體電路裝置1C中，在於P型井11形成N型MOSFET10A、於N型井21形成P型MOSFET20A的點上與半導體積體電路裝置1A(參閱第2A及2B圖)相同。然而，在於P型井11及N型井21之下方(較P型井21及N型井41更深之位置)設置N型井41，藉由N型井41而將P型井21從P型基板49分離的點上，與半導體積體電路裝置1A(參閱第2A圖及第2B圖)不同。
在半導體積體電路裝置1C中，P型井111從P型井112獨立(絕緣)，N型井211從N型井213獨立(絕緣)。又，N型井211及212藉由N型井411而連接。
對獨立之P型井111和112，可分別施加個別之基板偏壓，對獨立之N型井211和212，可分別施加個別之基板偏壓。需要說明的是，在第4圖之情形中，對基板配線121和122，可分別施加個別之基板偏壓。又，對基板配線221和222，可分別施加個別之基板偏壓。
如此一來，在第二實施形態之變形例2之半導體積體電路裝置1C中，形成有N型MOSFET10A之P型井111，藉由形成於較P型井111更深位置之N型井411，而與形成有其他N型MOSFET10B之P型井112電氣分離。又，形成有P型MOSFET20A之N型井211，藉由形成於較N型井211更深位置之N型井411，而與形成有其他P型MOSFET20B之N型井212電氣連接。
由此，對獨立之P型井11(P型井111和112)及N型井21(N型井211和213)可分別施加個別之基板偏壓。
需要說明的是，第二實施形態之變形例2之半導體積體電路裝置1C，可起到與第二實施形態之半導體積體電路裝置1A相同之功效。
在第三實施形態中，表示出鄰接配置複數個標準元件的例子。需要說明的是，在第三實施形態中，省略了已說明之與以上實施形態相同構成部件之說明。
第5A圖係表示第三實施形態之半導體積體電路裝置之平面圖。第5B圖係沿第5A圖之C-C線之剖視圖。第5C圖係沿第5A圖之D-D線之剖視圖。第5D圖係沿第5A圖之E-E線之剖視圖。
需要說明的是，在第5A~5D圖中，將P型井11及N型井21設為S0層，將透過層間絕緣層(未示出)配置於S0層上之金屬配線層設為M1層，將透過層間絕緣層(未示出)配置於M1層上之金屬配線層設為M2層，將透過層間絕緣層(未示出)配置於M2層上之金屬配線層設為M3層，例如表示為“…(M1)”等而表示出於括號內形成有…之層。又，在第5A圖中，為便宜說明，將接地配線16、電源配線26、輸入端子31、以及輸出端子32描畫為透明而可透視到下層。又，為便宜說明，將基板配線12(S0)及22(S0)以斑點圖案表示。
如第5A~5D所示，在半導體積體電路裝置10D中，鄰接配置有複數個標準單元。具體而言，鄰接配置三個反向器單元51，進一步鄰接反向器單元51配置高倍力單元52。又，鄰接高倍力單元52配置分接單元53。
然而，在本實施形態中，作為標準單元，儘管配置有反向器單元51、較反向器單元51寬度(X-X方向)更寬之高倍力單元52，但並不限定於此。需要說明的是，在第5A圖中，作為代表僅示出了一個方向器單元51之N型MOSFET10及P型MOSFET20，省略了其他之反向器單元51之表示。
如此一來，由於藉由鄰接配置複數個標準單元(反向器單元51及高倍力單元52)(藉由將沿Y-Y方向鄰接之N型MOSFET及P型MOSFET之組，沿與Y-Y方向正交之方向並列設置複數組)，而將各標準單元之基板配線12(S0)鄰接配置，從而能夠容易地彼此連接各標準單元之基板配線12(S0)。又，由於鄰接配置各標準單元之基板配線22(S0)，從而能夠容易地彼此連接各標準單元之基板配線22(S0)。需要說明的是，於高倍力單元52中，可配置正反器單元、HAND單元、或閘極寬度寬之反向器單元等。
又，在半導體積體電路裝置1D中，於作為金屬配線層之M2層沿Y方向分別形成作為電源幹線之基板配線12(M2)、接地配線16(M2)、基板配線22(M2)、以及電源配線26(M2)。該四個電源幹線可形成於任意標準單元之上部。需要說明的是，在本實施形態中，表示出將四個電源幹線形成於高倍力單元52之上部的例子。
作為電源幹線之一的接地配線16(M2)，藉由貫穿配線54而在高倍力單元52上與高倍力單元52之接地配線16(M1)連接。同樣，作為電源幹線之一的接地配線26(M2)，藉由貫穿配線55而在高倍力單元52上與高倍力單元52之接地配線26(M1)連接。
另一方面，作為電源幹線之一的基板配線12(M2)透過貫穿配線56、金屬配線57(M3)、貫穿配線581、金屬配線57(M2)、貫穿配線582、金屬配線57(M1)、及貫穿配線583，與含有分接單元53之高濃度之P型不純物之P型擴散層
59(S0)連接。再者，P型擴散層59(S0)於分接單元53與基板配線12(S0)連接。
同樣，作為電源幹線之一的基板配線22(M2)透過貫穿配線66、金屬配線67(M3)、貫穿配線681、金屬配線67(M2)、貫穿配線682、金屬配線67(M1)、及貫穿配線683，與含有分接單元53之高濃度之N型不純物之N型擴散層69(S0)連接。再者，N型擴散層69(S0)於分接單元53與基板配線22(S0)連接。分接單元53可插入至鄰接配置之標準單元之任意位置(複數組並列設置之N型MOSFET10及P型MOSFET20之間之任意位置)。
但是，亦可透過層間絕緣層(未示出)配置M4層(金屬配線層)於M3層上，並於M4層沿Y方向形成作為電源幹線之基板配線12(M2)、接地配線16(M2)、基板配線22(M2)、及電源配線26(M2)之全部或一部分。
需要說明的是，接地配線16(M2)係本發明之第一電源幹線的代表例子。又，基板配線12(M2)係本發明之第一基板偏壓幹線的代表例子。電源配線26(M2)係本發明之第二電源幹線的代表例子。又，基板配線22(M2)係本發明之第二基板偏壓幹線的代表例子。
第6圖係表示於第三實施形態之半導體積體電路裝置中鄰接配置大小不同之多個元件之例子的圖。如第6圖所示，藉由將電源幹線以預定之間隔配置，從而能夠沿X-X方向及Y-Y方向鄰接配置大小不同之多個單元。
如此一來，在第三實施形態之半導體積體電路裝置1D
中，從作為電源幹線之基板配線12(M2)到基板配線12(S0)之連接、以及從作為電源幹線之基板配線22(M2)到基板配線22(S0)之連接透過分接單元53而進行。又，從作為電源幹線之基板配線12(M2)及22(M2)到分接單元53之連接，分別透過與電源幹線大致正交之金屬配線57(M3)及67(M3)而進行。由此，即便從作為電源幹線之基板配線12(M2)及22(M2)到分接單元53之距離遠離，仍能夠容易地連接兩者。
又，在以往之半導體積體電路裝置中，由於將分接單元配置於電源幹線之下方，因此不能於電源幹線之下方配置標準單元，妨礙了半導體積體電路裝置之小面積化。在本實施形態中，可將分接單元53配置於任意位置而非僅是電源幹線下方。因此，即便於平面視圖中與設有電源幹線之區域重疊的區域也可配置標準單元(N型MOSFET及P型MOSFET)，並可鄰接該標準單元配置分接單元53。由此，能夠實現半導體積體電路裝置1D之小面積化。
需要說明的是，第三實施形態之半導體積體電路裝置1D，可起到與第一實施形態之半導體積體電路裝置1相同之功效。
在此，對本發明所起到之功效進一步詳細說明。如上所述，在本發明中，能夠實現半導體積體電路裝置之小面積化。有關於此，具有標準單元自身之大小消減的第一功效(例如第一實施形態或第二實施形態)、以及鄰接配置大小不同之單元時的浪費面積之消減的第二功效(例如第三
實施形態)。以下，以將本發明適用於最小尺寸65nm之工藝的情形為例，舉出具體之數值例子進行說明。
在65nm之工藝中，最小尺寸適用閘極長度，但金屬配線之配線間隔通常為最小0.2μm程度。換言之，設計格距為0.2μm程度。又，標準單元之高度按照標準為9格點(grid)。因此，標準單元之高度為1.8μm。
此時，在先前技術(例如非專利文獻1等)中，若牽引用於施加基板偏壓之配線(基板配線)，則由於P型MOSFET之基板配線(基板偏壓Vbp)及N型MOSFET之基板配線(基板偏壓Vbn)，各需要一根多餘之配線。因此，標準單元之高度由1.8μm變為2.2μm。
另一方面，如上所述，在本發明中由於無需用於施加基板偏壓之多餘之配線區域，因此標準元件之高度為1.8μ。換言之，本發明之標準單元大小之面積消減功效為大約18%(第一功效)。
又，在先前技術(例如非專利文獻1)中，於0.2μm之工藝中，每隔200μm設置一個用於施加基板偏壓之分接單元。若將其換算為65nm之工藝，則需要每隔大約65μm放置分接單元。在65nm之工藝中，於附帶掃描(scan)功能之正反器等電路規模大的標準單元中，單元寬度為10μm程度。例如，若將單元寬度為10μm之單元排列於鄰接之分接單元之間之65μm之區域，則由於排列6個而產生5μm之剩餘，因此該5μm之區域稱為不能放置單元之浪費區域。因此，在此例子中浪費了大約8%的面積。
另一方面，如上所述，在本發明中由於可分接單元配置於任意位置而非電源幹線下方，因此於與設有電源配線之區域於平面視圖中重疊之區域亦可配置標準單元，並可鄰接該標準單元配置分接單元。因此，在本發明中由於不產生上述浪費區域，因此具有大約8%的面積消減功效(第二功效)。
如此一來，結合上述第一效果及第二效果，根據本發明，在65nm工藝中合計具有大約26%的面積消減功效。即便是在工藝更加進步時仍可維持相同之功效而僅存在功效多少之變化。
需要說明的是，在CMOS電路中，一般而言若晶片面積增加則配線變長，其結果是配線容量增加。若配線容量增加，則配線之充放電電流增加，電路之動作速度變慢。由於本發明中具有26%程度之面積消減功效，因此可期望與其同等程度之低電力化及高速化。又，由於面積減小，因此可提高平均每個晶片之優質晶片取得數量，亦可取得平均每個晶片之製造成本減小之功效，於產業上具有莫大之意義。
又，如上所述，在本發明中，能夠穩定地施加基板偏壓。有關此功效舉具體之數值例子進行說明。
在未施加基板偏壓之通常之CMOS電路中，固定P型MOSFET之基板於電源電位，並固定M型MOSFET之基板於接地電位。此時，對於標準單元之每個單元並不固定基板電位，而是使用按某個一定之間隔而固定基板電位的分接
單元(tap cell)方式。在分接單元方式中，由於無需對每個標準單元固定基板電位，因此能夠節約用於固定基板電位之擴散層之區域。
然而，在分接單元方式中，由於係透過片(sheet)電阻值約為1K歐姆程度之井阻抗而固定基板電位，因此僅該部分的基板電位之變動變大。根據發明人之研究，對於基板電位，隨著CMOS之汲極電流變化，電源電壓亦變動30%程度。由於該基板電位之變動，預計動作速度降低8%~9%程度。
如上所述，在本發明中藉由P型擴散層及N型擴散層而形成各基板配線。由於P型擴散層及N型擴散層之各個片電阻之為10歐姆程度以下，因此可使基板電位之變動較以往降低2位數，其結果是幾乎不會產生動作速度之下降。換言之，根據本發明，可較以往更穩定地施加基板偏壓，並可實現較以往8%~9%程度之動作速度之高速化。
以上對較佳之實施形態及其變形例進行了詳細說明，但本發明並不限定於上述實施形態及其變形例，可於不脫離本發明之申請專利範圍所記載之範圍內，對上述實施形態及其變形例進行各種變形或置換。
本申請案係主張基於2011年8月1日申請之日本專利申請案第2011-168531號之優先權，其等之全部內容係藉由參照而併入本文中。
1、1A、1B、1C、1D‧‧‧半導體積體電路裝置
10、10A、10B‧‧‧N型MOSFET
11‧‧‧P型井
11A、49‧‧‧P型基板
12、121、122(P型擴散層)、12(M2)、12(S0)、22、221、222(N型擴散層)、22(M2)、22(S0)‧‧‧基板配線
13、23‧‧‧源極電極
14、24‧‧‧汲極電極
15、25‧‧‧閘極電極
16、16(M1)、16(M2)‧‧‧接地配線
16x、26x、31x、32x、54、55、56、581、582、583、66、681、682、683‧‧‧貫穿配線
17、27‧‧‧氧化膜
20、20A、20B‧‧‧P型MOSFET
21、41‧‧‧N型井
26、26(M1)、26(M2)‧‧‧電源配線
31‧‧‧輸入端子
32‧‧‧輸出端子
33‧‧‧絕緣層
51‧‧‧反向器單元
52‧‧‧高倍力單元
53‧‧‧分接單元
57(M1)、57(M2)、57(M3)、67(M1)、67(M2)、67(M3)‧‧‧金屬配線
59(S0)‧‧‧P型擴散層
69(S0)‧‧‧N型擴散層
B1、B2‧‧‧背閘極
D1、D2‧‧‧汲極
G1、G2‧‧‧閘極
S1、S2‧‧‧源極
第1A圖係表示第一實施形態之半導體積體電路裝置之電路圖。
第1B圖係表示第一實施形態之半導體積體電路裝置之平面圖。
第1C圖係沿第1B圖之A-A線之剖視圖。
第1D圖係沿第1B圖之B-B線之剖視圖。
第2A圖係第二實施形態中相當於第一實施形態之第1C圖之圖。
第2B圖係第二實施形態中相當於第一實施形態之第1D圖之圖。
第3圖係表示第二實施形態之變形例1之半導體積體電路裝置之剖視圖。
第4圖係表示第二實施形態之變形例2之半導體積體電路裝置之剖視圖。
第5A圖係表示第三實施形態之半導體積體電路裝置之平面圖。
第5B圖係沿第5A圖之C-C線之剖視圖。
第5C圖係沿第5A圖之D-D線之剖視圖。
第5D圖係沿第5A圖之E-E線之剖視圖。
第6圖係表示於第三實施形態之半導體積體電路裝置中鄰接配置大小不同之多個元件之例子的圖。
1‧‧‧半導體積體電路裝置
10‧‧‧N型MOSFET
11‧‧‧P型井
12、22‧‧‧基板配線
13、23‧‧‧源極電極
14、24‧‧‧汲極電極
15、25‧‧‧閘極電極
16‧‧‧接地配線
16x、26x、31x、32x‧‧‧貫穿配線
20‧‧‧P型MOSFET
21‧‧‧N型井
26‧‧‧電源配線
31‧‧‧輸入端子
32‧‧‧輸出端子
Claims (7)
- 一種半導體積體電路裝置，其係包括一第一導電型MOSFET及一第二導電型MOSFET之CMOS結構之半導體積體電路裝置，其特徵在於包括：一第二導電型井；該第一導電型MOSFET，該第一導電型MOSFET於該第二導電型井形成有一汲極及一源極；一第二導電型擴散層，該第二導電型擴散層形成於該第二導電型井；一第一電源線，該第一電源線設在該第二導電型擴散層之上層、並向該第一導電型MOSFET供應第一電位；一第一導電型井；該第二導電型MOSFET，該第二導電型MOSFET於該第一導電型井形成有一汲極及一源極；一第一導電型擴散層，該第一導電型擴散層形成於該第一導電型井；以及一第二電源線，該第二電源線設在該第一導電型擴散層之上層、並向該第一導電型井供應第二電位，其中，該第一導電型擴散層及該第二導電型擴散層係用於分別向該第一導電型井及該第二導電型井施加基板偏壓之供電層，該第一導電型擴散層與該第二電源線透過層間絕緣層相互平行配置、並且於平面視圖中其至少一部分重疊， 該第二導電型擴散層與該第一電源線透過層間絕緣層相互平行配置、並且於平面視圖中其至少一部分重疊。
- 如申請專利範圍第1項所述之半導體積體電路裝置，其中，在該第一導電型MOSFET中，於該第二導電型井與該汲極及該源極之間設置第一絕緣膜，在該第二導電型MOSFET中，於該第一導電型井與該汲極及該源極之間設置第二絕緣膜。
- 如申請專利範圍第1項所述之半導體積體電路裝置，其中，將沿預定方向鄰接之該第一導電型MOSFET及該第二導電型MOSFET之組，沿與該預定方向正交之方向並列設置複數組，將形成有並列設置之各個第一導電型MOSFET的該第二導電型井之該第二導電型擴散層彼此連接，將形成有並列設置之各個第二導電型MOSFET的該第一導電型井之該第一導電型擴散層彼此連接。
- 如申請專利範圍第3項所述之半導體積體電路裝置，其中，於較該第一電源線及該第二電源線之更上層中，設置與該第一電源線及該第二電源線分別連接之一第一電源幹線及一第二電源幹線，於設有該第一電源幹線及該第二電源幹線之區域和於平面視圖中重疊之區域亦配置該第一導電型MOSFET及該第二導電型MOSFET之組。
- 如申請專利範圍第4項所述之半導體積體電路裝置，其中，該第一電源線及第二電源線與該第一電源幹線 及該第二電源幹線之間分別透過貫穿層間絕緣層之貫穿配線連接。
- 如申請專利範圍第3項所述之半導體積體電路裝置，其中，於並列設置複數組之該第一導電型MOSFET及該第二導電型MOSFET之任意之組之間插入分接單元，於較該第一電源線及該第二電源線之更上層中，設置與該第二導電型擴散層及該第一導電型擴散層分別連接之一第一基板偏壓幹線及一第二基板偏壓幹線，該第一基板偏壓幹線及該第二基板偏壓幹線分別透過該分接單元而與該第二導電型擴散層及該第一導電型擴散層連接。
- 如申請專利範圍第3項所述之半導體積體電路裝置，其中，並列設置複數組之該第一導電型MOSFET及該第二導電型MOSFET形成於一第二導電型半導體基板中，形成有該第一導電型MOSFET之該第二導電型井，藉由於較該第二導電型井更深位置形成之該第一導電型井，而與該第二導電型半導體基板電氣分離。
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