JP2006228954A - 半導体装置とそのレイアウト設計方法 - Google Patents

Abstract

【課題】 標準セルに基板電位と電源電位とを分離して供給できるレイアウト構造を有するＬＳＩにおいて、基板電位供給電源線と電源電位供給電源線とのうち一方はセル列間で共有できず、電源配線領域を多く必要とする。
【解決手段】 基板電位供給電源線と電源電位供給電源線とをともにセル列間で共有でき、かつどちらの電源線も上層の電源幹線から接続できるように、セル列形成後に電源電位供給電源線１０７，１０７’に矩形孔を形成し、その中に基板電位供給電源線１００，１０２へ接続できるような配線領域３０２を確保する。これにより、電源配線領域を小さく抑えつつ電源線幅を十分に得ることができ、かつ電源幹線から基板電位供給電源線１００，１０２へセル列上の場所によらず接続できるため、ＬＳＩを小面積化、高速化できる。
【選択図】 図３

Description

本発明は、標準セル方式で設計された半導体装置に関し、特に標準セルの基板電位と電源電位とを独立に供給可能なレイアウト構造とそのレイアウト設計方法とに関するものである。

半導体装置の一つであるＬＳＩ（半導体集積回路）の高集積化、大規模化に伴い、その設計方法として標準セル方式が一般的に採用されている。一方、ＬＳＩに対する性能要求が高まり、加えて低消費電力化が強く要求されてきている。

ＣＭＯＳＦＥＴ（complementary metal-oxide-semiconductor field-effect transisitor：相補型金属酸化膜半導体を用いた電界効果型トランジスタ）を利用したＬＳＩでは、その低消費電力化技術の一つとして、ＭＯＳＦＥＴの基板電位を電源電位とは別に制御し閾値電圧を変化させることによって、ＬＳＩの動作状態に応じてＭＯＳＦＥＴのオフリーク電流を低減させる技術が知られている。この技術を用いるためには、ＭＯＳＦＥＴの基板電位を電源電位と異なる値に設定できるようにする必要がある。すなわちＬＳＩは、基板電位供給電源と電源電位供給電源とが分離されたレイアウト構造を有していなければならない。

この分離したレイアウト構造を、標準セル方式で設計されたＬＳＩにおいて実現するためには、標準セル内において基板電位供給電源線と電源電位供給電源線とを下層配線層で電気的に分離して形成し、かつ何らかの手段を用いて、複数の標準セルの基板電位供給電源線同士及び電源電位供給電源線同士を接続し、両電源線を電気的に分離させた状態でそれぞれの電源幹線に上層から接続できる（以下、ストラップ配線接続と呼ぶ）ような、セル及びセル列のレイアウト構造を形成する必要がある。

ここで、基板電位供給電源と電源電位供給電源とを分離するための二つの従来技術を説明する。

《第１の従来技術》
図２９は、第１の従来技術に係る半導体装置における標準セル３００の平面図である。図３０は、図２９のＡ−Ｂ断面図である。

図２９に示した標準セル３００は、Ｐ型ＭＯＳＦＥＴ形成領域１１１と、Ｎ型ＭＯＳＦＥＴ形成領域２１１とを有する。Ｐ型ＭＯＳＦＥＴ形成領域１１１では、Ｐ型ＭＯＳＦＥＴの不純物拡散領域１０５がコンタクトホール１０６を介して第１メタル配線１０７に接続されている。この第１メタル配線１０７は、ハイレベルの電源電位（ＶＤＤ）をＰ型ＭＯＳＦＥＴの不純物拡散領域１０５へ供給するための配線である。Ｎ型ＭＯＳＦＥＴ形成領域２１１では、Ｎ型ＭＯＳＦＥＴの不純物拡散領域２０５がコンタクトホール２０６を介して第１メタル配線（１０７と同層）２０７に接続されている。この第１メタル配線２０７は、ローレベルの電源電位（ＶＳＳ）をＮ型ＭＯＳＦＥＴの不純物拡散領域２０５へ供給するための配線である。３０３は、これらＭＯＳＦＥＴのゲート電極の形成及び接続のためのポリシリコン配線である。

Ｐ型ＭＯＳＦＥＴ形成領域１１１の第１メタル配線１０７の外側では、不純物拡散配線１００がコンタクトホール１０１を介して第１メタル配線（１０７と同層）１０２に接続されている。この第１メタル配線１０２は、ＶＤＤから電気的に分離したハイレベルの基板電位（ＶＤＤＢＢ：バックバイアス）の供給を受けるための配線である。つまり、不純物拡散配線１００、コンタクトホール１０１及び第１メタル配線１０２は、Ｐ型ＭＯＳＦＥＴの基板コンタクト領域１１０を形成している。Ｎ型ＭＯＳＦＥＴ形成領域２１１の第１メタル配線２０７の外側では、不純物拡散配線２００がコンタクトホール２０１を介して第１メタル配線（１０７と同層）２０２に接続されている。この第１メタル配線２０２は、ＶＳＳから電気的に分離したローレベルの基板電位（ＶＳＳＢＢ：バックバイアス）の供給を受けるための配線である。つまり、不純物拡散配線２００、コンタクトホール２０１及び第１メタル配線２０２は、Ｎ型ＭＯＳＦＥＴの基板コンタクト領域２１０を形成している。

図３１は、図２９の標準セル３００を用いた従来のセル列の平面図であって、図２９の標準セル３００を左右方向に並べることにより一つのセル列が形成され、かつ複数のセル列が上下に並べられたレイアウトを示している。

図３１に示すとおり、上下方向に延びる不図示の電源幹線からストラップ配線接続できるように、電源電位供給電源線１０７，２０７と基板電位供給電源線１０２，２０２とが、いずれもセル境界付近に第１メタル配線層で形成されている。また、上下に隣接するセル列は、ＶＤＤＢＢの供給を受ける基板電位供給電源線１０２を共有する。なお、図２９〜図３１の従来技術を更に応用した技術として、特許文献１が挙げられる。

《第２の従来技術》
図３２は、第２の従来技術に係る半導体装置における標準セル３００及び基板電位供給用セル３０１の平面図である。図３３は図３２のＡ−Ｂ断面図であり、図３４は図３２のＣ−Ｄ断面図である。

図３２に示した標準セル３００では、ＶＤＤの供給を受ける第１メタル配線１０７がセル境界まで達し、その下にＶＤＤＢＢの供給を受ける不純物拡散配線１００が位置している。同様に、ＶＳＳの供給を受ける第１メタル配線２０７がセル境界まで達し、その下にＶＳＳＢＢの供給を受ける不純物拡散配線２００が位置している。基板電位供給用セル３０１では、ＶＤＤＢＢの供給を受ける不純物拡散配線１００がコンタクトホール１０１を介して第１メタル配線１０２に接続され、ＶＳＳＢＢの供給を受ける不純物拡散配線２００がコンタクトホール２０１を介して第１メタル配線２０２に接続されている。

図３５は、図３２の標準セル３００及び基板電位供給用セル３０１を用いたセル列の平面図である。不図示のストラップ配線接続により、１０７にはＶＤＤが、２０７にはＶＳＳが、１０２にはＶＤＤＢＢが、２０２にはＶＳＳＢＢがそれぞれの電源幹線（不図示）より与えられる。また、上下に隣接するセル列は、ＶＤＤの供給を受ける電源電位供給電源線１０７を共有する。なお、図３２〜図３５の従来技術を更に応用した技術として、特許文献２が挙げられる。
特開２００１−２３０３７６号公報（図１） 特開２００３−３０９１７８号公報（図５及び図７）

しかしながら、上記第１の従来技術では、上下セル列間で基板電位供給電源線１０２を共有できるが、電源電位供給電源線１０７を共有できないため、配線領域を多く必要とする。その結果、標準セル３００間を接続する信号配線の配線リソースが減少し、ＬＳＩの面積が増大する。また逆に、配線領域を小さくするためには電源電位供給電源線１０７を細くしなければならず、電源幹線から標準セル３００までの電源降下量が大きくなる。結果、ＬＳＩの動作速度の低下を招く。

また、上記第２の従来技術では、標準セル３００以外に基板電位供給用セル３０１を、標準セル３００を配置する以前に所定の位置に予め配置しておかなければならない制約が発生し、セル列形成時の設計自由度が低下する。また、基板電位供給用セル３０１の近傍に標準セル３００が存在しない空領域が発生し、ＬＳＩの面積に無駄が生じる。

本発明は、上述の課題を解決するものであり、その目的は、電源配線領域を小さく抑え、かつ電源降下量を小さく抑えるための、標準セルのレイアウト構造及びそれを用いた半導体装置とそのレイアウト設計方法とを提供することにある。

上述の課題を解決するため、請求項１記載の本発明による半導体装置は、各々複数の標準セルが配置された複数のセル列と、前記標準セルに第１の電位を供給するための第１の電源線と、前記第１の電源線と電気的に分離され、かつ前記標準セルに第２の電位を供給するための第２の電源線とを備えた半導体装置において、隣接する前記セル列、又は、前記セル列内に各々配置された前記標準セルは、前記第１の電源線を、配線層に設けられた第１の配線で共有し、かつ前記第２の電源線を、前記配線層に設けられた第２の配線で共有することを特徴とする。請求項１記載の本発明によると、電気的に分離された二つの電源線をどちらもセル列間で共有することができ、電源配線領域が削減できる。

また、請求項２記載の本発明による半導体装置は、請求項１記載の半導体装置において、前記第１の電源線又は前記第２の電源線は、前記セル列に平行に配置されることを特徴とする。

また、請求項３記載の本発明による半導体装置は、請求項１又は２に記載の半導体装置において、前記第１の電源線又は前記第２の電源線は、前記セル列内の前記標準セルがセル境界部で接することにより形成されることを特徴とする。請求項３記載の本発明によると、セル列間に形成された電源線がセル列の端から端までつながっているため、セル列内の全てのセルに電位を供給することができる。

また、請求項４記載の本発明による半導体装置は、請求項１〜３のいずれか１項に記載の半導体装置において、前記第１の電源線又は前記第２の電源線は、前記セル列境界付近に配置されることを特徴とする。

また、請求項５記載の本発明による半導体装置は、請求項１〜４のいずれか１項に記載の半導体装置において、前記第１の電源線又は前記第２の電源線は、前記セル列に平行な方向に延長されて配置されることを特徴とする。請求項５記載の本発明によると、電気的に分離された二つの電源線がセル列方向に延長され、セルが配置されていない領域に対しても電源線が配置されるため、ストラップ配線接続する際の設計自由度が向上する。

また、請求項６記載の本発明による半導体装置は、請求項１〜５のいずれか１項に記載の半導体装置において、前記配線層は、該半導体装置の最下層のメタル配線層であることを特徴とする。請求項６記載の本発明によると、セル内で最も多く使用される最下層の第１メタル配線層を、電気的に分離された二つの電源線に活用できるため、上層のメタル配線層の配線リソースを多く確保することができる。

また、請求項７記載の本発明による半導体装置は、請求項１〜５のいずれか１項に記載の半導体装置において、前記配線層は、該半導体装置の最下層のメタル配線層よりも一つ以上上層のメタル配線層であることを特徴とする。請求項７記載の本発明によると、第１メタル配線層より上層のメタル配線層で電源線を補強して電圧降下量を小さく抑えることができる。

また、請求項８記載の本発明による半導体装置は、請求項１〜７のいずれか１項に記載の半導体装置において、前記第１の電源線又は前記第２の電源線は、前記セル列に平行に配置されかつ前記配線層より上層の配線層に設けられた第３の電源線に接続され、前記第３の電源線は、前記第１の電源線又は前記第２の電源線と同電位の電圧降下量を低減させるために補強されて配置されることを特徴とする。

また、請求項９記載の本発明による半導体装置は、請求項１〜８のいずれか１項に記載の半導体装置において、前記第１の配線は、前記第２の配線により三方又は四方を囲まれたことを特徴とする。請求項９記載の本発明によると、例えば電源電位供給電源線がセル境界を跨ぐように形成されるが、電源電位供給電源線の一部は矩形孔が形成され、その中に基板電位供給電源線の一部をなす配線が形成できる。そのため、両電源線ともにセル列間で共有でき、なおかつ電源幹線がどの位置に配置されていても両電源線へストラップ配線接続できるため、ＬＳＩの面積削減と設計自由度向上が期待できる。

また、請求項１０記載の本発明による半導体装置は、請求項１〜９のいずれか１項に記載の半導体装置において、前記第１の電源線又は前記第２の電源線のいずれか一方は、前記標準セルの基板電位又はウェル電位を供給するための電源線であり、他方は、前記標準セルの電源電位を供給するための電源線であることを特徴とする。

また、請求項１１記載の本発明による半導体装置は、請求項１〜１０のいずれか１項に記載の半導体装置において、前記第１の電源線及び前記第２の電源線は、前記配線層より上層に設けられかつ前記セル列に垂直な方向に配置された複数の電源幹線へ、電気的に分離された状態のまま接続されていることを特徴とする。

また、請求項１２記載の本発明による半導体装置のレイアウト設計方法は、請求項１〜１１のいずれか１項に記載の半導体装置のレイアウト設計方法において、前記第１の電源線又は前記第２の電源線は、前記セル列の形成後に形成されることを特徴とする。請求項１２記載の本発明によると、セル列の形成後に、必要な箇所にのみ請求項１〜１１に記載の特徴部分を形成することができるため、請求項１〜１１に記載の本発明による効果を無駄なく確実に得ることができる。

本発明によると、標準セルに基板電位と電源電位とを分離して供給可能な半導体装置において、両電源配線領域が削減でき、かつ電圧降下量を小さく抑えることができる。したがって、ＬＳＩの小面積化又は高速化が実現できる。

以下、図１〜図２８を参照して、本発明の第１〜第１０の実施形態をそれぞれ詳細に説明する。なお、以下の実施形態では、ハイレベルの電源電位ＶＤＤの供給及びハイレベルの基板電位ＶＤＤＢＢの供給を中心に説明し、ローレベルの電源電位ＶＳＳの供給及びローレベルの基板電位ＶＳＳＢＢの供給に関する説明を適宜省略する。

《第１の実施形態》
図１は、本発明の第１の実施形態に係る半導体装置における標準セル３００の平面図である。図２は、図１のＡ−Ｂ断面図である。

図１に示した標準セル３００は、Ｐ型ＭＯＳＦＥＴ形成領域１１１と、Ｎ型ＭＯＳＦＥＴ形成領域２１１とを有する。Ｐ型ＭＯＳＦＥＴ形成領域１１１では、Ｐ型ＭＯＳＦＥＴの不純物拡散領域１０５がコンタクトホール１０６を介して第１メタル配線１０７に接続されている。Ｎ型ＭＯＳＦＥＴ形成領域２１１では、Ｎ型ＭＯＳＦＥＴの不純物拡散領域２０５がコンタクトホール２０６を介して第１メタル配線（１０７と同層）２０７に接続されている。また、Ｐ型ＭＯＳＦＥＴ形成領域１１１の外側に位置する基板コンタクト領域１１０には不純物拡散配線１００が、Ｎ型ＭＯＳＦＥＴ形成領域２１１の外側に位置する基板コンタクト領域２１０には不純物拡散配線２００がそれぞれ左右方向に延びるように形成されている。

図３は、図１の標準セル３００を用いたセル列の平面図であって、図１の標準セル３００を左右方向に並べることにより一つのセル列が形成され、かつ複数のセル列が上下に並べられたレイアウトを示している。図４は、図３のＣ−Ｄ断面図である。

図３に示すとおり、セル列の形成後、上下セル列間に位置する不純物拡散配線１００の上に、第１メタル配線１０７の補強のための同層のメタル配線（上下の１０７と接する）１０７’が形成され、第１メタル配線１０７及び１０７’により、基板コンタクト形成部３０２のための矩形孔が形成される。ここに、第１メタル配線１０７及び１０７’は、ＶＤＤの供給を受けるための配線である。一方、基板コンタクト形成部３０２では、不純物拡散配線１００がコンタクトホール１０１を介して第１メタル配線（１０７と同層）１０２に接続されている。この第１メタル配線１０２は、ＶＤＤから電気的に分離したＶＤＤＢＢの供給を受けるための配線である。基板コンタクト形成部３０２は、ＶＤＤＢＢを供給するための不図示の電源幹線（上下方向に延びる）の直下に位置する。また、上下セル列間に位置する不純物拡散配線２００（図１参照）の上に、第１メタル配線２０７の補強のための第１メタル配線（１０７と同層、かつ上下の２０７と接する）２０７’が形成されている。ここに、第１メタル配線２０７及び２０７’は、ＶＳＳの供給を受けるための配線である。なお、ＶＳＳから電気的に分離したＶＳＳＢＢの供給を受けるための手段については説明を省略する。

このように、補強された電源電位供給電源線１０７，１０７’は上記第１の従来技術に示す電源電位供給電源線よりも太く、なおかつ電源配線領域を小さくできるため、ＬＳＩの小面積化又は高速化が実現できる。基板コンタクト形成部３０２の近傍における電源電位供給電源線１０７の配線幅は細くなるが、ＬＳＩ中の基板コンタクト形成部３０２の配置頻度は少ないため、ＬＳＩ全体の電源電位の電圧降下量に大きな悪影響はない。

《第２の実施形態》
図５は、本発明の第２の実施形態に係る半導体装置における標準セル３００の平面図である。図６は図５のＡ−Ｂ断面図であり、図７は図５の標準セル３００を用いたセル列の平面図である。

本実施形態では、第１の実施形態と違い、図５及び図６に示す標準セル３００において、ＶＤＤの供給を受ける第１メタル配線１０７が、ＶＤＤＢＢの供給を受ける不純物拡散配線１００上に延びてセル境界まで達している。同様に、ＶＳＳの供給を受ける第１メタル配線２０７は、ＶＳＳＢＢの供給を受ける不純物拡散配線２００上に延びてセル境界まで達している。本実施形態によれば、標準セル３００内にＶＤＤの供給を受ける第１メタル配線１０７を予め大きく形成しておき、セル列の形成後に基板コンタクト形成部３０２を設けるように第１メタル配線１０７を適当な大きさで取り除くのである（図７参照）。図７におけるＣ−Ｄ断面は、図４のとおりである。

《第３の実施形態》
図８は、本発明の第３の実施形態に係る半導体装置における標準セル３００の平面図である。図９は図８のＡ−Ｂ断面図であり、図１０は図８の標準セル３００を用いたセル列の平面図である。

本実施形態では、第２の実施形態と違い、図５及び図６に示す各標準セル３００において、ＶＤＤの供給を受ける第１メタル配線１０７に予め矩形孔を形成しておく。同様に、ＶＳＳの供給を受ける第１メタル配線２０７にも予め矩形孔を形成しておく。そして、セル列の形成後に、ＶＤＤＢＢの供給を受ける第１メタル配線１０２を適切な位置に形成するのである（図１０参照）。図１０におけるＣ−Ｄ断面は、図４のとおりである。

《第４の実施形態》
図１１は、本発明の第４の実施形態に係る半導体装置におけるセル列の平面図である。本実施形態では、第２の実施形態と違い、セル列の延長上に基板コンタクト形成部３０２が設けられる。図１１におけるＣ−Ｄ断面は、図４のとおりである。これにより、標準セル３００が配置されていない領域からでもＶＤＤＢＢを供給できるため、ストラップ配線接続の設計自由度が向上する。

《第５の実施形態》
図１２は、本発明の第５の実施形態に係る半導体装置におけるセル列の平面図である。図１３は、図１２のＣ−Ｄ断面図である。

本実施形態では、第２の実施形態と比べて基板コンタクト形成部３０２の形状が異なり、ＶＤＤＢＢの供給を受ける第１メタル配線１０２が、ＶＤＤの供給を受ける第１メタル配線１０７により四方ではなく三方を囲まれた形状を持つ。これにより、ＶＤＤＢＢの供給を受ける第１メタル配線１０２が上下方向に広がりを有するため、ストラップ配線接続の設計自由度が向上する。

《第６の実施形態》
図１４は、本発明の第６の実施形態に係る半導体装置におけるセル列の平面図である。図１５は、図１４のＣ−Ｄ断面図である。

本実施形態では、第２の実施形態と比べて、基板コンタクト形成部３０２の近傍における細い第１メタル配線１０７の裏打ちが付加されている。すなわち、ＶＤＤの供給を受ける第１メタル配線１０７の細い部分の上に、ヴィアホール１０８を介して第２メタル配線１０９が形成されている。これにより、基板コンタクト形成部３０２の近傍でも電源電位供給電源線１０７，１０９の電圧降下量を抑えることができる。

《第７の実施形態》
図１６は、本発明の第７の実施形態に係る半導体装置におけるセル列の平面図である。図１７は、図１６のＣ−Ｄ断面図である。

本実施形態では、第２の実施形態と比べて、ＶＤＤＢＢの供給を受ける第１メタル配線１０２の裏打ちが付加されている。すなわち、電源幹線（不図示）の直下に位置する第１メタル配線１０２の上に、ヴィアホール１０３を介して第２メタル配線１０４が形成されている。この第２メタル配線１０４は、不純物拡散配線１００に沿って左右に延びる。これにより、基板電位供給電源線１０２，１０４の電圧降下量を抑えることができる。

《第８の実施形態》
図１８は、本発明の第８の実施形態に係る半導体装置におけるセル列の平面図である。図１８におけるＣ−Ｄ断面は、図１７のとおりである。

本実施形態では、第７の実施形態と違い、基板コンタクト形成部３０２が電源幹線の直下のみならず、一定の間隔でセル列上に配置されている。これにより、基板電位供給電源線１０２，１０４の電圧降下量を更に抑えることができる。

《第９の実施形態》
図１９は、本発明の第９の実施形態に係る半導体装置における標準セル３００の平面図である。図２０は、図１９のＡ−Ｂ断面図である。

図１９中のＰ型ＭＯＳＦＥＴ形成領域１１１では、Ｐ型ＭＯＳＦＥＴの不純物拡散領域１０５がコンタクトホール１０６を介して第１メタル配線１０７に接続され、この第１メタル配線１０７の左右に延びる部分の上に、ヴィアホール１０８を介して第２メタル配線１０９が形成されている。Ｎ型ＭＯＳＦＥＴ形成領域２１１では、Ｎ型ＭＯＳＦＥＴの不純物拡散領域２０５がコンタクトホール２０６を介して第１メタル配線２０７に接続され、この第１メタル配線２０７の左右に延びる部分の上に、ヴィアホール２０８を介して第２メタル配線２０９が形成されている。また、Ｐ型ＭＯＳＦＥＴ形成領域１１１の外側に位置する基板コンタクト領域１１０には不純物拡散配線１００が形成され、この不純物拡散配線１００がコンタクトホール１０１を介して第１メタル配線１０２に接続されている。Ｎ型ＭＯＳＦＥＴ形成領域２１１の外側に位置する基板コンタクト領域２１０には不純物拡散配線２００が形成され、この不純物拡散配線２００がコンタクトホール２０１を介して第１メタル配線２０２に接続されている。

図２１は、図１９の標準セル３００を用いたセル列の平面図である。図２２は図２１のＣ−Ｄ断面図であり、図２３は図２１のＥ−Ｆ断面図である。

図２１に示すとおり、上下セル列間に位置する第１メタル配線１０２の上に、第２メタル配線１０９の補強のための同層のメタル配線（上下の１０９と接する）１０９’が形成され、第２メタル配線１０９及び１０９’により、基板コンタクト形成部３０２のための矩形孔が形成される。ここに、第２メタル配線１０９及び１０９’は、ＶＤＤの供給を受けるための配線である。同様に、第２メタル配線２０９の補強のための同層のメタル配線（上下の２０９と接する）２０９’が形成される。一方、基板コンタクト形成部３０２では、第１メタル配線１０２の上に、ヴィアホール１０３を介して第２メタル配線１０４が形成されている。この第２メタル配線１０４は、ＶＤＤＢＢの供給を受けるための配線である。これにより、基板電位供給電源線１０２，１０４の電圧降下量を抑え、かつ電源電位供給電源線１０７，１０９，１０９’の電圧降下量を抑えることができる。

《第１０の実施形態》
図２４は、本発明の第１０の実施形態に係る半導体装置における標準セル３００の平面図である。図２５は、図２４のＡ−Ｂ断面図である。

本実施形態では、第９の実施形態と違い、ＶＤＤの供給を受ける第２メタル配線１０９と、ＶＳＳの供給を受ける第２メタル配線２０９とがそれぞれ上下方向に延びて、各々の隣接セルまで達する。

図２６は、図２４の標準セル３００を用いたセル列の平面図である。図２７は図２６のＣ−Ｄ断面図であり、図２８は図２６のＥ−Ｆ断面図である。

図２６に示すとおり、電源電位供給電源線をなすように互いに直交する第１メタル配線１０７と第２メタル配線１０９とにより、基板コンタクト形成部３０２のための矩形孔が形成される。そして、基板コンタクト形成部３０２では、ＶＤＤＢＢの供給を受ける第１メタル配線１０２を裏打ちするように、この第１メタル配線１０２の上に、ヴィアホール１０３を介して第２メタル配線１０４が形成されている。この第２メタル配線１０４もまた上下方向に延びて、各々の隣接セルまで達する。これにより、基板電位供給電源線１０２，１０４の電圧降下量を抑え、かつ電源電位供給電源線１０７，１０９の電圧降下量を抑えることができる。しかも、第２メタル配線１０４，１０９の敷設方向が上下方向に制約されたレイアウト設計環境に適合することができる。

以上、本発明の第１〜第１０の実施形態を説明してきたが、本発明はこれらの実施形態に限定されない。例えば、第３〜第８の実施形態でも第１の実施形態と同様に、ＶＤＤの供給を受ける第１メタル配線を２つの部分１０７及び１０７’に分けて形成してもよい。また、本発明は、上記基板電位供給電源線に代えて、各標準セル３００にウェル電位を供給するためのウェル電位供給電源線の形成にも適用可能である。

以上説明してきたとおり、本発明に係る標準セル又はそれを用いた半導体装置は、標準セルに基板電位と電源電位とを分離して供給可能なレイアウト構造を有しているためにＬＳＩの低消費電力化に有効であるのみならず、電源配線領域を削減でき、電圧降下量を小さく抑えることができるため、ＬＳＩの小面積化又は高速化にも有効である。

本発明の第１の実施形態に係る半導体装置における標準セルの平面図である。 図１のＡ−Ｂ断面図である。 図１の標準セルを用いたセル列の平面図である。 図３のＣ−Ｄ断面図である。 本発明の第２の実施形態に係る半導体装置における標準セルの平面図である。 図５のＡ−Ｂ断面図である。 図５の標準セルを用いたセル列の平面図である。 本発明の第３の実施形態に係る半導体装置における標準セルの平面図である。 図８のＡ−Ｂ断面図である。 図８の標準セルを用いたセル列の平面図である。 本発明の第４の実施形態に係る半導体装置におけるセル列の平面図である。 本発明の第５の実施形態に係る半導体装置におけるセル列の平面図である。 図１２のＣ−Ｄ断面図である。 本発明の第６の実施形態に係る半導体装置におけるセル列の平面図である。 図１４のＣ−Ｄ断面図である。 本発明の第７の実施形態に係る半導体装置におけるセル列の平面図である。 図１６のＣ−Ｄ断面図である。 本発明の第８の実施形態に係る半導体装置におけるセル列の平面図である。 本発明の第９の実施形態に係る半導体装置における標準セルの平面図である。 図１９のＡ−Ｂ断面図である。 図１９の標準セルを用いたセル列の平面図である。 図２１のＣ−Ｄ断面図である。 図２１のＥ−Ｆ断面図である。 本発明の第１０の実施形態に係る半導体装置における標準セルの平面図である。 図２４のＡ−Ｂ断面図である。 図２４の標準セルを用いたセル列の平面図である。 図２６のＣ−Ｄ断面図である。 図２６のＥ−Ｆ断面図である。 第１の従来技術に係る半導体装置における標準セルの平面図である。 図２９のＡ−Ｂ断面図である。 図２９の標準セルを用いたセル列の平面図である。 第２の従来技術に係る半導体装置における標準セル及び基板電位供給用セルの平面図である。 図３２のＡ−Ｂ断面図である。 図３２のＣ−Ｄ断面図である。 図３２の標準セル及び基板電位供給用セルを用いたセル列の平面図である。

符号の説明

１００ 不純物拡散配線（ＶＤＤＢＢ）
１０１ コンタクトホール（ＶＤＤＢＢ）
１０２ 第１メタル配線（ＶＤＤＢＢ）
１０３ ヴィアホール（ＶＤＤＢＢ）
１０４ 第２メタル配線（ＶＤＤＢＢ）
１０５ Ｐ型ＭＯＳＦＥＴの不純物拡散領域
１０６ コンタクトホール（ＶＤＤ）
１０７ 第１メタル配線（ＶＤＤ）
１０７’ 補強のための第１メタル配線（ＶＤＤ）
１０８ ヴィアホール（ＶＤＤ）
１０９ 第２メタル配線（ＶＤＤ）
１０９’ 補強のための第２メタル配線（ＶＤＤ）
１１０ Ｐ型ＭＯＳＦＥＴの基板コンタクト領域
１１１ Ｐ型ＭＯＳＦＥＴ形成領域
２００ 不純物拡散配線（ＶＳＳＢＢ）
２０１ コンタクトホール（ＶＳＳＢＢ）
２０２ 第１メタル配線（ＶＳＳＢＢ）
２０５ Ｎ型ＭＯＳＦＥＴの不純物拡散領域
２０６ コンタクトホール（ＶＳＳ）
２０７ 第１メタル配線（ＶＳＳ）
２０７’ 補強のための第１メタル配線（ＶＳＳ）
２０８ ヴィアホール（ＶＳＳ）
２０９ 第２メタル配線（ＶＳＳ）
２０９’ 補強のための第２メタル配線（ＶＳＳ）
２１０ Ｎ型ＭＯＳＦＥＴの基板コンタクト領域
２１１ Ｎ型ＭＯＳＦＥＴ形成領域
３００ 標準セル
３０１ 基板電位供給用セル
３０２ 基板コンタクト形成部
３０３ ポリシリコン配線

Claims (12)

1. 各々複数の標準セルが配置された複数のセル列と、前記標準セルに第１の電位を供給するための第１の電源線と、前記第１の電源線と電気的に分離され、かつ前記標準セルに第２の電位を供給するための第２の電源線とを備えた半導体装置において、
   隣接する前記セル列、又は、前記セル列内に各々配置された前記標準セルは、前記第１の電源線を、配線層に設けられた第１の配線で共有し、かつ前記第２の電源線を、前記配線層に設けられた第２の配線で共有することを特徴とする半導体装置。
2. 請求項１記載の半導体装置において、
   前記第１の電源線又は前記第２の電源線は、前記セル列に平行に配置されることを特徴とする半導体装置。
3. 請求項１又は２に記載の半導体装置において、
   前記第１の電源線又は前記第２の電源線は、前記セル列内の前記標準セルがセル境界部で接することにより形成されることを特徴とする半導体装置。
4. 請求項１〜３のいずれか１項に記載の半導体装置において、
   前記第１の電源線又は前記第２の電源線は、前記セル列境界付近に配置されることを特徴とする半導体装置。
5. 請求項１〜４のいずれか１項に記載の半導体装置において、
   前記第１の電源線又は前記第２の電源線は、前記セル列に平行な方向に延長されて配置されることを特徴とする半導体装置。
6. 請求項１〜５のいずれか１項に記載の半導体装置において、
   前記配線層は、該半導体装置の最下層のメタル配線層であることを特徴とする半導体装置。
7. 請求項１〜５のいずれか１項に記載の半導体装置において、
   前記配線層は、該半導体装置の最下層のメタル配線層よりも一つ以上上層のメタル配線層であることを特徴とする半導体装置。
8. 請求項１〜７のいずれか１項に記載の半導体装置において、
   前記第１の電源線又は前記第２の電源線は、前記セル列に平行に配置されかつ前記配線層より上層の配線層に設けられた第３の電源線に接続され、前記第３の電源線は、前記第１の電源線又は前記第２の電源線と同電位の電圧降下量を低減させるために補強されて配置されることを特徴とする半導体装置。
9. 請求項１〜８のいずれか１項に記載の半導体装置において、
   前記第１の配線は、前記第２の配線により三方又は四方を囲まれたことを特徴とする半導体装置。
10. 請求項１〜９のいずれか１項に記載の半導体装置において、
    前記第１の電源線又は前記第２の電源線のいずれか一方は、前記標準セルの基板電位又はウェル電位を供給するための電源線であり、他方は、前記標準セルの電源電位を供給するための電源線であることを特徴とする半導体装置。
11. 請求項１〜１０のいずれか１項に記載の半導体装置において、
    前記第１の電源線及び前記第２の電源線は、前記配線層より上層に設けられかつ前記セル列に垂直な方向に配置された複数の電源幹線へ、電気的に分離された状態のまま接続されていることを特徴とする半導体装置。
12. 請求項１〜１１のいずれか１項に記載の半導体装置のレイアウト設計方法であって、
    前記第１の電源線又は前記第２の電源線は、前記セル列の形成後に形成されることを特徴とする半導体装置のレイアウト設計方法。

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