JP2001230376A - 低ノイズスタンダードレイアウトセル - Google Patents

Abstract

(57)【要約】 【課題】 半導体基板を介してのトランジスタのスイッ
チングノイズの混入を防止することができる低ノイズス
タンダードレアウトセルを提供する。 【解決手段】 ｐチャンネルＭＯＳトランジスタ２のソ
ースに電源電圧を印加するための配線１２と、第１のガ
ードリング層８に電源電圧を印加するための配線１０と
は、別個に設けられて、それぞれ別個に電源電圧が印加
される一方、ｎチャンネルＭＯＳトランジスタ３のソー
スに接地電圧を印加するための配線１３ｂと、第２のガ
ードリング層１７に接地電圧を印加するための配線１８
とは、別個に設けられて、それぞれ別個に電圧が印加さ
れると共に、デカプリング用ｐ^＋拡散層７によって、電
源電圧のラインと接地電圧のラインとの間にデカプリン
グコンデンサが接続されるような構成とされて半導体基
板へのノイズの侵入防止が図られている。

Description

【発明の詳細な説明】

【０００１】

【発明の属する技術分野】本発明は、半導体集積回路に
おける回路配置に関し、特に、半導体基板を介して混入
するノイズの低減を図ったものに関する。

【０００２】

【従来の技術】半導体基板に形成される集積回路には、
アナログ回路とディジタル回路とが混在したものがあ
る。このような半導体集積回路においては、ディジタル
回路を構成するトランジスタのスイッチング動作に伴う
いわゆるスイッチングノイズが同一の半導体基板に形成
されたアナログ回路の動作に影響を与え、誤動作を招く
ことがある。このため、かかるスイッチングノイズを防
止する方策として、例えば、スイッチングノイズ源とな
るトランジスタの周辺に、いわゆるガードリングと称さ
れる所定の電圧を印加した層を形成してノイズの低減を
図ることができるようにしたものがある。

【０００３】

【発明が解決しようとする課題】しかしながら、かかる
従来の方策においては、ノイズ発生源となるトランジス
タの電源ラインとガードリングを所定電圧に保持するた
めの電源ラインが接続されてあるため、半導体基板を介
してスイッチングノイズがアナログ回路へ侵入すること
があり、十分なものではなかった。本発明は、上記実情
に鑑みてなされたもので、アナログ回路とディジタル回
路とが混在する半導体集積回路において、半導体基板を
介してのノイズの侵入を防止することができる低ノイズ
スタンダードレイアウトセルを提供するものである。本
発明の他の目的は、スタンダードセルを用いて構成され
た個々の回路において、改めてノイズ侵入防止のための
回路配置を検討する必要がない、より安価で信頼性のあ
る回路を得ることができる低ノイズスタンダードレイア
ウトセルを提供することにある。

【０００４】

【課題を解決するための手段】上記発明の目的を達成す
るため、本発明に係る低ノイズスタンダードレイアウト
セルは、半導体基板にトランジスタを形成するための半
導体領域が設けられ、トランジスタが形成されるよう構
成されて標準セルとして用いられてなるスタンダードレ
イアウトセルであって、前記トランジスタの電源電圧を
供給する配線及び前記トランジスタの接地電圧を供給す
る配線と、前記トランジスタの近傍に設けられるガード
リング層へ所定の電源電圧を供給する配線とが分離して
設けられてなるものである。

【０００５】かかる構成においては、従来と異なり、ト
ランジスタの電源電圧の供給ラインと、ガードリングへ
の電源電圧の供給ラインとを別個にすることで、トラン
ジスタのスイッチング動作に起因するノイズが、トラン
ジスタが形成された半導体基板を介して他の回路へ影響
を与えることを防止することができ、信頼性のある回路
を提供することができることとなるものである。特に、
スタンダードセルにおいて、ノイズ侵入防止のための配
置を予め設定したことで、このようなスタンダードセル
を用いて構成された個々の回路において、改めてノイズ
侵入防止のための回路配置を検討する必要がなくなり、
より安価で信頼性のある回路を提供することができるこ
ととなるものである。

【０００６】

【発明の実施の形態】以下、本発明の実施の形態につい
て、図１乃至図４を参照しつつ説明する。なお、以下に
説明する部材、配置等は本発明を限定するものではな
く、本発明の趣旨の範囲内で種々改変することができる
ものである。最初に、図１を参照しつつ第１の構成例に
ついて説明する。図１に示された低ノイズスタンダード
レイアウトセルの構成例は、ディジタル回路に用いられ
るいわゆるインバータ回路であって、ＣＭＯＳトランジ
スタによって構成されたものである。また、この低ノイ
ズスタンダードレイアウトセルは、特に、スタンダード
セルと称されるもので、集積回路のレイアウト（回路配
置）を制作する場合、この例では、インバータ回路のレ
イアウトの標準セルとして用いられるものである。この
構成例では、ｐ型半導体基板１に次述するようにしてｐ
チャンネルＭＯＳトランジスタ（以下「ｐＭＯＳ」と言
う）２及びｎチャンネルＭＯＳトランジスタ（以下「ｎ
ＭＯＳ」と言う）３が構成されたものとなっている。

【０００７】まず、ｐ型半導体基板１のｐＭＯＳ２が形
成される部位には、ｎ型島状領域（ｎウェル）４が形成
されており、そのｎ型島状領域４内には、ｐＭＯＳソー
ス用ｐ^＋拡散層５と、ｐＭＯＳドレイン用ｐ^＋拡散層６
と、デカプリング用ｐ^＋拡散層７とが適宜な大きさ適宜
な間隔を隔てて形成されると共に、ｎ^＋拡散層による第
１のガードリング層８がこれらｐＭＯＳソース用ｐ^＋拡
散層５、ｐＭＯＳドレイン用ｐ^＋拡散層６及びデカプリ
ング用ｐ^＋拡散層７の近傍に位置するように形成される
ものとなっている。また、ｐＭＯＳソース用ｐ^＋拡散層
５とｐＭＯＳドレイン用ｐ^＋拡散層６との間には、ポリ
シリコンによるゲート連絡層９が形成されており、この
ゲート連絡層９は、後述するｎＭＯＳ３が形成される領
域まで延設されており、ｎＭＯＳ３のためのｎＭＯＳソ
ース用ｎ^＋拡散層１４とｎＭＯＳドレイン用ｎ^＋拡散層
１５の間に位置するようになっている。

【０００８】先の第１のガードリング層８の上層には、
例えばアルミニウム等の金属部材からなる第１のガード
リング用電圧配線１０が形成されており、両者は図１に
おいて黒塗りの正方形で表されたコンタクト１１ａを介
して接続されるものとなっている。また、先のｐＭＯＳ
ソース用ｐ^＋拡散層５、ｐＭＯＳドレイン用ｐ^＋拡散層
６及びデカプリング用ｐ^＋拡散層７の上層を横断するよ
うに、例えばアルミニウム等の金属部材からなるｐＭＯ
Ｓソース側電圧配線１２が配設されるようになってお
り、コンタクト１１ｂを介してｐＭＯＳソース用ｐ^＋拡
散層５と接続されるようになっている。さらに、このｐ
ＭＯＳソース側電圧配線１２と平行するように、しか
も、先のｐＭＯＳソース用ｐ^＋拡散層５、ｐＭＯＳドレ
イン用ｐ^＋拡散層６及びデカプリング用ｐ^＋拡散層７の
上層を横断するように、例えばアルミニウム等の金属部
材からなる第１のｎＭＯＳソース側電圧配線１３ａが配
設されるものとなっている。この第１のｎＭＯＳソース
側電圧配線１３ａとデカプリング用ｐ^＋拡散層７との間
には、一端がこの第１のｎＭＯＳソース側電圧配線１３
ａ及びデカプリング用ｐ^＋拡散層７とコンタクト１１ｃ
を介して接続され、他端が後述する第２のｎＭＯＳソー
ス側電圧配線１３ｂとコンタクト１１ｄを介して接続さ
れるようになっており、例えばアルミニウム等の金属部
材からなる連絡用配線１３ｃが配されるようになってい
る。

【０００９】一方、ｐ型半導体基板１のｎＭＯＳ３が形
成される部位には、ｎＭＯＳソース用ｎ^＋拡散層１４
と、ｎＭＯＳドレイン用ｎ^＋拡散層１５とが、その間に
先のゲート連絡層９が位置するように形成されるものと
なっている。そして、ｎＭＯＳドレイン用ｎ^＋拡散層１
５と先のｐＭＯＳドレイン用ｐ^＋拡散層６の上層には、
両者を接続するための接続用配線１６が例えばアルミニ
ウム等の金属部材により形成されて配設されるようにな
っている。すなわち、接続用配線１６は、その一端がコ
ンタクト１１ｅを介してｐＭＯＳドレイン用ｐ^＋拡散層
６と、他端がコンタクト１１ｆを介してｎＭＯＳドレイ
ン用ｎ^＋拡散層１５と、それぞれ接続されるように配設
されるものとなっている。

【００１０】また、ｎＭＯＳソース用ｎ^＋拡散層１４、
ゲート連絡層９及びｎＭＯＳドレイン用ｎ^＋拡散層１５
の上層には、これらを横断するように、例えばアルミニ
ウム等の金属部材よりなる第２のｎＭＯＳソース側電圧
配線１３ｂが配設されている。この第２のｎＭＯＳソー
ス側電圧配線１３ｂは、コンタクト１１ｇを介してｎＭ
ＯＳソース用ｎ^＋拡散層１４と接続されると共に、先に
述べたようにコンタクト１１ｄを介して連絡用配線１３
ｃと接続されており、この連絡用配線１３ｃを介して先
の第１のｎＭＯＳソース側電圧配線１３ａと接続される
ものとなっている。さらに、ｎＭＯＳソース用ｎ^＋拡散
層１４、ゲート連絡層９及びｎＭＯＳドレイン用ｎ^＋拡
散層１５の近傍には、ｐ^＋拡散層による第２のガードリ
ング層１７が配設されており、その上層には、例えばア
ルミニウム等の金属部材からなる第２のガードリング用
電圧配線１８が形成されており、両者はコンタクト１１
ｈを介して接続されるものとなっている。なお、先のゲ
ート連絡層９の脇で、かつ、一部がｎ型島状領域４の上
層に位置するように、その外形形状がほぼ正方形状のポ
リシリコンからなる副ゲート連絡層１９が設けられてお
り、この副ゲート連絡層１９は、先のゲート連絡層９に
接続されたものとなっている。さらに、この副ゲート連
絡層１９の上層には、例えばアルミニウム等の金属部材
からなる外部接続用配線２０が配されて、この外部接続
用配線２０と副ゲート連絡層１９とがコンタクト１１ｉ
を介して接続されるようになっている。

【００１１】図２には、上記構成の低ノイズスタンダー
ドレイアウトセルにより製造されたインバータ回路の回
路図が示されており、以下、同図を参照しつつこの回路
について説明する。既に概略を説明したように、ｐＭＯ
Ｓ２とｎＭＯＳ３のゲートは、外部接続用配線２０、副
ゲート連絡層１９及びゲート連絡層９を介して外部から
の信号が印加できるようになっていると共に、互いのド
レイン同士が接続される一方、ｐＭＯＳ２のソースに
は、先のｐＭＯＳソース側電圧配線１２を介して電源電
圧ＶDDが印加されるようになっている。また、ｎＭＯＳ
３のソースには、先の第１及び第２のｎＭＯＳソース側
電圧配線１３ａ，１３ｂを介して所定の接地電圧Ｖssが
印加されるようになっている。

【００１２】さらに、先のデカプリング用ｐ^＋拡散層７
の作用により、ｐＭＯＳ２の電源電圧ＶDDと所定の接地
電圧Ｖssとの間（換言すれば、ｐＭＯＳ２のソースとｎ
ＭＯＳ３のソースとの間）には、デカプリングコンデン
サＣdecが接続されたと等価なものとなっている。そし
て、先の図１において示された第１のガードリング用電
圧配線１０には、所定電圧として、ｐＭＯＳ２のソース
に印加される電源電圧と同一の電圧のＶDDが印加される
一方、第２のガードリング用電圧配線１８には、所定電
圧として、ｎＭＯＳ３のソースに印加される接地電圧Ｖ
ssと同一の接地電圧Ｖssが印加されるようになってい
る。

【００１３】ここで、第１のガードリング用電圧配線１
０は、ｐＭＯＳ２のソースへ電源電圧ＶDDを印加するた
めのｐＭＯＳソース側電圧配線１２とは別個に設けられ
て、ｐＭＯＳソース側電圧配線１２と接続されることな
く、両者には、別個に同一の電圧ＶDDが印加される一
方、第２のガードリング用電圧配線１８は、ｎＭＯＳ３
のソースへ接地電圧Ｖssを印加するための第１及び第２
のｎＭＯＳソース側電圧配線１３ａ，１３ｂとは別個に
設けられて、これら第１及び第２のｎＭＯＳソース側電
圧配線１３ａ，１３ｂと接続されることなく、両者に
は、別個に同一の接地電圧Ｖssが印加されるようになっ
ているため、ｐＭＯＳ２やｎＭＯＳ３のスイッチング動
作によりｐＭＯＳソース側電圧配線１２や第１及び第２
のｎＭＯＳソース側電圧配線１３ａ，１３ｂにスイッチ
ング動作に起因するノイズが侵入しても、従来と異な
り、第１のガードリング用電圧配線１０や第１及び第２
のｎＭＯＳソース側電圧配線１３ａ，１３ｂには侵入す
ることがない。

【００１４】なお、図１に示された低ノイズスタンダー
ドレイアウトセルにより製造されたインバータ回路を用
いたディジタル回路とアナログ回路とが混在するｐ型半
導体基板を用いてなる半導体集積回路において、先の第
１のガードリング用電圧配線１０は、半導体集積回路が
形成された半導体基板に設けられるｎウェル（図示せ
ず）に接続される一方、先の第２のガードリング用電圧
配線１８は、ｐ型半導体基板に接続されるものとなる。

【００１５】次に、第２の構成例について、図３を参照
しつつ説明する。この第２の構成例における低ノイズス
タンダードレイアウトセルは、実際に設計されたものに
ほぼ近い状態で表されており、そのため一見すると図１
に示された構成と異なるように見受けられるが、後述す
るようにデカプリングコンデンサを形成するための領域
とｐＭＯＳとを可能な限り近づけるために、両者の間に
ポリシリコンからなる層が設けられた点を除けば、基本
的な構成は図１に示されたものと同一である。以下、具
体的に説明する。まず、図３における各々の表記の意味
について説明すれば、塗りつぶしの部分は、コンタクト
の部分であることを表し、×印の部分は、金属部材から
なる配線部分であることを表し、斜線部分は、ｐ^＋拡散
層であることを表し、黒塗り三角印の部分は、ｎウェル
部分であることを表し、また、小さな点が付された部分
は、ポリシリコン部分であることを表している。

【００１６】まず、ｐＭＯＳ２が形成される部位には、
ｎ型島状領域（ｎウェル）４が形成されており、そのｎ
型島状領域４内には、第１のデカプリング用ｐ^＋拡散層
２１、ｐＭＯＳソース用ｐ^＋拡散層５Ａ、ｐＭＯＳドレ
イン用ｐ^＋拡散層６Ａ及び第２のデカプリング用ｐ^＋拡
散層２２とが適宜な大きさ適宜な間隔を隔て、図３にお
いて紙面左右方向に形成、配設されている。そして、第
１のデカプリング用ｐ^＋拡散層２１とｐＭＯＳソース用
ｐ^＋拡散層５Ａとの間には、比較的細長い帯状に第１の
ポリシリコン層２３が、第１のデカプリング用ｐ^＋拡散
層２１を、ｐＭＯＳソース用ｐ^＋拡散層５Ａ側に臨む周
縁を囲むようにして形成され、配設されている。一方、
第２のデカプリング用ｐ^＋拡散層２２とｐＭＯＳドレイ
ン用ｐ^＋拡散層６Ａとの間にも、同様に比較的細長い帯
状に形成された第２のポリシリコン層２４が、第２のデ
カプリング用ｐ^＋拡散層２２を、ｐＭＯＳドレイン用ｐ
^＋拡散層６Ａ側に臨む周縁を囲むようにして形成され、
配設されている。

【００１７】これら第１及び第２のポリシリコン層２
３，２４は、いずれも一方の端部がｎＭＯＳ３が形成さ
れる部位とは反対側（図３において紙面上側）へ延設さ
れており、その端部が位置する部位の上層に設けられる
例えばアルミニウム等の金属部材からなる第１のガード
リング用電圧配線１０Ａとコンタクト１１ｊ，１１ｋを
介してそれぞれと接続されるものとなっている。なお、
図３においては、これら第１のデカプリング用ｐ^＋拡散
層２１、ｐＭＯＳソース用ｐ^＋拡散層５Ａ、ｐＭＯＳド
レイン用ｐ^＋拡散層６Ａ、第２のデカプリング用ｐ^＋拡
散層２２、第１のポリシリコン層２３及び第２のポリシ
リコン層２４のいずれも、上層に位置する後述のｐＭＯ
Ｓソース側電圧配線１２Ａ及びｎＭＯＳソース側電圧配
線１３Ａによって、その一部が隠れる状態となるため、
その部分は点線で示されている。

【００１８】また、ｐＭＯＳソース用ｐ^＋拡散層５Ａと
ｐＭＯＳドレイン用ｐ^＋拡散層６Ａとの間には、ポリシ
リコンによるゲート連絡層９Ａが形成されており、この
ゲート連絡層９Ａは、後述するｎＭＯＳ３が形成される
領域まで延設され、ｎＭＯＳ３のためのｎＭＯＳソース
用ｎ^＋拡散層１４ＡとｎＭＯＳドレイン用ｎ^＋拡散層１
５Ａの間に位置するようになっている。さらに、ｎＭＯ
Ｓ３が形成される部位と反対側の部位であって、ｎ型島
状領域（ｎウェル）４内のｐＭＯＳ２近傍の部位には、
ｎ^＋拡散層による第１のガードリング層８Ａが配設され
ている（図３においては、後述する上層の第１のガード
リング用電圧配線１０Ａに隠れるため、点線で表記され
ている）。

【００１９】この第１のガードリング層８Ａの上層に
は、例えばアルミニウム等の金属部材からなる第１のガ
ードリング用電圧配線１０Ａが形成されており、両者は
コンタクト１１ｌを介して接続されるものとなってい
る。また、先の第１のデカプリング用ｐ^＋拡散層２１、
ｐＭＯＳソース用ｐ^＋拡散層５Ａ、ｐＭＯＳドレイン用
ｐ^＋拡散層６Ａ及び第２のデカプリング用ｐ^＋拡散層２
２の上層を横断するように、例えばアルミニウム等の金
属部材からなるｐＭＯＳソース側電圧配線１２Ａが配設
されるようになっており、コンタクト１１ｍを介してｐ
ＭＯＳソース用ｐ^＋拡散層５Ａと接続されるようになっ
ている。

【００２０】さらに、このｐＭＯＳソース側電圧配線１
２Ａと一部平行するように、しかも、先の第１のデカプ
リング用ｐ^＋拡散層２１、ｐＭＯＳソース用ｐ^＋拡散層
５Ａ、ｐＭＯＳドレイン用ｐ^＋拡散層６Ａ及び第２のデ
カプリング用ｐ^＋拡散層２２の上層を横断するように、
例えばアルミニウム等の金属部材からなるｎＭＯＳソー
ス側電圧配線１３Ａが配設されている。このｎＭＯＳソ
ース側電圧配線１３Ａは、先の第１及び第２のデカプリ
ング用ｐ^＋拡散層２１，２２に位置する側部側がそれぞ
れｎＭＯＳ３が形成される部位へ延設されており、ｎＭ
ＯＳ３のソースの上層に位置する部位１３Ｂを形成する
ようになっている。また、このｎＭＯＳソース側電圧配
線１３Ａは、コンタクト１１ｎを介して第１のデカプリ
ング用ｐ ^＋拡散層２１と、コンタクト１１ｏを介して第
２のデカプリング用ｐ^＋拡散層２２と、それぞれ接続さ
れたものとなっている。

【００２１】一方、ｎＭＯＳ３が形成される部位には、
ｎＭＯＳソース用ｎ^＋拡散層１４Ａと、ｎＭＯＳドレイ
ン用ｎ^＋拡散層１５Ａとが、その間に先のゲート連絡層
９Ａが位置するように形成されるものとなっている。そ
して、ｎＭＯＳドレイン用ｎ^＋拡散層１５Ａと先のｐＭ
ＯＳドレイン用ｐ^＋拡散層６Ａの上層には、両者を接続
するための接続用配線１６Ａが例えばアルミニウム等の
金属部材により形成されて配設されるようになってい
る。すなわち、接続用配線１６Ａは、その一端がコンタ
クト１１ｐを介してｐＭＯＳドレイン用ｐ^＋拡散層６Ａ
と、他端がコンタクト１１ｑを介してｎＭＯＳドレイン
用ｎ^＋拡散層１５Ａと、それぞれ接続されるように配設
されるものとなっている。また、この接続用配線１６Ａ
は、コンタクト１１ｒを介して図示されない前段の回路
と接続できるようになっている。

【００２２】また、ｎＭＯＳソース用ｎ^＋拡散層１４
Ａ、ゲート連絡層９Ａ及びｎＭＯＳドレイン用ｎ^＋拡散
層１５Ａの上層には、これらを横断するように、先のｎ
ＭＯＳソース側電圧配線１３Ａの一部分１３Ｂが位置す
るように設けられており、コンタクト１１ｓを介してｎ
ＭＯＳソース用ｎ^＋拡散層１４Ａと接続されるものとな
っている。さらに、ｎＭＯＳソース用ｎ^＋拡散層１４
Ａ、ゲート連絡層９Ａ及びｎＭＯＳドレイン用ｎ^＋拡散
層１５Ａの近傍には、ｐ^＋拡散層による第２のガードリ
ング層（図３に示された構成例においては、第２のガー
ドリング用電圧配線１８Ａと同一の大きさであるため同
図においては図示されない状態となっている）が配設さ
れており、その上層には、例えばアルミニウム等の金属
部材からなる第２のガードリング用電圧配線１８Ａが形
成されており、両者はコンタクト１１ｔ，１１ｕを介し
て接続されるものとなっている。なお、先のゲート連絡
層９Ａの脇で、かつ、一部がｎ型島状領域４の上層に位
置するように例えばアルミニウム等の金属部材からなる
外部接続用配線２０Ａが配されており、この外部接続用
配線２０Ａとゲート連絡層９Ａとがコンタクト１１ｖを
介して接続されるようになっている。

【００２３】かかる構成において、ｐＭＯＳソース側電
圧配線１２Ａには、電源電圧としてＶDDが、また、ｎＭ
ＯＳソース側電圧配線１３Ａには、所定の接地電圧Ｖss
が、それぞれ印加されることとなる。また、第１のガー
ドリング用電圧配線１０Ａには、所定電圧として、ｐＭ
ＯＳ２のソースに印加される電源電圧と同一電圧のＶDD
が、先のｐＭＯＳソース側電圧配線１２Ａとは別個に印
加される。さらに、第２のガードリング用電圧配線１８
Ａには、所定電圧として、ｎＭＯＳ３のソースに印加さ
れる接地電圧Ｖssと同一電圧のＶssが、先のｎＭＯＳソ
ース側電圧配線１３Ａとは別個に印加される。またさら
に、第１及び第２のデカプリング用ｐ^＋拡散層２１，２
２の作用により、ｐＭＯＳ２の電源電圧ＶDDと所定電圧
Ｖssとの間（換言すれば、ｐＭＯＳ２のソースとｎＭＯ
Ｓ３のソースとの間）には、デカプリングコンデンサＣ
dec（図２参照）が接続されたと等価なものとなってい
る。特に、この構成例においては、第１のデカプリング
用ｐ^＋拡散層２１とｐＭＯＳソース用ｐ^＋拡散層５Ａと
の間に、第１のポリシリコン層２３が、また、第２のデ
カプリング用ｐ^＋拡散層２２とｐＭＯＳドレイン用ｐ^＋
拡散層６Ａとの間に、第２のポリシリコン層２４が、そ
れぞれ介在する構成となっているために、図１に示され
たように、ｎウェルを介在させる場合に比して、ｐＭＯ
Ｓ２とコンデンサが形成される部位（第１及び第２のデ
カプリング用ｐ^＋拡散層２１，２２が位置する部位）と
をより接近させることができ、それによりセル全体の縮
小化が図られたものとなっている。

【００２４】次に、第３の構成例について、図４を参照
しつつ説明する。なお、図３に示された構成要素と同一
の構成要素については、同一の符号を付してその詳細な
説明を省略し、以下、異なる点を中心に説明する。ま
た、図を見やすくするため、各構成要素の符号は、一つ
のセル部分についてのみ表記して他のセル部分について
は符号の表記を省略することとする。この第３の構成例
は、図２に示された構成のセルが３つ横方向（セルの短
手軸方向）に互いに接するように配されたものである。
このような配置を採ることで、第２のポリシリコン層２
４と隣接するセルの第１のポリシリコン層２３とで、囲
まれた領域が生じ、丁度その領域には、一方のセルの第
２のデカプリング用ｐ^＋拡散層２２と、他方のセルの第
１のデカプリング用ｐ^＋拡散層２１とが位置することと
なり、この部分は一体的に形成されてデカプリングコン
デンサＣdec（図２参照）としての作用をなすこととな
る。

【００２５】

【発明の効果】以上、述べたように、本発明によれば、
スタンダードセルに、トランジスタのいわゆるスイッチ
ングノイズが半導体基板を介して他の回路の誤動作等を
誘因しないような構成とすることにより、スイッチング
ノイズを発生源のトランジスタの極近傍に留めることが
でき、従来と異なり、半導体基板全体にノイズが伝搬す
ることを防止できる。また、スタンダードセルを用いて
構成された個々の回路において、改めてノイズ侵入防止
のための回路配置を検討する必要がなくなり、より安価
で信頼性のある回路を提供することができる。

【図面の簡単な説明】

【図１】本発明の実施の形態における低ノイズスタンダ
ードレイアウトセルの第１の構成例を示す平面図であ
る。

【図２】図１に示されたセルによって製造されるインバ
ータ回路の回路図である。

【図３】本発明の実施の形態における低ノイズスタンダ
ードレイアウトセルの第２の構成例を示す平面図であ
る。

【図４】本発明の実施の形態における低ノイズスタンダ
ードレイアウトセルの第３の構成例を示す平面図であ
る。

【符号の説明】

１…ｐ型半導体基板 ２…ｐチャンネルＭＯＳトランジスタ ３…ｎチャンネルＭＯＳトランジスタ ４…ｎ型島状領域 ７…デカプリング用ｐ^＋拡散層 １０…第１のガードリング用電圧配線 １２…ｐＭＯＳソース側電圧配線 １３ａ…第１のｎＭＯＳソース側電圧配線 １３ｂ…第２のｎＭＯＳソース側電圧配線 １８…第２のガードリング用電圧配線

フロントページの続き Ｆターム(参考） 5F038 BH03 BH09 BH19 CA03 CD02 CD14 CD18 DF12 EZ20 5F048 AA00 AA07 AB02 AB04 AC01 AC03 AC10 BE09 BF00 BF02 BF16 BH05 5F064 AA04 BB01 BB07 BB21 BB35 CC12 CC23 DD05 DD34 EE27 EE33 EE52

Claims (7)

【特許請求の範囲】
1. 【請求項１】 半導体基板にトランジスタを形成するた
   めの半導体領域が設けられ、トランジスタが形成される
   よう構成されて標準セルとして用いられてなるスタンダ
   ードレイアウトセルであって、 前記トランジスタの電源電圧を供給する配線及び前記ト
   ランジスタの接地電圧を供給する配線と、 前記トランジスタの近傍に設けられるガードリング層へ
   所定の電源電圧を供給する配線とが分離して設けられて
   なることを特徴とする低ノイズスタンダードレイアウト
   セル。
2. 【請求項２】 半導体基板に導電型の異なる少なくとも
   ２つのトランジスタが構成されてなり、標準セルとして
   用いられてなるスタンダードレイアウトセルであって、 前記半導体基板には、所定の半導体島状領域が形成さ
   れ、当該半導体島状領域に一方の導電型のトランジスタ
   が、前記半導体島状領域の近傍に他方の導電型のトラン
   ジスタが、それぞれ形成されてなり、 前記半導体島状領域には、当該半導体島状領域を形成す
   る半導体と異なる型の半導体による第１のガードリング
   層が形成され、当該第１のガードリング層へ所定の電源
   電圧を印加するための配線と、 前記一方の導電型のトランジスタへ所定の電源電圧を供
   給するための配線とが別個に設けられ、それぞれ別個に
   電圧印加が可能に構成されてなることを特徴とする低ノ
   イズスタンダードレイアウトセル。
3. 【請求項３】 他方の導電型のトランジスタの近傍に
   は、当該トランジスタを形成する半導体と異なる型の半
   導体による第２のガードリング層が形成され、 前記第２のガードリング層へ所定の接地電圧を印加する
   ための配線が独立して設けられ、他の電圧印加部分と別
   個に電圧印加が可能に構成されてなることを特徴とする
   請求項２記載の低ノイズスタンダードレイアウトセル。
4. 【請求項４】 半導体基板に、ｐチャンネルＭＯＳトラ
   ンジスタとｎチャンネルＭＯＳトランジスタによるイン
   バータ回路が形成され、標準セルとして用いられてなる
   よう構成されてなるスタンダードレイアウトセルであっ
   て、 前記半導体基板には、ｎ型半導体によるｎ型島状領域が
   形成され、当該ｎ型島状領域に前記ｐチャンネルＭＯＳ
   トランジスタが、前記ｎ型島状領域の近傍に前記ｎチャ
   ンネルＭＯＳトランジスタが、それぞれ形成されてな
   り、 前記ｎ型島状領域には、ｎ^＋拡散層による第１のガード
   リング層が形成され、当該第１のガードリング層へ電源
   電圧を印加するための配線と、 前記ｐチャンネルＭＯＳトランジスタのソースに電源電
   圧を印加するための配線とが別個に設けられ、それぞれ
   別個に電圧印加が可能に構成されてなることを特徴とす
   る低ノイズスタンダードレイアウトセル。
5. 【請求項５】 ｎチャンネルＭＯＳトランジスタの近傍
   には、ｐ^＋拡散層による第２のガードリング層が形成さ
   れ、当該第２のガードリング層へ所定の接地電圧を印加
   するための配線と、 前記ｎチャンネルＭＯＳトランジスタのソースに所定の
   接地電圧を印加する配線とが別個に設けられ、それぞれ
   別個に電圧印加が可能に構成されてなることを特徴とす
   る請求項４記載の低ノイズスタンダードレイアウトセ
   ル。
6. 【請求項６】 ｎ型島状領域内にデカプリングコンデン
   サを形成するためのｐ^＋拡散層がｐチャンネルＭＯＳト
   ランジスタのソースに電源電圧を印加するための配線と
   対向するように配され、かつ、当該ｐ^＋拡散層は、ｎチ
   ャンネルＭＯＳトランジスタのソースに所定の接地電圧
   を印加する配線と接続され、 前記ｐチャンネルＭＯＳトランジスタのソースと前記ｎ
   チャンネルＭＯＳトランジスタのソースとの間にデカプ
   リングコンデンサが形成されるよう構成されてなること
   を特徴とする請求項５記載の低ノイズスタンダードレイ
   アウトセル。
7. 【請求項７】 ｐチャンネルＭＯＳトランジスタとデカ
   プリングコンデンサを形成するためのｐ^＋拡散層との間
   に、ポリシリコン層が形成されるよう構成されてなるこ
   とを特徴とする請求項６記載の低ノイズスタンダードレ
   イアウトセル。