JP2004045091A

JP2004045091A - 容量測定用装置及び容量測定方法

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Publication number: JP2004045091A
Application number: JP2002200193A
Authority: JP
Inventors: Tadashi Chiba; 千葉　正
Original assignee: Oki Electric Industry Co Ltd
Current assignee: Oki Electric Industry Co Ltd
Priority date: 2002-07-09
Filing date: 2002-07-09
Publication date: 2004-02-12
Anticipated expiration: 2022-07-09
Also published as: US20040008037A1; JP4037194B2; US6861849B2

Abstract

【課題】原寸大のパターンを用いて、トランジスタのゲート電極等の静電容量を正確に測定できる、容量測定用装置と容量測定方法を提供する。
【解決手段】半導体基板上のトランジスタ４０のドレイン４１、ソース４２、ゲート４３等の各領域を接続する引き出しメタル５１〜５４及びパッド部５１ｐ〜５４ｐが形成され、更に、ゲート用の引き出しメタル５３及びパッド部５３ｐを囲むガード電極５５及びパッド部５５ｐが形成される。パッド部５１ｐ〜５５ｐの上には、測定器のプローブを接触させるためのパッド６１〜６５が形成され、これらのパッド６１〜６４の周囲に、ガード電極５５に電気的に接続されたガードリング６１ｇ〜６４ｇが形成される。これにより、寄生容量キャンセル用のガード端子を備えた微小容量測定器を使用して、ガード電極５５をそのガード端子に接続し、原寸大の素子の領域間の微小容量を精度良く測定できる。
【選択図】　　　図１

Description

【０００１】
【発明の属する技術分野】
【０００２】
本発明は、半導体集積回路のシミュレーションに必要なデバイスのパラメータを実測によって得るためのレイアウトパターン、特に微小容量を測定するための容量測定用装置及び容量測定方法に関するものである。
【０００３】
【従来の技術】
【０００４】
ＬＳＩ等の半導体集積回路の設計では、設計した回路の動作特性を評価するために、ＳＰＩＣＥ（Ｓｉｍｕｌａｔｉｏｎ　Ｐｒｏｇｒａｍ　ｗｉｔｈ　ＩＣ　Ｅｍｐｈａｓｉｓ）等のシミュレーションが使用される。シミュレーションにおいて精度の高い結果を得るためには、個々のトランジスタ等のモデルとして使用されるパラメータの値と、実際のトランジスタの特性値との差が少ないことが必要となる。特に、ＭＯＳ（Ｍｅｔａｌ　Ｏｘｉｄｅ　Ｓｅｍｉｃｏｎｄｕｃｔｏｒ）トランジスタのゲートの静電容量は、回路の過渡応答に大きな影響を与えるため、正確な値が必要である。
【０００５】
微細化が進んでいない初期の半導体集積回路の時代には、原寸大のトランジスタのパターンと、測定プローブを接触させるためのパッドと、このトランジスタとパッドを接続する引き出しメタルとを有する容量測定用レイアウトパターンを実際の半導体基板上に形成し、これを実測することにより比較的正確なパラメータを得ていた。
【０００６】
半導体集積回路の微細化が進んでトランジスタのサイズが小さくなるに従い、トランジスタのゲート容量もｐ（１０^−１２）Ｆレベルからｆ（１０^−１５）Ｆレベルに小さくなるが、測定プローブの寸法や測定可能な最小容量等はこれに追随することができなかった。このため、原寸大のトランジスタを用いた容量測定用レイアウトパターンよる測定は不可能となり、実際のトランジスタの数百倍の寸法のモデルによる容量測定用レイアウトパターンを形成し、その測定結果からパラメータを理論的に換算して求める方法が取られていた。
【０００７】
図２は、従来のゲート容量測定用レイアウトパターンの一例を示す平面図である。
【０００８】
このレイアウトパターンは、シリコン基板上に形成されるもので、実際の寸法の数百倍の大きさに形成されたトランジスタ１を有している。トランジスタ１は図示しない半導体ウエルの中に設けられ、ドレイン領域１ｄ、ソース領域１ｓ及びゲート領域１ｇで構成されている。トランジスタ１が形成されたシリコン基板の表面には、図示しない絶縁層を介して、金属膜による配線パターンが形成されている。
【０００９】
配線パターンは、ドレイン電極用の引き出しメタル２ｄとパッド３ｄ、ソース電極用の引き出しメタル２ｓとパッド３ｓ、ゲート電極用の引き出しメタル２ｇとパッド３ｇ、及びウエル用の引き出しメタル２ｗとパッド３ｗで構成されている。ドレイン領域１ｄと引き出しメタル２ｄの間、ソース領域１ｓと引き出しメタル２ｓの間、ゲート領域１ｇと引き出しメタル２ｇの間、及び半導体ウエルと引き出しメタル２ｗの間は、それぞれスルーホール４ｄ，４ｓ，４ｇ，４ｗを介して、コンタクトメタルで電気的に接続されている。
【００１０】
このような容量測定用レイアウトパターンを用いて、例えばパッド３ｄ，３ｓ，３ｗを接地電位ＧＮＤに共通接続し、ゲート電極用のパッド３ｇと接地電位ＧＮＤ間の静電容量を測定する。そして、得られた測定結果に基づいて、パターンの寸法と実際のデバイスの寸法との比率に基づいて換算を行い、シミュレーション用のパラメータを算出していた。
【００１１】
しかし、単に寸法の比率だけによる論理的な換算では、得られたパラメータと実際の値とが相違し、シミュレーション結果と実際のデバイスの動作状態における測定結果とが異なるという問題があった。
【００１２】
一方、このような問題を解決するために、ｆＦレベルの微小容量を測定可能とする微小容量測定システムが現れている。
【００１３】
図３（ａ）〜（ｃ）は、特開２０００−５５９５６号公報に記載された微小容量測定システムの説明図である。
【００１４】
図３（ａ）に示すように、この微小容量測定システムはプローバ１０と測定回路２０で構成されている。プローバ１０は、シールドケース１１の内部に容量性の被測定物３０を載せるステージ１２が設けられ、この被測定物３０に接続する同軸ケーブル１３，１４が配置されている。同軸ケーブル１３，１４の内部導体１３ａ，１４ａの先端は、測定用のプローブとなっており、それぞれマニピュレータ１５，１６で被測定物３０の任意の電極に接触できるようになっている。
【００１５】
また、同軸ケーブル１３，１４の外部導体１３ｂ，１４ｂは、シールドケース１１に接続されている。更に、同軸ケーブル１３，１４の他端はシールドケース１１の外に引き出され、それぞれ測定回路２０と接地電位ＧＮＤに接続されている。
【００１６】
図３（ｂ）は、測定時における被測定物３０と同軸ケーブル１３，１４の接続状態を示すものである。例えば、この被測定物３０は、シリコン基板３１上に絶縁層３２を介して下部電極３３が形成され、この下部電極３３上に絶縁膜３４を介して測定電極３５が形成されている。下部電極３３の表面には、同軸ケーブル１３の内部導体１３ａの先端が接触され、この同軸ケーブル１３の他端が測定回路２０に接続されている。また、測定電極３５の表面には、同軸ケーブル１４の内部導体１４ａの先端が接触され、その他端が接地電位ＧＮＤに接続されるようになっている。
【００１７】
図３（ｃ）は、容量測定回路の構成図である。被測定物３０の測定電極３５は、同軸ケーブル１４を介して接地電位ＧＮＤに接続される。一方、被測定物３０の下部電極３３は、同軸ケーブル１３の内部導体１３ａを介して測定回路２０に導かれ、演算増幅器２１の反転入力端子に接続されている。演算増幅器２１の出力側は、出力端子２２に接続されると共に、帰還抵抗２３を介して反転入力端子に接続されている。
【００１８】
また、同軸ケーブル１３の外部導体１３ｂは、接地電位ＧＮＤからは浮いた状態で、演算増幅器２１の非反転入力端子に接続されている。更に、演算増幅器２１の非反転入力端子には、交流信号発生器２４が接続されている。
【００１９】
このような構成により、シールドケース１１、ステージ１２の導電性部分、マニピュレータ１５，１６の導電性部分、シリコン基板３１の裏面等、プローバ１０の導電性部分が、演算増幅器２１の非反転入力端子に接続される。一方、演算増幅器２１の反転入力端子には、同軸ケーブル１３を介して被測定容量Ｃｘの一方の電極である下部電極３３が接続される。そして、被測定容量Ｃｘの他方の電極である測定電極３５が、同軸ケーブル１４を介して接地電位ＧＮＤに接続される。
【００２０】
演算増幅器２１には帰還抵抗２３を介して負帰還がかかっており、しかも、その開ループ利得は無限大に近いので、この演算増幅器２１の入力側はイマジナリ・ショートの状態となって、反転入力端子と非反転入力端子の間の電位差は実質的にゼロである。ここで、交流信号発生器２４から演算増幅器２１の非反転入力端子に、電圧Ｖｉ、角周波数ωの交流信号を印加した場合、出力端子２２に出力される出力電圧Ｖｏは、帰還抵抗２３の抵抗値をＲｆとして、次の（１）式のようになる。
Ｖｏ＝Ｖｉ（１＋ｊωＲｆ・Ｃｘ）・・・（１）
【００２１】
従って、出力電圧Ｖｏを測定することにより、（１）式から被測定容量Ｃｘを算出することができる。
【００２２】
ここで留意すべきことは、演算増幅器２１はイマジナリ・ショートの状態にあるので、シールドケース１１内に形成される寄生容量のような、等価的に同軸ケーブル１３の内部導体１３ａと外部導体１３ｂの間に形成されると見なされる浮遊容量がキャンセルされることである。これにより、ｆＦレベルの微小容量も測定が可能になる。
【００２３】
以上述べたような微小容量測定システムにより、ｆＦレベルの微小容量の測定が可能になるので、図２のゲート容量測定用レイアウトパターンに代えて、トランジスタを実際の寸法で形成したレイアウトパターンを用いて、そのゲート容量を測定することが可能になる。
【００２４】
【発明が解決しようとする課題】
【００２５】
しかしながら、従来のゲート容量測定用レイアウトパターンでは、次のような課題があった。
【００２６】
即ち、図２において、トランジスタ１の寸法を実際のトランジスタの寸法に合わせて微細化することは可能である。しかし、トランジスタの電極間の静電容量を測定するために設ける測定用のパッド３ｄ，３ｇ等の寸法は、測定器側の物理的な制約により、小さくすることができない。このため、図２におけるトランジスタ１の部分のみを微細化すると、トランジスタの電極間の静電容量に比べて、パッド間の静電容量、即ち寄生容量が桁外れに大きくなってしまい、このトランジスタの電極間の正確な静電容量を測定することが不可能である。
【００２７】
本発明は、前記従来技術が持っていた課題を解決し、原寸大のパターンを用いて、トランジスタのゲート電極等の静電容量を正確に測定することができる、容量測定用装置及び容量測定方法を提供するものである。
【００２８】
【課題を解決するための手段】
【００２９】
前記課題を解決するために、本発明の内の第１の発明は、容量測定用装置において、複数の電極を有する電気素子と、前記電気素子のそれぞれの前記電極のいずれかと電気的に接続された複数の第１の端子と、前記第１の端子の周囲を囲むように配置され、導電体からなるガードリングと、前記ガードリングと電気的に接続された第２の端子とを有している。
【００３０】
本発明によれば、以上のように容量測定用装置を構成したので、次のような作用が行われる。
【００３１】
例えば、半導体基板上に、ＭＯＳトランジスタ等のデバイスパターンが形成される。そして、ＭＯＳトランジスタのゲート電極やドレイン電極等は引き出しメタル配線等を介してそれぞれの第１の端子に接続される。更に、これらの第１の端子の周囲には導電体からなるガードリングが形成される。そして、ガードリングは、測定器に接続するための第２の端子に接続される。従って、寄生容量をキャンセルするためのガード端子を備えた微小容量測定システムを使用して、容量測定用装置の第２の端子をこのガード端子に接続し、２つの第１の端子の間の静電容量を測定することにより、ＭＯＳトランジスタのゲート容量等を精度良く実測することができる。
【００３２】
【発明の実施の形態】
【００３３】
（第１の実施形態）
【００３４】
図１（ａ），（ｂ）は、本発明の第１の実施形態を示すゲート容量測定用レイアウトパターンの平面図であり、同図（ａ）は測定器接続用のパッドが形成された最上層の金属パターン、及び同図（ｂ）はトランジスタの表面に絶縁層を介して形成された最下層の配線パターンを示している。
【００３５】
このレイアウトパターンは、シリコン基板上に形成されるもので、図１（ｂ）に示すように、ほぼ原寸大に形成されたトランジスタ４０を有している。トランジスタ４０は図示しない半導体ウエルの中に設けられ、ドレイン領域４１、ソース領域４２及びゲート領域４３で構成されている。トランジスタ４０が形成されたシリコン基板の表面には、図示しない絶縁層を介して、金属膜による最下層の配線パターン５０が形成されている。
【００３６】
配線パターン５０は、ドレイン電極用の引き出しメタル５１とパッド部５１ｐ、ソース電極用の引き出しメタル５２とパッド部５２ｐと、ゲート電極用の引き出しメタル５３とパッド部５３ｐ、及びウエル用の引き出しメタル５４とパッド部５４ｐを有している。トランジスタ４０のドレイン領域４１と引き出しメタル５１、ソース領域４２と引き出しメタル５２、ゲート領域４３と引き出しメタル５３、及びウエルと引き出しメタル５４の間は、それぞれ図示しないスルーホールを介して、コンタクトメタルで電気的に接続されている。
【００３７】
配線パターン５０は、更にガード電極５５とパッド部５５ｐを有している。ガード電極５５とパッド部５５ｐは連続したパターンとなっており、このガード電極５５は、ゲート電極用の引き出しメタル５３とパッド部５３ｐの周囲を囲むように形成されている。更に、ガード電極５５は、引き出しメタル５１〜５４及びパッド部５１ｐ〜５４ｐと接触しないように、これらと同一平面上の空き領域を覆うように形成されている。
【００３８】
パッド部５１ｐ〜５５ｐの寸法及び配置は、トランジスタ４０の寸法とは関係なく、測定器のプローブの寸法を考慮して決められている。例えば、パッド部５１ｐ，５３ｐは、１辺の長さが５０μｍの正方形であり、このパッド部５１ｐ，５３ｐ間の距離は５０μｍとなっている。
【００３９】
これらの引き出しメタル５１〜５４、ガード電極５５、及びパッド部５５ｐから成る配線パターン５０は、同一の工程で同時に形成されている。配線パターン５０の上には、図示しない絶縁層を介して、最上層の金属パターン６０が形成されている。
【００４０】
金属パターン６０は、図１（ａ）に示すように、配線パターン５０のパッド部５１ｐ〜５５ｐに対応するパッド６１〜６５を有している。更に、各パッド６１〜６４の周囲には、それぞれパッド６１〜６４を囲むように、ガードリング６１ｇ〜６４ｇが形成されている。
【００４１】
対応するパッド６１〜６５とパッド部５１ｐ〜５５ｐとの間は、それぞれ図示しないスルーホールを介して、コンタクトメタルで電気的に接続されている。また、ガードリング６１ｇ〜６４ｇとガード電極５５との間は、要所要所に設けられた図示しないスルーホールを介して、コンタクトメタルで電気的に接続されている。
【００４２】
これらのパッド６１〜６５とガードリング６１ｇ〜６４ｇから成る金属パターン６０は、同一の工程で同時に形成されている。
【００４３】
このようなゲート容量測定用レイアウトパターンを用いて、測定対象のトランジスタ４０のゲート容量を測定する場合、このレイアウトパターンが形成されたシリコン基板を、図３の微小容量測定システムのプローバ１０内のステージ１２上に搭載する。そして、ガード電極５５に対応するパッド６５をシールドケース１１に電気的に接続する。また、ゲート領域４２に対応するパッド６３に、同軸ケーブル１４の内部導体１４ａを接触させると共に、例えばドレイン領域４１に対応するパッド６１に、同軸ケーブル１３の内部導体１３ａを接触させ、この間の静電容量を測定する。
【００４４】
前述したように、図３の微小容量測定システムでは、同軸ケーブル１３の内部導体１３ａと外部導体１３ｂの間の静電容量はキャンセルされる。従って、このゲート容量測定用レイアウトパターンにおいては、ドレイン領域４１とガード電極５５との間の寄生容量がキャンセルされる。これにより、トランジスタ４０のドレイン領域４１とゲート領域４３間の、正味の静電容量を測定することができる。
【００４５】
以上のように、この第１の実施形態のゲート容量測定用レイアウトパターンは、測定対象となるトランジスタ４０のゲート領域４３に接続された引き出しメタル５３及びパッド部５３ｐの周囲を囲むように形成されたガード電極５５と、測定器を接続するための各パッド６１〜６４の周囲を囲むように形成されたガードリング６１ｇ〜６４ｇを有している。従って、例えば図３の微小容量測定システムを用いてゲート容量を測定した場合、寄生容量に影響されずに極めて小さなゲート容量を正確に測定することができる。これにより、原寸大のトランジスタの電極間の静電容量を精度良く測定することができるという利点がある。
【００４６】
（第２の実施形態）
【００４７】
図４（ａ）〜（ｃ）は、本発明の第２の実施形態を示すゲート容量測定用レイアウトパターンの平面図である。このレイアウトパターンは、最上層の金属パターンと最下層の配線パターンとの間に、第２の配線パターンを備えている。
図４（ａ）は、測定器接続用のパッドが形成された最上層の金属パターン、同図（ｃ）は、トランジスタの表面に絶縁層を介して形成されたる最下層の配線パターン、及び同図（ｂ）は、最上層の金属パターンと最下層の配線パターンの間に絶縁層を介して形成された第２の配線パターンを示している。
【００４８】
このレイアウトパターンは、シリコン基板上に形成されるもので、図４（ｃ）に示すように、ほぼ原寸大に形成されたトランジスタ４０を有している。トランジスタ４０は図示しない半導体ウエルの中に設けられ、ドレイン領域４１、ソース領域４２及びゲート領域４３で構成されている。トランジスタ４０が形成されたシリコン基板の表面には、図示しない絶縁層を介して金属膜による最下層の配線パターン７０が形成されている。
【００４９】
配線パターン７０は、ドレイン電極用の引き出しメタル７１とパッド部７１ｐ、ソース電極用の引き出しメタル７２とパッド部７２ｐ、及びメタル７５ａ，７５ｂを有している。トランジスタ４０のドレイン領域４１と引き出しメタル７１、及びソース領域４２と引き出しメタル７２の間は、それぞれ図示しないスルーホールを介して、コンタクトメタルで電気的に接続されている。
【００５０】
配線パターン７０は、更にガード電極７５とパッド部７５ｐを有している。ガード電極７５とパッド部７５ｐは連続したパターンで構成され、このガード電極７５は、引き出しメタル７１，７２及びパッド部７１ｐ，７２ｐと接触しないように、これらと同一平面上の空き領域を覆うように形成されている。
【００５１】
また、ガード電極７５中に窓を明けて設けられたメタル７５ａ，７５ｂは、それぞれトランジスタ４０のゲート領域４３と図示しないウエルに、スルーホールを介してコンタクトメタルで電気的に接続されている。そして、配線パターン７０の上には、図示しない絶縁層を介して、第２の配線パターン８０が形成されている。
【００５２】
配線パターン８０は、図４（ｂ）に示すように、ゲート電極用の引き出しメタル８３とパッド部８３ｐ、及びウエル用の引き出しメタル８４とパッド部８４ｐを有している。メタル７５ａと引き出しメタル８３、及びメタル７５ｂと引き出しメタル８４の間は、それぞれ図示しないスルーホールを介して、コンタクトメタルで電気的に接続されている。なお、メタル７５ａとメタル８３の間、及びメタル７５ｂとメタル８３の間は、層間の絶縁層によって隔てられている。
【００５３】
更に、配線パターン８０は、配線パターン７０のパッド部７１ｐ，７２ｐ，７５ｐに対応したパッド部８１ｐ，８２ｐ，８５ｐを有している。また、パッド部８１ｐ〜８４ｐの周囲には、それぞれガードリング８１ｇ〜８４ｇが形成されている。
【００５４】
パッド部８１ｐ，８２ｐとこれに対応する配線パターン７０側のパッド部７１ｐ，７２ｐとの間は、それぞれ図示しないスルーホールを介して、コンタクトメタルで電気的に接続されている。また、ガードリング８１ｇ〜８４ｇとガード電極７５との間は、要所要所に設けられた図示しないスルーホールを介して、コンタクトメタルで電気的に接続されている。配線パターン８０の上には、図示しない絶縁層を介して、最上層の金属パターン９０が形成されている。
【００５５】
金属パターン９０は、図４（ａ）に示すように、配線パターン８０のパッド部８１ｐ〜８５ｐに対応するパッド９１〜９５を有している。更に、各パッド９１〜９４の周囲には、それぞれパッド９１〜９４を囲むように、ガードリング９１ｇ〜９４ｇが形成されている。
【００５６】
パッド９１〜９５とこれに対応する配線パターン８０側のパッド部８１ｐ〜８５ｐとの間は、それぞれ図示しないスルーホールを介して、コンタクトメタルで電気的に接続されている。また、ガードリング９１ｇと８１ｇ、９２ｇと８２ｇ、９３ｇと８３ｇ、及び９４ｇと８４ｇの間は、それぞれ要所要所に設けられた図示しないスルーホールを介して、コンタクトメタルによって電気的に接続されている。
【００５７】
このようなゲート容量測定用レイアウトパターンを用いて、測定対象のトランジスタ４０のゲート容量を測定する場合、このレイアウトパターンが形成されたシリコン基板を、図３の微小容量測定システムのプローバ１０内のステージ１２上に搭載する。そして、ガード電極に対応するパッド９５をシールドボックス１１に電気的に接続する。また、ゲート領域４３に対応するパッド９３に、同軸ケーブル１４の内部導体１４ａを接触させると共に、例えばドレイン領域４１に対応するパッド９１に、同軸ケーブル１３の内部導体１３ａを接触させて、この間の静電容量を測定する。
【００５８】
前述したように、図３の微小容量測定システムでは、同軸ケーブル１３の内部導体１３ａと外部導体１３ｂの間の静電容量はキャンセルされる。従って、このゲート容量測定用レイアウトパターンにおいては、ドレイン領域４１とガード電極７５及びガードリング８１ｇ〜８４ｇ，９１ｇ〜９４ｇとの間の寄生容量がキャンセルされる。これにより、トランジスタ４０のドレイン領域４１とゲート領域４３間の、正味の静電容量を測定することができる。
【００５９】
以上のように、この第２の実施形態のゲート容量測定用レイアウトパターンは、測定対象となるトランジスタ４０のゲート領域４３に接続された引き出しメタル８３、パッド部８３ｐ及びパッド９３の周囲を囲むように形成されたガード電極７５と、測定器を接続するため各パッド８１ｐ〜８４ｐ，９１〜９４の周囲を囲むように形成されたガードリング８１ｇ〜８４ｇ，９１ｇ〜９４ｇとを有している。従って、多層の配線パターンを有する場合にも、第１の実施形態と同様の利点がある。
【００６０】
なお、本発明は、上記実施形態に限定されず、種々の変形が可能である。この変形例としては、例えば、次のようなものがある。
【００６１】
（ａ）　図１に１層の配線パターンを有するレイアウトを、図４に２層の配線パターンを有するレイアウトを例示したが、更に複数の配線パターンを有するレイアウトにも同様に適用可能である。
【００６２】
（ｂ）　トランジスタのゲート容量を実測するためのレイアウトパターンについて説明したが、トランジスタに限らず、その他の微小容量の実測に適用することもできる。
【００６３】
（ｃ）　ガード電極等のパターンの形状、寸法及び配置は、例示したものに限定されない。
【００６４】
（ｄ）　レイアウトパターンでの容量測定は、パッド６１，６３の間に限定されない。任意のパッド間の容量を測定することができる。
【００６５】
（ｅ）　レイアウトパターンでの容量測定には、図３の微小容量測定システムを使用しているが、ガード電極によって寄生容量をキャンセルして測定することができる測定器であれば、どのような測定器を使用しても良い。
【００６６】
【発明の効果】
【００６７】
以上詳細に説明したように、第１及び第５の発明によれば、電気素子の電極に接続された複数の第１の端子には、その周囲を囲むように配置された導電体のガードリングが設けられ、更に、このガードリングは第２の端子に接続されている。これにより、寄生容量をキャンセルするためのガード端子を備えた微小容量測定システムを使用して、任意の２つの第１の端子間の微小容量を精度良く測定することができる。
【００６８】
第２の発明によれば、引き出しメタル配線の周囲を囲むように形成されたガード電極と、このガード電極を測定器に接続するためのガード端子を有している。これにより、寄生容量をキャンセルするためのガード端子を備えた微小容量測定システムを使用して、原寸大の素子の領域間の微小容量を精度良く測定することができる。
【００６９】
第３の発明によれば、引き出しメタル配線の周囲に形成されたガード電極を有しているので、２つの工程で形成された第１及び第２の引き出しメタル配線を有するデバイスに対しても、第１の発明と同様の効果が得られる。
【００７０】
第４の発明によれば、特に微細化が顕著なＭＯＳトランジスタに対して、正確なパラメータを得ることが可能になり、設計精度の向上を図ることができる。
【図面の簡単な説明】
【図１】本発明の第１の実施形態を示すゲート容量測定用レイアウトパターンの平面図である。
【図２】従来のゲート容量測定用レイアウトパターンの一例を示す平面図である。
【図３】微小容量測定システムの説明図である。
【図４】本発明の第２の実施形態を示すゲート容量測定用レイアウトパターンの平面図である。
【符号の説明】
４０　　トランジスタ
５１〜５４，７１，７２，８３，８４　　引き出しメタル
５１ｐ〜５５ｐ，７１ｐ，７２ｐ，７５ｐ，８１ｐ〜８５ｐ　　パッド部
５５，７５　　ガード電極
６１〜６５，９１〜９５　　パッド
６１ｇ〜６４ｇ，８１ｇ，８２ｇ，９１ｇ〜９４ｇ　　ガードリング

Claims

複数の電極を有する電気素子と、
前記電気素子のそれぞれの前記電極のいずれかと電気的に接続された複数の第１の端子と、
前記第１の端子の周囲を囲むように配置され、導電体からなるガードリングと、
前記ガードリングと電気的に接続された第２の端子とを、
有することを特徴とする容量測定用装置。
前記電気素子は、集積回路中に形成される素子の領域間の静電容量を実測で求めるために、該素子とほぼ同じ寸法及び形状で半導体基板上に形成されたデバイスパターンと、前記デバイスパターンが形成された前記半導体基板の表面に第１の絶縁層を介して形成され、該デバイスパターンの各領域を測定器に接続するために引き出す引き出しメタル配線と、前記引き出しメタル配線の周囲を囲むように前記第１の絶縁層の上に該引き出しメタル配線と同一工程で形成されたガード電極とを有し、
前記第１の端子は、前記引き出しメタル配線及び前記ガード電極が形成された前記半導体基板の表面に第２の絶縁層を介して形成され、該引き出しメタル配線を測定器に接続するための測定端子を有し、
前記ガードリングは、前記測定端子の周囲を囲むように前記第２の絶縁層の上に該測定端子と同一工程で形成され、前記ガード電極と電気的に接続され、
前記第２の端子は、前記ガード電極を前記測定器に接続するために前記第２の絶縁層の上に前記測定端子と同一工程で形成されたことを特徴とする請求項１記載の容量測定用装置。
前記電気素子は、集積回路中に形成される素子の領域間の静電容量を実測で求めるために、該素子とほぼ同じ寸法及び形状で半導体基板上に形成されたデバイスパターンと、前記デバイスパターンが形成された前記半導体基板の表面に第１の絶縁層を介して形成され、該デバイスパターンの一部の領域を測定器に接続するために引き出す第１の引き出しメタル配線と、前記第１の引き出しメタル配線の周囲を囲むように前記第１の絶縁層の上に該第１の引き出しメタル配線と同一工程で形成されたガード電極と、前記第１の引き出しメタル配線及び前記ガード電極が形成された前記半導体基板の表面に第２の絶縁層を介して形成され、前記デバイスパターンの他の領域を前記測定器に接続するために引き出す第２の引き出しメタル配線とを有し、
前記第１の端子は、前記第２の引き出しメタル配線が形成された前記半導体基板の表面に第３の絶縁層を介して形成され、前記第１の引き出しメタル配線及び該第２の引き出しメタル配線を測定器に接続するための測定端子を有し、
前記ガードリングは、前記測定端子の周囲を囲むように前記第３の絶縁層の上に該測定端子と同一工程で形成され、前記ガード電極と電気的に接続され、
前記第２の端子は、前記ガード電極を前記測定器に接続するために前記第３の絶縁層の上に前記測定端子と同一工程で形成されたことを特徴とする請求項１記載の容量測定用装置。
前記静電容量の実測の対象となる素子は、ＭＯＳトランジスタであることを特徴とする請求項２または３記載の容量測定用装置。
複数の電極を有する電気素子と、前記電気素子のそれぞれの前記電極のいずれかと電気的に接続された複数の第１の端子と、前記第１の端子の周囲を囲むように配置され、導電体からなるガードリングと、前記ガードリングと電気的に接続された第２の端子とを有する容量測定用装置における任意の２つの第１の端子間の容量を測定する容量測定方法であって、
被測定試料である前記容量測定用装置を容量測定システムのプローバ内に配置して該容量測定用装置の第２の端子を該プローバに電気的に接続する処理と、
前記容量測定用装置の測定対象となる第１の端子の１つを、外部導体が前記プローバと同一電位に接続された第１のシールド線を介して接地電位に接続する処理と、
出力端子が帰還抵抗を介して反転入力端子に接続された演算増幅器の非反転入力端子を前記プローバと同一電位に接続する処理と、
前記測定対象となる第１の端子の内の他の１つを、外部導体が前記プローバと同一電位に接続された第２のシールド線を介して、前記演算増幅器の反転入力端子に接続する処理と、
前記演算増幅器の非反転入力端子と接地電位との間に交流信号を印加する処理と、
前記演算増幅器の出力端子に出力される交流信号の電圧に基づいて、前記容量測定用装置における測定対象の２つの第１の端子間の容量を求める処理とを行うことを特徴とする容量測定方法。