CN113884853A - 寄生电容的测试电路和测试方法 - Google Patents

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郁玉玲
王艳辉
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Abstract

本发明提供一种寄生电容的测试电路和测试方法，参考支路和测试支路分设若干功能区，所述参考支路的晶体管的栅极电连接参考驱动支路，功能区上设有参考接触孔，所述参考接触孔输出参考电流至参考读取支路；所述参考接触孔与所述栅极之间具有平行于第一方向的参考栅通尺寸；所述测试支路的所述晶体管的栅极电连接所述测试驱动支路，功能区上设有测试接触孔，所述测试接触孔输出测试电流至测试读取支路；所述测试接触孔与所述栅极之间具有平行于所述第一方向的测试栅通尺寸，测试栅通尺寸大于0且小于或等于所述参考栅通尺寸。通过分离提取晶体管的第一电容测试值、第二电容测试值和第三电容测试值，提高了寄生电容的提取准确性。

Description

寄生电容的测试电路和测试方法
技术领域
本发明涉及半导体集成电路制造领域，更具体地，涉及一种寄生电容的测试电路和测试方法。
背景技术
随着先进CMOS技术发展，为得到高速、低功耗和高密度的集成电路，晶体管的尺寸越缩越小。在电路仿真中，寄生电容的影响越来越重要。如图1所示，图1为MOSFET寄生电容分布示意图，图1中晶体管的器件电容包括栅极对体的电容(Cgg)、栅极对浅掺杂交叠区域的电容(Cov)、结电容(Cjs)、栅极边缘对源漏电容(Cf)以及栅对接触孔的电容(Cgct)。其中，Cgg可以直接通过传统的MOSFET器件C-V测试电路测得，Cjs可以通过大源漏面积结构测得并抽取。但是，其他寄生电容比如Cov、Cgtc和Cf不能被量测，尤其当栅极与接触孔的间距因为工艺微缩变得很小，Cgtc贡献的电容比例变得非常大，Cf也不能被忽略。因此，Cgtc和Cf需要单独分离出来，写入寄生电容抽取工具中去。
代工厂的模型一般将Cgct放入Cf，但无法简单地通过一般的测试电路和C-V量测方式并验证这两个寄生电容模型或者寄生电容抽取。现有技术通过3D解析仿真工具进行计算，但是无法通过晶圆数据提取并验证Cgtc和Cf的电容值。
发明内容
本发明的目的在于克服现有技术存在的上述缺陷，本发明第一方面提供一种寄生电容测试电路。
为实现上述目的，本发明的技术方案如下：
一种寄生电容测试电路，包括参考电路和测试电路，所述参考电路包括耦连的参考驱动支路、参考读取支路和参考支路，所述测试电路包括耦连的测试驱动支路、测试读取支路和若干级联的测试支路，所述参考驱动支路和所述测试驱动支路分别接入驱动电流；其中，所述参考支路和所述测试支路分设若干功能区，功能区上设有晶体管；所述参考支路的所述晶体管的栅极电连接所述参考驱动支路，参考支路的功能区上设有参考接触孔，所述参考接触孔输出参考电流至所述参考读取支路；所述参考接触孔与所述栅极之间具有平行于第一方向的参考栅通尺寸；所述测试支路的所述晶体管的栅极电连接所述测试驱动支路，测试支路的所述功能区上设有测试接触孔，所述测试接触孔输出对应的测试支路的测试电流至所述测试读取支路；所述测试接触孔与所述栅极之间具有平行于所述第一方向的测试栅通尺寸，测试栅通尺寸大于0且小于或等于所述参考栅通尺寸
优选地，所述参考接触孔和所述测试接触孔的数量相同，且大于或等于2个；所述参考接触孔沿对应的所述功能区的边缘垂直于所述第一方向间距排列，各所述测试支路的所述测试接触孔沿对应的所述功能区的边缘垂直于所述第一方向间距排列。
优选地，所述功能区包括扩散区，所述参考支路包括扩散参考支路，所述测试支路包括若干级联的扩散测试支路，所述参考接触孔包括扩散参考接触孔，所述测试接触孔包括扩散测试接触孔，所述扩散参考接触孔输出扩散参考电流至所述参考读取支路，所述扩散测试接触孔输出对应的扩散测试支路的扩散测试电流至所述测试读取支路，所述扩散参考接触孔与对应的所述栅极之间具有扩散参考栅通尺寸，所述扩散测试接触孔与对应的所述栅极之间有扩散测试栅通尺寸，所述扩散参考栅通尺寸等于所述扩散测试栅通尺寸。
优选地，所述扩散区具有平行于所述第一方向的扩散尺寸，所述扩散参考支路的所述扩散区具有最小扩散区尺寸，所述扩散参考接触孔与对应的所述栅极之间形成第一参考电容，所述扩散测试接触孔与对应的所述栅极之间形成第一测试电容，各所述扩散测试支路的所述扩散区的扩散尺寸大于或等于所述最小扩散区尺寸。
优选地，所述第一参考电容具有第一参考电容值，所述第一测试电容具有第一测试电容值；各所述扩散测试支路的所述扩散区的扩散尺寸逐步增大。
优选地，所述功能区还包括隔离区，所述测试支路还包括若干级联的隔离测试支路，所述测试接触孔还包括隔离测试接触孔，所述隔离测试接触孔输出对应的隔离测试支路的隔离测试电流至所述测试读取支路；所述隔离测试接触孔与对应的所述栅极之间形成第二测试电容，所述第二测试电容具有第二测试电容值，各所述隔离测试支路之间的所述测试栅通尺寸逐步增大。
优选地，所述功能区还包括有源区，所述参考支路还包括有源参考支路，所述测试支路还包括若干级联的有源测试支路，所述参考接触孔还包括有源参考接触孔，所述测试接触孔还包括有源测试接触孔，所述有源参考接触孔输出有源参考电流至所述参考读取支路，所述有源测试接触孔输出对应的有源测试支路的有源测试电流至所述测试读取支路；所述有源参考接触孔与对应的所述栅极之间形成第三参考电容，所述有源测试接触孔与对应的所述栅极之间形成第三测试电容，所述第三参考电容具有第三参考电容值，所述第三测试电容具有第三测试电容值；所述有源参考支路的有源栅通参考尺寸为最大栅通尺寸，各所述有源测试支路之间的所述测试栅通尺寸逐步增大至所述最大栅通尺寸。
优选地，所述隔离参考接触孔、隔离测试接触孔、有源参考接触孔和有源参考接触孔的数量相同，所述扩散参考接触孔和所述扩散测试接触孔的数量均为2个。
优选地，所述参考电路和所述测试电路的外围分设有屏蔽环，所述屏蔽环具有开口，所述参考驱动支路、所述参考读取支路、所述测试驱动支路、所述测试读取支路分别经所述开口引出，且与CBCM电路电连接
本发明第二方面提供一种寄生电容测试电路的测试方法，根据所述第一测试电容值与所述第一参考电容值之差与对应的扩散尺寸获得第一电容差值曲线，所述第一电容差值曲线经拟合获得所述晶体管的第一电容饱和值；根据所述第三测试电容值与所述第三参考电容值之差与对应的测试栅通尺寸获得初始第三电容差值曲线；所述第一电容饱和值和所述初始第三电容差值曲线经拟合获得第三电容差值曲线，根据所述第二测试电容值与对应的测试栅通尺寸获得第二电容曲线；所述第二电容曲线和所述第三电容差值曲线经拟合获得第三电容曲线。
从上述技术方案可以看出，本发明提供一种寄生电容的测试方法，分离提取晶体管的第一电容测试值、第二电容测试值和第三电容测试值，提高了寄生电容的提取准确性，将所分离提取的上述电容测试值写入寄生参数提取工具，保证设计的可靠性。
附图说明
为了更清楚地说明本发明实施例或现有技术中的技术方案，下面将对实施例或现有技术描述中所需要使用的附图作简单的介绍，显而易见地，下面描述中的附图仅仅是本发明的一些实施例，对于本领域普通技术人员来讲，在不付出创造性劳动的前提下，还可以根据这些附图获得其他的附图。
图1为MOSFET寄生电容分布示意图；
图2为本发明实施例的一种寄生电容测试电路的版图示意图；
图3示出了根据本发明实施例的一种寄生电容测试电路的扩散参考支路和扩散测试支路的版图对比示意图；
图4示出了本发明实施例的第一电容差值曲线示意图；
图5示出了根据本发明实施例的一种寄生电容测试电路的隔离测试支路的结构示意图；
图6示出了根据本发明实施例的一种寄生电容测试电路的隔离测试支路的平面版图；
图7示出了根据本发明实施例的一种寄生电容测试电路的有源参考支路和有源测试支路的版图对比示意图；
图8示出了本发明实施例的初始第三电容差值曲线示意图；
图9示出了本发明实施例的第三电容差值曲线示意图。
具体实施方式
为使本发明的内容更加清楚易懂，以下结合说明书附图，对本发明的内容做进一步说明。当然本发明并不局限于该具体实施例，本领域内的技术人员所熟知的一般替换也涵盖在本发明的保护范围内。
需要说明的是，这里提供的具体实施方式作为示例以教导更广泛的发明构思，本领域技术人员可以容易地将本发明的教导用于其他方法和系统。另外，可以理解，本发明所讨论的方法和系统包括一些通用的结构和/或过程。因为这些结构和过程是本领域公知的，所以它们将仅被讨论到一般细节。为了方便和示例，附图中的标号可能会重复出现，这些重复并不代表附图中的特征或步骤的任何必需的组合。
本发明提供一种寄生电容测试电路的测试方法，本发明将CBCM(Charge BasedCapacitance Measurement)测试方法应用到MOSFET晶体管的前段测试结构。在一衬底上限定包括若干晶体管、隔离区、扩散区和有源区；一种示例性实施例中，所述晶体管包括N型MOSFET和P型MOSFET。所述晶体管分设在所述隔离区、所述扩散区和所述有源区上，并根据不同的测试需求形成不同的功能区。
具体地，所述寄生电容测试电路包括参考电路和测试电路，所述参考电路包括耦连的参考驱动支路、参考读取支路和参考支路，所述测试电路包括耦连的测试驱动支路、测试读取支路和若干级联的测试支路，所述参考驱动支路和所述测试驱动支路分别接入驱动电流。
本实施例中，为屏蔽所述参考电路和所述测试电路周边附近的探测垫产生的电磁场影响，所述参考电路和所述测试电路的外围分设有屏蔽环。同时，所述参考驱动支路和所述测试驱动支路为单独的信号驱动支路，采用非重叠信号电路的设计可以减少反相器传输过程中的短路电流。所述晶体管包括厚氧化层晶体管，以此减少栅极漏电，同时，只对一个支路使用传输门开关来消除CIE(电荷注入引起的误差)。
如图2所示，图2为本发明实施例的一种寄生电容测试电路的版图示意图，所述参考电路和所述测试电路对称设置，由此减少电路版图的局部不匹配导致的测试误差。同时，在所述参考电路和所述测试电路周边还设置屏蔽环，且所述参考电路和所述测试电路之间共用一屏蔽墙，由此屏蔽电路版图附近的探测垫产生的电磁场影响。所述屏蔽环对所述参考电路和所述测试电路周边的静电进行屏蔽，使所述参考电路和所述测试电路中的对应的参考支路和测试支路处于相近电位，消除由高电位差导致高电场而出现晶体管击穿风险，提升抗静电损伤能力，进而提高生产良率。
所述屏蔽环具有开口，所述参考驱动支路、所述参考读取支路、所述测试驱动支路、所述测试读取支路分别经对应的所述屏蔽环的所述开口引出，且与CBCM电路电连接。
所述参考支路和所述测试支路分设若干功能区，所述功能区上设有晶体管。所述参考支路的所述晶体管的栅极通过参考输入端电连接所述参考驱动支路，所述测试支路的所述晶体管的栅极通过测试输入端电连接所述测试驱动支路，所述CBCM电路提供一交流信号分别至所述参考驱动支路和所述测试驱动支路，所述晶体管的栅极电连接所述交流信号，源极和漏极接地，所述交流信号对所述晶体管充电。
所述参考支路的所述功能区上设有参考接触孔，所述参考接触孔输出参考电流至所述参考读取支路；所述测试支路的所述功能区上设有测试接触孔，所述测试接触孔输出测试电流至所述测试读取支路。所述参考接触孔和所述测试接触孔的数量相同，且大于或等于2个；所述参考接触孔沿对应的所述功能区的边缘垂直于所述第一方向间距排列，各所述测试支路的所述测试接触孔沿对应的所述功能区的边缘垂直于所述第一方向间距排列。
根据I＝C*V*f，I是所述参考电流的参考电流值或所述测试电流的测试电流值，V是所述交流信号的电压值，f是所述交流信号的频率值，得出相应参考支路或测试支路的晶体管的耦合电容值，所述耦合电容值为第一电容值、第二电容值和第三电容值之和，所述第一电容值为所述参考支路或所述测试支路的晶体管的栅极边缘与对应的源极或漏极之间的电容值，所述第二电容值为所述参考支路或所述测试支路的晶体管的栅极与对应的参考接触孔或测试接触孔之间的电容值，所述第三电容值为所述参考支路或所述测试支路的晶体管的栅极与对应的功能区之间的电容值。
具体地，所述参考接触孔与所述栅极之间具有平行于第一方向的参考栅通尺寸；所述测试接触孔与所述栅极之间具有平行于所述第一方向的测试栅通尺寸，测试栅通尺寸大于0且小于或等于所述参考栅通尺寸。各所述测试支路之间设定不同的所述测试栅通尺寸，所述测试栅通尺寸增大，所述第二电容值和所述第三电容值降低，所述第一电容值增大。当所述测试栅通尺寸增至足够大时，所述第二电容值和所述第三电容值均降低至趋近于零，几乎可以忽略不计；所述第一电容值相应增大至第一电容饱和值，所述测试支路的所述耦合电容值与所述参考支路的所述耦合电容值之差等于所述测试支路的第一电容值与对应的第二电容值之和减去第一电容饱和值。
在本实施例中，所述参考支路和所述测试支路分设若干功能区，所述功能区为扩散区时，所述参考支路包括扩散参考支路，所述测试支路包括若干级联的扩散测试支路，所述参考接触孔包括扩散参考接触孔，所述测试接触孔包括扩散测试接触孔，所述扩散参考接触孔输出对应的扩散测试支路的扩散参考电流至所述参考读取支路，所述扩散测试接触孔输出扩散测试电流至所述测试读取支路，所述扩散参考接触孔与对应的所述栅极之间具有扩散参考栅通尺寸，所述扩散测试接触孔与对应的所述栅极之间有扩散测试栅通尺寸，所述扩散参考栅通尺寸等于所述扩散测试栅通尺寸。所述扩散区具有平行于所述第一方向的扩散尺寸，所述扩散参考支路的所述扩散区具有最小扩散区尺寸，所述扩散参考接触孔与对应的所述栅极之间形成第一参考电容，所述扩散测试接触孔与对应的所述栅极之间形成第一测试电容，各所述扩散测试支路的所述扩散区的扩散尺寸大于或等于所述最小扩散区尺寸。
如图3所示，图3示出了根据本发明实施例的一种寄生电容测试电路的扩散参考支路和扩散测试支路的版图对比示意图，图3中左图为扩散测试支路版图示意图，右图为扩散参考支路版图示意图。本实施例中，所述扩散参考接触孔和所述扩散测试接触孔的数量均为2个，所述扩散参考接触孔之间沿对应的所述功能区的边缘垂直于所述第一方向间距排列；所述扩散测试接触孔之间沿对应的所述功能区的边缘垂直于所述第一方向间距排列。
具体地，位于所述扩散区的上下边缘的两个扩散参考接触孔、以及位于所述扩散区的上下边缘的两个扩散测试接触孔，分别用于电连接对应的扩散区，并分别输出扩散参考电流和扩散测试电流。
所述测试支路包括若干级联的扩散测试支路，不同扩散测试支路的扩散区之间具有不同的扩散尺寸SA，根据所述第一测试电容值与所述第一参考电容值之差与对应的扩散尺寸SA获得第一电容差值曲线，所述第一电容差值曲线经拟合得出所述晶体管的第一电容饱和值。
如图4所示，图4示出了本发明实施例的第一电容差值曲线示意图。在本实施例中，所述最小扩散区尺寸为0.075μm，所述第一参考电容具有第一参考电容值Cfref，所述第一参考电容值Cfref为所述参考支路的晶体管的栅极边缘与相应源极或漏极之间的电容值，所述第一测试电容具有第一测试电容值Cfx，所述第一测试电容值Cfx为测试支路的晶体管的栅极边缘与相应源极或漏极之间的电容值。所述第一参考电容值Cfref为一固定值，根据所述第一测试电容值Cfx与所述第一参考电容值Cfref之差与对应的扩散尺寸x获得第一电容差值(Cfx-Cfref)曲线，如图4中的偏下的曲线所示为所述第一电容差值曲线。所述扩散尺寸为0，所述第一电容差值曲线与纵轴存在一负值的截距，随着所述扩散测试支路的所述扩散区的扩散尺寸逐步增大，对应的所述扩散测试电流逐步增大，第一测试电容值Cfx逐步增大至饱和值。对所述第一电容差值曲线进行拟合，所述第一电容差值曲线沿图4中纵轴上推直至所述截距位于原点，如图4中的偏上的曲线所示，所述偏上的曲线的饱和值即为所述晶体管的第一电容饱和值Cf0，所述第一电容饱和值Cf0为晶体管的栅极边缘与相应源极或漏极之间的电容饱和值。
本实施例中，所述功能区还包括隔离区，所述参考支路还包括隔离参考支路，所述测试支路还包括若干级联的隔离测试支路，所述参考接触孔还包括隔离参考接触孔，所述测试接触孔还包括隔离测试接触孔，所述隔离参考接触孔输出隔离参考电流至所述参考读取支路，各所述隔离测试接触孔输出对应的隔离测试支路的隔离测试电流至所述测试读取支路。
请结合参考图5和图6，图5示出了根据本发明实施例的一种寄生电容测试电路的隔离测试支路的结构示意图，图6示出了根据本发明实施例的一种寄生电容测试电路的隔离测试支路的平面版图。本实施例中，所述隔离参考接触孔和所述隔离测试接触孔的数量均为4个，所述隔离参考接触孔之间沿对应的所述隔离区的边缘垂直于所述第一方向间距排列；所述隔离测试接触孔之间沿对应的所述隔离区的边缘垂直于所述第一方向间距排列。
所述隔离参考接触孔与对应的所述栅极之间形成第二参考电容，所述隔离测试接触孔与对应的所述栅极之间形成第二测试电容，所述第二参考电容具有第二参考电容值，所述第二测试电容具有第二测试电容值Cgctx，所述第二参考电容值为所述参考支路的晶体管的栅极与相应参考接触孔之间的电容值，所述第二测试电容值Cgctx为所述测试支路的晶体管的栅极与相应测试接触孔之间的电容值。各所述测试支路的所述测试栅通尺寸逐步增大，对应的所述隔离测试电流逐步减小、所述第二测试电容值Cgctx逐步减小。根据所述第二测试电容值Cgctx与对应的测试栅通尺寸获得第二电容曲线。
本实施例中，所述功能区还包括有源区，所述参考支路还包括有源参考支路，所述测试支路还包括若干级联的有源测试支路，所述参考接触孔还包括有源参考接触孔，所述测试接触孔还包括有源测试接触孔，所述有源参考接触孔输出有源参考电流至所述参考读取支路，各所述有源测试接触孔输出对应的有源测试支路的有源测试电流至所述测试读取支路。
如图7所示，图7示出了根据本发明实施例的一种寄生电容测试电路的有源参考支路和有源测试支路的版图对比示意图，图7中左图为有源测试支路版图示意图，右图为有源参考支路版图示意图。所述隔离参考接触孔、隔离测试接触孔、有源参考接触孔和有源参考接触孔的数量相同，具体地，所述有源参考接触孔的数量与所述有源区沿所述第一方向的长度相匹配，使得所述有源区沿所述第一方向上被多个所述有源参考接触孔覆盖，所述有源测试接触孔、所述隔离参考接触孔和所述隔离测试接触孔的排列方式同于所述有源参考接触孔。本实施例中，所述有源参考接触孔和所述有源测试接触孔的数量均为4个，所述有源参考接触孔之间沿对应的所述有源区的边缘垂直于所述第一方向间距排列；所述有源测试接触孔之间沿对应的所述有源区的边缘垂直于所述第一方向间距排列。
所述有源参考接触孔与对应的所述栅极之间形成第三参考电容，所述有源测试接触孔与对应的所述栅极之间形成有第三测试电容，所述第三参考电容具有第三参考电容值Cref，所述第三测试电容具有第三测试电容值Cx，其中，Cref＝Cfx0+Cov+Cgct0，Cx＝Cfx+Cov+Cgctx，在本实施例中，所述有源参考支路的有源栅通参考尺寸为最大栅通尺寸，Cgct0视为零，Cfx0等于Cf0，Cov为所述有源参考支路或所述有源测试支路的晶体管的栅极与相应源极或漏极之间的交叠电容值，因此，各所述有源测试支路的所述测试栅通尺寸逐步增大至所述最大栅通尺寸，对应的所述有源测试电流逐步减小、所述第三测试电容值Cx逐步减小至所述第三参考电容值Cref。
根据所述第三测试电容值Cx与所述第三参考电容值Cref之差Cx-Cref＝Cfx+Cgctx-Cf0与对应的测试栅通尺寸获得初始第三电容差值曲线。
如图8所示，图8示出了本发明实施例的初始第三电容差值曲线示意图。随着所述有源测试支路的所述测试栅通尺寸逐步增大，所述第三测试电容值Cx与所述第三参考电容值Cref之差逐渐趋近于零，直至所述有源测试支路之间的所述测试栅通尺寸逐步增大至所述最大栅通尺寸，Cx＝Cref。
然后，第一电容饱和值和所述初始第三电容差值曲线经拟合获得第三电容差值曲线。
如图9所示，图9示出了本发明实施例的第三电容差值曲线示意图。将第一电容饱和值Cf0拟合入所述初始第三电容差值曲线，即所述初始第三电容差值曲线沿纵轴抬升Cf0，拟合得出第三电容差值曲线，所述第三电容差值为Cfx+Cgctx。
最后，第二电容曲线和所述第三电容差值曲线经拟合获得第三电容曲线。具体地，将第三电容曲线的第三电容差值Cfx+Cgctx扣除第二电容曲线对应的Cgctx得到含有Cfx信息的第三电容曲线。所述第二电容曲线、所述第三电容曲线归一化后写入寄生提取工具，可以提高寄生参数提取的准确性。
采用本发明的寄生电容测试电路的测试方法，分离提取晶体管的第一电容测试值、第二电容测试值和第三电容测试值，提高了寄生电容的提取准确性，将所分离提取的上述电容测试值写入寄生参数提取工具，保证设计的可靠性，仿真数据与测试结果误差7％以内。
以上所述的仅为本发明的优选实施例，所述实施例并非用以限制本发明的专利保护范围，因此凡是运用本发明的说明书及附图内容所作的等同结构变化，同理均应包含在本发明的保护范围内。
对所公开的实施例的上述说明，使本领域专业技术人员能够实现或使用本发明。对这些实施例的多种修改对本领域的专业技术人员来说将是显而易见的，本文中所定义的一般原理可以在不脱离本发明的精神或范围的情况下，在其它实施例中实现。因此，本发明将不会被限制于本文所示的这些实施例，而是要符合与本文所公开的原理和新颖特点相一致的最宽的范围。

Claims (10)

1.一种寄生电容测试电路，其特征在于，包括参考电路和测试电路，所述参考电路包括耦连的参考驱动支路、参考读取支路和参考支路，所述测试电路包括耦连的测试驱动支路、测试读取支路和若干级联的测试支路，所述参考驱动支路和所述测试驱动支路分别接入驱动电流；其中，
所述参考支路和所述测试支路分设若干功能区，所述功能区上设有晶体管；
所述参考支路的所述晶体管的栅极电连接所述参考驱动支路，参考支路的功能区上设有参考接触孔，所述参考接触孔输出参考电流至所述参考读取支路；所述参考接触孔与所述栅极之间具有平行于第一方向的参考栅通尺寸；
所述测试支路的所述晶体管的栅极电连接所述测试驱动支路，测试支路的功能区上设有测试接触孔，所述测试接触孔输出对应的测试支路的测试电流至所述测试读取支路；所述测试接触孔与所述栅极之间具有平行于所述第一方向的测试栅通尺寸，测试栅通尺寸大于0且小于或等于所述参考栅通尺寸。
2.如权利要求1所述的寄生电容测试电路，其特征在于，所述参考接触孔和所述测试接触孔的数量相同，且大于或等于2个；所述参考接触孔沿对应的所述功能区的边缘垂直于所述第一方向间距排列，各所述测试支路的所述测试接触孔沿对应的所述功能区的边缘垂直于所述第一方向间距排列。
3.如权利要求2所述的寄生电容测试电路，其特征在于，所述功能区包括扩散区，所述参考支路包括扩散参考支路，所述测试支路包括若干级联的扩散测试支路，所述参考接触孔包括扩散参考接触孔，所述测试接触孔包括扩散测试接触孔，所述扩散参考接触孔输出扩散参考电流至所述参考读取支路，所述扩散测试接触孔输出对应的扩散测试支路的扩散测试电流至所述测试读取支路，所述扩散参考接触孔与对应的所述栅极之间具有扩散参考栅通尺寸，所述扩散测试接触孔与对应的所述栅极之间有扩散测试栅通尺寸，各所述扩散参考栅通尺寸等于所述扩散测试栅通尺寸。
4.如权利要求3所述的寄生电容测试电路，其特征在于，所述扩散区具有平行于所述第一方向的扩散尺寸，所述扩散参考支路的所述扩散区具有最小扩散区尺寸，所述扩散参考接触孔与对应的所述栅极之间形成第一参考电容，所述扩散测试接触孔与对应的所述栅极之间形成第一测试电容，各所述扩散测试支路的所述扩散区的扩散尺寸大于或等于所述最小扩散区尺寸。
5.如权利要求4所述的寄生电容测试电路，其特征在于，所述第一参考电容具有第一参考电容值，所述第一测试电容具有第一测试电容值；各所述扩散测试支路的所述扩散区的扩散尺寸逐步增大。
6.如权利要求5所述的寄生电容测试电路，其特征在于，所述功能区还包括隔离区，所述测试支路还包括若干级联的隔离测试支路，所述测试接触孔还包括隔离测试接触孔，所述隔离测试接触孔输出对应的隔离测试支路的隔离测试电流至所述测试读取支路；所述隔离测试接触孔与对应的所述栅极之间形成第二测试电容，所述第二测试电容具有第二测试电容值，各所述隔离测试支路的所述测试栅通尺寸逐步增大。
7.如权利要求6所述的寄生电容测试电路，其特征在于，所述功能区还包括有源区，所述参考支路还包括有源参考支路，所述测试支路还包括若干级联的有源测试支路，所述参考接触孔还包括有源参考接触孔，所述测试接触孔还包括有源测试接触孔，所述有源参考接触孔输出有源参考电流至所述参考读取支路，所述有源测试接触孔输出对应的有源测试支路的有源测试电流至所述测试读取支路；所述有源参考接触孔与对应的所述栅极之间形成第三参考电容，所述有源测试接触孔与对应的所述栅极之间形成第三测试电容，所述第三参考电容具有第三参考电容值，所述第三测试电容具有第三测试电容值；所述有源参考支路的有源栅通参考尺寸为最大栅通尺寸，各所述有源测试支路的所述测试栅通尺寸逐步增大至所述最大栅通尺寸。
8.如权利要求7所述的寄生电容测试电路，其特征在于，所述隔离参考接触孔、隔离测试接触孔、有源参考接触孔和有源参考接触孔的数量相同，所述扩散参考接触孔和所述扩散测试接触孔的数量均为2个。
9.如权利要求1所述的寄生电容测试电路，其特征在于，所述参考电路和所述测试电路的外围分设有屏蔽环，所述屏蔽环具有开口，所述参考驱动支路、所述参考读取支路、所述测试驱动支路、所述测试读取支路分别经所述开口引出，且与CBCM电路电连接。
10.一种如权利要求7所述的寄生电容测试电路的测试方法，其特征在于，根据所述第一测试电容值与所述第一参考电容值之差与对应的扩散尺寸获得第一电容差值曲线，所述第一电容差值曲线经拟合获得所述晶体管的第一电容饱和值；根据所述第三测试电容值与所述第三参考电容值之差与对应的测试栅通尺寸获得初始第三电容差值曲线；所述第一电容饱和值和所述初始第三电容差值曲线经拟合获得第三电容差值曲线，根据所述第二测试电容值与对应的测试栅通尺寸获得第二电容曲线；所述第二电容曲线和所述第三电容差值曲线经拟合获得第三电容曲线。
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Citations (4)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
US20030218473A1 (en) * 2002-05-27 2003-11-27 Matsushita Electric Industrial Co., Ltd. Semiconductor device and capacitance measurement method
US6838869B1 (en) * 2001-04-02 2005-01-04 Advanced Micro Devices, Inc. Clocked based method and devices for measuring voltage-variable capacitances and other on-chip parameters
JP2008198832A (ja) * 2007-02-14 2008-08-28 Nec Electronics Corp 素子特性測定回路及び半導体装置
CN109239566A (zh) * 2018-09-26 2019-01-18 北京四方继保自动化股份有限公司 一种模拟功率型开关管寄生电容预调驱动信号的方法

Patent Citations (4)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
US6838869B1 (en) * 2001-04-02 2005-01-04 Advanced Micro Devices, Inc. Clocked based method and devices for measuring voltage-variable capacitances and other on-chip parameters
US20030218473A1 (en) * 2002-05-27 2003-11-27 Matsushita Electric Industrial Co., Ltd. Semiconductor device and capacitance measurement method
JP2008198832A (ja) * 2007-02-14 2008-08-28 Nec Electronics Corp 素子特性測定回路及び半導体装置
CN109239566A (zh) * 2018-09-26 2019-01-18 北京四方继保自动化股份有限公司 一种模拟功率型开关管寄生电容预调驱动信号的方法

Non-Patent Citations (1)

* Cited by examiner, † Cited by third party
Title
万青: "基于CBCM方法的MOSFET寄生电容测量方法设计", 中国优秀硕士学位论文全文数据库 信息科技辑, no. 07, 15 July 2017 (2017-07-15), pages 42 - 47 *

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