KR100396530B1 - 혼성신호 집적회로 설계를 위한 실리콘 기판 결합잡음모델링 및 분석 방법 - Google Patents

Abstract

본 발명은 실리콘 기판의 주파수에 따른 특성 변화를 물리적으로 모델링하고 해석적으로 분석하며 실험을 통해 검증한다. 또한 레이아웃에 관계없이 적용할 수 있는 회로 모델 파라미터 추출 방법을 제안한다. 따라서 본 발명에 따른 방법을 사용함으로써 복잡한 혼성신호 집적회로의 성능을 검증할 수 있을 뿐만 아니라 설계를 위한 정확한 설계지침을 세울 수 있다.

Description

혼성신호 집적회로 설계를 위한 실리콘 기판 결합잡음 모델링 및 분석 방법{METHOD OF SILICON SUBSTRATE COUPLING NOISE MODELING AND ANALYSIS FOR MIXED SIGNAL INTEGRATED CIRCUIT DESIGN}

본 발명은 혼성신호 집적회로 설계를 위한 실리콘 기판 결합잡음 모델링 및 분석 방법에 관한 것이다.

시스템집적회로(SOC)나 혼성신호 집적회로에서 전도성 기판에 의한 회로블록 사이에서의 결합잡음은 민감한 RF/아날로그 회로 성능에 중대한 영향을 끼친다. 따라서 잡음을 유발하는 회로 블록으로부터 잡음에 민감한 회로블록의 차폐는 설계 시 중요한 검토사항이 되고 있다.

그런데, 결합잡음을 줄이기 위해 단순히 회로 사이의 거리를 증가시키는 것은 칩 면적을 증가시킴으로써 많은 비용을 초래한다. 따라서 효과적으로 결합잡음을 감소시키기 위해서는 결합잡음을 유발하는 기판의 물리적인 특성을 주의 깊게 이해하는 것이 필요하며 이를 통하여 칩 면적을 최소화할 수 있는 회로 설계가 가능하다.

현재까지 실리콘 기판을 통한 결합잡음을 알아내기 위하여 실험적 방법(하기 첨부한 참조문헌 리스트 중 1번 및 2번 참조문헌 참조), 수치계산적인 해석(2번 및 3번 참조문헌 참조), 또는 회로모델(4번 참조문헌 참조)을 통해서 연구해왔다. 그런데, 이러한 방법들은 계산시간, 물리적인 해석, 그리고 모델링의 정확성에서 많은 결함을 가지고 있다.

따라서 본 발명의 목적은 실리콘 기판의 결합잡음 정확하고 간단하게 분석할 수 있는 혼성신호 집적회로 설계를 위한 실리콘 기판 결합잡음 모델링 및 분석 방법을 제공함에 있다.

도 1a, 1b은 실리콘 기판 효과를 분석하기 위한 가드링이 없는 구조의 물리적인 회로모델을 나타낸 도면

도 2a, 2b는 실리콘 기판 효과를 분석하기 위한 가드링이 하나인 구조의 물리적인 회로모델을 나타낸 도면

도 3a, 3b는 실리콘 기판 효과를 분석하기 위한 가드링이 두 개인 구조의 물리적인 회로모델을 나타낸 도면

도 4a, 4b는 본 발명에 따른 모델 파라미터의 표시 방식 및 다양한 회로모델주조에 대한 해석식을 나타낸 도면

도 5는 본 발명의 일 실시예에 따른 측정된 s-파라미터를 사용하여 기판의 파라미터를 추출하기 위한 동작 흐름도

도 6a, 6b, 6c, 6d는 본 발명에 따라 추출된 파라미터를 통해 임의의 기판 저항률, 거리, 그리고 가드링 효과의 변화를 나타낸 도면

도 7a, 7b는 실리콘 기판의 등가회로 모델을 회로 시뮬레이터인 HSPICE를 사용하여 시뮬레이션 결과와 본 발명에 따라 측정된 s-파라미터를 비교한 도면

이하 본 발명에 따른 바람직한 실시예를 첨부한 도면을 참조하여 상세히 설명한다. 하기 설명에서는 구체적인 구성 소자 등과 같은 특정 사항들이 나타나고 있는데 이는 본 발명의 보다 전반적인 이해를 돕기 위해서 제공된 것일 뿐 이러한 특정 사항들이 본 발명의 범위 내에서 소정의 변형이나 혹은 변경이 이루어질 수 있음은 이 기술분야에서 통상의 지식을 가진 자에게는 자명하다 할 것이다.

본 발명에 따른 실리콘 기판 효과를 분석하기 위한 물리적인 회로모델은 도 1a, 1b, 2a, 2b, 3a, 3b에 도시된 바와 같다. 도 1a내지 도 3b에는 설계되는 회로 구조에서 나타날 수 있는 경우를 대표적으로 표현한다. 즉 도 1a, 1b에는 가드링이 없는 구조의 테스트 패턴과 그 등가회로가 도시되며, 도 2a, 2b는 가드링이 하나인 구조와 그 등가회로가 도시되며, 도 3a, 3b에는 가드링이 두 개인 구조와 그 등가회로가 도시된다.

상기 도 1a내지 도 3b에 도시된 각 회로 모델에 대한 해석식은 각각 하기 수학식 1내지 3과 같다.

도 4a에는 본 발명에 따른 모델 파라미터의 표시 방식이 도시되며, 도 4b에는 상기 도 1a 내지 도 3b에 도시된 다양한 구조에 대한 해석식이 도시된다.

실리콘 기판은 동작 주파수에 따라 특성이 변하기 때문에 모델 파라미터는 모델의 정확성에 매우 심각한 영향을 준다. 즉, 저주파에서 실리콘 기판은 전도성이 낮은 도체로 작용하기 때문에 첫 번째 극 주파수() 이하에서는 기판의 전도성에 의한 효과가 결합잡음에 중대한 영향을 끼친다. 반면에 세 번째 제로 주파수() 이상에서는 실리콘 기판은 유전체로 작용하므로 용량성 효과를 통해대부분의 결합잡음이 전달된다(5번 참조문헌 참조). 그리고 첫 번째 극과 세 번째 제로 사이의 중간 주파수 범위에서는 이 두 효과가 혼재한다. 위에서 식의 윗첨자 x는 구조의 형태를 의미한다. 즉 가드링이 없는 경우에는 x=i이며, 하나의 가드링을 갖는 구조는 x=j이고, 두 개의 가드링을 갖는 구조는 x=k이다.

실리콘 기판의 등가회로에 대하여 s-파라미터를 사용하여 해석을 수행하였으며 그 결과를 도 4에 요약했다. 그리고 측정된 s-파라미터와 등가회로에 대한 해석적인 s-파라미터를 사용하여 등가회로에 대한 모델 파라미터를 추출하였다. 각각의 동작 주파수에서 추출 가능한 모델 파라미터와 이에 대한 추출 절차를 도 5에서 나타내었다. 추출한 파라미터는 광대역 주파수에서 기판의 저항률과 회로블록 사이의 거리, 크기, 그리고 가드링 효과와 같은 물리적 구조가 변함에 따라 이를 반영할 수 있으므로 파라미터 변화에 따른 회로의 성능을 매우 정확하게 예측할 수 있다.

상기 수학식 1, 2 및 3은 각각 주파수에 따라 보다 간단한 식으로 될 수 있다. 상기 수학식 1, 2 및 3의 특성 주파수에 따른 간략화 된 식은 세 주파수 영역에 대하여 하기 수학식 4, 5, 6과 같이 나타낼 수 있다. 각각의 수학식에서 x=i는 가드링이 없는 구조, x=j는 가드링이 한 개인 구조, 그리고 x=k는 가드링이 두 개인 구조를 의미한다. 이때 각각의 수학식에서는 설명의 편의를 위해 도 5에서의 해당 과정을 기재한다.

상기 수학식들을 이용하여 측정된 데이터를 사용하여 도 5의 각 과정에서 표시된 바와 같은 원하는 실리콘 기판의 파라미터를 추출 할 수 있다. 이때는 측정 장비의 내부 임피던스로서 이미 알고 있는 값이며,는 절연체의 커패시턴스로서 주파수가 변함에 따라 일정한 값을 가지므로 일반적으로 사용되는 커패시턴스 추출기로부터 구할 수 있다. 또한 s는 라플라스(Laplace) 변수로써 실제 계산 시을 입력함으로써 알 수 있는 값입니다.

(1) 제1과정

이에 따라, 도 5에 도시된 제1과정에서, 상기 수학식 6(x=i인 경우)에서 개시된 바와 같이 구해야 하는 값은 단지이다. 따라서인 주파수 범위에서의 측정값과 상기 수학식 식 6에 의한 값을 비교함으로써 간단하게을 구할 수 있다. 그리고 거리가 다른 구조에 대해서 이 커패시턴스를 구한다면 거리에 따른 커패시턴스를 알 수 있으므로 이 결과로부터 패드에서 그라운드까지 및 패드에서 가드링까지의 커패시턴스인를 구할 수 있다.

(2) 제2과정

상기 제1과정과 같이, 제2과정에 관련된 수학식 5(x=i인 경우)에 따르면, 구해야 하는 값은가 유일하므로 역시 측정된 값과 비교함으로써 이 값을 추출하게 된다. 상기 제1과정과 같이, 이 값 역시 거리가 다른 구조에 대해서 구할 수 있고 이 결과로써 가드링이 한 개인 구조에 대한 패드에서 가드링이 두 개인 구조까지의 저항인또한 구할 수 있다.

(3) 제3과정

수학식 4(x=i인 경우)에 따르면, 구해야 하는 값은과인데는 이미 상기 제2과정에서 구해서 알 수 있으므로 역시 측정 데이터와의 비교를 통해 패드와 그라운드 사이의 저항을 쉽게 구할 수 있다.

(4) 제4과정

상기 수학식 6(x=k인 경우)에 따르면, 구해야 하는 값은와이다. 그런데,의 경우 상기 제1과정의 결과를 통해 이미 구할 수 있는 값이므로, 여기에서는를 구할 수 있다. 그리고 거리가 다른 구조에 대해서 이 커패시턴스를 구한다면 가드링이 두 개인 구조에서의 거리에 따른 커패시턴스 역시 알 수 있다.

(5) 제5과정

상기 수학식 5(x=k인 경우)에 따르면, 구해야 하는 값은와이다.는 상기 제1과정에서 구해진 값이므로 역시 이 주파수 대역에서 측정값과의 비교를 통해를 구할 수 있다. 또한 이 값 역시 거리가 다른 구조에 대해서 구할 수 있다.

(6) 제6과정

상기 수학식 4(x=k인 경우)에 따르면, 구해야 하는 값은과인데는 이미 상기 제5과정에서 구해서 알 수 있으므로 역시 측정 데이터와의 비교를 통해 패드와 가드링 사이의 저항를 쉽게 구할 수 있다. 회로 설계 시 회로에서 가드링까지의 거리는 통상 일정하게 유지하는데 이 경우는 가드링이 한 개인 구조의 패드에서 가드링 사이의 저항와 같게 되어 결과적으로를 알 수 있다.

(7) 제7과정

상기 수학식 6(x=j인 경우)에 따르면, 구해야 하는 값은 단지와입이다.는 이미 상기 제1과정에서 구한 값이므로 이 주파수 범위에서의 측정 데이터와의 비교를 통하여역시 구할 수 있게 되고, 거리가 다른 구조에 적용함으로써 거리에 따른값이 구해지게 된다.

(8) 제8과정

상기 수학식 5(x=j인 경우)에 따르면, 구해야 하는 값은와인데는 이미 상기 제1과정을 통해 구한 값이므로 역시을 쉽게 추출할 수 있다. 또한 이 값 역시 거리가 다른 구조에 대해서 구할 수 있다.

(9) 제9과정

상기 수학식 4(x=j인 경우)에 따르면, 구해야 하는 값은그리고인데 이 모든 값들은 이미 상기의 전 과정들에서 추출된 값이다. 따라서 이 과정에서는 측정값과의 비교를 통해 전 단계에서 추출된 파라미터들의 정확성을 검증하는데 사용될 수 있다.

상기의 과정들에 대한 설명에서 보듯이 해석식과 측정 데이터와의 비교를 통하여 회로 시뮬레이션 시 필수적인 실리콘 기판에 대한 모든 파라미터를 추출 할 수 있게 된다.

[실시예]

본 발명에 따른 모델과 해석의 타당성을 실험적으로 검증하기 위하여 회로설계시 고려해야 할 요소 중에서 실리콘기판 저항률( 5~8Ω·㎝, 25~50·㎝, 2k·㎝), 회로블록 사이의 거리(35㎛, 60㎛, 110㎛), 그리고 가드링효과(가드링이 없는 경우, 가드링이 하나인 경우, 가드링이 두 개인 경우) 등 세 변수를 변화시키면서 다양한 테스트패턴을 설계하고 표준 CMOS 공정을 사용하여 제작하였다.

테스트 패턴의 산화막의 두께와 실리콘기판의 두께는 각각 0.95㎛와 220㎛이다. 설계된 테스트패턴의 레이아웃 치수와 이에 대한 등가회로는 도 2a, 2b에 개시된 바와 같다. 이러한 패턴들을 벡터 네트웍 애널라이저(VNA)를 사용하여 100㎒에서 20㎓까지의 주파수영역에서 측정하였다. 측정 시 측정 패드에 의해 발생하는 기생효과는 y-파라미터에 의한 소거(de-embedding)기법을 사용하여 제거하였다. 테스트 구조의 모델 파라미터는 상기에서 설명한 도 5에 개시된 절차를 사용하여 추출하였으며 그 결과는 하기 표 1과 같다.

p[Ω·cm]	x	d[㎛]
5~8	i	35	8.923E+2	1.017E-14	4.700E+2	7.844E-15	NR	NR
	j	110	1.687E+3	5.481E-15	4.700E+2	7.844E-15	NR	NR
	k	110	3.950E+3	2.368E-15	NR	NR	1.984E+2	5.209E-14
25~50	i	110	8.630E+3	5.012E-15	1.838E+3	7.219E-15	NR	NR
	k	110	4.724E+4	1.251E-15	NR	NR	1.033E+3	4.747E-14
2000	i	35	2.043E+4	2.537E-15	1.033E+3	4.747E-15	NR	NR
	k	110	4.724E+4	1.251E-15	1.033E+3	4.747E-15	NR	NR

상기에서 'NR'은 필요 없는 항목을 나타낸다.

또한 추출된 파라미터는 도 6a에서 도 6d에서 보는 바와 같이 임의의 기판 저항률, 거리, 그리고 가드링 효과의 변화를 잘 반영할 수 있다. 도 6a에는 거리에 따른 회로블록 사이의 기판 저항을 나타내며, 도 6b에는 거리에 따른 회로 블록 사이의 정전용량, 도 6c에는 거리에 따른 회로블록과 그라운드 사이의 기판 저항, 도 6d에는 거리에 따른 회로블록과 그라운드 사이의 정전용량을 나타낸다.

또한, 추출된 모델 파라미터를 사용하여 실리콘 기판의 등가회로 모델을 회로 시뮬레이터인 HSPICE를 사용하여 시뮬레이션 하였으며 시뮬레이션 결과와 본 발명에 따라 측정된 s-파라미터를 비교하여. 이를 도 7에 나타내었다. 도 7a에는 기판과 저항에 따른 기판의 결합 잡음을 나타내며, 도 7b는 회로블록 사이의 거리에의 변화에 따른 기판 결합잡음을 나타낸다.

도 7에 개시된 바와 같이, 200㎒에서 15㎓까지의 주파수 영역에서 등가회로에 대한 시뮬레이션 결과와 본 발명에 따른 결과가 매우 잘 일치함을 알 수 있다. 또한 실리콘 기판에 의한 결합효과는 동작 주파수, 기판의 저항률, 회로블록 사이의 거리, 그리고 가드링에 의해 복잡한 형태로 나타난다는 사실을 알 수 있다.

상기와 같이 본 발명에 따른 실리콘 기판의 등가회로 모델과 파라미터 추출방법은 복잡한 실리콘 기판 결합현상을 설계 초기단계에서 편리하고 정확하게 예측할 수 있기 때문에 매우 유용하다. 즉 제안된 회로 모델을 사용함으로써 범용 회로 시뮬레이터인 HSPICE를 사용하여 실리콘 기판효과를 포함하는 회로의 성능을 효과적이고 통합적으로 시뮬레이션 할 수 있으며, 또한 등가회로에 대한 해석식을 사용하여 회로 설계자는 설계 초기 단계에서 실리콘의 결합효과를 반영할 수 있는 매우 정확한 설계 가이드 라인을 찾을 수 있다. 따라서 제안한 방법은 혼성신호 IC설계에 쉽게 사용될 수 있다.

한편 상기한 본 발명의 설명에서는 구체적인 실시예에 관해 설명하였으나 여러 가지 변형이 본 발명의 범위를 벗어나지 않고 실시될 수 있다. 따라서 본 발명의 범위는 설명된 실시예에 의하여 정할 것이 아니고 청구범위와 청구범위의 균등한 것에 의하여 정하여져야 할 것이다.

[참조문헌]

[1] D. K. Su, M. J. Loinaz, S. Masui, and B. A. Wooley, Experimental Results and Modeling Techniques for Substrate Noise in Mixed-Signal Integrated Circuits, IEEE J. Solid-State Circuits, vol. 28, no. 4, pp.420-430, Apr. 1993.

[2] J. M. Casalta, X. Aragones, and A. Rubio, Substrate Coupling Evaluation in BiCMOS Technology, IEEE J. Solid-State Circuits, vol. 32, no. 4, pp.598-603, Apr. 1997.

[3 ]R. Gharpurey and R. G. Meyer, Modeling and Analysis of Substrate Coupling in Integrated Circuits, IEEE J. Solid-State Circuits, vol. 31, no. 3, pp. 344-353, Mar. 1996.

[4] J. Raskin, A. Viviani, B. Flandre, and J. Colings, Substrate Crosstalk Reduction Using SOI Technology, IEEE Trans. Electron Devices, vol. 44, no. 12, pp. 2252-2261, Dec. 1997.

[5] H. Hasegawa, M. Furukawa, and H. Yanai, Properties of Microstrip Line on SiO2 System, IEEE Trans. Microwave Theory and Tech., vol. MTT-19, pp. 869-881, Nov. 1971.

Claims (4)

1. 혼성신호 집적회로 설계를 위한 실리콘 기판 결합잡음 모델링 및 분석 방법에 있어서,

   하기 수학식 7을 이용하여를 구하는 과정과, 이때는 측정 장비의 내부 임피던스이며, s는 라플라스 변수로써이며,

   하기 수학식 8을 이용하여를 구하는 과정과,

   하기 수학식 9를 이용하여를 구하는 과정을 포함하며, 이때는 절연체(oxide)의 커패시턴스이며, 상기 파라미터 표시는 하기 표 2에 개시된 바를 따름을 특징으로 하는 방법.

   구조 가드링없음 가드링하나 가드링두개 비고 파라미터 R C R C R C oxide silicon 패드-패드 :scale 패드-그라운드 패드-가드링 l:좌측면r:우측면 frequency 동작 극(poles) 제로(zeros)
2. 제1항에 있어서,

   상기를 이용하여를 구하며, 하기 수학식 10을 이용하여를 구하는 과정과,

   하기 수학식 11을 이용하여를 구하는 과정과,

   하기 수학식 12를 이용하여를 구하는 과정을 더 가짐을 특징으로 하는 방법.
3. 제2항에 있어서,

   상기를 이용하여를 구하며, 하기 수학식 13을 이용하여를 구하는 과정과,

   하기 수학식 14를 이용하여를 구하는 과정을 더 가짐을 특징으로 하는 방법.
4. 제3항에 있어서, 상기를 이용하여를 구하며, 하기 수학식 15를 이용하여 상기의 과정에서 구한 파라미터를 검증하는 과정을 더 가짐을 특징으로 하는 방법.