KR19990066724A

KR19990066724A - 반도체 장치 및 반도체 장치의 제조 방법

Info

Publication number: KR19990066724A
Application number: KR1019980029879A
Authority: KR
Inventors: 아츠시 미야니시; 아키라 야마자키
Original assignee: 다니구찌 이찌로오, 기타오카 다카시; 미쓰비시덴키 가부시키가이샤
Priority date: 1998-01-19
Filing date: 1998-07-24
Publication date: 1999-08-16
Also published as: US6269280B1; JP4229998B2; KR100303675B1; JPH11204652A; TW387129B; DE19842245A1

Abstract

본 발명에 따르면, DRAM 중의 DRAM 제어 회로 또는 테스트 회로 중의 적어도 한쪽의 자동 배치 배선을 가능하게 한다.

단계(ST20)에서 지연 조정용 셀이 기술되어 있는 DRAM 제어 회로 또는 테스트 회로가 준비된다. 단계(ST12∼ST14)에서, 이 회로에 대해 자동 배치 배선이 실행된다. 단계(ST16)에서 회로 시뮬레이션이 실시된다. 시뮬레이션 결과에 근거해 단계(ST21)에서 지연 조정용 셀을 이용하여 지연 조정이 실행된다. 또는, 테스트 결과에 근거해 단계(ST27)에서 지연 조정용 셀의 회로를 이용하여 지연 조정이 실행된다.

Description

반도체 장치 및 반도체 장치의 제조 방법

본 발명은 반도체 장치 및 반도체 장치의 제조 방법에 관한 것으로, 특히 논리 집적 회로(이하, "논리"라고 함)와 다이나믹 랜덤 액세스 메모리(a dynamic random access memory)의 집적 회로(이하, "DRAM"이라고 함)가 1개의 칩에 탑재되어 있는 반도체 장치에 관한 것이다. 또한, 본 명세서에 있어서의 논리의 개념에는, 중앙 처리 장치(이하, "CPU"라고 함)가 포함되어 있는 것으로 한다.

도 19는 복수의 칩에 DRAM과 논리가 형성되는 반도체 장치의 구성의 일례를 나타내는 개념도이다. DRAM이 탑재되어 있는 칩(1)과 논리가 탑재되어 있는 칩(2)은 신호선(3)으로 접속되어 있다. DRAM의 성능을 향상시키는데 적합한 제조 방법과, 논리의 성능을 향상시키는데 적합한 제조 방법이 서로 다르기 때문에, 도 19에 도시하는 바와 같이 각각의 칩(1, 2)에 DRAM 및 논리를 형성하여 신호선(3)으로 접속하는 구성으로 하는 것이 일반적이다.

그러나, DRAM의 칩(1)에서 처리한 데이터와 논리의 칩(2)에서 처리한 데이터를 신호선(3)을 통해 교환하는 데에 있어서는, 반도체 장치의 처리 속도에 한계가 발생한다. 그래서, 도 20에 도시하는 바와 같이 1개의 칩(4)에 DRAM(5)과 논리(6)를 혼재시켜 구성함으로써, 반도체 장치 속도의 향상을 도모하는 것이 실행되고 있다. 이하, 도 20과 같은 반도체 장치를 내장형(embedded) RAM이라 칭하고, eRAM이라고 기재한다. eRAM 중의 DRAM(5)과 1개의 칩(1)내의 DRAM은, 그 제품 생산의 경향, 생산성의 향상을 위한 대책 및 사양(specification)의 경향 등이 서로 다르다. 이러한 차이를 정리하여 표 1로 나타낸다.

	1개의 칩으로 DRAM을 실현하는 경우	eRAM에 DRAM을 내장한 경우
제품 생산 경향	소품종·대량 생산	다품종·소량 생산
생산성의 향상을 위한 대책	양품율 개선·소형화	양품율 개선에 부가하여 공정 기간의 단축
사양의 경향	표준화	일부 차별화

eRAM에서는, 사양의 일부가 고객마다 차별화되기 때문에, 제품의 제조 과정에 있어서 설계 변경이 종종 행해진다. eRAM은 고객의 주문에 따라 소량 생산되는 경우가 많다. 또한, DRAM이 1개의 칩에 형성되는 경우에 비해, eRAM에 있어서는 다품종화가 진행된다. DRAM을 1개의 칩(1)에 형성하는 경우에는, 다수 생산되기 때문에, 생산성의 향상은 소형화에 의해 달성된다. 그에 반하여, eRAM은 고객의 주문에 따라 작성되는 것이기 때문에, eRAM의 생산성을 향상시키기 위해서는 공정 기간의 단축이 중요한 과제의 하나로 된다. 공정 기간의 단축은, 기계화되어 있지 않은 설계를 기계화하는 것, 혹은 기계화되어 있는 설계의 시간의 단축을 도모함으로써 실현된다.

도 21은, eRAM에 대하여 사양의 결정에서부터 양산(量産)까지의 제조 공정을 나타내는 플로우차트이다. 도 21에 대하여, 단계 ST1은 사양을 결정하는 공정, 단계 ST2는 결정한 사양에 맞게 아키텍쳐(architecture)를 설계하는 공정, 단계 ST3은 설계된 아키텍쳐에 근거하여 논리 설계나 회로 설계를 행하는 공정, 단계 ST4는 단계 ST3에서 생성되는 회로 접속 정보에 근거하여 레이아웃을 설계하는 공정, 단계 ST5는 단계 ST4에서 생성되는 레이아웃도에 근거하여 마스크의 제작과 그것에 이어지는 시작(試作)을 실행하는 공정, 단계 ST6은 단계 ST5에서 얻어지는 시작품(始作品;test pieces)을 이용하여 테스트·평가를 하는 공정, 단계 ST7은 단계 ST6의 테스트·평가에 있어서 사양을 만족시킬 수 있는 단계에서 실행되는 제품 생산의 공정이다. 단계 ST6에서 사양을 만족하는 테스트·평가 결과가 얻어지지 않으면, 예를 들면 단계 ST3의 논리 설계·회로 설계부터 제조 공정을 다시 실행한다.

도 22는 도 21의 단계 ST4의 일례를 나타내는 플로우차트이다. 또한, 도 23은 도 21의 제조 공정을 거쳐 제조되는 eRAM 구성의 일례를 나타내는 블럭도이다. 우선, 단계 ST10에 있어서, eRAM을 구성하는 블럭에 대하여 자동 배치 배선이 가능한 블럭과 자동 배치 배선이 불가능한 블럭으로 나눈다. 자동 배치 배선이 가능한 블럭은, 단계 ST12에서 기능 블럭·표준 셀의 자동 배치를 실행한다. 단계 ST13에 있어서 블럭내의 자동 배선을 실행한다. 단계 ST14에 있어서, 블럭내의 자동 배선이 완료된 블럭 사이를 서로 접속하기 위해 자동 배치 및 자동 배선을 실행한다. 이상과 같이 하여 완성된 레이아웃도로부터 컴퓨터가 배선의 저항 및 용량을 추출한다(단계 ST15). 단계 ST16에서, 추출한 저항 및 용량의 정보가 더 부가되어 회로 시뮬레이션이 실행된다.

자동 배치 배선이 불가능한 블럭에 대해서는, 설계자가 레이아웃 설계를 레이아웃 에디터(editor)와 대화하면서 실행한다(단계 ST11). 단계 ST11과 같이, 수동으로 배선되어 있는 부분과 단계 ST12∼ST14를 거쳐 자동 배치 배선되어 있는 부분의 접속을 설계자가 레이아웃 에디터를 이용하여 실행한다. 단계 ST18에서, 디자인 룰(design rule)의 체크가 실행된다. 디자인 룰 체크의 결과가 사양을 만족하는 경우에는 레이아웃도를 확정한다. 만족시키지 않는 경우에는, 각 사정에 따라 적절한 단계까지 되돌아가 다시 설계한다.

도 23에 있어서 사선으로 되어 있는 부분이 자동 배치 배선이 실행되지 않은 부분이며, 자동 배치 배선이 실행되는 부분은 CPU(120) 및 DRAM의 각 뱅크 ＃A∼＃D와 CPU(120)를 접속하는 배선 등 eRAM의 일부이다. CPU(120)는 복수의 블럭으로 이루어져 있고, 그 때문에 CPU(120)에서는 블럭내 배선 및 블럭간 배선이 자동으로 실행된다. 자동 배치 배선이 실행되지 않는 부분은, DRAM 어레이(102a∼102d)와, 로우 디코더(103a∼103d)와, 컬럼 디코더(104a∼104d)와, 프리앰프·기입 드라이버(105a∼105d)와, DRAM 제어 회로(110)와, 테스트 회로(140) 등이다.

이 중에서, DRAM 제어 회로(110)나 테스트 회로(140) 등을 자동 배치 배선할 수 없었던 이유에 대하여, DRAM 제어 회로(110)를 참조하여 설명한다. 도 24에 도시하는 바와 같이 DRAM 제어 회로(110)는, 외부로부터 인가되는 클럭 EXCLK로부터 여러가지 내부 클럭 clka∼clkc를 생성하는 내부 클럭 발생 회로(130)를 포함하고 있다. 그 일례로서, 도 25에 내부 클럭 clka∼clkc와 외부 클럭 EXCLK의 관계를 나타낸다. DRAM은 클럭 EXCLK의 한 클럭 동안에 일련의 동작을 종료하지 않으면 않된다. 복잡하고 시계열적으로 진행하는 일련 동작의 타이밍은, 내부 클럭 clka∼clkc에서 인가된다. 이 내부 클럭 clka∼clkc가 클럭 EXCLK의 한 클럭 동안의 지연에 의해 생성되기 때문에, 내부 클럭 clka∼clkc 상호간의 간격은, 예를 들면 수 nsec. 정도, 혹은 그것보다도 줄어 든다. 이러한 짧은 간격의 내부 클럭의 지연 제어로 인해, DRAM 제어 회로(110)를 자동 배치 배선하는 것이 곤란하게 되어 있다. 다른 내부 클럭을 생성하는 테스트 회로에 대해서도 마찬가지라고 할 수 있다.

특히, 지연 시간을 소정 시간내로 하는 것은 배경 기술의 자동 배치 배선으로도 가능하지만, 지연 시간을 제 1 시간에서부터 제 2 시간 사이로 수렴하는 것은 자동 배치 배선을 이용한 경우에 있어서는 곤란하였다. 도 25에 대하여 설명하면, 내부 클럭 clka가 시간 t1 경과후 시간 t2 경과전에 발생되지 않으면 안된다고 하는 것이, 내부 클럭이 제 1 시간에서부터 제 2 시간 사이에 수렴되는 일례이다.

또한, DRAM 제어 회로(110)의 레이아웃 설계에 자동 배치 배선을 이용하면, 레이아웃 면적의 증가가 예상된다. eRAM에 있어서도, 이 레이아웃 면적의 증가는 가능한 한 억제되는 것이 바람직하다.

다음에, 자동 배치 배선에 관한 문헌을 소개한다. 자동 배치 배선에 관한 문헌으로서, 일본 특허 공개 평성 제 6-69339 호 공보, 일본 특허 공개 소화 제 60-187037 호 공보, 일본 특허 공개 평성 제 5-48055 호 공보, 일본 특허 공개 평성 제 4-246857 호 공보, 일본 특허 공개 평성 제 6-216247 호 공보 및 일본 특허 공개 평성 제 2-122527 호 공보가 있다. 이러한 문헌은, 모두 논리의 자동 배치 배선에 관계되는 것으로서, DRAM에 관한 자동 배치 배선을 취급한 것이 아니다. 이들 문헌에는, 논리와 DRAM을 1개의 칩에 탑재하는 eRAM에 관한 기술은 없다.

배경 기술의 반도체 장치 및 그 제조 방법은 이상과 같이 구성되어 있으므로, DRAM의 내부를 자동 배치 배선할 수 없고, 그 때문에 설계에 시간이 걸려 제조 공정 기간이 길어진다고 하는 문제가 있다.

또한, 반도체 장치의 DRAM의 부분에 자동 배치 배선을 이용하면 소형화가 어렵게 된다고 하는 문제가 있다.

본 발명의 목적은 상기한 문제점을 해소하기 위하여 이루어진 것으로, DRAM의 자동 배치 배선화를 진행시켜 제조 공정 기간을 단축하는 것이다. 또한, 본 발명의 목적은 이 자동 배치 배선화에 있어서, 레이아웃 면적의 증대를 억제하는 것이다.

도 1은 본 발명의 일실시예에 의한 반도체 장치의 제조 방법의 주요부를 나타내는 플로우차트,

도 2는 지연 조정용 셀의 기술(記述)을 설명하기 위한 논리 회로도,

도 3은 지연 조정용 셀의 일구성예를 설명하기 위한 회로도,

도 4는 도 3의 지연 조정용 셀에 관한 레이아웃의 일례를 나타내는 레이아웃도,

도 5는 DRAM 제어 회로 또는 테스트 회로상에 있어서의 최상층 배선의 상태의 일례를 나타내는 평면도,

도 6은 지연 조정용 셀에 관한 셀의 높이와 최상층 배선의 관계를 나타내는 개념도,

도 7은 지연 조정용 셀에 배치되는 스위치 배선의 레이아웃의 일례를 나타내는 레이아웃도,

도 8은 스위치 배선의 개념을 설명하기 위한 회로도,

도 9는 자동 배치 배선이 종료되었을 때의 최상층과 그 1층 아래의 배선 상태의 일례를 나타내는 레이아웃도,

도 10은 도 9의 스위치 배선의 상태를 나타내는 개념도,

도 11은 자동 배치 배선이 종료되었을 때의 최상층과 그 1층 아래의 배선 상태의 일례를 나타내는 레이아웃도,

도 12는 도 11의 스위치 배선의 상태를 나타내는 개념도,

도 13은 지연 조정용 셀에 배치되는 스위치 배선의 레이아웃의 다른 예를 나타내는 레이아웃도,

도 14는 도 3의 지연 조정용 셀에 관한 레이아웃의 다른 예를 나타내는 레이아웃도,

도 15는 지연 조정용 셀의 다른 구성예를 설명하기 위한 회로도,

도 16은 도 15의 지연 조정용 셀에 관한 레이아웃의 일례를 나타내는 레이아웃도,

도 17은 도 15의 지연 조정용 셀에 관한 레이아웃의 다른 예를 나타내는 레이아웃도,

도 18은 지연 시간의 측정을 위한 패드가 최상층에 마련되어 있는 지연 조정용 셀의 레이아웃의 일례를 나타내는 레이아웃도,

도 19는 DRAM과 논리가 각각의 칩에 형성되는 경우에 있어서의 반도체 장치의 구성의 일례를 나타내는 개념도,

도 20은 내장형 RAM의 구성을 설명하기 위한 개념도,

도 21은 일반적인 집적 회로의 제조 방법을 나타내는 플로우차트,

도 22는 배경 기술의 레이아웃 설계의 일례에 대한 플로우차트,

도 23은 eRAM의 구성의 일례를 나타내는 블럭도,

도 24는 DRAM 제어 회로의 구성에 대하여 설명하기 위한 블럭도,

도 25는 내부 클럭의 일례를 나타내는 타이밍차트.

도면의 주요 부분에 대한 부호의 설명

14, 15, 20, 50∼52 : 지연 조정용 셀

37∼40, 61, 83, 84 : 스위치 배선

제 1 발명에 관한 반도체 장치의 제조 방법은, 제품이 완성되기 까지의 기간 동안에 접속 관계를 변경할 수 있는 배선으로 접속되는 지연 조정용 소자를 갖고, 또한 자동 배치 배선으로 사용할 수 있는 지연 조정용 셀을 준비하는 공정과, 다이나믹 랜덤 액세스 메모리의 내부 클럭에 대한 소정의 블럭에 관한 논리 회로도내에, 상기 지연 조정용 셀을 기술하는 공정과, 자동 배치 배선에 의해 상기 논리 회로도로부터 레이아웃도를 작성하는 공정과, 상기 레이아웃도에 근거하여 집적 회로를 형성하는 공정을 구비하여 구성된다.

제 2 발명에 관한 반도체 장치의 제조 방법은, 제 1 발명의 반도체 장치의 제조 방법에 있어서, 상기 레이아웃도를 작성하는 공정은, 상기 자동 배치 배선에 의해 형성되는 수정전 레이아웃도로부터 저항 및 용량을 추출하는 공정과, 상기 수정전 레이아웃도 및 상기 저항 및 용량의 정보를 이용하여 회로 시뮬레이션을 실행하는 공정과, 상기 회로 시뮬레이션의 결과에 따라 상기 지연 조정용 소자의 접속을 변경하여 수정후 레이아웃도를 작성하는 공정을 포함하는 것을 특징으로 한다.

제 3 발명의 반도체 장치는, 논리와 다이나믹 랜덤 액세스 메모리가 배치되는 하나의 기판과, 상기 기판상에 배치되어 상기 논리와 상기 다이나믹 랜덤 액세스 메모리를 구성하기 위한 복수의 소자와, 상기 복수의 소자를 접속하기 위한 복수의 배선과, 상기 복수의 배선이 배치되는 복수의 배선층을 구비하되, 상기 복수의 소자는 일전극과 타전극을 갖고, 또한 상기 일전극의 전위가 고정되어 있는 복수의 지연 조정용 소자를 포함하며, 상기 복수의 배선은 상기 다이나믹 랜덤 액세스 메모리에서 사용되는 내부 클럭을 전달하기 위한 신호 배선과, 상기 복수의 배선층 중의 최상층에 있어서 동일 간격으로 배열되는 제 1 가상 직선 위로 배치되는 복수의 제 1 배선을 포함하며, 상기 복수의 지연 조정용 소자는 각각 상기 복수의 제 1 배선 중의 하나를 거쳐서 상기 신호 배선에 상기 타전극을 접속하고 있는 것을 특징으로 한다.

본 발명의 상기 및 그 밖의 목적, 특징, 국면 및 이익 등은 첨부 도면을 참조로 하여 설명하는 이하의 상세한 실시예로부터 더욱 명백해질 것이다.

발명의 실시예

이하, 본 발명의 일실시예에 의한 반도체 장치의 제조 방법 및 반도체 장치에 대하여 설명한다. 도 1은 본 발명의 일실시예에 의한 반도체 장치의 제조 방법의 주요부를 나타내는 플로우차트이다. 도 1의 플로우차트에는, 배경 기술의 제조 방법과 상이한 단계 및 그것에 관련되는 단계를 기재하고 있으며, 그 밖의 배경 기술과 동일한 단계에 대해서는 도시를 생략하고 있다.

우선, 논리 설계·회로 설계의 단계 ST3에 있어서, 지연 조정용 셀을 기술하는 단계 ST20을 추가하고 있다. 여기서 지연 조정용 셀이란, 배선에 접속되어 있는 지연 조정용 소자의 접속을 변경하여 지연 시간을 조정할 수 있는 셀이다. 지연 조정용 셀은 설계 단계에 있어서는 컴퓨터에 의해, 또한 웨이퍼 프로세스에 있어서는 집속 이온 빔(focused ion beam;이하, "FIB"라고 함) 등의 물리적 수단에 의해 변경이 가능한 적어도 하나의 스위치 배선을 구비하며, 그 스위치 배선을 컴퓨터의 데이터상에 있어서, 혹은 제품상에 있어서 전환함으로써 지연 시간을 조정할 수 있도록 하고 있다. 지연 조정용 소자로서는, 예를 들면 캐패시터와 같이 배선에 접속해 배선의 용량을 변경하여 신호의 지연 시간을 조정하는 것이 포함된다.

도 2는 지연 조정용 셀이 기술되어 있는 논리 회로도이다. 예컨대, NOR 게이트(10)의 2개의 입력 신호의 지연 시간에 있어서 제한이 엄격하여 자동 배치 배선을 이용할 수 없는 경우에는, 지연 조정용 셀(14, 15)을 그 전단(前段)에 삽입한다. 이 경우에는, NOT 게이트(12)의 출력이 지연 조정용 셀(14)을 거쳐 NOR 게이트(10)의 일입력단에 인가되고, NAND 게이트(13)의 출력이 지연 조정용 셀(15)과 NOT 게이트(11)를 거쳐서 NOR 게이트(10)의 타입력단에 인가된다.

이와 같이 지연 조정용 셀이 기술되어 있는 회로 접속 정보를 이용하여, 단계 ST4의 레이아웃 설계가 실행된다. 도 1에 도시한 제조 방법이 레이아웃 설계 단계 ST4에 있어서 배경 기술과 다른 점은, 회로 시뮬레이션 ST16 이후에 지연 조정용 셀을 이용하여 컴퓨터상에서 지연 조정을 할 수 있게 되어 있다는 점이다. 이를 위한 단계 ST21에서는, 설계자 또는 컴퓨터가 지연 시간을 확인하여 지연 시간의 많고 적음에 따라 지연 조정용 셀의 스위치 배선을 전환하여, 사양에 대해 지연 시간이 적을 때에는 지연 시간을 많게 하도록 조정하고, 반대로 지연 시간이 많을 때에는 지연 시간을 적게 하도록 조정한다. 예컨대, 도 2의 NOT 게이트(11)의 출력 타이밍이 빠를 때에는, 지연 조정용 셀(15)에 있어서의 지연 시간을 길게 하도록 지연 조정용 소자의 접속을 변경한다.

계속해서, 지연 조정후 재차 레이아웃도로부터 저항 및 용량을 추출하여 (ST22), 회로 시뮬레이션을 더 실행한다(ST23). 여기서, 소망하는 지연 타이밍이 만족되어 있는지 여부를 판단하여(ST24), 만족되어 있는 경우에는 다음 행정으로 진행한다. 그러나, 만족되어 있지 않은 경우에는, 제 1 단계로서 지연 조정을 다시 재차 실행한다. 제 2 단계는 자동 배치 배선을 다른 조건으로 재차 다시 실행하는 등의 수단을 반복하여, 소망하는 지연 타이밍이 만족될 때까지 반복한다.

지연 시간의 조정은 테스트·평가의 단계 ST6에 있어서 행하여도 좋다. 이 경우에는, 스위치 배선은, 예를 들면 복수의 배선층 중 최상층에 마련하는 등, 웨이퍼 프로세스가 종료된 후에, 예를 들면 FIB 등을 이용하여 배선을 절단/접속할 수 있는 위치에 배치되어 있지 않으면 안된다. 대안적으로, 지연 시간을 조정하기 위한 다른 방법으로는, 마스크를 바꿔 웨이퍼 프로세스를 다시 실행하는 경우가 포함된다.

이와 같이 지연 조정용 셀을 이용할 경우 자동 배치 배선이 가능하게 되는 부분은, 예를 들면 eRAM에 있어서는 DRAM 제어 회로 및 테스트 회로이다. eRAM에 있어서는, 설계 변경이 많고, 그 때마다 이들 회로의 배치 배선을 다시 실행하지 않으면 안되어, 이 부분의 배치 배선을 자동화함으로써 공정 기간이 대폭 단축된다. 또한, 단계 ST21에서 지연 조정용 셀에 의해 신호의 지연을 자동 배치 배선후에 조정할 수 있기 때문에, 레이아웃 설계의 재실행 회수를 삭감할 수 있어, 공정 기간의 단축을 도모할 수 있다.

도 3은 지연 조정용 셀의 구성의 일례를 나타내는 회로도이다. 도 3에 도시한 지연 조정용 셀(20)은, NOT 게이트(21a)에서 받은 신호 IN과 동일한 신호를 소정의 지연 시간 이후에 NOT 게이트(21b)로부터 출력한다. NOT 게이트(21a)의 출력과 NOT 게이트(21b)의 입력 사이에 있는 신호 배선에는, 복수의 캐패시터(22a∼22d)가 접속되어 있다. 복수의 캐패시터(22a∼22d)의 일전극과 NOT 게이트(21a, 21b)간의 신호 배선 사이의 접속/비접속은 스위치 배선군(23a, 23b)에 의해 전환될 수 있다. 또한, 캐패시터(22a, 22b)의 타전극에는 전원 전압 Vdd가 인가되고, 캐패시터(22c, 22d)의 타전극에는 전원 전압 Vss가 인가되어 있다. 또한, NOT 게이트(21a, 21b)는 다른 논리 게이트나 전송 게이트로 대체되는 것도 가능하다.

도 4는 도 3에 도시하는 지연 조정용 셀(20)의 레이아웃의 일례를 나타내는 레이아웃도이다. 도 4에 있어서, 도 3과 동일 부호는 도 3의 동일 부호 부분에 상당하는 것을 나타낸다. 부호(30∼33)이 부여되어 있는 점선은, 복수의 배선층 중 최상층에 배열되어 있는 트랙이고, 부호(34∼36)이 부여되어 있는 점선은, 최상층의 한 개 밑의 배선층에 배열되어 있는 트랙이다. 트랙(30∼33) 위에는, I 자형의 배선(37∼40)이 각각 배치되어 있다. 이 배선(37∼40)은 트랙(34)으로부터 트랙(36)에 이르는 길이를 갖고 있으며, 바꿔 말하면 트랙(34∼36)의 트랙 간격의 정수배의 길이를 갖고 있는 것으로 된다. 이 배선(37∼40)의 일단부는 캐패시터(22a∼22d)에 접속되어 있다. 배선(37∼40)의 타단부는, 트랙(34)상에 배치되어 있는 배선(41)에 의해서 NOT 게이트(21a, 21b)간의 배선에 접속되어 있다. 배선(41)과 배선(37∼40)은 비아 콘택트로 접속되어 있다. 배선(37∼40)의 중간 부분을 FIB에 의해 절단하거나, 또는 접속함으로써 캐패시터(22a∼22d)를 NOT 게이트(21a)와 NOT 게이트(21b) 사이의 신호선에 접속하거나, 또는 비접속으로 할 수 있다. 대안적으로, 최상층의 마스크를 개정함으로써 스위치 배선군(23a, 23b)의 전환을 대응시키는 것도 가능하다. 스위치 배선군(23a, 23b)의 최상층 배치는 지연 조정용 셀의 구성으로서 셀 라이브러리의 정보에 내장되어 있다.

도 5는, 예를 들면 도 24의 DRAM 제어 회로(110) 혹은 테스트 회로(140) 위에 있는 최상층의 배선 상태의 일례를 나타내는 평면도이다. 도 5에 있어서, 부호(45, 46)으로 표시되어 있는 배선군은, 예를 들면 도 23에 있어서의 버스(107a) 등에 상당한다. 이들 배선군(45, 46) 등도 자동 배치 배선에 의해서 트랙(30∼33) 등과 동일하게 최상층에 배열되어 있는 트랙상에 배선되어 있다. 예컨대, 스위치 배선(37, 38)이 트랙상에 배치되어 있지 않은 경우에는, 배선군(45, 46)의 간격이 넓어지는 등 여분의 면적이 필요하게 되어 집적도가 떨어진다. 스위치 배선(37∼40)을 트랙상에 배치함으로써 DRAM 제어 회로나 테스트 회로의 다른 부분에 있어서 최상층에 자동 배치 배선되는 부분과의 관계에 의해, 스위치 배선(37∼40)에 요하는 면적을 작게 할 수 있다. 또한, eRAM에 있어서의 DRAM 제어 회로나 테스트 회로 이외 부분의 자동 배치 배선과의 관계에 의해, 스위치 배선(37∼40)을 트랙상에 배치함으로써 DRAM 제어 회로나 테스트 회로의 스위치 배선(37∼40)에 요하는 면적을 작게 할 수 있어, 반도체 장치의 집적도가 저하되는 것을 억제할 수 있다. 또한, 스위치 배선(37∼40)을 I 자형으로 하면, 예를 들어 L 자형으로 하는 경우에 비해 레이아웃 면적을 작게 할 수 있다.

도 6은 셀의 높이와 최상층의 배선과의 관계를 나타내는 개념도이다. 셀(50∼52)이 배치되어 있다. 이들 셀(50∼52)은 부호(53)으로 나타낸 화살표의 높이를 각각 갖고 있다. 부호(54∼57)로 표시하고 있는 것은 트랙이다. 셀(50∼52)은 각각 최상층에 배선 가능한 영역(58∼60)을 갖고 있다. 셀(50∼52)의 높이가 트랙(54∼57) 간격의 정수배로 되어 있지 않은 경우에는, 최상층에 배선 가능한 영역(58∼60)과 트랙(54∼57)이 어긋나기 때문에, 배선할 수 없는 트랙(55∼57)이 발생하여 집적도가 저하된다. 따라서, 지연 조정용 셀의 셀 높이를 최상층의 트랙 간격의 정수배로 함으로써, 스위치 배선 혹은 지연 조정용 셀을 조밀하게 배치할 수 있어, 집적도의 저하를 방지할 수 있다.

도 7은 지연 조정용 셀에 배치되는 스위치 배선의 레이아웃의 일례를 나타내는 개념도이다. 도 8은 스위치 배선의 개념을 나타내는 회로도이다. 지연 조정용 셀(60)의 스위치 배선(61)은, 노드(63, 64, 65)와 그들 노드(63∼65) 사이를 접속하는 스위치 배선부(66, 67)를 구비하여 구성되어 있다. 스위치 배선(61)은 최상층의 배선용 트랙(68) 위에 배치되고, 한 층 아래의 배선용 트랙(69) 위에 각 노드(63∼65)가 배치되며, 즉, 트랙(69) 간격의 정수배의 길이를 갖는다. 배선이 물리적인 폭을 갖고 존재하며, 인접하는 배선용 트랙상의 배선간에는 소정의 공간이 존재하기 때문에, 최상층보다 1층 아래의 배선용 트랙과 1개 이상 교차하도록 구성하지 않으면, 자동 배치 배선의 효율을 떨어뜨리게 된다. 지연 조정용 셀(60)은, 스위치 배선(61)에 관한 상술한 규칙이 기술되어 있어, 지연 조정용 셀(60)의 기술에 의해 이들 규칙도 기술한 것으로 한다.

도 9 및 도 11은 자동 배치 배선이 종료되었을 때의 최상층과 그 한 층 아래의 배선 상태의 일례를 나타내는 레이아웃도이다. 도 10 및 도 12는 각각 도 9 및 도 11의 스위치 배선 상태를 나타내는 개념도이다. 노드(63)에는 최상층보다도 한 층 아래의 배선(70)이 비아 콘택트(71)를 거쳐 접속되어 있다. 노드(63, 65)에는 최상층의 배선(72, 73)이 각각 접속되어 있다. 도 9의 상태에서는, 노드(63)와 노드(65)가 접속되어 있지만, 스위치 배선부(66)를 FIB에 의해 절단하고, 스위치 배선부(67)를 FIB에 의해 접속하면, 스위치 배선(61)의 접속이 전환되어 도 11에 도시하는 상태로 된다.

또한, 도 7에서는 노드(63∼65)가 하나의 트랙(68)상에 형성되는 예를 나타내었지만, 도 13에 도시하는 바와 같이 복수의 트랙(68a∼68c)에 형성되어 있어도 무방하며, 도 7의 경우와 마찬가지의 효과를 나타낸다. 도 13의 경우, 스위치 배선부(66, 67)는 각각 트랙(68a)과 트랙(68b) 사이 및 트랙(68b)과 트랙(68c) 사이에 배치된다.

도 14는 도 3에 도시하는 지연 조정용 셀(20)의 레이아웃의 다른 예를 도시하는 레이아웃도이다. 도 14에 도시하는 레이아웃이 도 4의 레이아웃과 다른 점은, 도 14의 스위치 배선군(23a, 23b)이 각각 하나의 트랙(30, 33)상에 형성되어 있다는 점이다. 도 14와 같이 구성하면, 도 4의 경우에 비해 최상층의 배선용 트랙 개수를 삭감할 수 있다.

다음에, 지연 조정용 셀의 다른 구성에 대하여 도 15를 이용하여 설명한다. 도 15에 도시하는 지연 조정용 셀의 구성이 도 3에 도시하는 지연 조정용 셀의 구성과 다른 점은, NOT 게이트(21a, 21b) 사이에 있는 신호선에 캐패시터(22a, 22c)가 접속되지 않을 경우에는 캐패시터(22a)의 양단에 전원 전압 Vdd가 인가되고, 캐패시터(22c)의 양단에 전원 전압 Vss가 인가된다는 점이다. 그 때문에, 스위치 배선군(23a, 23b)은 전원 전압 Vdd, Vss를 공급하기 위한 전원선(24)에 접속되어 있다. 그리고, 캐패시터(22b, 22d)의 타전극을 NOT 게이트(21a)와 NOT 게이트(21b) 사이에 있는 신호선에 접속하지 않은 경우에는, 캐패시터(22b, 22d)의 타전극에 전원 전압 Vdd, Vss를 인가한다. 이와 같이 캐패시터(22b, 22d)의 양 전극의 전압을 고정시킴으로써, 캐패시터(22b, 22d)의 타전극이 플로팅 상태로 되어 전기적 불량이 발생되는 것을 방지할 수 있다.

도 16은 도 15에 도시하는 지연 조정용 셀의 레이아웃의 일례를 설명하기 위한 레이아웃도이다. 도 16에 있어서는 최상층의 배선 및 그 한 층 아래의 배선이 도시되어 있다. 도 16의 레이아웃이 도 4의 레이아웃과 다른 점은, 캐패시터(22a, 22c)를 제외하고, 캐패시터(22b)의 타전극과 스위치 배선(37)의 접속점에 스위치 배선(83)을 마련하고 있다는 점이고, 캐패시터(22d)의 타전극과 스위치 배선(40)의 접속점에 스위치 배선(84)을 마련하고 있는 점이다. 이 스위치 배선(83, 84)은 각각 전원 전압 Vdd, Vss를 공급하기 위한 전원 배선(24, 25)에 접속되어 있다. 스위치 배선(37, 83) 및 스위치 배선(40, 84)은 각각의 세트에 있어서, 한쪽이 닫혀 있을 때에는 다른쪽이 열리는 상보적인 동작을 하도록 제어된다.

도 17은 도 15에 도시하는 지연 조정용 셀의 레이아웃의 다른 예를 설명하기 위한 레이아웃도이다. 도 17에 도시하는 레이아웃이 도 16의 레이아웃과 다른 점은, 도 17의 스위치 배선군(23a, 23b)이 각각 하나의 트랙(85, 86)상에 형성되어 있다는 점이다. 도 17과 같이 구성하면, 도 16의 경우에 비해 최상층의 배선용 트랙 개수를 삭감할 수 있다.

다음에, 지연 시간의 측정을 위한 패드가 최상층에 마련되어 있는 레이아웃을 도 18을 이용하여 설명한다. 도 18에 있어서, 참조 번호(90)은 탐침(探針)을 접촉시켜 전기적 특성을 측정하기 위한 패드이고, 그밖에 도 4와 동일한 부호는 도 4의 동일 부호 부분에 상당하는 것을 나타낸다. 최상층에 패드(90)가 형성되어 있음에 따라 웨이퍼 프로세스 종료후에 지연 시간을 측정할 수 있게 되고, 지연 시간의 실측 결과에 따라 스위치 배선(23a, 23b)을 전환할 수 있게 된다. 이러한 패드(90)는, 예를 들면 도 14, 도 16 및 도 17 등의, 지연 조정용 셀에 관한 다른 레이아웃으로 마련하는 것도 가능하다. 이 패드(90)에 탐침을 접촉시켜 신호 배선을 통해 전달되는 내부 클럭의 지연 시간을 측정함으로써, 지연 시간 조정의 확실도를 높여 집적 회로의 내부 클럭 지연의 적정화를 용이하게 실행할 수 있다.

이상과 같이 청구항 1에 기재된 집적 회로의 제조 방법에 따르면, 지연 조정용 소자의 접속을 변경하여 내부 클럭의 지연 시간을 조정할 수 있어, DRAM의 내부 클럭에 대한 소정 블럭의 자동 배치 배선이 가능해져, 레이아웃 설계에 소요되는 시간을 단축시키고, 집적 회로의 제조 공정 기간을 단축시킬 수 있다고 하는 효과가 있다.

청구항 2에 기재된 집적 회로의 제조 방법에 따르면, 회로 시뮬레이션의 결과에 근거하여 지연 조정용 셀의 접속을 변경해 지연 시간을 조정하는 것이 가능하며, 수정후 레이아웃도의 작성에 의해 레이아웃 설계의 재실행 회수를 감소시킴으로써 레이아웃 설계에 소요되는 시간을 단축시키고, 집적 회로의 제조 공정 기간을 단축시킬 수 있다고 하는 효과가 있다.

청구항 3에 기재된 집적 회로에 따르면, DRAM의 내부 클럭을 전달하는 신호선에 있어서의 지연 시간을 최상층의 배선 접속 관계를 변경함으로써 조정할 수 있고, 또한 최상층에 있어서의 논리나 DRAM 신호선과 스위치 배선의 배치 관계를 적절히 하여 레이아웃 면적의 증가를 억제할 수 있으며, 지연 조정용 소자를 마련함에 따른 면적의 증가를 억제하면서 집적 회로의 내부 클럭의 지연을 적정화시킬 수 있다고 하는 효과가 있다.

이상 본 발명자에 의해서 이루어진 발명을 상기 실시예에 따라 구체적으로 설명하였지만, 본 발명은 상기 실시예에 한정되는 것이 아니고, 그 요지를 이탈하지 않는 범위에서 여러 가지로 변경 가능한 것은 물론이다.

Claims

제품이 완성될 때까지의 기간 동안 접속 관계를 변경할 수 있는 배선에 의해 접속되는 지연 조정용 소자를 갖고, 또한 자동 배치 배선으로 사용할 수 있는 지연 조정용 셀을 준비하는 공정과,

다이나믹 랜덤 액세스 메모리의 내부 클럭에 대한 소정의 블럭에 관한 논리 회로도내에, 상기 지연 조정용 셀을 기술하는 공정과,

자동 배치 배선에 의해 상기 논리 회로도로부터 레이아웃도를 작성하는 공정과,

상기 레이아웃도에 근거하여 집적 회로를 형성하는 공정을 포함하는 반도체 장치의 제조 방법.
제 1 항에 있어서,

상기 레이아웃도를 작성하는 공정은,

상기 자동 배치 배선에 의해 형성되는 수정전 레이아웃도로부터 저항 및 용량을 추출하는 공정과,

상기 수정전 레이아웃도 및 상기 저항 및 용량의 정보를 이용하여 회로 시뮬레이션을 실행하는 공정과,

상기 회로 시뮬레이션의 결과에 따라 상기 지연 조정용 소자의 접속을 변경하여 수정후 레이아웃도를 작성하는 공정을 포함하는 것을 특징으로 하는 반도체 장치의 제조 방법.
논리와 다이나믹 랜덤 액세스 메모리가 배치되는 하나의 기판과,

상기 기판상에 배치되어 상기 논리와 상기 다이나믹 랜덤 액세스 메모리를 구성하기 위한 복수의 소자와,

상기 복수의 소자를 접속하기 위한 복수의 배선과,

상기 복수의 배선이 배치되는 복수의 배선층을 포함하되,

상기 복수의 소자는,

일전극과 타전극을 가지며, 또한 상기 일전극의 전위가 고정되어 있는 복수의 지연 조정용 소자를 포함하고,

상기 복수의 배선은,

상기 다이나믹 랜덤 액세스 메모리에서 사용되는 내부 클럭을 전달하기 위한 신호 배선과,

상기 복수의 배선층 중의 최상층에 있어서 동일 간격으로 배열되는 제 1 가상 직선 위에 배치되는 복수의 제 1 배선을 포함하며,

상기 복수의 지연 조정용 소자는, 각각 상기 복수의 제 1 배선 중 하나를 거쳐서 상기 신호 배선에 상기 타전극을 접속하고 있는 것을 특징으로 하는 반도체 장치.