JP2006172641A - 半導体回路およびその動作方法および遅延量制御回路システム - Google Patents
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Abstract
【課題】遅延量を調整する手段を内蔵したプリミティブセルを使用して、詳細配線後のタイミング調整が再配置・再配線することなく可能、又プロセス変動に基づく遅延ばらつきの調整が可能、更に、チップ形成後においても遅延調整が可能な半導体回路。
【解決手段】入力パッド(A)12と出力パッド(Z)14との間に接続された半導体回路10であって、入力パッド(A)12と出力パッド(Z)14との間に接続された第1バッファ16と、第1バッファ16と出力パッド(Z)14間の電流経路と固定電位間に並列接続可能な複数の容量18,20,22とを備え、複数の容量18,20,22のそれぞれと出力パッド(Z)14との間の接続状態を制御することを特徴とする半導体回路10およびその動作方法、およびチップ外部より半導体回路10を構成する複数個の制御端子付可変容量内蔵バッファの遅延量を調整する遅延量制御回路システム。
【選択図】図1
【解決手段】入力パッド(A)12と出力パッド(Z)14との間に接続された半導体回路10であって、入力パッド(A)12と出力パッド(Z)14との間に接続された第1バッファ16と、第1バッファ16と出力パッド(Z)14間の電流経路と固定電位間に並列接続可能な複数の容量18,20,22とを備え、複数の容量18,20,22のそれぞれと出力パッド(Z)14との間の接続状態を制御することを特徴とする半導体回路10およびその動作方法、およびチップ外部より半導体回路10を構成する複数個の制御端子付可変容量内蔵バッファの遅延量を調整する遅延量制御回路システム。
【選択図】図1
Description
本発明は、半導体回路に係り、特に遅延量を調整する手段を内蔵したプリミティブセル(可変遅延セル)を使用することにより、詳細配線後のタイミング調整が、再配置・再配線することなく可能になる半導体回路に関し、セルベース設計に使用されるものである。
従来のシンクロナス・ダイナミック・ランダムアクセスメモリ(SDRAM)では、メモリセルアレイを複数バンクに分割して、バンクを切り替えながら外部からのクロックに同期してデータの読み書きを連続して行うことができる。更に2倍のデータ転送レートを実現するダブルデータレート型のSDRAM(DDR-SDRAM)など高速データレートを目的としたメモリが近年主流になっている。しかしながら、ネットワーク系などランダムサイクルが重要なアプリケーションでは、同一バンク自体の動作を速くする必要がある。この問題を解決するのがダブルデータレート型ファーストサイクル・ランダムアクセスメモリ(DDR-FCRAM)である。DDR-FCRAMは、DDR-SDRAMのようにメモリセルアレイを複数バンクに分割し、外部クロックに同期して連続的に高速で読み書き動作が実現できる。DDR-FCRAMは、ダブルデータレートでデータ転送できるのみではなく、メモリセルアレイ動作の改良や新しいライトシステム方式によりランダムサイクルの高速化を実現しており、ネットワーク系などのアプリケーションで注目されている。
DDRインタフェース(I/F)やクロック生成回路等は、非常に厳しいタイミング調整を要求される。その調整量はプリミティブセルのバッファ遅延量以下である場合も多々ある。従来技術では、配線を意図的に迂回させたり関連セルを意図的に遠方に再配置したりしている。そのため、再配線、再抽出、再遅延計算等オーバヘッドが生じる。また、その修正の効果は行ってみなければわからないだけでなく、その修正が他の部分へ悪影響を及ぼすこともありえる。さらに、この調整方法は、基本的に遅延を増加させることしかできず、遅延を減少させる調整方法は無きに等しい。
DDRI/Fは非常に厳しいタイミング調整を要求される。例えば、64ビットのデータ信号全ての到達時間の差を±150ピコセコンド(ps)以内にする、というような制約である。現状のエンジニアリングデザイン(EDA)ツールにその制約を設定して実行しても、その制約が満たされることは難しく、結果を解析して人手で微調整を行う必要がある。例えば、Data[0]は30ps遅らせる、Data[1]は40ps早める、等々のように微調整を行う。しかしながら、プリミティブセルのバッファの遅延値が130nmプロセスで100〜200ps程度であるため、バッファを追加することにより信号到着時間を遅らせることは出来ない。そのため、意図的に配線を迂回させて配線容量を増大させ遅延調整を行う必要がある。信号到着時間を早めるためには、関連配線に対して1トラック空けて配線させ隣接間配線容量を減らしたり、配線長が短くなるようにセルを移動したりするが、その効果は微々たるものである。十分な改善が得られなかった場合は、制約緩和や配置からやり直しとなる。制約緩和はマージン緩和であり、信頼性・歩留まりの低下につながり、配置からやり直しの場合は設計終了までの期間が延びることになる。
異なるドライブ能力を有する複数のクロックドライバを備え、それぞれのクロックドライバをクロック信号線に任意に接続可能なASICにおいて、ドライブ能力(トランジスタのチャネル幅)補正が可能な(クロック)ドライバを備えたLSIについは、特許文献1に開示されている(特許文献1)。
基本セルと、複数の基本セルを有するトランジスタセルと、基本セル内の素子同士および基本セル同士を接続する配線パターンを有する配線セル群の遅延調整用セルライブラリを使用し、タイミングのずれを再配置配線せずに調整可能とした遅延調整用セルライブラリおよび遅延調整方法に関しては、例えば、特許文献2に開示されている(特許文献2)。
しかしながら、特許文献1はクロック遅延におけるホールドマージン調整を目的としており、プロセス変動に基づくばらつき調整については、考慮されていない。更に又、特許文献1および特許文献2は、いずれもプロセスの前、若しくはプロセス中に遅延調整を実行するものであり、チップ形成後の遅延調整については、考慮していない。
特開2001−111391号公報(図4、図5、図12、図13参照)
特開2001−230324号公報
本発明は、遅延量を調整する手段を内蔵したプリミティブセルを使用して、詳細配線後のタイミング調整が、再配置・再配線することなく可能であり、又プロセス変動に基づく遅延ばらつきの調整が可能であり、更に、チップ形成後においても遅延調整が可能な半導体回路を提供する。
本発明の実施の形態の第1の特徴は、(イ)入力パッドと出力パッドとの間に接続された半導体回路であって、(ロ)入力パッドと出力パッドとの間に接続された第1バッファと、(ハ)第1バッファと出力パッド間の電流経路と固定電位間に並列接続可能な複数の容量とを備え、(ニ)複数の容量のそれぞれと出力パッドとの間の接続状態を制御する半導体回路であることを要旨とする。
本発明の実施の形態の第2の特徴は、(イ)入力パッドと出力パッドとの間に接続され、入力パッドと出力パッドとの間に接続された第1バッファと、第1バッファと出力パッド間の電流経路と固定電位間に並列接続可能な複数の容量とを備え、複数の容量のそれぞれと出力パッドとの間の接続状態を制御する半導体回路の動作方法であって、(ロ)可変幅の中央近傍の可変容量内蔵バッファで詳細配線、遅延抽出、遅延計算、遅延解析を行うステップと、(ハ)遅らせる遅延量か否かを判定するステップと、(ニ)解析の結果、遅らせる遅延量であるならば、遅らせる遅延量を求めるステップと、(ホ)解析の結果、早める遅延量であるならば、早める遅延量を求めるステップと、(へ)求めた遅延量に基づき参照しているセルを入れ替えるステップとを備える導体回路の動作方法であることを要旨とする。
本発明の実施の形態の第3の特徴は、(イ)入力パッドと出力パッドとの間に接続され、入力パッドと出力パッドとの間に接続された第1バッファと、第1バッファと出力パッド間の電流経路と固定電位間に並列接続可能な複数の容量とを備え、複数の容量のそれぞれと出力パッドとの間の接続状態を制御するために、出力パッドと複数の容量との間にそれぞれ直列接続され,複数の容量と出力パッドとの間の接続状態を個別に制御する複数の制御端子を備える半導体回路を構成する、複数個の制御端子付可変容量内蔵バッファと、(ロ)チップ外部より書き込み可能な記憶素子と、(ハ)チップ外部より書き込み可能な記憶素子と、複数個の制御端子付可変容量内蔵バッファ内の複数の制御端子との間に接続される複数本の制御線とを備え、(ニ)電流経路と固定電位間に並列接続される複数の容量の接続状態を制御することによって、チップ外部より複数個の制御端子付可変容量内蔵バッファの遅延量を調整する遅延量制御回路システムであることを要旨とする。
本発明の半導体回路によれば、詳細配線後のタイミング調整を、再配置・再配線することなく実現することができ、又プロセス変動に基づく遅延ばらつきの調整が可能であり、更に、チップ形成後においても遅延調整が可能となる。
次に、図面を参照して、本発明の実施の形態を説明する。以下の図面の記載において、同一又は類似の部分には同一又は類似の符号を付している。ただし、図面は模式的なものであり、各ブロックの平面寸法、各回路構成の平面寸法、各可変トランジスタ幅等は現実のものとは異なることに留意すべきである。又、図面相互間においても互いの寸法の関係や比率が異なる部分が含まれていることはもちろんである。
また、以下に示す実施の形態は、この発明の技術的思想を具体化するための装置や方法を例示するものであって、この発明の技術的思想は、各ブロックの構成部品の配置等を下記のものに特定するものでない。この発明の技術的思想は、特許請求の範囲において、種々の変更を加えることができる。
本発明の実施の形態に係る半導体回路は、「遅延量を調整する手段を内蔵したプリミティブセル」を基本セルとして使用するものである。以下、「遅延量を調整する手段を内蔵したプリミティブセル」を適宜、「可変遅延セル(VDC:variable delay cell)」と呼ぶことにする。遅延量を調整する手段を内蔵したプリミティブセルを使用することにより、詳細配線後のタイミング調整が、再配置・再配線することなく可能になり、又プロセス変動に基づく遅延ばらつきの調整が可能になり、更に、チップ形成後においても遅延調整が可能になる。
可変遅延セル(VDC)に内蔵する遅延量を調整する方法には、可変容量を利用する方法、若しくは可変ドライブ力を利用する方法がある。可変ドライブ力を実現する方法としては、内蔵バッファ機能の組み合わせによる方法、或いは可変トランジスタ幅、即ちトランジスタのチャネル幅を調整する方法がある。更に、可変遅延セル(VDC)に内蔵する遅延量を調整する方法としては、可変容量と可変ドライブ力の両方を利用しても良い。更に又、可変遅延セル(VDC)に内蔵する遅延量を調整する手段を直接制御するための調整用端子を備えていても良い。
本発明の実施の形態に係る半導体回路によって可能となる調整対象とは以下の通りである。即ち、(a)バッファ遅延量以下の調整、(b)遅延量を減少させる調整、(c)チップになった後での遅延量調整、および(d)クロック・ツリー・シンセシス(CTS)後の意図的スキュー調整である。本発明の実施の形態に係る半導体回路においては、プリミティブセルを構成する可変遅延セル(VDC)によって、バッファ遅延量以下の調整機能によって、セルベースで100ps〜200ps以下の遅延に対応することができ、新しい技術課題を解決することができる。
本発明の実施の形態に係る半導体回路の大きな利点は、チップ形成後においても、遅延調整が可能な点である。更に又、130nm,90nm,65nm,55nm,45nmプロセスのように、微細加工が進みにつれて、各トランジスタゲート、バッファ、インバータ等において、データ遅延のばらつきが生じるが、本発明の実施の形態に係る半導体回路の大きな利点は、このようなデータ遅延のばらつきの調整が可能な点である。
本発明の実施の形態に係る半導体回路は、特にアナログインタフェースにおいてセルベースで、威力を発揮する技術である。具体的には、USBインタフェース、ディジタルアナログコンバータ(DAC)等の技術において、精密なデータ遅延調整を要求されるようになってきた点、更に又、DDR−RAM、SD−RAM等の、精密なデータ遅延調整が要求される厳しい状況に対しても、初めて対処可能な技術が本発明の実施の形態に係る半導体回路である。従来は、プロセスの前、若しくはプロセス中に遅延調整を設定し、チップ形成後は調整できない。本発明の実施の形態に係る半導体回路は、チップ形成後テスター状態で遅延調整が可能である。即ち、チップボード等のファームウェア実装或いはミドルウェア実装状態で、遅延調整が可能である。
更に説明すると、本発明実施の形態に係る半導体回路は、シリコン・オン・チップ(SoC)技術において、従来は問題とされなかったアナログインタフェースにおいて威力を発揮する技術である。USBインタフェース、ディジタルアナログコンバータ(DAC)等の技術において、精密なデータ遅延調整を要求されるようになってきた点、更に又、DDR−RAM、SD−RAM等の、精密なデータ遅延調整が要求される厳しい状況に対して、初めて、対処可能な技術が本発明の実施の形態に係る半導体回路である。即ち、アナログIPとDDR高速化の両方の融合化された技術分野、例えば、DDR−RAM、SD−RAMインタフェースにおいて、精密なデータ遅延調整が要求されるインタフェースの遅延量を調整することができる技術であり、単なるクロック遅延におけるホールドマージン調整を目的とするものではない。
本発明実施の形態に係る半導体回路は、高速化のための厳密なデータ遅延調整と、各インバータ、トランジスタゲート、バッファにおけるデータ遅延のばらつき調整を行うことができる。
本発明実施の形態に係る半導体回路の高速化のための精密なデータ遅延調整において、データ遅延を早める工夫としては、(a)配線容量を減らす、(b)レイアウトパターン上の直線ルートを選択して、容量Cを減らす、(c)ゲート配線パターン幅を広げて、抵抗Rを減らす、(d)隣接配線間の距離を取り、寄生容量Cpを減少化する等の手段がある。
一方、本発明の実施の形態に係る半導体回路においては、(a)可変遅延セル(VDC)を構成するプリミティブセルの構成を工夫することによって、バッファだけではないセル部分を調整し、微少な遅延量の制御をすることができる。又、(b)可変遅延セル(VDC)を構成するプリミティブセル内に制御用端子を設けて遅延量を実測し、実測値に基づいて、遅延量を調整することができる。本発明の実施の形態に係る半導体回路においては、制御端子付の場合、遅延量調整のみならず、歩留り向上および動作マージンの確保ができる。
本発明の実施の形態に係る半導体回路において、プリミティブセルを構成する可変遅延セル(VDC)は、例えば互いに値の異なる3個のキャパシタの並列回路からなる8通りに可変の可変容量を備えている。同じ値の3個のキャパシタの並列回路の場合には、特許文献1の例からも明らかなように、4通りにしか可変にできない。本発明の実施の形態に係る半導体回路においては、異なる容量を配置している点から、可変の幅が広く、n個の互いに値の異なるキャパシタの並列回路の場合、2n通りの可変幅を確保することもできる。
本発明の実施の形態に係る半導体回路においては、EDA(エンジニアリング・デザイン・オートメーション・ツール)と組み合わせることによって、論理シミュレーション、自動配線ツール、配置配線ツール、詳細配線、RC抽出、遅延計算、遅延解析、解析結果を実行することができる。
[第1の実施の形態]
(可変容量内蔵バッファ)
本発明の第1の実施の形態に係る半導体回路として、可変容量内蔵バッファ10の模式的回路構成は、図1に示すように、バッファ16と、バッファ16の入力に接続される入力パッド(A)12と、バッファ16の出力に接続される出力パッド(Z)14と、バッファ16の出力に配置され、それぞれ値が異なり,互いに並列接続可能な複数の容量18,20,22とを備える。複数の容量18,20,22と出力パッド(Z)14との間の接続状態を制御して、可変容量内蔵バッファ10の遅延量を調整することができる。
(可変容量内蔵バッファ)
本発明の第1の実施の形態に係る半導体回路として、可変容量内蔵バッファ10の模式的回路構成は、図1に示すように、バッファ16と、バッファ16の入力に接続される入力パッド(A)12と、バッファ16の出力に接続される出力パッド(Z)14と、バッファ16の出力に配置され、それぞれ値が異なり,互いに並列接続可能な複数の容量18,20,22とを備える。複数の容量18,20,22と出力パッド(Z)14との間の接続状態を制御して、可変容量内蔵バッファ10の遅延量を調整することができる。
或いは又、出力パッド(Z)14と複数の容量18,20,22との間に接続され,複数の容量18,20,22と出力パッド(Z)14との間の接続状態を制御するスイッチ24を備えていても良い。
図1の例では、容量18,20,22の数は3個であるが、3個に限られないことは勿論である。
本発明の第1の実施の形態に係る半導体回路として、図1に対応する可変容量内蔵バッファ10の配置配線ツールでの認識例は、図2に示すように極めて簡単に表すことができる。
本発明の第1の実施の形態に係る半導体回路として、可変容量内蔵バッファ10の可変容量接続例は、図1に基づいて、図3(a)〜(h)を示すように、8通りの模式的回路構成として表すことができる。図3(a)に示されるCNIVX8D0は容量18,20,22のいずれも接続されていない可変容量内蔵バッファ10の例を表す。図3(b)に示されるCNIVX8D1は容量18,20,22の内、一番小さな容量22のみが接続されている可変容量内蔵バッファ10の例を表す。図3(c)に示されるCNIVX8D2は容量18,20,22の内、容量20のみが接続されている可変容量内蔵バッファ10の例を表す。図3(d)に示されるCNIVX8D3は容量18,20,22の内、容量20と容量22が接続されている可変容量内蔵バッファ10の例を表す。図3(e)に示されるCNIVX8D4は容量18,20,22の内、容量18のみが接続されている可変容量内蔵バッファ10の例を表す。図3(f)に示されるCNIVX8D5は容量18,20,22の内、容量18と容量22が接続されている可変容量内蔵バッファ10の例を表す。図3(g)に示されるCNIVX8D6は容量18,20,22の内、容量18と容量20が接続されている可変容量内蔵バッファ10の例を表す。図3(h)に示されるCNIVX8D7は容量18,20,22のすべてが接続されている可変容量内蔵バッファ10の例を表す。
本発明の第1の実施の形態に係る半導体回路として、可変容量内蔵バッファ10の可変容量接続例は、図1乃至図3に示すように、3種類の異なる容量18,20,22を内蔵し、出力パッド(Z)14に接続するか,接続しないかにより、23=8種類の容量を作り出すことが可能となっている。接続を変更して容量を変えたとしても、配置配線ツールではいずれも、図2に示すように、入力パッド(A)12と、出力パッド(Z)14からなる端子位置は不変と認識される。従って、本発明の第1の実施の形態に係る半導体回路として、可変容量内蔵バッファ10の回路構成は、配線済み配線に影響を与えることなく、図3(a)〜(h)の8通りに、互いに置換可能である。
(遅延量調整)
可変幅の中央近傍の可変容量内蔵バッファCNIVX8D4で詳細配線、RC遅延抽出、遅延計算、遅延解析を行い、解析の結果、遅らせる遅延量、早める遅延量を求め、それらに基づき参照しているセルを入れ替える場合のバッファiData63〜iData0に対する出力および入力データ(.Z(Data[63]),.A(net63))〜(.Z(Data[0]),.A(net0))の様子は、模式的に図4に示すように表される。
可変幅の中央近傍の可変容量内蔵バッファCNIVX8D4で詳細配線、RC遅延抽出、遅延計算、遅延解析を行い、解析の結果、遅らせる遅延量、早める遅延量を求め、それらに基づき参照しているセルを入れ替える場合のバッファiData63〜iData0に対する出力および入力データ(.Z(Data[63]),.A(net63))〜(.Z(Data[0]),.A(net0))の様子は、模式的に図4に示すように表される。
可変容量内蔵バッファCNIVX8D0〜CNIVX8D7において、例えば、Data[63], Data[62]は早め、早める遅延量はData[63]の方が大きく、Data[1], Data[0]では遅らせ、遅らせる遅延量はData[0]の方が大きい場合のバッファiData63〜iData0に対する出力および入力データ(.Z(Data[63]),.A(net63))〜(.Z(Data[0]),.A(net0))の様子を模式的に図5に示す。
(動作方法)
本発明の第1の実施の形態に係る半導体回路として、可変容量内蔵バッファ10の動作方法は、図6に示すように、フローチャートを用いて表すことができる。
本発明の第1の実施の形態に係る半導体回路として、可変容量内蔵バッファ10の動作方法は、図6に示すように、フローチャートを用いて表すことができる。
(a)ステップS1において、まず、可変幅の中央近傍の可変容量内蔵バッファCNIVX8D4で詳細配線、RC抽出、遅延計算、遅延解析を行う。
(b)ステップS2において、遅らせる遅延量か否かを判定する。
(c)解析の結果、ステップS2において、YESであるならば、ステップS3において、遅らせる遅延量を求める。
(d)解析の結果、ステップS2において、NOであるならば、ステップS4において、早める遅延量を求める。
(e)次に、ステップS5において、求めた遅延量に基づき参照しているセルを入れ替える。
本発明の第1の実施の形態に係る半導体回路として、可変容量内蔵バッファ10の動作方法によれば、参照セルの入れ替えは既存の配線に全く影響を与えないため、詳細配線以降の処理を行うことなく遅延量の微調整が可能となる。
本発明の第1の実施の形態に係る半導体回路の遅延動作に関係する説明として、アドレス入力addrとデータ出力dataとの間の遅延の様子は、模式的に図7(a)に示すように表される。又、アドレス入力add[0]〜add[7]の間の遅延ばらつきの様子は、模式的に図7(b)に示すように表される。バッファ16に対する入力パッドA12と出力パッドZ14の様子は、模式的に図7(c)に示すように表される。(d)配置配線ツールでの認識例を示す様子は、模式的に図7(b)に示すように表される。
(クロックツリーシンセシス:CTS)
クロックツリーシンセシス(CTS)における意図的スキュー調整を説明するための回路構成は、図8に示すように表される。
クロックツリーシンセシス(CTS)における意図的スキュー調整を説明するための回路構成は、図8に示すように表される。
例えば、クロックソースとしてのPLL36,複数のバッファ34,フリップフロップ(F/F)A30およびフリップフロップ(F/F)B32からなるクロックツリーにおいて、F/FA30とF/FB32のそれぞれのクロック入力CLKにおけるデータ遅延は、遅延量を調整することで、意図的にクロックスキューを調整することができる。
F/FA30とF/FB32は、クロック入力端子CLK、データ入力端子D、及びデータ出力端子Qを備える。図8に示す回路構成図の動作波形は、図9に示すように模式的に表される。クロック信号波形VCに対して、F/FA30のデータ波形VAとF/FB32のデータ波形VBが模式的に表されている。図9において、サイクルタイムとは、クロックの立上りエッジ間の時間のことであり、例えば、t0=0ns,t2=10nsとすれば、サイクルタイムは10ns(100MHz)となる。
F/FA30のQ出力端子から出力されたデータは、パス経路42に配置された組合せロジック40を介して、サイクルタイム以内に次段のF/FB32のD入力端子に到達する必要がある。 スキューとは、PLL36 等のクロックソースからF/F のクロック端子CLKに到着するクロックの時間差のことである。
(例1)
PLL36 からF/FA30のクロック端子CLKまでの遅延が、3.456ns、PLL36からF/FB32の クロック端子CLKまでの遅延が、3.456nsであった場合、スキューは、0nsである。
PLL36 からF/FA30のクロック端子CLKまでの遅延が、3.456ns、PLL36からF/FB32の クロック端子CLKまでの遅延が、3.456nsであった場合、スキューは、0nsである。
(例2)
PLL36 からF/FA30のクロック端子CLKまでの遅延が、3.456ns、PLL36からF/FB32の クロック端子CLKまでの遅延が、3.000nsであった場合、スキューは、−0.456nsとなる。
PLL36 からF/FA30のクロック端子CLKまでの遅延が、3.456ns、PLL36からF/FB32の クロック端子CLKまでの遅延が、3.000nsであった場合、スキューは、−0.456nsとなる。
(例3)
PLL36 からF/FA30のクロック端子CLKまでの遅延が3.456ns、PLL36からF/FB32の クロック端子CLKまでの遅延が4.000nsであった場合、スキューは、+0.544nsとなる。
PLL36 からF/FA30のクロック端子CLKまでの遅延が3.456ns、PLL36からF/FB32の クロック端子CLKまでの遅延が4.000nsであった場合、スキューは、+0.544nsとなる。
通常は、スキューはなるべく小さくなるように CTS を行う。(例2)のように負のスキューの場合(データを受け取る方のクロックが早い場合)は、セットアップ(set up)特性が悪化し、最高動作周波数が低くなってしまう。(例3)のように正のスキューの場合(データを受け取る方のクロックが遅い場合)は、ホールド(hold) 特性が悪化し、誤動作してしまう。
(例1)のように理想的にCTSが実行できたとしても、F/FA30のQ出力から次段のF/FB32 のD入力まで、10.111nsにしかならな かったとすると、その場合の動作周波数は、100MHz(10ns)ではなく、98.9MHz(10.111ns)となってしまう。しかし、データを受け取る方のF/FB32のクロックを意図的に 0.111ns遅らせることにより、見かけ上、100MHz(10ns)動作とすることができる。
本発明の第1の実施の形態に係る可変遅延セルをクロックツリーに使用すれば、クロックツリー形成後、意図的にクロックを遅らせることができる。同様の効果は、データを出力する方のF/FA30のクロックを意図的に早めることによっても得ることができる。
本発明の第1の実施の形態に係る半導体回路によれば、遅延量の調整が可能となる。アドレス入力add[0]〜add[7]の間の遅延ばらつきの様子が、所定のデータ遅延tdに対して、模式的に図10(a)に示すように表される場合、アドレス入力add[0]〜add[7]の間の遅延ばらつきを調整した様子は、模式的に図10(b)に示すように表すことができる。このような遅延量の調整は、例えば、図10(c)に示すように、図3(e)に示したCNIVX8D4に対応するバッファiData63,iData62に対する出力および入力データ(.Z(Data[63]),.A(net63)),(.Z(Data[62]),.A(net62))を調整することで実現することができる。
本発明の第1の実施の形態に係る半導体回路によれば、遅延量を調整する手段を内蔵したプリミティブセルとして、可変容量内蔵バッファを使用することにより、詳細配線後のタイミング調整を、再配置・再配線することなく実現することができ、又プロセス変動に基づく遅延ばらつきの調整が可能であり、更に、チップ形成後においても遅延調整が可能となる。
[第2の実施の形態]
(制御端子付可変容量内蔵バッファ)
本発明の第2の実施の形態に係る半導体回路として、制御端子付可変容量内蔵バッファ60の模式的回路構成は、図11に示すように、バッファ16と、バッファ16の入力に接続される入力パッド(A)12と、バッファ16の出力に接続される出力パッド(Z)14と、バッファ16の出力に配置され,それぞれ値が異なり,互いに並列接続可能な複数の容量18,20,22と、出力パッド(Z)14と複数の容量18,20,22との間に接続され,複数の容量18,20,22と出力パッド(Z)14との間の接続状態を制御する制御端子(C2)52,(C1)51,(C0)50とを備える。
(制御端子付可変容量内蔵バッファ)
本発明の第2の実施の形態に係る半導体回路として、制御端子付可変容量内蔵バッファ60の模式的回路構成は、図11に示すように、バッファ16と、バッファ16の入力に接続される入力パッド(A)12と、バッファ16の出力に接続される出力パッド(Z)14と、バッファ16の出力に配置され,それぞれ値が異なり,互いに並列接続可能な複数の容量18,20,22と、出力パッド(Z)14と複数の容量18,20,22との間に接続され,複数の容量18,20,22と出力パッド(Z)14との間の接続状態を制御する制御端子(C2)52,(C1)51,(C0)50とを備える。
図11の例では、容量18,20,22の数は3個であるが、3個に限られないことは勿論である。
本発明の第2の実施の形態に係る半導体回路として、図11に対応する制御端子付可変容量内蔵バッファ10の配置配線ツールでの認識例は、図12に示すように極めて簡単に表すことができる。
制御端子(C2)52,(C1)51,(C0)50は、内蔵した容量18,20,22をそれぞれ出力パッド(Z)14に接続し、或いは切り離しするための端子である。これら制御端子(C2)52,(C1)51,(C0)50をオン,オフにすることにより、接続/切り離しが可能となる。
(遅延量制御回路システム)
本発明の第2の実施の形態に係る半導体回路の適用例として、遅延量制御回路システムの回路構成は、図13に示すように、複数個の制御端子付可変容量内蔵バッファ601,602,603・・・と、チップ外部より書き込み可能な記憶素子62と、チップ外部より書き込み可能な記憶素子62と複数個の制御端子付可変容量内蔵バッファ601,602,603・・・内の制御端子(C2)52,(C1)51,(C0)50との間に接続される複数本の制御線64とを備え、チップ外部より複数個の制御端子付可変容量内蔵バッファ601,602,603・・・の遅延量を調整することができる。
本発明の第2の実施の形態に係る半導体回路の適用例として、遅延量制御回路システムの回路構成は、図13に示すように、複数個の制御端子付可変容量内蔵バッファ601,602,603・・・と、チップ外部より書き込み可能な記憶素子62と、チップ外部より書き込み可能な記憶素子62と複数個の制御端子付可変容量内蔵バッファ601,602,603・・・内の制御端子(C2)52,(C1)51,(C0)50との間に接続される複数本の制御線64とを備え、チップ外部より複数個の制御端子付可変容量内蔵バッファ601,602,603・・・の遅延量を調整することができる。
図13に示すように、これら複数個の制御端子付可変容量内蔵バッファ601,602,603・・・内の制御端子(C2)52,(C1)51,(C0)50を、不揮発性メモリのようなチップ外部から書き込み可能な記憶素子から制御可能にすることにより、チップになった後でも、またチップがボードに実装されシステムに組み込まれた後でも、遅延量を調整することが可能となる。
本発明の第2の実施の形態に係る半導体回路によれば、遅延量を調整する手段を内蔵したプリミティブセルとして、制御端子付可変容量内蔵バッファを使用することにより、詳細配線後のタイミング調整を、再配置・再配線することなく実現することができ、又プロセス変動に基づく遅延ばらつきの調整が可能であり、更に、チップ形成後においても遅延調整が可能となる。
[第3の実施の形態]
(可変ドライブ力内蔵バッファ)
本発明の第3の実施の形態に係る半導体回路として、可変ドライブ力内蔵バッファ70の模式的回路構成は、図14に示すように、それぞれドライブ力が異なリ,互いに並列接続可能な複数のバッファ72,74,76と、複数のバッファ72,74,76の入力に接続される入力パッド(A)12と、複数のバッファ72,74,76の出力に接続される出力パッド(Z)14と、出力パッド(Z)14と複数のバッファ72,74,76の出力との間に接続され,複数のバッファ72,74,76と出力パッド(Z)14との間の接続状態を制御するスイッチとを備える。複数のバッファ72,74,76と出力パッド(Z)14との間の接続状態を制御して、可変ドライブ力内蔵バッファ70の遅延量を調整することができる。
(可変ドライブ力内蔵バッファ)
本発明の第3の実施の形態に係る半導体回路として、可変ドライブ力内蔵バッファ70の模式的回路構成は、図14に示すように、それぞれドライブ力が異なリ,互いに並列接続可能な複数のバッファ72,74,76と、複数のバッファ72,74,76の入力に接続される入力パッド(A)12と、複数のバッファ72,74,76の出力に接続される出力パッド(Z)14と、出力パッド(Z)14と複数のバッファ72,74,76の出力との間に接続され,複数のバッファ72,74,76と出力パッド(Z)14との間の接続状態を制御するスイッチとを備える。複数のバッファ72,74,76と出力パッド(Z)14との間の接続状態を制御して、可変ドライブ力内蔵バッファ70の遅延量を調整することができる。
図14の例では、バッファ74のみが出力パッド(Z)14に接続される構成例が示されているが、これに限られるものではないことは明らかである。図14の例では、バッファ72,74,76の数は3個であるが、3個に限られないことは勿論である。
本発明の第3の実施の形態に係る半導体回路として、図14に対応する可変ドライブ力内蔵バッファ70の配置配線ツールでの認識例は、図15に示すように極めて簡単に表すことができる。
本発明の第3の実施の形態に係る半導体回路として、可変ドライブ力内蔵バッファ70の可変ドライブ力の組み合わせ接続例は、図16(a)〜(h)を示すように、8通りの模式的回路構成として表すことができる。図16(a)に示される構成はバッファ72,74,76のいずれも接続されていない例であり、禁止される可変ドライブ力内蔵バッファ70の例を表す。図16(b)に示されるCNIVXVX1はバッファ72,74,76の内、一番ドライブ力小さなバッファ72のみが接続されている可変ドライブ力内蔵バッファ70の例を表す。図16(c)に示されるCNIVXVX2はバッファ72,74,76の内、バッファ74のみが接続されている可変ドライブ力内蔵バッファ70の例を表す。図16(d)に示されるCNIVXVX3はバッファ72,74,76の内、バッファ72とバッファ74が接続されている可変ドライブ力内蔵バッファ70の例を表す。図16(e)に示されるCNIVXVX4はバッファ72,74,76の内、バッファ76のみが接続されている可変ドライブ力内蔵バッファ70の例を表す。図16(f)に示されるCNIVXVX5はバッファ72,74,76の内、バッファ72とバッファ76が接続されている可変ドライブ力内蔵バッファ70の例を表す。図16(g)に示されるCNIVXVX6はバッファ72,74,76の内、バッファ74とバッファ76が接続されている可変ドライブ力内蔵バッファ70の例を表す。図16(h)に示されるCNIVXVX7はバッファ72,74,76のすべてが接続されている可変ドライブ力内蔵バッファ70の例を表す。
本発明の第3の実施の形態に係る半導体回路として、可変ドライブ力内蔵バッファ70の可変ドライブ力の接続例は、図14乃至図16に示すように、3種類の異なるバッファ72,74,76を内蔵し、出力パッド(Z)14に接続するか,接続しないかにより、23−1=7種類のドライブ力を作り出すことが可能となっている。接続を変更してドライブ力を変えたとしても、配置配線ツールではいずれも、図15に示すように、入力パッド(A)12と、出力パッド(Z)14からなる端子位置は不変と認識される。従って、本発明の第3の実施の形態に係る半導体回路として、可変ドライブ力内蔵バッファ70の回路構成は、配線済み配線に影響を与えることなく、図16(b)〜(h)の7通りに、互いに置換可能である。
本発明の第3の実施の形態に係る半導体回路によれば、遅延量を調整する手段を内蔵したプリミティブセルとして、可変ドライブ力内蔵バッファを使用することにより、従来技術では事実上不可能であったり再配置や再配線が必要であったりした詳細配線後のタイミング調整が、再配置・再配線することなく可能になる。
[第4の実施の形態]
(制御端子付可変ドライブ力内蔵バッファ)
本発明の第4の実施の形態に係る半導体回路として、制御端子付可変ドライブ力内蔵バッファ80の模式的回路構成は、図17に示すように、それぞれドライブ力が異なリ,互いに並列接続可能な複数のバッファ72,74,76と、複数のバッファ72,74,76の入力に接続される入力パッド(A)12と、複数のバッファ72,74,76の出力に接続される出力パッド(Z)14と、出力パッド(Z)14と複数のバッファ72,74,76の出力との間に接続され,複数のバッファ72,74,76と出力パッド(Z)14との間の接続状態を制御するための制御端子(C2)86,(C1)84,(C0)82とを備える。複数のバッファ72,74,76と出力パッド(Z)14との間の接続状態を制御して、可変ドライブ力内蔵バッファ70の遅延量を調整することができる。
(制御端子付可変ドライブ力内蔵バッファ)
本発明の第4の実施の形態に係る半導体回路として、制御端子付可変ドライブ力内蔵バッファ80の模式的回路構成は、図17に示すように、それぞれドライブ力が異なリ,互いに並列接続可能な複数のバッファ72,74,76と、複数のバッファ72,74,76の入力に接続される入力パッド(A)12と、複数のバッファ72,74,76の出力に接続される出力パッド(Z)14と、出力パッド(Z)14と複数のバッファ72,74,76の出力との間に接続され,複数のバッファ72,74,76と出力パッド(Z)14との間の接続状態を制御するための制御端子(C2)86,(C1)84,(C0)82とを備える。複数のバッファ72,74,76と出力パッド(Z)14との間の接続状態を制御して、可変ドライブ力内蔵バッファ70の遅延量を調整することができる。
図17の例では、バッファ72,74,76の数は3個であるが、3個に限られないことは勿論である。
本発明の第4の実施の形態に係る半導体回路として、図17に対応する制御端子付可変ドライブ力内蔵バッファ80の配置配線ツールでの認識例は、図18に示すように極めて簡単に表すことができる。
本発明の第4の実施の形態に係る半導体回路によれば、遅延量を調整する手段を内蔵したプリミティブセルとして、制御端子付可変ドライブ力内蔵バッファ80を使用することにより、詳細配線後のタイミング調整を、再配置・再配線することなく実現することができ、又プロセス変動に基づく遅延ばらつきの調整が可能であり、更に、チップ形成後においても遅延調整が可能となる。
[第5の実施の形態]
(チャネル幅を調整可能な可変ドライブ力内蔵バッファ)
バッファのドライブ力は、バッファを構成するトランジスタのチャネル幅を調整して可変にすることができる。
(チャネル幅を調整可能な可変ドライブ力内蔵バッファ)
バッファのドライブ力は、バッファを構成するトランジスタのチャネル幅を調整して可変にすることができる。
本発明の第5の実施の形態に係る半導体回路として、トランジスタのチャネル幅WLを調整可能な可変ドライブ力内蔵バッファの模式的平面パターン構成は、図19(a)に示すように、特定のチャネル幅(例えば、5W×2=10W)を有するMOSトランジスタからなるインバータを2段接続した構成を有するバッファと、バッファの入力に接続される入力パッドAと、バッファの出力に接続される出力パッドZとを備える。ここで、Wはソース領域、或いはドレイン領域に配置されるコンタクトホールの幅に対応するチャネル幅の単位である。負荷側のMOSトランジスタは電源電圧VDDに接続され、駆動側のMOSトランジスタは低電位電源VSSに接続される。一段目のインバータの出力電位をV0と表示している。更に模式的回路構成は、図19(b)に示すように、図19(a)に対応して、電源電圧VDDと低電位電源VSSに接続され,MOSインバータを2段接続した構成を有するバッファと、バッファの入力端子Aと、バッファの出力端子Zとを備える。更に又、本発明の第5の実施の形態に係る半導体回路として、MOSトランジスタのチャネル幅WLを調整可能な可変ドライブ力内蔵バッファの5種類の模式的平面パターン構成は、図20(a)〜(e)にそれぞれ示すように、各MOSトランジスタ部分のゲート電極の長さを調整することによって得られる。図20(a)〜(e)は、それぞれチャネル幅WL=5W,8W,4W,6W,3Wの場合に対応している。MOSトランジスタのチャネル幅WLを調整することによって、MOSトランジスタの相互インダクタンスgmを調整することができ、バッファを構成した場合にドライブ力を調整することができる。従って、本発明の第5の実施の形態に係る半導体回路として、MOSトランジスタのチャネル幅WLを調整可能な可変ドライブ力内蔵バッファを構成することができる。
本発明の第5の実施の形態に係る半導体回路によれば、遅延量を調整する手段を内蔵したプリミティブセルとして、トランジスタのチャネル幅WLを調整可能な可変ドライブ力内蔵バッファを使用することにより、詳細配線後のタイミング調整を、再配置・再配線することなく実現することができ、又プロセス変動に基づく遅延ばらつきの調整が可能であり、更に、チップ形成後においても遅延調整が可能となる。
[第6の実施の形態]
(可変容量および可変ドライブ力内蔵バッファ)
本発明の第6の実施の形態に係る半導体回路として、可変ドライブ力内蔵および可変容量内蔵バッファ120の模式的回路は、図21(a)に示すように、それぞれドライブ力が異なリ,互いに並列接続可能な複数のバッファ72,74,76と、複数のバッファ72,74,76の入力に接続される入力パッド(A)12と、複数のバッファ72,74,76の出力に接続される出力パッド(Z)14と、出力パッド(Z)14と複数のバッファ72,74,76の出力との間に接続され,複数のバッファ72,74,76と出力パッド(Z)14との間の接続状態を制御するスイッチ78と、複数のバッファ72,74,76の出力に配置され,それぞれ値が異なり、互いに並列接続可能な複数の容量18,20,22と、出力パッド(Z)14と複数の容量18,20,22との間に接続され,複数の容量18,20,22と出力パッド(Z)14との間の接続状態を制御するスイッチ24とを備える。複数の容量18,20,22と出力パッド(Z)14との間の接続状態を制御して、可変ドライブ力内蔵および可変容量内蔵バッファ120の遅延量を調整することができる。
(可変容量および可変ドライブ力内蔵バッファ)
本発明の第6の実施の形態に係る半導体回路として、可変ドライブ力内蔵および可変容量内蔵バッファ120の模式的回路は、図21(a)に示すように、それぞれドライブ力が異なリ,互いに並列接続可能な複数のバッファ72,74,76と、複数のバッファ72,74,76の入力に接続される入力パッド(A)12と、複数のバッファ72,74,76の出力に接続される出力パッド(Z)14と、出力パッド(Z)14と複数のバッファ72,74,76の出力との間に接続され,複数のバッファ72,74,76と出力パッド(Z)14との間の接続状態を制御するスイッチ78と、複数のバッファ72,74,76の出力に配置され,それぞれ値が異なり、互いに並列接続可能な複数の容量18,20,22と、出力パッド(Z)14と複数の容量18,20,22との間に接続され,複数の容量18,20,22と出力パッド(Z)14との間の接続状態を制御するスイッチ24とを備える。複数の容量18,20,22と出力パッド(Z)14との間の接続状態を制御して、可変ドライブ力内蔵および可変容量内蔵バッファ120の遅延量を調整することができる。
図21(a)の例では、バッファ74のみが出力パッド(Z)14に接続される構成例が示されているが、これに限られるものではないことは明らかである。バッファ72,74,76の接続例としては、図16に示したように、7通りの接続例が可能である。
本発明の第6の実施の形態に係る半導体回路として、図21(a)に対応する可変ドライブ力内蔵および可変容量内蔵バッファ120の配置配線ツールでの認識例は、図2に示すように極めて簡単に表すことができる。
図21(a)の例では、容量18,20,22の数は3個であるが、3個に限られないことは勿論である。又、図21(a)の例では、バッファ72,74,76の数は3個であるが、3個に限られないことは勿論である。
(可変容量および制御端子付可変ドライブ力内蔵バッファ)
本発明の第6の実施の形態の変形例に係る半導体回路として、可変ドライブ力内蔵および制御端子付可変容量内蔵バッファ130の模式的回路は、図21(b)に示すように、それぞれドライブ力が異なリ,互いに並列接続可能な複数のバッファ72,74,76と、複数のバッファ72,74,76の入力に接続される入力パッド(A)12と、複数のバッファ72,74,76の出力に接続される出力パッド(Z)14と、出力パッド(Z)14と複数のバッファ72,74,76の出力との間に接続され,複数のバッファ72,74,76と出力パッド(Z)14との間の接続状態を制御するスイッチ78と、複数のバッファ72,74,76の出力に配置され,それぞれ値が異なり、互いに並列接続可能な複数の容量18,20,22と、出力パッド(Z)14と複数の容量18,20,22との間に接続され,複数の容量18,20,22と出力パッド(Z)14との間の接続状態を制御するための制御端子(C2)52,(C1)51,(C0)50とを備える。複数の容量18,20,22と出力パッド(Z)14との間の接続状態を制御して、可変ドライブ力内蔵および可変容量内蔵バッファ120の遅延量を調整することができる。
本発明の第6の実施の形態の変形例に係る半導体回路として、可変ドライブ力内蔵および制御端子付可変容量内蔵バッファ130の模式的回路は、図21(b)に示すように、それぞれドライブ力が異なリ,互いに並列接続可能な複数のバッファ72,74,76と、複数のバッファ72,74,76の入力に接続される入力パッド(A)12と、複数のバッファ72,74,76の出力に接続される出力パッド(Z)14と、出力パッド(Z)14と複数のバッファ72,74,76の出力との間に接続され,複数のバッファ72,74,76と出力パッド(Z)14との間の接続状態を制御するスイッチ78と、複数のバッファ72,74,76の出力に配置され,それぞれ値が異なり、互いに並列接続可能な複数の容量18,20,22と、出力パッド(Z)14と複数の容量18,20,22との間に接続され,複数の容量18,20,22と出力パッド(Z)14との間の接続状態を制御するための制御端子(C2)52,(C1)51,(C0)50とを備える。複数の容量18,20,22と出力パッド(Z)14との間の接続状態を制御して、可変ドライブ力内蔵および可変容量内蔵バッファ120の遅延量を調整することができる。
図21(b)の例では、バッファ74のみが出力パッド(Z)14に接続される構成例が示されているが、これに限られるものではないことは明らかである。バッファ72,74,76の接続例としては、図16に示したように、7通りの接続例が可能である。
本発明の第6の実施の形態の変形例に係る半導体回路として、図21(b)に対応する可変ドライブ力内蔵および制御端子付可変容量内蔵バッファ130の配置配線ツールでの認識例は、図12に示すように極めて簡単に表すことができる。
図21(b)の例では、容量18,20,22の数は3個であるが、3個に限られないことは勿論である。又、図21(b)の例では、バッファ72,74,76の数は3個であるが、3個に限られないことは勿論である。
本発明の第6の実施の形態に係る半導体回路によれば、遅延量を調整する手段を内蔵したプリミティブセルとして、可変容量および可変ドライブ力内蔵バッファ或いは可変容量および制御端子付可変ドライブ力内蔵バッファを使用することにより、詳細配線後のタイミング調整を、再配置・再配線することなく実現することができ、又プロセス変動に基づく遅延ばらつきの調整が可能であり、更に、チップ形成後においても遅延調整が可能となる。
[第7の実施の形態]
(インバータ2段で構成された可変容量内蔵バッファ)
本発明の第7の実施の形態に係る半導体回路として、インバータ2段で構成された可変容量内蔵バッファ140の模式的回路構成は、図22に示すように、バッファ16と、バッファ16の入力に接続される入力パッド(A)12と、バッファ16の出力に接続される出力パッド(Z)14と、バッファ16の出力に配置され,それぞれ値が異なリ,互いに並列接続可能な複数の容量18,20,22と、出力パッド(Z)14と複数の容量18,20,22との間に接続され,複数の容量18,20,22と出力パッド(Z)14との間の接続状態を制御するスイッチ24とを備え、更にバッファ16は、第1段目のインバータ90および第2段目のインバータ90と、第1段目のインバータ90および第2段目のインバータ90間に配置され,それぞれ値が異なり,互いに並列接続可能な複数の容量92,94,96と、第1段目のインバータ90の出力と複数の容量92,94,96との間に接続され,複数の容量92,94,96と第1段目のインバータ90の出力との間の接続状態を制御するスイッチ98とを備える。
(インバータ2段で構成された可変容量内蔵バッファ)
本発明の第7の実施の形態に係る半導体回路として、インバータ2段で構成された可変容量内蔵バッファ140の模式的回路構成は、図22に示すように、バッファ16と、バッファ16の入力に接続される入力パッド(A)12と、バッファ16の出力に接続される出力パッド(Z)14と、バッファ16の出力に配置され,それぞれ値が異なリ,互いに並列接続可能な複数の容量18,20,22と、出力パッド(Z)14と複数の容量18,20,22との間に接続され,複数の容量18,20,22と出力パッド(Z)14との間の接続状態を制御するスイッチ24とを備え、更にバッファ16は、第1段目のインバータ90および第2段目のインバータ90と、第1段目のインバータ90および第2段目のインバータ90間に配置され,それぞれ値が異なり,互いに並列接続可能な複数の容量92,94,96と、第1段目のインバータ90の出力と複数の容量92,94,96との間に接続され,複数の容量92,94,96と第1段目のインバータ90の出力との間の接続状態を制御するスイッチ98とを備える。
図22の例では、容量18,20,22の数は3個であるが、3個に限られないことは勿論である。又、インバータ間に配置される容量92,94,96の数は3個であるが、3個に限られないことは勿論である。尚、図22において、容量18,20,22は省略されていても良いことは勿論である。容量18,20,22を省略した場合には、本発明の第7の実施の形態に係る半導体回路の可変容量性能は、インバータ90間に接続された容量92,94,96によって、調整されることになる。
本発明の第7の実施の形態に係る半導体回路において、バッファ16は、インバータ90が2段で構成されているが、インバータ間に可変容量を適用することによって、バッファ16のドライブ力も調整可能となる。
本発明の第7の実施の形態に係る半導体回路として、図22に対応するインバータ2段で構成された可変容量内蔵バッファ140の配置配線ツールでの認識例は、図2に示すように極めて簡単に表すことができる。
本発明の第7の実施の形態に係る半導体回路によれば、遅延量を調整する手段を内蔵したプリミティブセルとして、インバータ2段で構成された可変容量内蔵バッファを使用することにより、詳細配線後のタイミング調整を、再配置・再配線することなく実現することができ、又プロセス変動に基づく遅延ばらつきの調整が可能であり、更に、チップ形成後においても遅延調整が可能となる。
[第8の実施の形態]
(インバータ2段で構成された制御端子付可変容量内蔵バッファ)
本発明の第8の実施の形態に係る半導体回路として、インバータ2段で構成された制御端子付可変容量内蔵バッファ150の模式的回路構成は、図23(a)に示すように、バッファ16と、バッファ16の入力に接続される入力パッド(A)12と、バッファ16の出力に接続される出力パッド(Z)14と、バッファ16の出力に配置され,それぞれ値が異なリ,互いに並列接続可能な複数の容量18,20,22と、出力パッド(Z)14と複数の容量18,20,22との間に接続され,複数の容量18,20,22と出力パッド(Z)14との間の接続状態を制御するための制御端子(C2)52,(C1)51,(C0)50とを備え、更にバッファ16は、第1段目のインバータ90および第2段目のインバータ90と、第1段目のインバータ90および第2段目のインバータ90間に配置され,それぞれ値が異なり,互いに並列接続可能な複数の容量92,94,96と、第1段目のインバータ90の出力と複数の容量92,94,96との間に接続され,複数の容量92,94,96と第1段目のインバータ90の出力との間の接続状態を制御するための制御端子(C2)52,(C1)51,(C0)50とを備える。
(インバータ2段で構成された制御端子付可変容量内蔵バッファ)
本発明の第8の実施の形態に係る半導体回路として、インバータ2段で構成された制御端子付可変容量内蔵バッファ150の模式的回路構成は、図23(a)に示すように、バッファ16と、バッファ16の入力に接続される入力パッド(A)12と、バッファ16の出力に接続される出力パッド(Z)14と、バッファ16の出力に配置され,それぞれ値が異なリ,互いに並列接続可能な複数の容量18,20,22と、出力パッド(Z)14と複数の容量18,20,22との間に接続され,複数の容量18,20,22と出力パッド(Z)14との間の接続状態を制御するための制御端子(C2)52,(C1)51,(C0)50とを備え、更にバッファ16は、第1段目のインバータ90および第2段目のインバータ90と、第1段目のインバータ90および第2段目のインバータ90間に配置され,それぞれ値が異なり,互いに並列接続可能な複数の容量92,94,96と、第1段目のインバータ90の出力と複数の容量92,94,96との間に接続され,複数の容量92,94,96と第1段目のインバータ90の出力との間の接続状態を制御するための制御端子(C2)52,(C1)51,(C0)50とを備える。
図23(a)の例では、容量18,20,22の数は3個であるが、3個に限られないことは勿論である。又、インバータ間に配置される容量92,94,96の数は3個であるが、3個に限られないことは勿論である。尚、図23において、容量18,20,22は省略されていても良いことは勿論である。容量18,20,22を省略した場合には、本発明の第8の実施の形態に係る半導体回路の可変容量性能は、インバータ90間に接続された容量92,94,96によって、調整されることになる。
本発明の第8の実施の形態に係る半導体回路において、バッファ16は、インバータ90が2段で構成されているが、インバータ間に可変容量を適用することによって、バッファ16のドライブ力も調整可能となる。更に、図23(b)に示すように、制御端子(C2)52,(C1)51,(C0)50付きの容量92,94,96を制御することによって、出力パッド(Z)14の電圧Vzの波形の立上りを精密に調整できるという利点も有する。
本発明の第8の実施の形態に係る半導体回路として、図23(a)に対応するインバータ2段で構成された制御端子付可変容量内蔵バッファ150の配置配線ツールでの認識例は、容量18,20,22を省略した場合には、図12に示すように極めて簡単に表すことができる。
本発明の第8の実施の形態に係る半導体回路においては、制御端子数が増加するというデメリットは存在するが、波形の立上り、立下りの微調整可能であるというメリットが存在する。
(遅延量制御回路システム)
本発明の第8の実施の形態に係る半導体回路の適用例として、遅延量制御回路システムの回路構成は、図13と同様に、複数個の制御端子付可変容量内蔵バッファ150と、チップ外部より書き込み可能な記憶素子62と、チップ外部より書き込み可能な記憶素子62と制御端子付可変容量内蔵バッファ150内のインバータ90間の制御端子(C2)52,(C1)51,(C0)50との間に接続される複数本の制御線64とを備え、チップ外部より複数個の制御端子付可変容量内蔵バッファ150の遅延量を調整することができる。
本発明の第8の実施の形態に係る半導体回路の適用例として、遅延量制御回路システムの回路構成は、図13と同様に、複数個の制御端子付可変容量内蔵バッファ150と、チップ外部より書き込み可能な記憶素子62と、チップ外部より書き込み可能な記憶素子62と制御端子付可変容量内蔵バッファ150内のインバータ90間の制御端子(C2)52,(C1)51,(C0)50との間に接続される複数本の制御線64とを備え、チップ外部より複数個の制御端子付可変容量内蔵バッファ150の遅延量を調整することができる。
図13と同様に、複数個の制御端子付可変容量内蔵バッファ150内のインバータ90間の制御端子(C2)52,(C1)51,(C0)50を不揮発性メモリのようなチップ外部から書き込み可能な記憶素子62から制御可能にすることにより、チップになった後でも、またチップがボードに実装されシステムに組み込まれた後でも、遅延量を調整することが可能となる。
本発明の第8の実施の形態に係る半導体回路によれば、遅延量を調整する手段を内蔵したプリミティブセルとして、インバータ2段で構成された制御端子付可変容量内蔵バッファを使用することにより、詳細配線後のタイミング調整を、再配置・再配線することなく実現することができ、又プロセス変動に基づく遅延ばらつきの調整が可能であり、更に、チップ形成後においても遅延調整が可能となる。
[第9の実施の形態]
(インバータ2段で構成された可変ドライブ力内蔵バッファ)
本発明の第9の実施の形態に係る半導体回路として、個々のインバータに可変ドライブ力を適用した、インバータ2段で構成された可変ドライブ力内蔵バッファ160の構成は、図24に示すように、それぞれドライブ力が異なリ,互いに並列接続可能な複数の第1段目のインバータ100,102,104と、それぞれドライブ力が異なリ,互いに並列接続可能な複数の第2段目のインバータ100,102,104と、複数の第1段目のインバータ100,102,104の入力に接続される入力パッド(A)12と、複数の第2段目のインバータ100,102,104の出力に接続される出力パッド(Z)14と、複数の第1段目のインバータ100,102,104と複数の第2段目のインバータ100,102,104の入力との接続状態を制御するスイッチ106と、複数の第2段目のインバータ100,102,104と出力パッド(Z)14との間の接続状態を制御するスイッチ106とを備える。
(インバータ2段で構成された可変ドライブ力内蔵バッファ)
本発明の第9の実施の形態に係る半導体回路として、個々のインバータに可変ドライブ力を適用した、インバータ2段で構成された可変ドライブ力内蔵バッファ160の構成は、図24に示すように、それぞれドライブ力が異なリ,互いに並列接続可能な複数の第1段目のインバータ100,102,104と、それぞれドライブ力が異なリ,互いに並列接続可能な複数の第2段目のインバータ100,102,104と、複数の第1段目のインバータ100,102,104の入力に接続される入力パッド(A)12と、複数の第2段目のインバータ100,102,104の出力に接続される出力パッド(Z)14と、複数の第1段目のインバータ100,102,104と複数の第2段目のインバータ100,102,104の入力との接続状態を制御するスイッチ106と、複数の第2段目のインバータ100,102,104と出力パッド(Z)14との間の接続状態を制御するスイッチ106とを備える。
図24の例では、インバータ102に関係するスイッチ106のみが接続される構成例が示されているが、これに限られるものではないことは明らかである。互いに並列に接続可能なインバータ100,102,104の接続例としては、図16に示したように、7通りの接続例が可能である。
3個並列に接続したインバータ100,102,104からなる並列回路を2段直列接続することで、バッファは、インバータが2段で構成される。個々のインバータに対し可変ドライブ力を適用して、本発明の第9の実施の形態に係る半導体回路におけるインバータ2段で構成された可変ドライブ力内蔵バッファ160が構成される。それぞれのインバータ100,102,104はスイッチ106を有し、スイッチ106のオン/オフによって、図6に示した回路構成と同様に、7通りの可変ドライブ力が得られる。従って、3個並列に接続したインバータ100,102,104からなる並列回路を2段直列接続することで、バッファとしては、7×7=49通りのインバータの接続状態が得られ、ドライブ力を調整することができる。図24の例では、インバータ100,102,104の数は3個であるが、3個に限られないことは勿論である。
インバータ100,102,104のような可変ドライブ力は、例えば、図19乃至図20に示したように、トランジスタのチャネル幅を調整することによって、実現することができる。
本発明の第9の実施の形態に係る半導体回路として、図24に対応するインバータ2段で構成された可変ドライブ力内蔵バッファ160の配置配線ツールでの認識例は、図15に示すように極めて簡単に表すことができる。
本発明の第9の実施の形態に係る半導体回路によれば、遅延量を調整する手段を内蔵したプリミティブセルとして、インバータ2段で構成された可変ドライブ力内蔵バッファを使用することにより、詳細配線後のタイミング調整を、再配置・再配線することなく実現することができ、又プロセス変動に基づく遅延ばらつきの調整が可能であり、更に、チップ形成後においても遅延調整が可能となる。
[第10の実施の形態]
(可変容量内蔵NANDゲート)
以上の第1の実施の形態乃至第9の実施の形態においては、VDCを構成するプリミティブセルをバッファを用いて構成する例を説明したが、VDCを構成するプリミティブセルとしては、バッファだけではなく、他のトランジスタゲート等からなるプリミティブセルを適用することもできる。
(可変容量内蔵NANDゲート)
以上の第1の実施の形態乃至第9の実施の形態においては、VDCを構成するプリミティブセルをバッファを用いて構成する例を説明したが、VDCを構成するプリミティブセルとしては、バッファだけではなく、他のトランジスタゲート等からなるプリミティブセルを適用することもできる。
本発明の第10の実施の形態に係る半導体回路として、可変容量内蔵NANDゲート170の模式的回路構成は、図25に示すように、NANDゲート110と、NANDゲート110の入力の接続される入力パッド(A)121および(B)122と、NANDゲート110の出力に接続される出力パッド(Z)14と、NANDゲート110の出力に配置され,それぞれ値が異なリ,互いに並列接続可能な複数の容量18,20,22と、NANDゲート110の出力パッド(Z)14と複数の容量18,20,22との間に接続され、複数の容量18,20,22と出力パッド(Z)14との間の接続状態を制御するスイッチ24とを備える。図25の例では、容量18,20,22の数は3個であるが、3個に限られないことは勿論である。
本発明の第10の実施の形態に係る半導体回路として、図25に対応する可変容量内蔵NANDゲート170の配置配線ツールでの認識例も、図2と同様に、極めて簡単に表すことができることは明らかである。
本発明の第10の実施の形態に係る半導体回路として、図25に対応する可変容量内蔵NANDゲート170は、図22に示すように、インバータ2段で構成された可変容量内蔵バッファ140と同様の構成に適用することができることは勿論である。即ち、図22においてインバータ90の代わりにNANDゲート110を適用することもできる。
或いは又、図24に示すように、インバータ2段で構成された可変ドライブ力内蔵バッファ160と同様の構成に適用することもできる。即ち、図24においてインバータ100,102,104の代わりにそれぞれドライブ力を調整したNANDゲート110を適用することもできる。可変ドライブ力は、例えば、図19乃至図20に示したように、トランジスタのチャネル幅を調整することによって、実現することができる。
本発明の第10の実施の形態に係る半導体回路によれば、遅延量を調整する手段を内蔵したプリミティブセルとして、可変容量内蔵NANDゲートを使用することにより、詳細配線後のタイミング調整を、再配置・再配線することなく実現することができ、又プロセス変動に基づく遅延ばらつきの調整が可能であり、更に、チップ形成後においても遅延調整が可能となる。
[第11の実施の形態]
(制御端子付可変容量内蔵NANDゲート)
本発明の第11の実施の形態に係る半導体回路として、制御端子付可変容量内蔵NANDゲート180の模式的回路構成は、図26に示すように、NANDゲート110と、NANDゲート110の入力に接続される入力パッド(A)121および(B)122と、NANDゲート110の出力に接続される出力パッド(Z)14と、NANDゲート110の出力に配置され,それぞれ値が異なリ,互いに並列接続可能な複数の容量18,20,22と、NANDゲート110の出力パッド(Z)14と複数の容量18,20,22との間に配置され,複数の容量18,20,22と出力パッド(Z)14との間の接続状態を制御するための制御端子(C2)52,(C1)51,(C0)50とを備える。図26の例では、容量18,20,22の数は3個であるが、3個に限られないことは勿論である。
(制御端子付可変容量内蔵NANDゲート)
本発明の第11の実施の形態に係る半導体回路として、制御端子付可変容量内蔵NANDゲート180の模式的回路構成は、図26に示すように、NANDゲート110と、NANDゲート110の入力に接続される入力パッド(A)121および(B)122と、NANDゲート110の出力に接続される出力パッド(Z)14と、NANDゲート110の出力に配置され,それぞれ値が異なリ,互いに並列接続可能な複数の容量18,20,22と、NANDゲート110の出力パッド(Z)14と複数の容量18,20,22との間に配置され,複数の容量18,20,22と出力パッド(Z)14との間の接続状態を制御するための制御端子(C2)52,(C1)51,(C0)50とを備える。図26の例では、容量18,20,22の数は3個であるが、3個に限られないことは勿論である。
本発明の第11の実施の形態に係る半導体回路として、図26に対応する制御端子付可変容量内蔵NANDゲート180の配置配線ツールでの認識例も、図12と同様に、極めて簡単に表すことができることは明らかである。
本発明の第11の実施の形態に係る半導体回路として、図26に対応する制御端子付可変容量内蔵NANDゲート180は、図23(a)に示すように、インバータ2段で構成された制御端子付可変容量内蔵バッファ150と同様の構成に適用することができることは勿論である。即ち、図23(a)においてインバータ90の代わりにNANDゲート110を適用することもできる。
或いは又、図24に示すように、インバータ2段で構成された可変ドライブ力内蔵バッファ160と同様の構成に適用することもできる。即ち、図24においてインバータ100,102,104の代わりにそれぞれドライブ力を調整したNANDゲート110を適用することもできる。可変ドライブ力は、例えば、図19乃至図20に示したように、トランジスタのチャネル幅を調整することによって、実現することができる。
(遅延量制御回路システム)
本発明の第11の実施の形態に係る半導体回路の適用例として、図13と同様に、制御端子付可変容量内蔵NANDゲート180を複数個配置し、チップ外部より書き込み可能な記憶素子62によって制御する遅延量制御回路システムを構成することもできる。チップ外部より書き込み可能な記憶素子62によって、図13と同様に、制御線64を、制御端子付可変容量内蔵NANDゲート180内の制御端子(C0)50,(C1)51,(C2)52に接続することによって、チップ外部より制御端子付可変容量内蔵NANDゲート180の遅延量を調整することができる。
本発明の第11の実施の形態に係る半導体回路の適用例として、図13と同様に、制御端子付可変容量内蔵NANDゲート180を複数個配置し、チップ外部より書き込み可能な記憶素子62によって制御する遅延量制御回路システムを構成することもできる。チップ外部より書き込み可能な記憶素子62によって、図13と同様に、制御線64を、制御端子付可変容量内蔵NANDゲート180内の制御端子(C0)50,(C1)51,(C2)52に接続することによって、チップ外部より制御端子付可変容量内蔵NANDゲート180の遅延量を調整することができる。
図13と同様に、制御端子付可変容量内蔵NANDゲート180内の制御端子(C2)52,(C1)51,(C0)50を不揮発性メモリのようなチップ外部から書き込み可能な記憶素子62から制御可能にすることにより、チップになった後でも、またチップがボードに実装されシステムに組み込まれた後でも、遅延量を調整することが可能となる。
本発明の第11の実施の形態に係る半導体回路によれば、遅延量を調整する手段を内蔵したプリミティブセルとして、制御端子付可変容量内蔵NANDゲートを使用することにより、詳細配線後のタイミング調整を、再配置・再配線することなく実現することができ、又プロセス変動に基づく遅延ばらつきの調整が可能であり、更に、チップ形成後においても遅延調整が可能となる。
[第12の実施の形態]
(可変容量および/或いは可変ドライブ力内蔵ANDゲート)
第1の実施の形態乃至第9の実施の形態においては、VDCを構成するプリミティブセルをバッファを用いて構成する例を説明し、又、第10乃至第11の実施の形態においては、VDCを構成するプリミティブセルをNANDゲートを用いて構成する例を説明した。
(可変容量および/或いは可変ドライブ力内蔵ANDゲート)
第1の実施の形態乃至第9の実施の形態においては、VDCを構成するプリミティブセルをバッファを用いて構成する例を説明し、又、第10乃至第11の実施の形態においては、VDCを構成するプリミティブセルをNANDゲートを用いて構成する例を説明した。
本発明の第12の実施の形態に係る半導体回路として、VDCを構成するプリミティブセルをANDゲートを用いて構成する例を図27(a)、NANDゲートとインバータからなるプリミティブセルの構成例を図27(b)、NANDゲートとインバータからなるプリミティブセルの模式的回路構成を図27(c)にそれぞれ示す。図27(b)の構成は、図27(a)を実現する一例であり、更に、図27(c)の回路構成は、図27(b)に示したNANDゲート110とインバータ114の組み合わせを実現する一例である。
本発明の第12の実施の形態に係る半導体回路として、可変容量および/或いは可変ドライブ力内蔵ANDゲート190の構成は、図27(a)に示すように、ANDゲート112と、ANDゲート112の入力に接続される入力パッド(A)121および(B)122と、ANDゲート112の出力に接続される出力パッド(C)とを備える。図27(a)の例では、可変容量および/或いは可変ドライブ力を実現する構成については、記載を省略している。図25或いは図26において、NANDゲート110の代わりにANDゲート112を適用することによって、可変容量内蔵ANDゲート或いは制御端子付可変容量内蔵ANDゲートを実現することができることは明らかである。
本発明の第12の実施の形態に係る半導体回路として、図27に対応する可変容量および/或いは可変ドライブ力内蔵ANDゲート190の配置配線ツールでの認識例も、図2と同様に、極めて簡単に表すことができることは明らかである。
又、図14に示すように、互いに並列に接続可能なバッファ72,74,76の代わりに図27に示す可変ドライブ力を調整したANDゲート112を適用することによって、可変ドライブ力内蔵ANDゲートを実現することができることは明らかである。
又、図22に示すように、インバータ2段で構成された可変容量内蔵バッファと同様の構成に適用することができることは勿論である。即ち、図22においてインバータ90の代わりにANDゲート112を適用することもできる。
或いは又、図24に示すように、インバータ2段で構成された可変容量内蔵バッファ160と同様の構成に適用することもできる。即ち、図24においてインバータ100,102,104の代わりにそれぞれドライブ力を調整したANDゲート112を適用することもできる。可変ドライブ力は、例えば、図19乃至図20に示したように、トランジスタのチャネル幅を調整することによって、実現することができる。
本発明の第12の実施の形態に係る半導体回路によれば、遅延量を調整する手段を内蔵したプリミティブセルとして、可変容量および/或いは可変ドライブ力内蔵ANDゲートを使用することにより、詳細配線後のタイミング調整を、再配置・再配線することなく実現することができ、又プロセス変動に基づく遅延ばらつきの調整が可能であり、更に、チップ形成後においても遅延調整が可能となる。
[その他の実施の形態]
上記のように、本発明は第1乃至第12の実施の形態によって記載したが、この開示の一部をなす論述及び図面はこの発明を限定するものであると理解すべきではない。この開示から当業者には様々な代替実施の形態、実施例及び運用技術が明らかとなろう。
上記のように、本発明は第1乃至第12の実施の形態によって記載したが、この開示の一部をなす論述及び図面はこの発明を限定するものであると理解すべきではない。この開示から当業者には様々な代替実施の形態、実施例及び運用技術が明らかとなろう。
VDCを構成するプリミティブセルとしては、可変容量および/或いは可変ドライブ力内蔵バッファ、可変容量および/或いは可変ドライブ力内蔵NANDゲート、可変容量および/或いは可変ドライブ力内蔵ANDゲートだけではなく、他のトランジスタゲート等からなるプリミティブセルを適用することもできる。
このように、本発明はここでは記載していない様々な実施の形態等を含むことは勿論である。したがって、本発明の技術的範囲は上記の説明から妥当な特許請求の範囲に係る発明特定事項によってのみ定められるものである。
10・・・可変容量内蔵バッファ
12,121,122・・・入力パッド
14・・・出力パッド
16,34,72,74,76・・・バッファ
18,20,22,92,94,96・・・容量
24,78,106・・・スイッチ
30・・・フリップフロップ(F/F)A
32・・・フリップフロップ(F/F)B
36・・・PLL
40・・・組合せロジック
42・・・パス経路
50,51,52,82,84,86・・・制御端子
60,601,602,603・・・制御端子付可変容量内蔵バッファ
62・・・チップ外部より書き込み可能な記憶素子
64・・・制御線
70・・・可変ドライブ力内蔵バッファ
80・・・制御端子付可変ドライブ力内蔵バッファ
90,100,102,104,114・・・インバータ
110・・・NANDゲート
112・・・ANDゲート
120・・・可変ドライブ力内蔵および可変容量内蔵バッファ
130・・・可変ドライブ力内蔵および制御端子付可変容量内蔵バッファ
140・・・インバータ2段で構成された可変容量内蔵バッファ
150・・・インバータ2段で構成された制御端子付可変容量内蔵バッファ
160・・・インバータ2段で構成された可変ドライブ力内蔵バッファ
170・・・可変容量内蔵NANDゲート
180・・・制御端子付可変容量内蔵NANDゲート
190・・・可変容量および/或いは可変ドライブ力内蔵ANDゲート
S1〜S5・・・ステップ
12,121,122・・・入力パッド
14・・・出力パッド
16,34,72,74,76・・・バッファ
18,20,22,92,94,96・・・容量
24,78,106・・・スイッチ
30・・・フリップフロップ(F/F)A
32・・・フリップフロップ(F/F)B
36・・・PLL
40・・・組合せロジック
42・・・パス経路
50,51,52,82,84,86・・・制御端子
60,601,602,603・・・制御端子付可変容量内蔵バッファ
62・・・チップ外部より書き込み可能な記憶素子
64・・・制御線
70・・・可変ドライブ力内蔵バッファ
80・・・制御端子付可変ドライブ力内蔵バッファ
90,100,102,104,114・・・インバータ
110・・・NANDゲート
112・・・ANDゲート
120・・・可変ドライブ力内蔵および可変容量内蔵バッファ
130・・・可変ドライブ力内蔵および制御端子付可変容量内蔵バッファ
140・・・インバータ2段で構成された可変容量内蔵バッファ
150・・・インバータ2段で構成された制御端子付可変容量内蔵バッファ
160・・・インバータ2段で構成された可変ドライブ力内蔵バッファ
170・・・可変容量内蔵NANDゲート
180・・・制御端子付可変容量内蔵NANDゲート
190・・・可変容量および/或いは可変ドライブ力内蔵ANDゲート
S1〜S5・・・ステップ
Claims (5)
- 入力パッドと出力パッドとの間に接続された半導体回路であって、
前記入力パッドと前記出力パッドとの間に接続された第1バッファと、
前記第1バッファと前記出力パッド間の電流経路と固定電位間に並列接続可能な複数の容量
とを備え、前記複数の容量のそれぞれと前記出力パッドとの間の接続状態を制御することを特徴とする半導体回路。 - 前記出力パッドと前記複数の容量との間にそれぞれ直列接続され,前記複数の容量と前記出力パッドとの間の接続状態を個別に制御する複数の制御端子を更に備えることを特徴とする請求項1記載の半導体回路。
- 更に前記第1バッファは、
第1段目のインバータと、
前記第1段目のインバータと直列接続された第2段目のインバータと、
前記第1段目のインバータと前記第2段目のインバータ間の電流経路と固定電位間に並列接続可能な複数の容量と、
前記電流経路と前記複数の容量との間にそれぞれ直列接続され,前記複数の容量と前記電流経路との間の接続状態を個別に制御する複数のスイッチ
とを更に備え、前記複数の容量は互いに値が異なることを特徴とする請求項1又は2記載の半導体回路。 - 入力パッドと出力パッドとの間に接続され、前記入力パッドと前記出力パッドとの間に接続された第1バッファと、前記第1バッファと前記出力パッド間の電流経路と固定電位間に並列接続可能な複数の容量とを備え、前記複数の容量のそれぞれと前記出力パッドとの間の接続状態を制御する半導体回路の動作方法であって、
可変幅の中央近傍の可変容量内蔵バッファで詳細配線、遅延抽出、遅延計算、遅延解析を行うステップと、
遅らせる遅延量か否かを判定するステップと、
解析の結果、遅らせる遅延量であるならば、遅らせる遅延量を求めるステップと、
解析の結果、早める遅延量であるならば、早める遅延量を求めるステップと、
求めた遅延量に基づき参照しているセルを入れ替えるステップ
とを備えることを特徴とする半導体回路の動作方法。 - 入力パッドと出力パッドとの間に接続され、前記入力パッドと前記出力パッドとの間に接続された第1バッファと、前記第1バッファと前記出力パッド間の電流経路と固定電位間に並列接続可能な複数の容量とを備え、前記複数の容量のそれぞれと前記出力パッドとの間の接続状態を制御するために、前記出力パッドと前記複数の容量との間にそれぞれ直列接続され,前記複数の容量と前記出力パッドとの間の接続状態を個別に制御する複数の制御端子を備える半導体回路を構成する、複数個の制御端子付可変容量内蔵バッファと、
チップ外部より書き込み可能な記憶素子と、
前記チップ外部より書き込み可能な記憶素子と、前記複数個の制御端子付可変容量内蔵バッファ内の前記複数の制御端子との間に接続される複数本の制御線
とを備え、前記電流経路と前記固定電位間に並列接続される前記複数の容量の接続状態を制御することによって、チップ外部より前記複数個の制御端子付可変容量内蔵バッファの遅延量を調整することを特徴とする遅延量制御回路システム。
Priority Applications (2)
Application Number | Priority Date | Filing Date | Title |
---|---|---|---|
JP2004365568A JP2006172641A (ja) | 2004-12-17 | 2004-12-17 | 半導体回路およびその動作方法および遅延量制御回路システム |
US11/105,486 US7394302B2 (en) | 2004-12-17 | 2005-04-14 | Semiconductor circuit, operating method for the same, and delay time control system circuit |
Applications Claiming Priority (1)
Application Number | Priority Date | Filing Date | Title |
---|---|---|---|
JP2004365568A JP2006172641A (ja) | 2004-12-17 | 2004-12-17 | 半導体回路およびその動作方法および遅延量制御回路システム |
Publications (1)
Publication Number | Publication Date |
---|---|
JP2006172641A true JP2006172641A (ja) | 2006-06-29 |
Family
ID=36594906
Family Applications (1)
Application Number | Title | Priority Date | Filing Date |
---|---|---|---|
JP2004365568A Pending JP2006172641A (ja) | 2004-12-17 | 2004-12-17 | 半導体回路およびその動作方法および遅延量制御回路システム |
Country Status (2)
Country | Link |
---|---|
US (1) | US7394302B2 (ja) |
JP (1) | JP2006172641A (ja) |
Cited By (2)
Publication number | Priority date | Publication date | Assignee | Title |
---|---|---|---|---|
WO2013108350A1 (ja) * | 2012-01-20 | 2013-07-25 | パナソニック株式会社 | 遅延回路 |
US8842485B2 (en) | 2010-11-01 | 2014-09-23 | Panasonic Corporation | Delay circuit, delay controller, memory controller, and information terminal |
Families Citing this family (10)
Publication number | Priority date | Publication date | Assignee | Title |
---|---|---|---|---|
US7701261B2 (en) * | 2006-06-22 | 2010-04-20 | Stmicroelectronics Pvt. Ltd. | Controlled impedance CMOS output buffer |
KR101393310B1 (ko) | 2008-02-25 | 2014-05-12 | 삼성전자주식회사 | 큰 지연시간을 갖는 딜레이 회로 및 이를 구비하는 반도체장치 |
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JP2010273186A (ja) * | 2009-05-22 | 2010-12-02 | Renesas Electronics Corp | 遅延回路 |
EP2765474B1 (en) * | 2013-02-12 | 2015-05-20 | Nxp B.V. | Clock buffer |
KR20150006693A (ko) * | 2013-07-09 | 2015-01-19 | 삼성전자주식회사 | 입력 버퍼의 프로세스 변화 보상 회로 및 이의 동작 방법 |
US9671801B2 (en) * | 2013-11-06 | 2017-06-06 | Dialog Semiconductor Gmbh | Apparatus and method for a voltage regulator with improved power supply reduction ratio (PSRR) with reduced parasitic capacitance on bias signal lines |
US10411686B2 (en) * | 2017-06-29 | 2019-09-10 | SK Hynix Inc. | Delay cell and circuit including the same |
KR20190073796A (ko) * | 2017-12-19 | 2019-06-27 | 삼성전자주식회사 | 지연 제어 회로 |
KR102531863B1 (ko) * | 2018-03-28 | 2023-05-11 | 삼성전자주식회사 | 반도체 메모리 장치의 홀드-마진을 제어하는 방법 및 시스템 |
Family Cites Families (11)
Publication number | Priority date | Publication date | Assignee | Title |
---|---|---|---|---|
US6510542B1 (en) * | 1998-10-08 | 2003-01-21 | Kabushiki Kaisha Toshiba | Method of placing a repeater cell in an electricalcircuit |
JP2001111391A (ja) | 1999-10-04 | 2001-04-20 | Mitsubishi Electric Corp | Asic、asicにおける遅延補正方法、およびasicにおける自動配置配線方法 |
US6404262B1 (en) * | 1999-12-27 | 2002-06-11 | Texas Instruments Incorporated | Switched capacitor integrator using unity gain buffers |
JP3465885B2 (ja) | 2000-02-15 | 2003-11-10 | Necマイクロシステム株式会社 | 遅延調整用ライブラリ及びそれを使用した遅延調整方法 |
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-
2004
- 2004-12-17 JP JP2004365568A patent/JP2006172641A/ja active Pending
-
2005
- 2005-04-14 US US11/105,486 patent/US7394302B2/en not_active Expired - Fee Related
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Publication number | Publication date |
---|---|
US7394302B2 (en) | 2008-07-01 |
US20060132212A1 (en) | 2006-06-22 |
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Date | Code | Title | Description |
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A621 | Written request for application examination |
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|
A977 | Report on retrieval |
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|
A131 | Notification of reasons for refusal |
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