JP2008277515A - 半導体装置 - Google Patents

Abstract

【課題】パッケージング後であっても、端子容量を調整することができる半導体装置を提供する。
【解決手段】入出力回路１０は、外部ピンと初段回路（入力バッファ２００又は入出力バッファ３００）間の信号配線に接続された端子容量調整回路１００を備え、入力された命令をデコードし端子容量の調整のコマンドを検出するコマンドデコーダ２０と、端子容量を制御するための情報を保持する端子容量調整レジスタ４００を有し端子容量調整レジスタ４００の情報を基に、端子容量調整回路１００の容量値を制御する端子容量制御回路３０を備え、コマンドデコーダ２０からの出力に基づき、端子容量調整レジスタ４００で保持する前記情報が設定される。
【選択図】図１

Description

本発明は、半導体装置に関し、特に、半導体装置の組み立て後でも入出力端子容量の最適化を可能にする半導体装置に関する。

半導体装置（半導体記憶装置）、及び、該半導体装置（半導体記憶装置）を制御する処理装置の動作周波数は高くなっている。半導体装置（半導体記憶装置）と処理装置の間に転送される転送レートも高速化しており、伝播時間が短くなっている。

半導体装置（半導体記憶装置）と処理装置と間の信号伝送バスの動作周波数を高速化すると、信号伝送バス、半導体装置（半導体記憶装置）の入出力端子、又は処理装置の入出力端子のインピーダンスの影響が大きくなる。

高周波数で動作する信号伝送バス上に接続された半導体装置（半導体記憶装置）の入出力端子容量は、動作周波数に適した値に調整する必要がある。

入出力端子容量が大きすぎる場合には、制御信号やデータの伝播時間の遅延の原因になり、システムの動作周波数を低下させる。

逆に、入出力端子容量が小さすぎる場合には、ノイズの影響を受けやすくなり、誤動作の原因となる。

実際の半導体装置は、製造条件で、個々で入出力容量がばらつく可能性がある。

このため、端子容量を調整するために予備の容量を搭載しておき、半導体装置を製造する上での上位配線の接続を変更することで端子容量の最適化を行っている。配線の接続を変更することで端子容量を調整する構成として、例えば特許文献１には、ソースとドレインがグランドに接続されたＭＯＳ容量のゲートとデバイス外部ピン間にスイッチ（アルミ配線の有り無しを表現したもの）を備え、容量を付加する場合、スイッチの接点を閉じた状態の配線を持つ配線マスクを使用してスイッチの接点間にアルミ配線を形成し、容量を付加しない場合には、スイッチの接点間にアルミ配線を形成しないような配線マスクを使用することでスイッチを開状態とする構成が、従来技術として、開示されている（特許文献１の図１４）。

そして、特許文献１には、入出力端子の容量を容易に管理・調節できる半導体装置として、デバイス外部ピンにゲートが接続されソース・ドレインがアルミ配線によって共通にボンディングパッド（半導体集積回路がパッケージに実装された状態でボンディングを行うことが可能な位置に配置される）に接続されたＭＯＳトランジスタ（ＭＯＳ容量）を備えた構成が開示されている。この特許文献１では、デバイス外部ピンとＭＯＳ容量間にアルミ配線の有無によるスイッチや半導体スイッチなどの切替手段を設けないことでパッドにつながる寄生容量を低減し、高速な半導体装置を実現可能としている。また、ボンディングパッドに対するボンディングワイヤによる配線はパッケージ実装後にも行うことが可能とされる。また特許文献１には、電源又はＧＮＤに一端が接続されたヒューズと、ヒューズの他端と電源又はＧＮＤ間に接続された抵抗と、ヒューズの他端と抵抗の接続点に入力が接続されたインバータと、を備え、インバータの出力をＭＯＳトランジスタのドレインとソースに接続した構成も開示されている。

さらに半導体装置の端子容量を制御する構成として、特許文献２には、逆拡散層容量により形成された２つの端子容量調整用素子（６ａ、６ｂ）を、ボンディングパッドと、入力回路の前段に設けられた保護抵抗との間に備え、チップサイズを大きくすることなく端子容量を正確に調整できるようにした半導体集積回路が開示されている。特許文献２においては、負電位発生回路の出力とグランド間に直列に接続された抵抗（９ａ、９ｂ、９ｃ）を備え、抵抗９ａ、９ｂにそれぞれ並列に接続されたヒューズ（８ａ、８ｄ）を備え、一端が抵抗９ｃの一端と他端（ＧＮＤ）にそれぞれ接続され、他端が端子容量調整用素子（６ｂ）に共通接続されたヒューズ（８ｂ、８ｃ）を備えた構成が開示されている（特許文献２の図１Ａ参照）。

また、特許文献３には、パッド近傍に静電保護用トランジスタを備え、半導体素子の単位容量を制御可能にした半導体装置であって、静電保護用トランジスタが形成されるウェルの電位を制御する手段を備えた構成が開示されている。この特許文献３においては、切替信号発生部、ＳＵＢ電位切替部、負電圧発生部を備え、ＳＵＢ電位切替部の出力がＥＳＤ素子静電保護用トランジスタを形成しているウェルのＳＵＢに接続されており、切替信号発生部は、負電圧発生部の出力とグランド間に抵抗とヒューズの直列回路を備え、ヒューズの溶断の有無で出力信号の値を設定している（特許文献３の図９等参照）。

特開２０００−２９４７３５号公報 特開２００４−０７２１０４号公報 特開２０００−２０８７０７号公報

半導体記憶装置を製造する上での上位配線の接続を変更することで、端子容量を調整する場合、半導体記憶装置の製造に使用するフォトマスクの変更が必要であり、コストが大きい、という問題がある。

特許文献１に記載された構成（ＭＯＳ容量をボンディングパッドに接続する構成）は、パッケージ組立工程（ボンディング工程）等において、容量調整を行うことができるが、パッケージング後において容量調整を行うことはできない。特許文献１に記載された構成（ヒューズを備えた構成）は、ウエハーテスト工程でヒューズを溶断するものであり、パッケージング後において容量調整を行うことはできない。

同様に、特許文献２、３等に記載された構成は、端子容量の調整にフューズ等を用いて最適化を図るものであるが、フォトマスクの変更が無いためコストの低減は可能ではあるが、パッケージング前でないと調整できないという問題がある。

このため、製造コストを削減し、特性をより簡単に最適化可能とするために、パッケージング後（製品出荷後）であっても、端子容量を調整可能とする手段が必要である。

したがって、本発明の目的は、パッケージング後であっても、端子容量を調整することができる半導体装置を提供することにある。

本願で開示される発明は、前記課題を解決するため、概略以下の構成とされる。

本発明の一つのアスペクトに係る半導体装置は、外部ピンと初段回路間の信号配線に接続された端子容量調整回路と、入力されたコマンドをデコードし端子容量の調整のコマンドを検出するコマンドデコーダと、端子容量を制御するための情報を保持する端子容量調整レジスタを備え、前記端子容量調整レジスタの情報を基に、前記端子容量調整回路の容量値を制御する端子容量制御回路と、を備え、前記コマンドデコーダからの出力に基づき、前記端子容量調整レジスタで保持する前記情報が可変に設定される。

本発明において、前記端子容量調整回路は、前記外部ピンと前記初段回路の入力を接続する信号配線にゲートが接続され、前記端子容量制御回路からの第１、第２の制御信号電圧が共通接続されたソースとドレインに供給される、逆導電型の第１、第２のＭＯＳトランジスタを備え、前記端子容量制御回路は、前記端子容量調整レジスタに保持される第１、第２の情報を受け、前記第１、第２の制御信号電圧をそれぞれ出力する第１、第２のドライバ回路を備えている。

本発明において、前記端子容量調整回路は、前記外部ピンと前記初段回路の入力を接続する信号配線にゲートが接続され、前記端子容量制御回路からの第１、第２の制御信号電圧が共通接続されたソースとドレインに供給される、逆導電型の第１、第２のＭＯＳトランジスタと、前記信号配線にゲートが接続され、前記端子容量制御回路からの第３、第４の制御信号電圧が共通接続されたソースとドレインに供給される、逆導電型の第３、第４のＭＯＳトランジスタと、を備え、前記端子容量制御回路は、前記端子容量調整レジスタに保持される第１乃至第４の情報を受け、前記第１乃至第４の制御信号電圧をそれぞれ出力する第１乃至第４のドライバ回路を備えている。

本発明において、高位側と低位側の少なくとも１つの電源電圧が、他の前記ドライバと異なった値に設定されるドライバを備えている。

本発明において、前記端子容量制御回路は、端子容量を調整する複数の外部ピンにそれぞれ対応して複数の端子容量調整レジスタを備えている。

本発明において、前記コマンドデコーダで端子容量調整コマンドが検出された場合に、予め定められた外部ピンに入力される信号ビットの値が、前記端子容量を制御するための情報に対応付けられ、前記端子容量調整レジスタに格納される。

本発明においては、前記端子容量制御回路において、入力されるクロック信号のサイクル数と端子容量を調整する外部ピンとが対応付けられ、所定のクロックサイクルのタイミングで所定の外部ピンが指定される、構成としてもよい。

本発明においては、前記端子容量制御回路において、入力される前記アドレス信号により、前記端子容量を調整する外部ピンが指定される構成としてもよい。

本発明において、前記端子容量制御回路が、クロック信号を計数するカウンタを備え、前記コマンドデコーダで、端子容量調整コマンドが検出された場合に、前記カウンタのカウント値を用いて、端子容量の調整を行う外部ピンを指定し、該外部ピンに対応した端子容量調整レジスタに、前記端子容量を制御するための情報が書き込まれる構成としてもよい。

本発明において、前記初段回路は、入力バッファ又は入出力バッファである。

本発明によれば、パッケージング後であっても、端子容量を調整することができる。

上記した本発明についてさらに詳細に説述すべく添付図面を参照して説明する。図１は、本発明の第１の実施例の構成を示す図である。図１には、半導体装置のうち、本発明の要部構成がブロック図にて示されている。図１を参照すると、本実施例の半導体装置１は、入出力回路１０と、コマンドデコーダ２０と、端子容量制御回路３０と、を備えている。

入出力回路１０は、端子容量調整回路１００と、コマンド又はアドレスを入力する入力バッファ２００と、データの入出力を行う入出力バッファ３００と、を備えている。

複数の端子容量調整回路１００は、各々に対応する入力バッファ２００と入出力バッファ３００の入力にそれぞれ接続されている。

端子容量制御回路３０は端子容量調整レジスタ４００を備えている。

コマンドデコーダ２０は、入力されたコマンドをデコードし、端子容量制御回路３０の端子容量調整レジスタ４００の情報を設定する。端子容量制御回路３０の端子容量調整レジスタ４００に保持されている情報を基に、対応する端子容量調整回路１００の端子容量が調整される。

図２は、図１の端子容量調整回路１００の構成の一例を示す図である。図２を参照すると、端子容量調整回路１００は、端子容量を調整するためのＰＭＯＳ容量（ＰＭＯＳトランジスタ）１０１、ＮＭＯＳ容量（ＮＭＯＳトランジスタ）１０２を備えている。制御信号ＳＩＧＰ０は、ＰＭＯＳトランジスタ１０１の共通接続されたソースとドレインに接続され、制御信号ＳＩＧＮ０はＮＭＯＳトランジスタ１０２のの共通接続されたソースとドレインに接続されている。ＰＭＯＳトランジスタ１０１のゲートと、ＮＭＯＳトランジスタ１０２のゲートはコマンド、アドレス、データのうち該当する信号線に接続されている。入力容量を調整するために、制御信号ＳＩＧＰ０、ＳＩＧＮ０により、ＭＯＳゲート容量のバイアスを電源レベル又はグランドレベルに変化させ、入力容量を変化させる。

図３は、図１の端子容量制御回路３０の構成を示す図である。図３を参照すると、端子容量制御回路３０は、端子容量を調整するための情報を保持する端子容量調整レジスタ４００と、制御信号ＳＩＧＰ０を出力する制御信号発生回路（ドライバ）５００と、制御信号ＳＩＧＮ０を出力する制御信号発生回路（ドライバ）５０１を備えている。ドライバ５００、５０１は、端子容量調整レジスタ４００に保持された情報（ＣＳＩＧＰ０、ＣＳＩＧＮ０）を基に、端子容量調整のための図２のＰＭＯＳ１０１又はＮＭＯＳ１０２のソースとドレインの電位を、電源レベル又はグランドレベルに変動させて制御する。

図４は、端子容量調整レジスタ４００の構成を示す図である。端子容量調整レジスタ４００は、コマンド用端子容量調整レジスタ４０１、アドレス用端子容量調整レジスタ４０２、データ用端子容量調整レジスタ４０３を備えている。

端子容量調整レジスタ４００に保持される情報は、コマンド、アドレス、データの各ピン毎に備えられており、ピン毎に入力容量を調整することが可能である。コマンド（コマンド＜０＞〜＜ｎ＞）用端子容量調整レジスタ４０１は、コマンド用端子の端子容量を調整するための情報としてＣＳＩＧＰ０、ＣＳＩＧＮ０を備えている。アドレス（アドレス＜０＞〜＜ｎ＞）用端子容量調整レジスタ４０２は、アドレス用端子の端子容量を調整するための情報としてＣＳＩＧＰ０、ＣＳＩＧＮ０を備えている。データ（データ＜０＞〜＜ｎ＞）用端子容量調整レジスタ４０３は、データ用端子の端子容量を調整するための情報としてＣＳＩＧＰ０、ＣＳＩＧＮ０を備えている。

次に、本発明の第１の実施例の動作について説明する。外部からコマンド、アドレス又はデータが入力される場合、端子容量調整回路１００を経て入力バッファ２００又は入出力バッファ３００に情報信号が入力される。そして、コマンド又はアドレス又はデータは、内部の回路へと情報を伝達する。この際に、端子容量調整レジスタ４００に保持されている情報を基に、端子容量調整回路１００を制御して入力インピーダンスが最適化される。

コマンドデコーダ２０は、端子容量調整用の情報を設定するためのコマンドが入力された場合に、制御情報をデコードし、それぞれ対応したピンに対応する端子容量調整レジスタ４００に書き込む動作を行う。

次に本発明の第１の実施例の変形例を説明する。図５を参照すると、端子容量調整回路１００に、複数のＰＭＯＳ１０１、１０３と複数のＮＭＯＳ１０２、１０４を用いている。この場合、制御信号ＳＩＧＰ０、ＳＩＧＰ１、ＳＩＧＮ０、ＳＩＧＮ１を変化させることで、入力容量のより細かな調整が可能になる。

図６に示すように、端子容量制御回路３０には、複数のＰＭＯＳ１０１、１０３と、複数のＮＭＯＳ１０２、１０４とに、それぞれ一対一に対応した制御信号を発生する、ドライバ５００、５０２、５０１、５０３を備える。

さらに、端子容量調整レジスタを、図４に示した前記第１の実施例と同様、コマンド、アドレス、データの各ピン毎に備える。ただし、本実施例では、図４において、端子容量調整レジスタ４０１〜４０３の各々は、ＣＳＩＧＰ０、ＣＳＩＧＮ０のかわりに、ＣＳＩＧＰ０、ＣＳＩＧＰ１、ＣＳＩＧＮ０、ＣＳＩＧＮ１の情報を記憶する。

次に、本発明の第１の実施例の別の変形例の構成を示す図である。図７を参照すると、この変形例では、端子容量制御回路３０のドライバ５０２、５０３の電源レベルを変化させる。ＳＩＧＰ０、ＳＩＧＮ０をそれぞれ出力するドライバ５００、５０１は、電源、グランド電位に接続される。

ＳＩＧＰ１、ＳＩＧＮ１をそれぞれ出力するドライバ５０２、５０３の電源は、電源レベル又はグランドレベルから、任意のレベルであるＶＬＥＶＤ、ＶＬＥＶＳにし、適当なレベルを入力することでより細かく端子容量を調整することが可能である。

次に、本実施例における、コマンドデコーダ２０による端子容量調整レジスタ４００の書き込みについて説明する。

図１０は、端子容量を調整するために必要な情報（端子容量調整情報）を保持する端子容量調整レジスタ４００へ、該情報を指定するための方法の一例を示す図である。

ＤＲＡＭ（ダイナミックランダムアクセスメモリ）の場合には、コマンドピンに、チップセレクト／ＣＳ、ロウアドレスストローブ／ＲＡＳ、カラムアドレスストローブ／ＣＡＳ、ライトイネーブル／ＷＥ（／はＬｏｗレベルでアクティブを示す）等がある。

本実施例では、クロック信号ＣＬＫの立ち上がりでラッチされる／ＣＳ＝Ｌｏｗ、／ＲＡＳ＝Ｌｏｗ、／ＣＡＳ＝Ｌｏｗ、／ＷＥ＝Ｌｏｗの例、すなわち、ＭＲＳ（Ｍｏｄｅ Ｒｅｇｉｓｔｅｒ Ｓｅｔ）コマンドを用いている。

・クロック信号ＣＬＫの１回目の立ち上がりのタイミングで、アドレスＡ０ピンの端子容量調整情報、
・クロック信号ＣＬＫの２回目の立ち上がりのタイミングで、アドレスＡ２ピンの端子容量調整情報、
・クロック信号ＣＬＫの３回目の立ち上がりのタイミングで、アドレスＡ５ピンの端子容量調整情報、
・クロック信号ＣＬＫの４回目の立ち上がりのタイミングで、アドレスＡ６ピンの端子容量調整情報
をそれぞれ指定している。

図８は、図１０に示した各ピンの端子容量調整情報の指定の一例を示したものである。図８を参照すると、端子容量調整情報の指定は、ＭＲＳコマンド（／ＣＳ＝Ｌｏｗ、／ＲＡＳ＝Ｌｏｗ、／ＣＡＳ＝Ｌｏｗ、／ＷＥ＝Ｌｏｗ）入力時に、図８に示すように、アドレス信号Ａ０〜Ａ１５、バンクアドレスＢＡ０、ＢＡ１の組み合わせで行う。

ＰＭＯＳ用の制御情報ＣＳＩＧＰ０はＡ８ピンで設定し、
ＮＭＯＳ用の制御信号ＣＳＩＧＮ０はＡ１０ピンで設定する。

例えば、Ａ８をＨｉｇｈ、Ａ１０をＬｏｗに設定した場合、端子容量調整レジスタ４００のＣＳＩＧＰ０、ＣＳＩＧＮ０には、それぞれ、Ｈｉｇｈ、Ｌｏｗの端子量調整情報が保持される。

その結果、端子容量制御回路３０のドライバ５００、５０１の出力レベルはそれぞれ電源レベル、グランドレベルとなり、その結果、端子容量調整回路１００のＰＭＯＳ１０１、ＮＭＯＳ１０２のソース又はドレインへと供給され、端子容量を調整することができる。

図９は、図８に示したピン単位の端子容量調整情報をどのピンに適用させるかを示したものである。Ａ８、Ａ１０の指定と同時に、例えばアドレスピンの場合には、図９に示すように、Ａ４、Ａ５、Ａ６、Ａ１２、Ａ１３、Ａ１４、Ａ１５ピンの組み合わせにより、どのピンの端子容量を調整するかを指定する。

図９に示すように、端子容量を調整するピンが例えばＡ２ピンの場合には、
Ａ４＝０、Ａ５＝１、Ａ６＝０、Ａ１２＝０、Ａ１３＝０、Ａ１４＝０、Ａ１５＝０を入力し、Ａ８、Ａ１０で端子容量調整情報ＣＳＩＧＰ０、ＣＳＩＧＮ０を指定すれば良い。

図９では、端子容量を調整するピンとして、アドレスピンＡ２を用いた例を示したが、図９における、ピン指定情報を、一対一で定義することにより、アドレスピン以外にも、コマンド、データの各ピンに対して、端子容量を調整することが可能である。

本実施例の作用効果を説明する。

本実施例によれば、端子容量調整情報をデコードするコマンドデコーダ２０と、コマンドデコーダ２０でデコード結果にしたがい端子容量調整情報を保持し端子容量調整回路１００を制御する端子容量制御回路３０とを具備したことにより、パッケージング後でも、入力端子又は入出力端子の端子容量の調整が可能である。

次に、本発明の第２の実施例について説明する。図１１は、本発明の第２の実施例の構成を示すである。前記第１の実施例においては、図９に示すように、端子容量の調整を行うピンを指定するためのアドレスピンを必要としている。

前記第１の実施例において、例えば、アドレス、コマンド、データのピンの総計が６４ピンであった場合、ピン毎に端子容量調整情報を対応付けるためには、合計６つ（２^６＝６４）のアドレスピンを必要とする。ピン数が増加するほど、より多くの指定に用いるピンが必要になる。

そこで、本発明の第２の実施例では、図１１に示すように、端子容量制御回路３０が、端子容量調整レジスタ４００とアドレスカウンタ６００とを備え、アドレスカウンタ６００のカウント値を用いて、端子容量の調整を行うピンを指定し、該ピンに対応した端子容量調整レジスタ４００に端子容量調整情報を書き込む。かかる本実施例によれば、前記第１の実施例のように、アドレス信号を用いてピンを指定することを不要としている。

この場合、ＭＲＳコマンドを用いて、端子容量調整コマンドを一度入力すると、以降のクロック信号ＣＬＫに同期して、アドレスカウンタ６００の出力を用いて、端子容量調整レジスタ４００に、端子容量調整情報を順に入力することが可能となる。図１２は、本発明の第２の実施例の動作を説明するタイミング図である。ＭＲＳコマンド以降は、ピンＡ０、Ａ１、Ａ２、Ａ３．．．、ＢＡ０、ＢＡ１、ＤＱ０、ＤＱ１．．．ＤＱ７、／ＲＡＳ、／ＣＡＳ．．．と、予め決められた順で、端子容量制御情報を入力し、クロック信号ＣＬＫをカウントするアドレスカウンタ６００からのカウント値をアドレスとして用いて、順次、ピンに対応する端子容量調整レジスタ４００内のアドレス用端子容量調整レジスタ４０２（図４参照）、データ用端子容量調整レジスタ４０３、コマンド用端子容量調整レジスタ４０１に端子容量制御情報を保持する。

本発明は、ＤＲＡＭ（半導体記憶装置）や、コントローラ又はＣＰＵのような半導体装置に適用して好適とされる。

なお、上記の特許文献の各開示を、本書に引用をもって繰り込むものとする。本発明の全開示（請求の範囲を含む）の枠内において、さらにその基本的技術思想に基づいて、実施形態ないし実施例の変更・調整が可能である。また、本発明の請求の範囲の枠内において種々の開示要素の多様な組み合わせないし選択が可能である。すなわち、本発明は、請求の範囲を含む全開示、技術的思想にしたがって当業者であればなし得るであろう各種変形、修正を含むことは勿論である。

本発明の第１の実施例の構成を示す図である。 本発明の第１の実施例における端子容量調整回路の構成を示す図である。 本発明の第１の実施例における端子容量制御回路の構成を示す図である。 本発明の第１の実施例における端子容量調整レジスタの構成を示す図である。 本発明の第１の実施例の変形例における端子容量調整回路の例を示す図である。 本発明の第１の実施例の変形例における端子容量制御回路の構成を示す図である。 本発明の第１の実施例の別の変形例における端子容量制御回路の構成を示す図である。 本発明の第１の実施例においてピンの端子容量調整情報を指定する場合の情報の一例を示す図である。 本発明の第１の実施例においてピン単位の端子容量調整情報をどのピンに適用させるかを示す図である。 本発明の第１の実施例において、端子容量調整レジスタへ制御情報を指定するための方法を説明する図である。 本発明の第２の実施例の構成を示す図である。 本発明の第２の実施例の動作を説明するタイミング図である。

符号の説明

１ 半導体装置
１０ 入出力回路
２０ コマンドデコーダ
３０ 端子容量制御回路
１００ 端子容量調整回路
１０１、１０３ ＰＭＯＳ容量（ＰＭＯＳトランジスタ）
１０２、１０４ ＮＭＯＳ容量（ＮＭＯＳトランジスタ）
２００ 入力バッファ
３００ 入出力バッファ
４００ 端子容量調整レジスタ
４０１ コマンド用端子容量調整レジスタ
４０２ アドレス用端子容量調整レジスタ
４０３ データ用端子容量調整レジスタ
５００、５０１、５０２、５０３ 制御信号発生回路（ドライバ）
６００ アドレスカウンタ

Claims (10)

1. 外部ピンと初段回路間の信号配線に接続された端子容量調整回路と、
   入力されたコマンドをデコードし、端子容量の調整の指示を検出するコマンドデコーダと、
   端子容量を制御するための情報を保持する端子容量調整レジスタを有し、前記端子容量調整レジスタの情報を基に、前記端子容量調整回路の容量値を制御する端子容量制御回路と、
   を備え、
   前記コマンドデコーダからの出力に基づき、前記端子容量調整レジスタで保持する前記情報が可変に設定される、ことを特徴とする半導体装置。
2. 前記端子容量調整回路は、前記外部ピンと前記初段回路の入力を接続する信号配線にゲートが共通接続され、前記端子容量制御回路からの第１、第２の制御信号電圧が共通接続されたソースとドレインに供給される、逆導電型の第１、第２のＭＯＳトランジスタを備え、
   前記端子容量制御回路は、前記端子容量調整レジスタに保持される第１、第２の情報を受け、前記第１、第２の制御信号電圧をそれぞれ出力する第１、第２のドライバ回路を備えている、ことを特徴とする請求項１記載の半導体装置。
3. 前記端子容量調整回路は、前記外部ピンと前記初段回路の入力を接続する信号配線にゲートが共通接続され、前記端子容量制御回路からの第１、第２の制御信号電圧が共通接続されたソースとドレインに供給される、逆導電型の第１、第２のＭＯＳトランジスタと、
   前記信号配線にゲートが共通接続され、前記端子容量制御回路からの第３、第４の制御信号電圧が共通接続されたソースとドレインに供給される、逆導電型の第３、第４のＭＯＳトランジスタと、
   を備え、
   前記端子容量制御回路は、前記端子容量調整レジスタに保持される第１乃至第４の情報を受け、前記第１乃至第４の制御信号電圧をそれぞれ出力する第１乃至第４のドライバ回路を備えている、ことを特徴とする請求項１記載の半導体装置。
4. ドライバ回路に供給される高位側電源電圧と低位側電源電圧のうち少なくとも一方又は両方が、他の前記ドライバ回路と異なった値に設定自在とされるドライバ回路を少なくとも１つ備えている、ことを特徴とする請求項３記載の半導体装置。
5. 前記端子容量制御回路は、端子容量を調整する複数の外部ピンにそれぞれ対応して複数の端子容量調整レジスタを備えている、ことを特徴とする請求項１乃至４のいずれか一に記載の半導体装置。
6. 前記コマンドデコーダで端子容量調整コマンドが検出された場合に、予め定められた外部ピンに入力される信号ビットの値が、前記端子容量を制御するための情報に対応付けられ、前記端子容量調整レジスタに格納される、ことを特徴とする請求項５記載の半導体装置。
7. 前記端子容量制御回路において、入力されるクロック信号のサイクル数と端子容量を調整する外部ピンとが対応付けられ、所定のクロックサイクルのタイミングで、所定の外部ピンが指定される、ことを特徴とする請求項６に記載の半導体装置。
8. 前記端子容量制御回路において、入力されるアドレス信号により、前記端子容量を調整する外部ピンが指定される、ことを特徴とする請求項６に記載の半導体装置。
9. 前記端子容量制御回路が、クロック信号を計数するカウンタを備え、
   前記コマンドデコーダで、端子容量調整コマンドが検出された場合に、前記カウンタのカウント値を用いて、端子容量の調整を行う外部ピンを指定し、該外部ピンに対応した端子容量調整レジスタに、前記端子容量を制御するための情報が書き込まれる、ことを特徴とする請求項５に記載の半導体装置。
10. 前記初段回路は、入力バッファ又は入出力バッファである、ことを特徴とする請求項１記載の半導体装置。

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