JP3271610B2 - 半導体装置 - Google Patents
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- JP3271610B2 JP3271610B2 JP09818699A JP9818699A JP3271610B2 JP 3271610 B2 JP3271610 B2 JP 3271610B2 JP 09818699 A JP09818699 A JP 09818699A JP 9818699 A JP9818699 A JP 9818699A JP 3271610 B2 JP3271610 B2 JP 3271610B2
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- G11C29/02—Detection or location of defective auxiliary circuits, e.g. defective refresh counters
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- G11C29/04—Detection or location of defective memory elements, e.g. cell constructio details, timing of test signals
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- G11C2029/5002—Characteristic
Landscapes
- Semiconductor Integrated Circuits (AREA)
- Metal-Oxide And Bipolar Metal-Oxide Semiconductor Integrated Circuits (AREA)
- Dram (AREA)
Description
【０００１】
【発明の属する技術分野】本発明は、入出力端子の容量
を調節するための回路を有する半導体装置に関する。
を調節するための回路を有する半導体装置に関する。
【０００２】
【従来の技術】近年、半導体装置において作動周波数を
高速化するには、集積回路チップにおける集積技術の向
上とともに、集積回路チップのパッケージへの実装技術
の向上も重要な課題となってきている。例えば、３２ビ
ット幅のデータバスとクロック信号線を介して、第１の
半導体装置から第２の半導体装置にデータを１ＧＨｚの
クロックで伝送する場合を考える。１クロックの周期は
１ｎｓであり、第２の半導体装置はクロック信号の立ち
上がりでデータを内部に取り込むとすると、少なくとも
０．２ｎｓ程度前には第２の半導体装置の内部にデータ
が到達していなければならない。この規格をセットアッ
プ時間と呼ぶ。３２ビットのデータの内、１つでもデー
タの到達時刻が遅れると、即ちセットアップ時間が満た
されないと、正確なデータ伝送ができなくなるので、３
２ビット幅のデータ全てに対してセットアップ時間の規
格が満たされていなければならない。
高速化するには、集積回路チップにおける集積技術の向
上とともに、集積回路チップのパッケージへの実装技術
の向上も重要な課題となってきている。例えば、３２ビ
ット幅のデータバスとクロック信号線を介して、第１の
半導体装置から第２の半導体装置にデータを１ＧＨｚの
クロックで伝送する場合を考える。１クロックの周期は
１ｎｓであり、第２の半導体装置はクロック信号の立ち
上がりでデータを内部に取り込むとすると、少なくとも
０．２ｎｓ程度前には第２の半導体装置の内部にデータ
が到達していなければならない。この規格をセットアッ
プ時間と呼ぶ。３２ビットのデータの内、１つでもデー
タの到達時刻が遅れると、即ちセットアップ時間が満た
されないと、正確なデータ伝送ができなくなるので、３
２ビット幅のデータ全てに対してセットアップ時間の規
格が満たされていなければならない。
【０００３】第１の半導体装置から第２の半導体装置に
データを伝送する場合、これらの半導体装置を接続する
配線の配線抵抗と、第１、第２の半導体装置の入出力端
子から内部をみた容量によって、データの到達時間が大
きく違ってくる。このため、数百ＭＨｚ〜数ＧＨｚの高
周波で作動する半導体装置の場合、例えばパッケージ状
態での外部入出力端子の入力容量に対する制約が厳しく
なっている。入出力端子容量は、小さくすることだけで
はなく、例えば、所定の値以下で、かつ所定の値から１
ｐＦ未満程度の範囲内に管理する必要がある場合があ
る。また、記憶装置等の半導体装置ではさらにデータバ
ス等における複数の信号線間の容量のばらつきを百分の
数ｐＦ程度に抑える必要のある場合がある。外部入出力
端子の容量は、パッケージ内の集積回路チップの入出力
デバイス外部ピン（ボンディングパッド等）における入
力容量と、デバイス外部ピンからパッケージの外部入出
力端子までの配線による容量とで決定される。したがっ
て、パッケージ内の配線状態を考慮したデバイス外部ピ
ンの容量の管理が必要となる。
データを伝送する場合、これらの半導体装置を接続する
配線の配線抵抗と、第１、第２の半導体装置の入出力端
子から内部をみた容量によって、データの到達時間が大
きく違ってくる。このため、数百ＭＨｚ〜数ＧＨｚの高
周波で作動する半導体装置の場合、例えばパッケージ状
態での外部入出力端子の入力容量に対する制約が厳しく
なっている。入出力端子容量は、小さくすることだけで
はなく、例えば、所定の値以下で、かつ所定の値から１
ｐＦ未満程度の範囲内に管理する必要がある場合があ
る。また、記憶装置等の半導体装置ではさらにデータバ
ス等における複数の信号線間の容量のばらつきを百分の
数ｐＦ程度に抑える必要のある場合がある。外部入出力
端子の容量は、パッケージ内の集積回路チップの入出力
デバイス外部ピン（ボンディングパッド等）における入
力容量と、デバイス外部ピンからパッケージの外部入出
力端子までの配線による容量とで決定される。したがっ
て、パッケージ内の配線状態を考慮したデバイス外部ピ
ンの容量の管理が必要となる。
【０００４】さらに、半導体装置の使用者は集積度を向
上させるために、１つの回路基板の表面と裏面に共通の
データバスを配線し、これに複数個の半導体装置を搭載
することがある。このとき、ピン配置が同じ半導体装置
を回路基板の表面と裏面に搭載すると、表面と裏面の配
線パターンが大きく異なるので、配線パターン設計が困
難になったり、パターン設計に時間がかかったりする。
さらに、回路基板の一端から、表面と裏面の配線パター
ンを介して半導体装置の端子Ａと端子Ｄ（図１３）に一
斉に信号を供給するとき、同一のピンアサインであると
表面側は端子Ａに信号が到達した後に端子Ｄに信号が到
達するのに対して、裏面側は端子Ｄに信号が到達した後
に端子Ａに信号が到達することになる。超高速で作動す
る半導体装置では、このわずかな違いであっても、正常
に信号を取り込めたり、取り込めなかったりする。
上させるために、１つの回路基板の表面と裏面に共通の
データバスを配線し、これに複数個の半導体装置を搭載
することがある。このとき、ピン配置が同じ半導体装置
を回路基板の表面と裏面に搭載すると、表面と裏面の配
線パターンが大きく異なるので、配線パターン設計が困
難になったり、パターン設計に時間がかかったりする。
さらに、回路基板の一端から、表面と裏面の配線パター
ンを介して半導体装置の端子Ａと端子Ｄ（図１３）に一
斉に信号を供給するとき、同一のピンアサインであると
表面側は端子Ａに信号が到達した後に端子Ｄに信号が到
達するのに対して、裏面側は端子Ｄに信号が到達した後
に端子Ａに信号が到達することになる。超高速で作動す
る半導体装置では、このわずかな違いであっても、正常
に信号を取り込めたり、取り込めなかったりする。
【０００５】これらを回避するためには、半導体装置の
端子配列またはピンアサインとミラー対称の端子配列ま
たはピンアサインを有する半導体装置が必要になる。回
路基板の表面と裏面にミラー対称関係の半導体装置をそ
れぞれ搭載することで表面側も裏面側も端子Ａに信号が
到達した後に端子Ｄに信号が到達するようになり、スキ
ューを起こしにくくなる。
端子配列またはピンアサインとミラー対称の端子配列ま
たはピンアサインを有する半導体装置が必要になる。回
路基板の表面と裏面にミラー対称関係の半導体装置をそ
れぞれ搭載することで表面側も裏面側も端子Ａに信号が
到達した後に端子Ｄに信号が到達するようになり、スキ
ューを起こしにくくなる。
【０００６】図１３は、パッケージとしてＣＳＰ（チッ
プサイズパッケージ）の一つであるＢＧＡ（Ｂａｌｌ
Ｇｒｉｄ Ａｒｒａｙ）を採用した場合のパッケージ内
の配線状態の一例を示す透視図である。図１３の（ａ）
と（ｂ）は、同一の集積回路チップを用いて、パッケー
ジのピン配列を互いに対称に異ならせた場合のそれぞれ
のパッケージ内の配線状態を示している。図１３（ａ）
では、パッケージ基板２００ａの裏面に複数の半田ボー
ル２０１，２０１，…が配列されている。そして、基板
２００ａの前面には基板２００ａと同一サイズの集積回
路チップが搭載されている。集積回路チップの各デバイ
ス外部ピン（パッド）２０２，２０２，…は、複数の配
線２０３ａ，２０３ｂ，２０３ｃ，２０３ｄ，２０３
ｅ，…によって、基板裏面の半田ボール２０１，２０
１，…に接続されている。一方、図１３（ｂ）では、パ
ッケージ基板２００ｂの裏面の複数の半田ボール２０
１，２０１，…と、基板前面の複数のパッド２０２，２
０２，…とが、複数の配線２０４ａ，２０４ｂ，２０４
ｃ，２０４ｄ，２０４ｅ，…によって接続されている。
プサイズパッケージ）の一つであるＢＧＡ（Ｂａｌｌ
Ｇｒｉｄ Ａｒｒａｙ）を採用した場合のパッケージ内
の配線状態の一例を示す透視図である。図１３の（ａ）
と（ｂ）は、同一の集積回路チップを用いて、パッケー
ジのピン配列を互いに対称に異ならせた場合のそれぞれ
のパッケージ内の配線状態を示している。図１３（ａ）
では、パッケージ基板２００ａの裏面に複数の半田ボー
ル２０１，２０１，…が配列されている。そして、基板
２００ａの前面には基板２００ａと同一サイズの集積回
路チップが搭載されている。集積回路チップの各デバイ
ス外部ピン（パッド）２０２，２０２，…は、複数の配
線２０３ａ，２０３ｂ，２０３ｃ，２０３ｄ，２０３
ｅ，…によって、基板裏面の半田ボール２０１，２０
１，…に接続されている。一方、図１３（ｂ）では、パ
ッケージ基板２００ｂの裏面の複数の半田ボール２０
１，２０１，…と、基板前面の複数のパッド２０２，２
０２，…とが、複数の配線２０４ａ，２０４ｂ，２０４
ｃ，２０４ｄ，２０４ｅ，…によって接続されている。
【０００７】なお、図１３（ａ）および（ｂ）では省略
して配線の一部のみを示している。また、集積回路チッ
プの各デバイス外部ピンの位置は、図面に向かって下側
に偏り、かつデバイス外部ピン間の間隔は不均一となっ
ている。したがって、半田ボール２０１の配列に対して
非対称の配列を有して配置されている。
して配線の一部のみを示している。また、集積回路チッ
プの各デバイス外部ピンの位置は、図面に向かって下側
に偏り、かつデバイス外部ピン間の間隔は不均一となっ
ている。したがって、半田ボール２０１の配列に対して
非対称の配列を有して配置されている。
【０００８】図１３（ａ）に示すピン配列では、パッケ
ージの外部端子Ａ，Ｂ，Ｃ（左上）と端子Ｄ，Ｅ（左
下）について、各端子に対する半田ボール２０１が、そ
れぞれ配線２０３ａ，２０３ｂ，２０３ｃ，２０３ｄ，
２０３ｅを介して集積回路チップの対応する各デバイス
外部ピンに接続されている。以下、第１のピンアサイン
と呼ぶ。これに対し、基板２００ａと対称の端子配列で
ピンアサインを有する図１３（ｂ）の基板２００ｂ内で
は、集積回路チップの対応する各デバイス外部ピンに対
して、端子Ａ，Ｂ，Ｃ（左下）が、配線２０３ａ，２０
３ｂ，２０３ｃより短い配線２０４ａ，２０４ｂ，２０
４ｃによって配線され、また、端子Ｄ，Ｅ（左上）が、
配線２０３ｄ，２０３ｅより長い配線２０４ｄ，２０４
ｅによって配線されている。この例のように、同一チッ
プを使用し、かつパッケージ形状が同一であったとして
も、端子配列またはピンアサインが異なる場合には、そ
れによる配線状態の差異を考慮した容量の調節が必要と
なる。
ージの外部端子Ａ，Ｂ，Ｃ（左上）と端子Ｄ，Ｅ（左
下）について、各端子に対する半田ボール２０１が、そ
れぞれ配線２０３ａ，２０３ｂ，２０３ｃ，２０３ｄ，
２０３ｅを介して集積回路チップの対応する各デバイス
外部ピンに接続されている。以下、第１のピンアサイン
と呼ぶ。これに対し、基板２００ａと対称の端子配列で
ピンアサインを有する図１３（ｂ）の基板２００ｂ内で
は、集積回路チップの対応する各デバイス外部ピンに対
して、端子Ａ，Ｂ，Ｃ（左下）が、配線２０３ａ，２０
３ｂ，２０３ｃより短い配線２０４ａ，２０４ｂ，２０
４ｃによって配線され、また、端子Ｄ，Ｅ（左上）が、
配線２０３ｄ，２０３ｅより長い配線２０４ｄ，２０４
ｅによって配線されている。この例のように、同一チッ
プを使用し、かつパッケージ形状が同一であったとして
も、端子配列またはピンアサインが異なる場合には、そ
れによる配線状態の差異を考慮した容量の調節が必要と
なる。
【０００９】従来、外部ピンの容量を調節するための手
法としては、印加電圧によって容量を変化させることが
できるキャパシタを集積回路チップ上に設け、その容量
へ印加する電圧を調節することで出力遅延時間を調整す
るようにしたものや（例えば特開昭６１−１８７３５６
号公報、「半導体集積回路」参考）、集積回路チップ上
に設けたキャパシタを半導体スイッチを介して出力ピン
に接続し、スイッチのオン／オフ状態を選択することで
容量値を変化させるようにしたものがあった（例えば特
開昭６３−２４６９１６号公報、「インバータ回路」参
考）。しかしながら、このような従来の手法では、容量
可変のキャパシタを同一デバイス上に集積するため、専
用の拡散工程を追加したり、もしくは製造プロセス自体
を変更する必要があったり、または、デバイス出力ピン
と調整用のキャパシタとが半導体スイッチを介して接続
されているので、半導体スイッチによる寄生抵抗、寄生
容量等の影響によって高周波回路として見た場合には入
出力インピーダンスの調整が難しくなるといった課題が
あった。
法としては、印加電圧によって容量を変化させることが
できるキャパシタを集積回路チップ上に設け、その容量
へ印加する電圧を調節することで出力遅延時間を調整す
るようにしたものや（例えば特開昭６１−１８７３５６
号公報、「半導体集積回路」参考）、集積回路チップ上
に設けたキャパシタを半導体スイッチを介して出力ピン
に接続し、スイッチのオン／オフ状態を選択することで
容量値を変化させるようにしたものがあった（例えば特
開昭６３−２４６９１６号公報、「インバータ回路」参
考）。しかしながら、このような従来の手法では、容量
可変のキャパシタを同一デバイス上に集積するため、専
用の拡散工程を追加したり、もしくは製造プロセス自体
を変更する必要があったり、または、デバイス出力ピン
と調整用のキャパシタとが半導体スイッチを介して接続
されているので、半導体スイッチによる寄生抵抗、寄生
容量等の影響によって高周波回路として見た場合には入
出力インピーダンスの調整が難しくなるといった課題が
あった。
【００１０】上記のような従来の手法による課題を解決
する容量調整用の回路の一つとして、図１４に示すよう
な回路が考えられる。図１４は、半導体集積デバイスに
おける複数の入出力デバイス外部ピン（パッド）のうち
の一つのデバイス外部ピンに対応する回路構成を示した
回路図である。入出力デバイス外部ピン３００には、出
力に対するバッファ回路となる出力回路３０２と、入力
に対するバッファ回路となる入力回路３０３とが集積回
路上のアルミ配線３０６によって接続されている。ま
た、入出力デバイス外部ピン３００には、スイッチ３０
４を介して、ｎチャネルＭＯＳ（金属・酸化物・半導
体）トランジスタ３０５のゲート端子が接続可能に配置
されている。このＭＯＳトランジスタ３０５のドレイン
端子およびソース端子はグランドに接続されている。
する容量調整用の回路の一つとして、図１４に示すよう
な回路が考えられる。図１４は、半導体集積デバイスに
おける複数の入出力デバイス外部ピン（パッド）のうち
の一つのデバイス外部ピンに対応する回路構成を示した
回路図である。入出力デバイス外部ピン３００には、出
力に対するバッファ回路となる出力回路３０２と、入力
に対するバッファ回路となる入力回路３０３とが集積回
路上のアルミ配線３０６によって接続されている。ま
た、入出力デバイス外部ピン３００には、スイッチ３０
４を介して、ｎチャネルＭＯＳ（金属・酸化物・半導
体）トランジスタ３０５のゲート端子が接続可能に配置
されている。このＭＯＳトランジスタ３０５のドレイン
端子およびソース端子はグランドに接続されている。
【００１１】スイッチ３０４は、アルミ配線の有り、無
しを表現したものであり、例えば、製造ロットごとに、
一方、容量を付加する場合には、スイッチ３０４の接点
を閉じた状態の配線を持つ配線マスクを使用することで
集積回路上のスイッチの接点間にアルミ配線を形成し、
他方、容量を付加しない場合には、スイッチ３０４の接
点間にアルミ配線を形成しないような配線マスクを使用
することでスイッチを開状態とする。このようにするこ
とで、容量を付加する場合には、入出力デバイス外部ピ
ン３００に、ＭＯＳトランジスタ３０５によるキャパシ
タが半導体スイッチを介さずに直接、低抵抗の金属配線
で接続されることになる。また、キャパシタをＭＯＳト
ランジスタで構成するようにしているので、専用の工程
を追加する必要が生じない。
しを表現したものであり、例えば、製造ロットごとに、
一方、容量を付加する場合には、スイッチ３０４の接点
を閉じた状態の配線を持つ配線マスクを使用することで
集積回路上のスイッチの接点間にアルミ配線を形成し、
他方、容量を付加しない場合には、スイッチ３０４の接
点間にアルミ配線を形成しないような配線マスクを使用
することでスイッチを開状態とする。このようにするこ
とで、容量を付加する場合には、入出力デバイス外部ピ
ン３００に、ＭＯＳトランジスタ３０５によるキャパシ
タが半導体スイッチを介さずに直接、低抵抗の金属配線
で接続されることになる。また、キャパシタをＭＯＳト
ランジスタで構成するようにしているので、専用の工程
を追加する必要が生じない。
【００１２】
【発明が解決しようとする課題】ところで、半導体装置
の製造工程は、概略、図１５のように表すことができ
る。まず、ウェハーの製造工程（４０１）、次に、拡散
工程（４０２）、そして、ウェハーテストの工程が有る
（４０３）。次に、ウェハーテストで合格した半導体チ
ップが、組立工程で所定のパッケージに組み立てられ
（４０４）、最終的な形態で試験が実施され（４０
５）、そこで合格したものが出荷される（４０６）。こ
こで、アルミ配線の形成は、拡散工程４０２内で行われ
る。したがって、図１４に示したようなアルミ配線の有
無による容量の調節は、ウェハーテストの工程４０３以
前で行われることになる。デバイスの回路特性はウェハ
ーテストの工程４０３で測定することができる。このた
め、製造場所の違いによる特性差や拡散工程のロット間
のばらつき等を補正するために行うアルミ配線の交換に
よる入出力端子容量の調節は、過去の製造実績や、これ
までの組立後のテスト（図１５の４０４相当）の結果等
に基づいて行うこととなる。このため、製造工程の管理
が複雑化するという課題がある。
の製造工程は、概略、図１５のように表すことができ
る。まず、ウェハーの製造工程（４０１）、次に、拡散
工程（４０２）、そして、ウェハーテストの工程が有る
（４０３）。次に、ウェハーテストで合格した半導体チ
ップが、組立工程で所定のパッケージに組み立てられ
（４０４）、最終的な形態で試験が実施され（４０
５）、そこで合格したものが出荷される（４０６）。こ
こで、アルミ配線の形成は、拡散工程４０２内で行われ
る。したがって、図１４に示したようなアルミ配線の有
無による容量の調節は、ウェハーテストの工程４０３以
前で行われることになる。デバイスの回路特性はウェハ
ーテストの工程４０３で測定することができる。このた
め、製造場所の違いによる特性差や拡散工程のロット間
のばらつき等を補正するために行うアルミ配線の交換に
よる入出力端子容量の調節は、過去の製造実績や、これ
までの組立後のテスト（図１５の４０４相当）の結果等
に基づいて行うこととなる。このため、製造工程の管理
が複雑化するという課題がある。
【００１３】一方、図１３を参照して説明したような２
種類のピン配列の形態を有する製品を製造する場合、ど
ちらの配列を使用するかによって拡散工程４０２におけ
る作業内容、すなわちどのアルミ配線マスクを使用すべ
きかが変わってくる。この場合、ピン配列の種類別の出
荷数（４０６）に応じて、拡散工程４０２におけるアル
ミ配線の方法を選択するようにすれば、出荷数と拡散工
程終了状態での製品の数量とを一致させることができ
る。しかしながら、拡散工程４０２後のウェハーテスト
工程４０３から出荷４０６に至るまでの日数は、例えば
数週間程度になるので、大幅な必要数量の変動に素早く
対応できなかったり、あるいは多くの在庫を保持してお
く必要がある。
種類のピン配列の形態を有する製品を製造する場合、ど
ちらの配列を使用するかによって拡散工程４０２におけ
る作業内容、すなわちどのアルミ配線マスクを使用すべ
きかが変わってくる。この場合、ピン配列の種類別の出
荷数（４０６）に応じて、拡散工程４０２におけるアル
ミ配線の方法を選択するようにすれば、出荷数と拡散工
程終了状態での製品の数量とを一致させることができ
る。しかしながら、拡散工程４０２後のウェハーテスト
工程４０３から出荷４０６に至るまでの日数は、例えば
数週間程度になるので、大幅な必要数量の変動に素早く
対応できなかったり、あるいは多くの在庫を保持してお
く必要がある。
【００１４】本発明は、上述した事情に鑑み、従来の課
題を解決し、特に高速で作動する半導体装置の入出力端
子の容量を容易に管理、調節できる半導体装置を提供す
ることを目的とする。
題を解決し、特に高速で作動する半導体装置の入出力端
子の容量を容易に管理、調節できる半導体装置を提供す
ることを目的とする。
【００１５】
【００１６】
【課題を解決するための手段】上記課題を解決するた
め、請求項１ 記載の発明は、外部端子と、前記外部端子
に接続された内部回路と、前記外部端子にゲート端子又
はドレイン若しくはソース端子が接続されたＭＯＳトラ
ンジスタと、前記ＭＯＳトランジスタの前記外部端子に
接続されていない端子に所定電圧を印加するための電圧
印加手段とを備え、前記電圧印加手段が、ボンディング
パッドであることを特徴としている。また、請求項２記
載の発明は、外部端子と、前記外部端子に接続された内
部回路と、前記外部端子にゲート端子又はドレイン若し
くはソース端子が接続されたＭＯＳトランジスタと、前
記ＭＯＳトランジスタの前記外部端子に接続されていな
い端子に所定電圧を印加するための電圧印加手段とを備
え、前記電圧印加手段が、前記ＭＯＳトランジスタの前
記外部端子に接続されていない端子に出力が接続された
インバータ回路と、ヒューズ素子及び抵抗素子又は負荷
素子の組み合わせからなり前記インバータ回路の入力電
圧を該ヒューズ素子の遮断状態に応じて決定する回路と
からなることを特徴としている。
め、請求項１ 記載の発明は、外部端子と、前記外部端子
に接続された内部回路と、前記外部端子にゲート端子又
はドレイン若しくはソース端子が接続されたＭＯＳトラ
ンジスタと、前記ＭＯＳトランジスタの前記外部端子に
接続されていない端子に所定電圧を印加するための電圧
印加手段とを備え、前記電圧印加手段が、ボンディング
パッドであることを特徴としている。また、請求項２記
載の発明は、外部端子と、前記外部端子に接続された内
部回路と、前記外部端子にゲート端子又はドレイン若し
くはソース端子が接続されたＭＯＳトランジスタと、前
記ＭＯＳトランジスタの前記外部端子に接続されていな
い端子に所定電圧を印加するための電圧印加手段とを備
え、前記電圧印加手段が、前記ＭＯＳトランジスタの前
記外部端子に接続されていない端子に出力が接続された
インバータ回路と、ヒューズ素子及び抵抗素子又は負荷
素子の組み合わせからなり前記インバータ回路の入力電
圧を該ヒューズ素子の遮断状態に応じて決定する回路と
からなることを特徴としている。
【００１７】また、請求項３記載の発明は、前記電圧印
加手段が、前記ＭＯＳトランジスタの前記外部端子に接
続されていない端子に、前記電源電圧よりも高い昇圧電
圧、または前記グランド電圧よりも低い基板電圧のうち
のいずれか一つを印加するものであることを特徴として
いる。また、請求項４記載の発明は、外部端子と、前記
外部端子に接続された内部回路と、前記外部端子にゲー
ト端子又はドレイン若しくはソース端子が接続されたＭ
ＯＳトランジスタと、前記ＭＯＳトランジスタの前記外
部端子に接続されていない端子に所定電圧を印加するた
めの電圧印加手段とを備え、前記電圧印加手段が、前記
ＭＯＳトランジスタの前記外部端子に接続されていない
端子に、前記ＭＯＳトランジスタの前記外部端子に接続
されている端子の作動電圧に対して、常にＭＯＳトラン
ジスタのしきい値電圧以上の正又は負の電位差を有する
電圧を印加するものであることを特徴としている。
加手段が、前記ＭＯＳトランジスタの前記外部端子に接
続されていない端子に、前記電源電圧よりも高い昇圧電
圧、または前記グランド電圧よりも低い基板電圧のうち
のいずれか一つを印加するものであることを特徴として
いる。また、請求項４記載の発明は、外部端子と、前記
外部端子に接続された内部回路と、前記外部端子にゲー
ト端子又はドレイン若しくはソース端子が接続されたＭ
ＯＳトランジスタと、前記ＭＯＳトランジスタの前記外
部端子に接続されていない端子に所定電圧を印加するた
めの電圧印加手段とを備え、前記電圧印加手段が、前記
ＭＯＳトランジスタの前記外部端子に接続されていない
端子に、前記ＭＯＳトランジスタの前記外部端子に接続
されている端子の作動電圧に対して、常にＭＯＳトラン
ジスタのしきい値電圧以上の正又は負の電位差を有する
電圧を印加するものであることを特徴としている。
【００１８】
【発明の実施の形態】以下、図面を参照して本発明の実
施の形態について説明する。図１および図２は、本発明
の一実施の形態を示す回路図である。図１と図２に示す
構成は、ボンディングパッド１０５に印加する電圧、す
なわちボンディング配線の方法が異なる点を除き同一で
ある。図１および図２において、デバイス外部ピン１０
１は、半導体集積回路デバイスの複数の外部ピン（パッ
ド）の一つであり、図示しない保護回路を介して、図示
しない半導体集積回路デバイスの内部回路に対する出力
バッファとなる出力回路１０２の出力および入力バッフ
ァとなる入力回路１０３の入力に接続されている。ま
た、デバイス外部ピン１０１は、容量補正用のｎチャネ
ルＭＯＳトランジスタ１０４のゲート端子に電気的に接
続されている。このＭＯＳトランジスタ１０４のドレイ
ンおよびソースは互いに接続されるとともに、ボンディ
ングパッド１０５にアルミ配線１０７によって接続され
ている。
施の形態について説明する。図１および図２は、本発明
の一実施の形態を示す回路図である。図１と図２に示す
構成は、ボンディングパッド１０５に印加する電圧、す
なわちボンディング配線の方法が異なる点を除き同一で
ある。図１および図２において、デバイス外部ピン１０
１は、半導体集積回路デバイスの複数の外部ピン（パッ
ド）の一つであり、図示しない保護回路を介して、図示
しない半導体集積回路デバイスの内部回路に対する出力
バッファとなる出力回路１０２の出力および入力バッフ
ァとなる入力回路１０３の入力に接続されている。ま
た、デバイス外部ピン１０１は、容量補正用のｎチャネ
ルＭＯＳトランジスタ１０４のゲート端子に電気的に接
続されている。このＭＯＳトランジスタ１０４のドレイ
ンおよびソースは互いに接続されるとともに、ボンディ
ングパッド１０５にアルミ配線１０７によって接続され
ている。
【００１９】また、ＭＯＳトランジスタ１０４のゲート
端子は、アルミ配線１０６によって出力回路１０２の出
力と入力回路１０３の入力に接続されている。該ゲート
端子は静電破壊する恐れがあるので、デバイス外部ピン
に直接接続するよりも保護回路（図示せず）と入力回路
１０３の入力との間に接続することが望ましい。ボンデ
ィングパッド１０５は、半導体集積回路デバイスがＣＳ
Ｐ等のパッケージに実装された状態で、ボンディングを
行うことが可能な位置に配置された金属配線領域であ
る。また、ＭＯＳトランジスタ１０４は、半導体集積回
路デバイスの他の内部回路を形成するＭＯＳトランジス
タと同一の工程で生成されるものである。
端子は、アルミ配線１０６によって出力回路１０２の出
力と入力回路１０３の入力に接続されている。該ゲート
端子は静電破壊する恐れがあるので、デバイス外部ピン
に直接接続するよりも保護回路（図示せず）と入力回路
１０３の入力との間に接続することが望ましい。ボンデ
ィングパッド１０５は、半導体集積回路デバイスがＣＳ
Ｐ等のパッケージに実装された状態で、ボンディングを
行うことが可能な位置に配置された金属配線領域であ
る。また、ＭＯＳトランジスタ１０４は、半導体集積回
路デバイスの他の内部回路を形成するＭＯＳトランジス
タと同一の工程で生成されるものである。
【００２０】図１および図２の構成において、半導体装
置の入出力インタフェースが、例えば、ＬＶＴＴＬ（Ｌ
ｏｗ Ｖｏｌｔａｇｅ Ｔｒａｎｓｉｓｔｏｒ Ｔｒａ
ｎｓｉｓｔｏｒ Ｌｏｇｉｃ）やＳＳＴＬ（Ｓｔｕｂ
Ｓｅｒｉｅｓ Ｔｅｒｍｉｎａｔｅｄ Ｌｏｇｉｃ）と
呼ばれるインタフェース回路であるとする。このとき、
ＬＶＴＴＬ規格の信号では、デバイス外部ピン１０１の
入力信号が基準電圧１．４Ｖを中心に±０．６Ｖの振
幅、ＳＳＴＬの規格では、基準電圧１．５Ｖを中心に±
０．２Ｖの振幅を有する高周波信号とすることが決めら
れている。また、この例においては、電源電圧VDDが
２．５Ｖ、ＭＯＳトランジスタのしきい値電圧VTが約
０．７Ｖであるとする。この場合、図１に示すように、
ボンディングパッド１０５と電源電圧VDD間をボンディ
ングワイヤ１０８ａによって短絡したときには、ＭＯＳ
トランジスタのゲート−ソース／ドレイン間の電位差
（ゲート電位）がしきい値電圧VTよりも十分低い、負の
電位となるで、高周波信号に対してはゲート−ソース／
ドレイン間の静電容量は減少する。
置の入出力インタフェースが、例えば、ＬＶＴＴＬ（Ｌ
ｏｗ Ｖｏｌｔａｇｅ Ｔｒａｎｓｉｓｔｏｒ Ｔｒａ
ｎｓｉｓｔｏｒ Ｌｏｇｉｃ）やＳＳＴＬ（Ｓｔｕｂ
Ｓｅｒｉｅｓ Ｔｅｒｍｉｎａｔｅｄ Ｌｏｇｉｃ）と
呼ばれるインタフェース回路であるとする。このとき、
ＬＶＴＴＬ規格の信号では、デバイス外部ピン１０１の
入力信号が基準電圧１．４Ｖを中心に±０．６Ｖの振
幅、ＳＳＴＬの規格では、基準電圧１．５Ｖを中心に±
０．２Ｖの振幅を有する高周波信号とすることが決めら
れている。また、この例においては、電源電圧VDDが
２．５Ｖ、ＭＯＳトランジスタのしきい値電圧VTが約
０．７Ｖであるとする。この場合、図１に示すように、
ボンディングパッド１０５と電源電圧VDD間をボンディ
ングワイヤ１０８ａによって短絡したときには、ＭＯＳ
トランジスタのゲート−ソース／ドレイン間の電位差
（ゲート電位）がしきい値電圧VTよりも十分低い、負の
電位となるで、高周波信号に対してはゲート−ソース／
ドレイン間の静電容量は減少する。
【００２１】一方、図２に示すように、ボンディングパ
ッド１０５とグランドＧＮＤ間がボンディングワイヤ１
０８ｂによって短絡されたときには、ＭＯＳトランジス
タのゲート−ソース／ドレイン間の電位差はしきい値電
圧VTよりも十分高い電位となるで、ゲート−ソース／ド
レイン間に静電容量が形成される。したがって、ボンデ
ィングパッド１０５に印加する電位を電源電圧VDDまた
はグランド電圧VGNDに設定することで、デバイス外部ピ
ン１０１の入力容量を減少または増加させることができ
る。
ッド１０５とグランドＧＮＤ間がボンディングワイヤ１
０８ｂによって短絡されたときには、ＭＯＳトランジス
タのゲート−ソース／ドレイン間の電位差はしきい値電
圧VTよりも十分高い電位となるで、ゲート−ソース／ド
レイン間に静電容量が形成される。したがって、ボンデ
ィングパッド１０５に印加する電位を電源電圧VDDまた
はグランド電圧VGNDに設定することで、デバイス外部ピ
ン１０１の入力容量を減少または増加させることができ
る。
【００２２】なお、上記の説明では、配線材料としてア
ルミを一例として挙げたが、モリブデン、タングステ
ン、金等の他の金属であってもよいし、シリサイドやサ
リサイドなどの導電性物質であってもよい。また、ＭＯ
Ｓトランジスタ１０４のゲート端子をデバイス外部ピン
１０１に接続するとしているが、ドレイン／ソース端子
をデバイス外部ピン１０１に接続し、ゲート端子をボン
ディングパッド１０５に接続する構成を採用してもよ
い。
ルミを一例として挙げたが、モリブデン、タングステ
ン、金等の他の金属であってもよいし、シリサイドやサ
リサイドなどの導電性物質であってもよい。また、ＭＯ
Ｓトランジスタ１０４のゲート端子をデバイス外部ピン
１０１に接続するとしているが、ドレイン／ソース端子
をデバイス外部ピン１０１に接続し、ゲート端子をボン
ディングパッド１０５に接続する構成を採用してもよ
い。
【００２３】以上、図１および図２を参照して説明した
本発明の一実施の形態によれば、半導体集積回路デバイ
スのデバイス外部ピン（パッド）に容量補正用の付加容
量（ＭＯＳトランジスタ１０４）を低抵抗の接続手段で
接続することができるので、精度良く入力容量の調節を
行うことが可能となる。また、デバイス外部ピン１０１
（パッド）とＭＯＳトランジスタ１０４との間に、アル
ミ配線有無によるスイッチや半導体スイッチなどの切り
替え手段を設けていないので、パッドにつながる寄生容
量が低減でき、高速な半導体装置を実現できる。また、
ボンディングパッドに対するボンディングワイヤによる
配線は、半導体集積回路デバイスをパッケージ実装後に
行うことが可能なので、例えば図１５に示す例では、組
み立て工程４０４で容量の調節を行うことができるよう
になる。したがって、図１４に示したようなアルミ配線
の有り／無しによって容量調節を行う方式に比べ、パッ
ケージの変更に対して柔軟に対応することが可能とな
る。
本発明の一実施の形態によれば、半導体集積回路デバイ
スのデバイス外部ピン（パッド）に容量補正用の付加容
量（ＭＯＳトランジスタ１０４）を低抵抗の接続手段で
接続することができるので、精度良く入力容量の調節を
行うことが可能となる。また、デバイス外部ピン１０１
（パッド）とＭＯＳトランジスタ１０４との間に、アル
ミ配線有無によるスイッチや半導体スイッチなどの切り
替え手段を設けていないので、パッドにつながる寄生容
量が低減でき、高速な半導体装置を実現できる。また、
ボンディングパッドに対するボンディングワイヤによる
配線は、半導体集積回路デバイスをパッケージ実装後に
行うことが可能なので、例えば図１５に示す例では、組
み立て工程４０４で容量の調節を行うことができるよう
になる。したがって、図１４に示したようなアルミ配線
の有り／無しによって容量調節を行う方式に比べ、パッ
ケージの変更に対して柔軟に対応することが可能とな
る。
【００２４】次に、図３および図４を参照して、図１お
よび図２に示した本発明の実施の形態の変形例について
説明する。図３および図４に示す回路は、図１および図
２に示すものと、デバイス外部ピン１０１からボンディ
ングパッド１０５までの基本的な構成は同一である。た
だし、図３示す構成では、図１に示す構成に対して、ボ
ンディングパッド１０５が電源電圧VDDではなく、ブー
トレベルパッド１０９ａにワイヤボンディング（１０８
ｃ）によって配線されていることが異なっている。ブー
トレベルパッド１０９ａは、半導体集積回路デバイスの
内部において生成された昇圧電圧（ブートレベル電圧V
boot，例えば５Ｖ程度）に接続されたボンディングパッ
ドであり、形状についてはボンディングパッド１０５と
同様に構成されている。図３に示す構成では、ＭＯＳト
ランジスタ１０４のドレイン／ソース端子にブートレベ
ル電圧が印加されるので、デバイス外部ピン１０１の作
動電圧のグランドレベルから電源電圧までの基準電圧に
対して、ＭＯＳトランジスタ１０４の静電容量を低容量
のままほぼ一定に保持することができる。
よび図２に示した本発明の実施の形態の変形例について
説明する。図３および図４に示す回路は、図１および図
２に示すものと、デバイス外部ピン１０１からボンディ
ングパッド１０５までの基本的な構成は同一である。た
だし、図３示す構成では、図１に示す構成に対して、ボ
ンディングパッド１０５が電源電圧VDDではなく、ブー
トレベルパッド１０９ａにワイヤボンディング（１０８
ｃ）によって配線されていることが異なっている。ブー
トレベルパッド１０９ａは、半導体集積回路デバイスの
内部において生成された昇圧電圧（ブートレベル電圧V
boot，例えば５Ｖ程度）に接続されたボンディングパッ
ドであり、形状についてはボンディングパッド１０５と
同様に構成されている。図３に示す構成では、ＭＯＳト
ランジスタ１０４のドレイン／ソース端子にブートレベ
ル電圧が印加されるので、デバイス外部ピン１０１の作
動電圧のグランドレベルから電源電圧までの基準電圧に
対して、ＭＯＳトランジスタ１０４の静電容量を低容量
のままほぼ一定に保持することができる。
【００２５】一方、図４示す構成は、図２に示す構成に
対して、ボンディングパッド１０５をグランド電圧VGND
ではなく、基板電位パッド１０９ｂにワイヤボンディン
グ（１０８ｄ）によって配線したことが異なっている。
基板電位パッド１０９ｂは、半導体集積回路デバイスの
基板電圧（サブストレート電位Vsub，例えば−１．５Ｖ
程度）を供給するボンディングパッドであり、ボンディ
ングパッド１０５と同様な形状を有して構成されてい
る。図４に示す構成では、ＭＯＳトランジスタ１０４の
ドレイン／ソース端子に基板電圧が印加されるので、デ
バイス外部ピン１０１の作動電圧におけるグランドレベ
ルから電源電圧までの基準電圧に対して、ＭＯＳトラン
ジスタ１０４の静電容量を高容量のままほぼ一定に保持
することができる。
対して、ボンディングパッド１０５をグランド電圧VGND
ではなく、基板電位パッド１０９ｂにワイヤボンディン
グ（１０８ｄ）によって配線したことが異なっている。
基板電位パッド１０９ｂは、半導体集積回路デバイスの
基板電圧（サブストレート電位Vsub，例えば−１．５Ｖ
程度）を供給するボンディングパッドであり、ボンディ
ングパッド１０５と同様な形状を有して構成されてい
る。図４に示す構成では、ＭＯＳトランジスタ１０４の
ドレイン／ソース端子に基板電圧が印加されるので、デ
バイス外部ピン１０１の作動電圧におけるグランドレベ
ルから電源電圧までの基準電圧に対して、ＭＯＳトラン
ジスタ１０４の静電容量を高容量のままほぼ一定に保持
することができる。
【００２６】図３および図４の構成によれば、例えばＬ
ＶＴＴＬやＳＳＴＬインターフェース回路を内蔵した半
導体装置のように、基準電圧が１．５Ｖ程度で振幅が比
較的小さい半導体装置に限らず、大振幅の信号を処理す
る半導体装置に用いることが可能となる。ここで、大振
幅の信号とは、振幅の最大値が（Vboot−VT）未満で、
振幅の最小値が（Vsub＋VT）を越える信号である（VTは
ＭＯＳトランジスタ１０４のしきい値電圧）。
ＶＴＴＬやＳＳＴＬインターフェース回路を内蔵した半
導体装置のように、基準電圧が１．５Ｖ程度で振幅が比
較的小さい半導体装置に限らず、大振幅の信号を処理す
る半導体装置に用いることが可能となる。ここで、大振
幅の信号とは、振幅の最大値が（Vboot−VT）未満で、
振幅の最小値が（Vsub＋VT）を越える信号である（VTは
ＭＯＳトランジスタ１０４のしきい値電圧）。
【００２７】次に図５および図６を参照して本発明によ
る半導体装置の他の実施の形態について説明する。図５
および図６に示す半導体装置は、ＭＯＳトランジスタ等
を用いて半導体集積回路デバイスの内部に形成したヒュ
ーズ（１１３ａ，１１３ｂ）を用いて、容量補正用のＭ
ＯＳトランジスタ１０４のドレイン／ソース端子に印加
する電圧を設定可能とするものである。なお、図５およ
び図６において、図１〜図４に示すものと同一の構成に
ついては、同一の符号を付けて説明を省略する。
る半導体装置の他の実施の形態について説明する。図５
および図６に示す半導体装置は、ＭＯＳトランジスタ等
を用いて半導体集積回路デバイスの内部に形成したヒュ
ーズ（１１３ａ，１１３ｂ）を用いて、容量補正用のＭ
ＯＳトランジスタ１０４のドレイン／ソース端子に印加
する電圧を設定可能とするものである。なお、図５およ
び図６において、図１〜図４に示すものと同一の構成に
ついては、同一の符号を付けて説明を省略する。
【００２８】図５において、ヒューズ１１３ａは、一端
をグランドに、他端を抵抗１１２ａとインバータ１１１
の入力端子に接続されている。抵抗１１２ａの他端は、
電源電圧VDDに接続され、インバータ１１１の出力は配
線１１０によってＭＯＳトランジスタ１０４のドレイン
／ソース端子接続されている。一方、図６では、ヒュー
ズ１１３ｂは、一端を電源電圧VDDに、他端を抵抗１１
２ｂとインバータ１１１の入力端子に接続されいる。抵
抗１１２ｂの他端は、グランドに接続され、インバータ
１１１の出力は配線１１０によってＭＯＳトランジスタ
１０４のドレイン／ソース端子に接続されている。
をグランドに、他端を抵抗１１２ａとインバータ１１１
の入力端子に接続されている。抵抗１１２ａの他端は、
電源電圧VDDに接続され、インバータ１１１の出力は配
線１１０によってＭＯＳトランジスタ１０４のドレイン
／ソース端子接続されている。一方、図６では、ヒュー
ズ１１３ｂは、一端を電源電圧VDDに、他端を抵抗１１
２ｂとインバータ１１１の入力端子に接続されいる。抵
抗１１２ｂの他端は、グランドに接続され、インバータ
１１１の出力は配線１１０によってＭＯＳトランジスタ
１０４のドレイン／ソース端子に接続されている。
【００２９】以上の構成において、例えば図１５に示す
ウェハーテスト工程４０３において、製造された集積回
路デバイスの特性を試験し、試験結果に応じてヒューズ
１１３ａまたは１１３ｂを遮断することで、図５に示す
構成ではＭＯＳトランジスタ１０４のドレイン／ソース
端子に電源電圧が印加されるので、インバータ１１１の
出力がグランド電圧となり、ＭＯＳトランジスタ１０４
の容量を増加させることができ、また図６に示す構成で
はＭＯＳトランジスタ１０４のドレイン／ソース端子に
グランド電圧が印加されるので、インバータ１１１の出
力が電源電圧となり、ＭＯＳトランジスタ１０４の容量
を減少させることができる。一方、ヒューズ１１３ａま
たは１１３ｂを遮断されていない状態では、図５に示す
構成ではＭＯＳトランジスタ１０４のドレイン／ソース
端子に電源電圧が印加されるので、ＭＯＳトランジスタ
１０４の容量を減少させることができ、図６に示す構成
ではＭＯＳトランジスタ１０４のドレイン／ソース端子
にグランド電圧が印加されるので、ＭＯＳトランジスタ
１０４の容量を増加させることができる。ここで、ＭＯ
Ｓトランジスタ１０４のドレイン／ソース端子に印加さ
れるグランドまたは電源電圧レベルの電圧はインバータ
１１１の出力から供給されるので、抵抗等によってプル
アップまたはプルダウンされた電圧を供給する場合に比
べ、所定の低インピーダンスに管理することが可能とな
る。
ウェハーテスト工程４０３において、製造された集積回
路デバイスの特性を試験し、試験結果に応じてヒューズ
１１３ａまたは１１３ｂを遮断することで、図５に示す
構成ではＭＯＳトランジスタ１０４のドレイン／ソース
端子に電源電圧が印加されるので、インバータ１１１の
出力がグランド電圧となり、ＭＯＳトランジスタ１０４
の容量を増加させることができ、また図６に示す構成で
はＭＯＳトランジスタ１０４のドレイン／ソース端子に
グランド電圧が印加されるので、インバータ１１１の出
力が電源電圧となり、ＭＯＳトランジスタ１０４の容量
を減少させることができる。一方、ヒューズ１１３ａま
たは１１３ｂを遮断されていない状態では、図５に示す
構成ではＭＯＳトランジスタ１０４のドレイン／ソース
端子に電源電圧が印加されるので、ＭＯＳトランジスタ
１０４の容量を減少させることができ、図６に示す構成
ではＭＯＳトランジスタ１０４のドレイン／ソース端子
にグランド電圧が印加されるので、ＭＯＳトランジスタ
１０４の容量を増加させることができる。ここで、ＭＯ
Ｓトランジスタ１０４のドレイン／ソース端子に印加さ
れるグランドまたは電源電圧レベルの電圧はインバータ
１１１の出力から供給されるので、抵抗等によってプル
アップまたはプルダウンされた電圧を供給する場合に比
べ、所定の低インピーダンスに管理することが可能とな
る。
【００３０】さらに、デバイス外部ピン１０１の近傍に
容量補正ＭＯＳトランジスタ１０４とインバータ１１１
とを配置し、これらとは離れた場所にヒューズ１１３を
形成しても、デバイス外部ピン１０１からみたインピー
ダンスは変わらないので、集積回路デバイスのレイアウ
ト設計の自由度が向上できる。
容量補正ＭＯＳトランジスタ１０４とインバータ１１１
とを配置し、これらとは離れた場所にヒューズ１１３を
形成しても、デバイス外部ピン１０１からみたインピー
ダンスは変わらないので、集積回路デバイスのレイアウ
ト設計の自由度が向上できる。
【００３１】なお、図５および図６に示したインバータ
１１１の入力電圧を設定するための回路は、各１個の抵
抗とヒューズの組み合わせによるものに限らず、例えば
抵抗１１２ａまたは１１２ｂをヒューズに変えて構成す
る等の変更が可能である。また、図５および図６に示す
構成においても、図１および図２を参照して説明したも
のと同様に、ＭＯＳトランジスタ１０４の接続の向きの
変更等の構成の変更を行うことが可能である。
１１１の入力電圧を設定するための回路は、各１個の抵
抗とヒューズの組み合わせによるものに限らず、例えば
抵抗１１２ａまたは１１２ｂをヒューズに変えて構成す
る等の変更が可能である。また、図５および図６に示す
構成においても、図１および図２を参照して説明したも
のと同様に、ＭＯＳトランジスタ１０４の接続の向きの
変更等の構成の変更を行うことが可能である。
【００３２】次に、図７および図８を参照して、図５お
よび図６に示す実施の形態の変形例について説明する。
図７および図８に示す半導体装置は、図５および図６に
示す電源電圧〜グランド電圧間で出力電圧を変化させる
インバータ１１１を、ブートレベル電圧〜基板電圧（サ
ブレベル電圧）で変化させる電圧変換インバータ１１４
に変更した構成を有している。図７および図８に示す構
成では、図５および図６のものと同様にして、ヒューズ
１１３ａ，１１３ｂを遮断するか、しないかによって、
ＭＯＳトランジスタのドレイン／ソース端子に印加する
電圧を、ブートレベル電圧または基板電圧のどちらかに
設定することが可能となる。したがって、図３および図
４を参照して説明したものと同様に、デバイス外部ピン
１０１における入出力信号の電源電圧〜グランド電圧ま
での範囲の基準電圧を許容することが可能となる。
よび図６に示す実施の形態の変形例について説明する。
図７および図８に示す半導体装置は、図５および図６に
示す電源電圧〜グランド電圧間で出力電圧を変化させる
インバータ１１１を、ブートレベル電圧〜基板電圧（サ
ブレベル電圧）で変化させる電圧変換インバータ１１４
に変更した構成を有している。図７および図８に示す構
成では、図５および図６のものと同様にして、ヒューズ
１１３ａ，１１３ｂを遮断するか、しないかによって、
ＭＯＳトランジスタのドレイン／ソース端子に印加する
電圧を、ブートレベル電圧または基板電圧のどちらかに
設定することが可能となる。したがって、図３および図
４を参照して説明したものと同様に、デバイス外部ピン
１０１における入出力信号の電源電圧〜グランド電圧ま
での範囲の基準電圧を許容することが可能となる。
【００３３】図９および図１０は、図７および図８に示
したインバータ１１４の構成例を示す回路図である。図
９に示す回路は、電源電圧VDD〜グランド電圧VGNDの範
囲の入力電圧を、基板電圧Vsub〜電源電圧VDDの範囲の
出力電圧に変換する回路である。インバータ１２０の入
力端子にゲート端子を接続したｐチャネルＭＯＳトラン
ジスタ１２１と、インバータ１２０の出力端子にゲート
端子を接続したｐチャネルＭＯＳトランジスタ１２２
は、ともにソース端子を電源電圧VDDに接続し、ＭＯＳ
トランジスタ１２１はドレイン端子をｎチャネルＭＯＳ
トランジスタ１２３のドレイン端子に接続し、ＭＯＳト
ランジスタ１２２はドレイン端子をｎチャネルＭＯＳト
ランジスタ１２４のドレイン端子に接続している。ＭＯ
Ｓトランジスタ１２３とＭＯＳトランジスタ１２４は、
ともにソース端子を基板電圧Vsubに接続し、ＭＯＳトラ
ンジスタ１２３のゲート端子はＭＯＳトランジスタ１２
４のドレイン端子に接続し、ＭＯＳトランジスタ１２４
のゲート端子はＭＯＳトランジスタ１２３のドレイン端
子に接続している。以上の構成において、インバータ１
２０の入力端子に入力された電源電圧VDD〜グランド電
圧VGNDの範囲の入力信号は、ＭＯＳトランジスタ１２２
とＭＯＳトランジスタ１２４の接続点から基板電圧Vsub
〜電源電圧VDDの範囲で変化する信号に変換されて出力
される。
したインバータ１１４の構成例を示す回路図である。図
９に示す回路は、電源電圧VDD〜グランド電圧VGNDの範
囲の入力電圧を、基板電圧Vsub〜電源電圧VDDの範囲の
出力電圧に変換する回路である。インバータ１２０の入
力端子にゲート端子を接続したｐチャネルＭＯＳトラン
ジスタ１２１と、インバータ１２０の出力端子にゲート
端子を接続したｐチャネルＭＯＳトランジスタ１２２
は、ともにソース端子を電源電圧VDDに接続し、ＭＯＳ
トランジスタ１２１はドレイン端子をｎチャネルＭＯＳ
トランジスタ１２３のドレイン端子に接続し、ＭＯＳト
ランジスタ１２２はドレイン端子をｎチャネルＭＯＳト
ランジスタ１２４のドレイン端子に接続している。ＭＯ
Ｓトランジスタ１２３とＭＯＳトランジスタ１２４は、
ともにソース端子を基板電圧Vsubに接続し、ＭＯＳトラ
ンジスタ１２３のゲート端子はＭＯＳトランジスタ１２
４のドレイン端子に接続し、ＭＯＳトランジスタ１２４
のゲート端子はＭＯＳトランジスタ１２３のドレイン端
子に接続している。以上の構成において、インバータ１
２０の入力端子に入力された電源電圧VDD〜グランド電
圧VGNDの範囲の入力信号は、ＭＯＳトランジスタ１２２
とＭＯＳトランジスタ１２４の接続点から基板電圧Vsub
〜電源電圧VDDの範囲で変化する信号に変換されて出力
される。
【００３４】図１０に示す回路は、電源電圧VDD〜グラ
ンド電圧VGNDの範囲の入力電圧を、グランド電圧VGND〜
昇圧電圧Vbootの範囲の出力電圧に変換する回路であ
る。インバータ１２５の入力端子にゲート端子を接続し
たｎチャネルＭＯＳトランジスタ１２６と、インバータ
１２５の出力端子にゲート端子を接続したｎチャネルＭ
ＯＳトランジスタ１２７は、ともにソース端子をグラン
ド電圧VGNDに接続し、ＭＯＳトランジスタ１２６はドレ
イン端子をｐチャネルＭＯＳトランジスタ１２８のドレ
イン端子に接続し、ＭＯＳトランジスタ１２７はドレイ
ン端子をｐチャネルＭＯＳトランジスタ１２９のドレイ
ン端子に接続している。ＭＯＳトランジスタ１２８とＭ
ＯＳトランジスタ１２９は、ともにソース端子を昇圧電
圧Vbootに接続し、ＭＯＳトランジスタ１２８のゲート
端子はＭＯＳトランジスタ１２９のドレイン端子に接続
し、ＭＯＳトランジスタ１２９のゲート端子はＭＯＳト
ランジスタ１２８のドレイン端子に接続している。以上
の構成において、インバータ１２５の入力端子に入力さ
れた電源電圧VDD〜グランド電圧VGNDの範囲の入力信号
は、ＭＯＳトランジスタ１２７とＭＯＳトランジスタ１
２９の接続点からグランド電圧VGND〜昇圧電圧Vbootの
範囲で変化する信号に変換されて出力される。
ンド電圧VGNDの範囲の入力電圧を、グランド電圧VGND〜
昇圧電圧Vbootの範囲の出力電圧に変換する回路であ
る。インバータ１２５の入力端子にゲート端子を接続し
たｎチャネルＭＯＳトランジスタ１２６と、インバータ
１２５の出力端子にゲート端子を接続したｎチャネルＭ
ＯＳトランジスタ１２７は、ともにソース端子をグラン
ド電圧VGNDに接続し、ＭＯＳトランジスタ１２６はドレ
イン端子をｐチャネルＭＯＳトランジスタ１２８のドレ
イン端子に接続し、ＭＯＳトランジスタ１２７はドレイ
ン端子をｐチャネルＭＯＳトランジスタ１２９のドレイ
ン端子に接続している。ＭＯＳトランジスタ１２８とＭ
ＯＳトランジスタ１２９は、ともにソース端子を昇圧電
圧Vbootに接続し、ＭＯＳトランジスタ１２８のゲート
端子はＭＯＳトランジスタ１２９のドレイン端子に接続
し、ＭＯＳトランジスタ１２９のゲート端子はＭＯＳト
ランジスタ１２８のドレイン端子に接続している。以上
の構成において、インバータ１２５の入力端子に入力さ
れた電源電圧VDD〜グランド電圧VGNDの範囲の入力信号
は、ＭＯＳトランジスタ１２７とＭＯＳトランジスタ１
２９の接続点からグランド電圧VGND〜昇圧電圧Vbootの
範囲で変化する信号に変換されて出力される。
【００３５】また、図１〜図８に示す実施の形態では、
ＭＯＳトランジスタ１０４のソース端子とドレイン端子
をともにデバイス外部ピン１０１に接続した例を示した
が、図１１（ａ）および（ｂ）に示す変形例では、ＭＯ
Ｓトランジスタ１０４ａのソース端子またはドレイン端
子をデバイス外部ピン１０１に接続し、ドレイン端子ま
たはソース端子をオープンとし、ゲート端子を電圧印加
手段に接続した例である。このような構成において、ゲ
ート端子をグランド電位VGNDにすることで、ＭＯＳトラ
ンジスタ１０４ａは低容量になり（図１１（ａ））、ゲ
ート端子を電源電位VDDにすることで、ＭＯＳトランジ
スタ１０４ａは高容量になる（図１１（ｂ））。
ＭＯＳトランジスタ１０４のソース端子とドレイン端子
をともにデバイス外部ピン１０１に接続した例を示した
が、図１１（ａ）および（ｂ）に示す変形例では、ＭＯ
Ｓトランジスタ１０４ａのソース端子またはドレイン端
子をデバイス外部ピン１０１に接続し、ドレイン端子ま
たはソース端子をオープンとし、ゲート端子を電圧印加
手段に接続した例である。このような構成において、ゲ
ート端子をグランド電位VGNDにすることで、ＭＯＳトラ
ンジスタ１０４ａは低容量になり（図１１（ａ））、ゲ
ート端子を電源電位VDDにすることで、ＭＯＳトランジ
スタ１０４ａは高容量になる（図１１（ｂ））。
【００３６】次に、図１２を参照して本発明のさらに他
の実施の形態について説明する。図１２に示す実施の形
態は、上記の各実施の形態に対して容量補正用のＭＯＳ
トランジスタの配線状態を異ならせたものである。ま
た、図１２では、上記の各実施の形態において図示を省
略したデバイス外部ピン１０１と入出力回路１０２、１
０３間に設けられている入力保護回路（５０１）の一例
を図示している。
の実施の形態について説明する。図１２に示す実施の形
態は、上記の各実施の形態に対して容量補正用のＭＯＳ
トランジスタの配線状態を異ならせたものである。ま
た、図１２では、上記の各実施の形態において図示を省
略したデバイス外部ピン１０１と入出力回路１０２、１
０３間に設けられている入力保護回路（５０１）の一例
を図示している。
【００３７】本実施の形態では、容量補正用のｎチャネ
ルＭＯＳトランジスタ５０２のゲート端子が出力回路１
０２の出力と入力回路１０３の入力に接続され、ＭＯＳ
トランジスタ５０２のドレイン又はソース端子の一方が
インバータ５０３の出力に、他方がインバータ５０４の
出力に接続されている。インバータ５０３とインバータ
５０４は、ともに入力をヒューズ５０５の一端およびｎ
チャネルＭＯＳトランジスタ５０６のドレイン端子に接
続するものであり、インバータ５０３はVDDを電源電圧
とし、インバータ５０４は昇圧電圧Vbootを電源電圧と
して作動する。ヒューズ５０５の他端は電源電圧VDDに
接続され、ＭＯＳトランジスタ５０６のソース端子とゲ
ート端子はともにグランドに接続されている。この場
合、ＭＯＳトランジスタ５０６はデプレッション型の動
作モードを有するトランジスタであり、定電流負荷（負
荷素子）として機能する。
ルＭＯＳトランジスタ５０２のゲート端子が出力回路１
０２の出力と入力回路１０３の入力に接続され、ＭＯＳ
トランジスタ５０２のドレイン又はソース端子の一方が
インバータ５０３の出力に、他方がインバータ５０４の
出力に接続されている。インバータ５０３とインバータ
５０４は、ともに入力をヒューズ５０５の一端およびｎ
チャネルＭＯＳトランジスタ５０６のドレイン端子に接
続するものであり、インバータ５０３はVDDを電源電圧
とし、インバータ５０４は昇圧電圧Vbootを電源電圧と
して作動する。ヒューズ５０５の他端は電源電圧VDDに
接続され、ＭＯＳトランジスタ５０６のソース端子とゲ
ート端子はともにグランドに接続されている。この場
合、ＭＯＳトランジスタ５０６はデプレッション型の動
作モードを有するトランジスタであり、定電流負荷（負
荷素子）として機能する。
【００３８】また、入力保護回路５０１は、デバイス外
部ピン１０１と入出力回路１０２、１０３間を接続する
抵抗５０１ａと、デバイス外部ピン１０１にアノードが
接続され、電源電圧VDDにカソードが接続されたダイオ
ード５０１ｂと、デバイス外部ピン１０１にカソードが
接続され、グランド電圧VGNDにアノードが接続されたダ
イオード５０１ｃとから構成されている。
部ピン１０１と入出力回路１０２、１０３間を接続する
抵抗５０１ａと、デバイス外部ピン１０１にアノードが
接続され、電源電圧VDDにカソードが接続されたダイオ
ード５０１ｂと、デバイス外部ピン１０１にカソードが
接続され、グランド電圧VGNDにアノードが接続されたダ
イオード５０１ｃとから構成されている。
【００３９】このような構成において、本実施形態によ
れば、ヒューズ５０５の接続／遮断状態を選択すること
で、上述した各実施の形態の場合と同様に、入力容量の
調節を行うことが可能である。
れば、ヒューズ５０５の接続／遮断状態を選択すること
で、上述した各実施の形態の場合と同様に、入力容量の
調節を行うことが可能である。
【００４０】次に、以上説明した本発明の実施の形態に
よる具体的な効果の一例について説明する。例えば周波
数２００ＭＨｚ以上のような高速動作をする半導体装置
では、システム上での動作を保証する為、ピンの入力容
量に厳しい制限が加わることがある。高速動作が要求さ
れる半導体装置では、例えば、ピン容量は２ｐＦから
２．４ｐＦに入らなければならず、また、各ピン間の容
量差（デルタＣｉ：△Ｃｉ）は０．０４ｐＦ以下でなけ
ればならない。この△Ｃｉ要求を満たすため、容量の少
ないピンには補正のための容量を付けなければならな
い。ピン容量はパッケージの容量とデバイスの容量で決
まるので、２種類のパッケージＡ，Ｂが製品仕様として
存在する場合、パッケージＡで組み立てた場合に合わせ
てデバイス内の補正容量値を決めると、パッケージＢで
△Ｃｉが満たせないという場合が生じる。従来は、これ
を満たすためにはそれぞれのパッケージに合わせたアル
ミ配線の異なる２種類のデバイスを作らねばならなかっ
た。しかしながら、本発明を利用することで、ボンディ
ングパッドのボンディング配線あるいはヒューズの遮断
状態を変更することでピン容量を調節することができる
ので、同じ製品を異なるパッケージで組み立てても△Ｃ
ｉの規格を満たすことができるようになる。
よる具体的な効果の一例について説明する。例えば周波
数２００ＭＨｚ以上のような高速動作をする半導体装置
では、システム上での動作を保証する為、ピンの入力容
量に厳しい制限が加わることがある。高速動作が要求さ
れる半導体装置では、例えば、ピン容量は２ｐＦから
２．４ｐＦに入らなければならず、また、各ピン間の容
量差（デルタＣｉ：△Ｃｉ）は０．０４ｐＦ以下でなけ
ればならない。この△Ｃｉ要求を満たすため、容量の少
ないピンには補正のための容量を付けなければならな
い。ピン容量はパッケージの容量とデバイスの容量で決
まるので、２種類のパッケージＡ，Ｂが製品仕様として
存在する場合、パッケージＡで組み立てた場合に合わせ
てデバイス内の補正容量値を決めると、パッケージＢで
△Ｃｉが満たせないという場合が生じる。従来は、これ
を満たすためにはそれぞれのパッケージに合わせたアル
ミ配線の異なる２種類のデバイスを作らねばならなかっ
た。しかしながら、本発明を利用することで、ボンディ
ングパッドのボンディング配線あるいはヒューズの遮断
状態を変更することでピン容量を調節することができる
ので、同じ製品を異なるパッケージで組み立てても△Ｃ
ｉの規格を満たすことができるようになる。
【００４１】なお、本発明の実施の形態は、上記のもの
に限られることなく、本発明の概念のもと、適宜変更が
可能である。例えばボンディングパッドを用いる容量調
整用の回路とヒューズを用いる容量調整用の回路とを１
つの半導体集積デバイス上に混在させたり、ヒューズに
代えてボンディングパッドによってインバータ１１１あ
るいは１１４の入力電圧を設定できるようにする等の変
更が可能である。
に限られることなく、本発明の概念のもと、適宜変更が
可能である。例えばボンディングパッドを用いる容量調
整用の回路とヒューズを用いる容量調整用の回路とを１
つの半導体集積デバイス上に混在させたり、ヒューズに
代えてボンディングパッドによってインバータ１１１あ
るいは１１４の入力電圧を設定できるようにする等の変
更が可能である。
【００４２】また、以上の説明では、ｎチャネルＭＯＳ
トランジスタを例に説明したが、ｐチャネルＭＯＳトラ
ンジスタを用いでも同様な機能が実現できる。但し、ｐ
チャネルＭＯＳトランジスタを用いた場合、ゲート電位
がソース／ドレイン電位に対して高いほどゲート−ソー
ス／ドレイン間の静電容量は減少し、低いほど静電容量
は増加する。
トランジスタを例に説明したが、ｐチャネルＭＯＳトラ
ンジスタを用いでも同様な機能が実現できる。但し、ｐ
チャネルＭＯＳトランジスタを用いた場合、ゲート電位
がソース／ドレイン電位に対して高いほどゲート−ソー
ス／ドレイン間の静電容量は減少し、低いほど静電容量
は増加する。
【００４３】また、以上の説明では、デバイス外部ピン
１０１毎に電圧印加手段をそれぞれ設ける例を示した
が、複数のデバイス外部ピン１０１にそれぞれ容量補正
ＭＯＳトランジスタ１０４を接続し、その他端を１つの
電圧印加手段に共通接続するようにしてもよい。
１０１毎に電圧印加手段をそれぞれ設ける例を示した
が、複数のデバイス外部ピン１０１にそれぞれ容量補正
ＭＯＳトランジスタ１０４を接続し、その他端を１つの
電圧印加手段に共通接続するようにしてもよい。
【００４４】
【発明の効果】請求項１記載の発明によれば、外部端子
に直接、ＭＯＳトランジスタが接続されるので高周波作
動に適した容量調整手段を得ることができる。また、半
導体装置の製造工程における例えばパッケージ組立工程
において容量調整を行うことができるので、複数種類の
パッケージを用いる場合、需要の変化に迅速に対応した
製造管理を容易に行うことができるようになる。また、
請求項２記載の発明によれば、例えばウェハーテストの
工程において、容量調整を行うことができるので、実際
に集積回路デバイスの特性を測定した結果に基づいて調
整を行うことができるようになる。
に直接、ＭＯＳトランジスタが接続されるので高周波作
動に適した容量調整手段を得ることができる。また、半
導体装置の製造工程における例えばパッケージ組立工程
において容量調整を行うことができるので、複数種類の
パッケージを用いる場合、需要の変化に迅速に対応した
製造管理を容易に行うことができるようになる。また、
請求項２記載の発明によれば、例えばウェハーテストの
工程において、容量調整を行うことができるので、実際
に集積回路デバイスの特性を測定した結果に基づいて調
整を行うことができるようになる。
【００４５】また、請求項３記載および請求項４記載の
発明によれば、外部端子の電圧に影響されない容量補正
を行うことが可能になる。
発明によれば、外部端子の電圧に影響されない容量補正
を行うことが可能になる。
【図１】 本発明による半導体装置の実施の形態を示す
回路図
回路図
【図２】 本発明による半導体装置の実施の形態を示す
回路図
回路図
【図３】 図１に示す実施の形態の変形例を示す回路図
【図４】 図２に示す実施の形態の変形例を示す回路図
【図５】 本発明による半導体装置の他の実施の形態を
示す回路図
示す回路図
【図６】 本発明による半導体装置の他の実施の形態を
示す回路図
示す回路図
【図７】 図５に示す実施の形態の変形例を示す回路図
【図８】 図６に示す実施の形態の変形例を示す回路図
【図９】 図５および図６に示す電圧変換インバータ１
１４の構成例を示す回路図
１４の構成例を示す回路図
【図１０】 図５および図６に示す電圧変換インバータ
１１４の他の構成例を示す回路図
１１４の他の構成例を示す回路図
【図１１】 図１〜図８示す実施の形態の変形例を示す
回路図（（ａ）はゲート端子をグランドに接続する場
合、（ｂ）は電源電圧に接続する場合を示す。）
回路図（（ａ）はゲート端子をグランドに接続する場
合、（ｂ）は電源電圧に接続する場合を示す。）
【図１２】 本発明による半導体装置のさらに他の実施
の形態を示す回路図
の形態を示す回路図
【図１３】 異なるピン配列を有するＣＳＰの配線状態
を示す図（（ａ）に対して（ｂ）は対称の（ミラード）
ピン配列を有する。）
を示す図（（ａ）に対して（ｂ）は対称の（ミラード）
ピン配列を有する。）
【図１４】 従来の半導体装置における外部ピン容量調
整回路を示す回路図
整回路を示す回路図
【図１５】 半導体装置の製造工程のながれを示す図
１０１ デバイス外部ピン １０４，５０２ 容量補正用のＭＯＳトランジスタ １０５ ボンディングパッド １０６ デバイス上のアルミ配線 １０９ａ ブートレベルパッド １０９ｂ 基板電位パッド １１１，５０３，５０４ インバータ １１３ａ，１１３ｂ，５０５ ヒューズ １１４ 電圧変換インバータ
Claims (4)
- 【請求項１】 外部端子と、 前記外部端子に接続された内部回路と、 前記外部端子にゲート端子又はドレイン若しくはソース
端子が接続されたＭＯＳトランジスタと、 前記ＭＯＳトランジスタの前記外部端子に接続されてい
ない端子に所定電圧を印加するための電圧印加手段とを
備え、 前記電圧印加手段が、ボンディングパッドであることを
特徴とする半導体装置。 - 【請求項２】 外部端子と、 前記外部端子に接続された内部回路と、 前記外部端子にゲート端子又はドレイン若しくはソース
端子が接続されたＭＯＳトランジスタと、 前記ＭＯＳトランジスタの前記外部端子に接続されてい
ない端子に所定電圧を印加するための電圧印加手段とを
備え、 前記電圧印加手段が、前記ＭＯＳトランジスタの前記外
部端子に接続されていない端子に出力が接続されたイン
バータ回路と、ヒューズ素子及び抵抗素子又は負荷素子
の組み合わせからなり前記インバータ回路の入力電圧を
該ヒューズ素子の遮断状態に応じて決定する回路とから
なることを特徴とする半導体装置。 - 【請求項３】 前記電圧印加手段が、前記ＭＯＳトラン
ジスタの前記外部端子に接続されていない端子に、前記
電源電圧よりも高い昇圧電圧、または前記グランド電圧
よりも低い基板電圧のうちのいずれか一つを印加するも
のであることを特徴とする請求項１または２記載の半導
体装置。 - 【請求項４】 外部端子と、 前記外部端子に接続された内部回路と、 前記外部端子にゲート端子又はドレイン若しくはソース
端子が接続されたＭＯＳトランジスタと、 前記ＭＯＳトランジスタの前記外部端子に接続されてい
ない端子に所定電圧を印加するための電圧印加手段とを
備え、 前記電圧印加手段が、前記ＭＯＳトランジスタの前記外
部端子に接続されていない端子に、前記ＭＯＳトランジ
スタの前記外部端子に接続されている端子の作動電圧に
対して、常にＭＯＳトランジスタのしきい値電圧以上の
正又は負の電位差を有する電圧を印加するものであるこ
とを特徴とする半導体装置。
Priority Applications (2)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP09818699A JP3271610B2 (ja) | 1999-04-05 | 1999-04-05 | 半導体装置 |
| US09/543,333 US6437629B1 (en) | 1999-04-05 | 2000-04-05 | Semiconductor device with circuit for adjusting input/output terminal capacitance |
Applications Claiming Priority (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP09818699A JP3271610B2 (ja) | 1999-04-05 | 1999-04-05 | 半導体装置 |
Publications (2)
| Publication Number | Publication Date |
|---|---|
| JP2000294735A JP2000294735A (ja) | 2000-10-20 |
| JP3271610B2 true JP3271610B2 (ja) | 2002-04-02 |
Family
ID=14212998
Family Applications (1)
| Application Number | Title | Priority Date | Filing Date |
|---|---|---|---|
| JP09818699A Expired - Fee Related JP3271610B2 (ja) | 1999-04-05 | 1999-04-05 | 半導体装置 |
Country Status (2)
| Country | Link |
|---|---|
| US (1) | US6437629B1 (ja) |
| JP (1) | JP3271610B2 (ja) |
Families Citing this family (4)
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|---|---|---|---|---|
| WO2005006539A1 (ja) * | 2003-07-09 | 2005-01-20 | Asahi Kasei Microsystems Co., Ltd. | 可変容量素子及びこれを用いた発振回路 |
| JP2008277515A (ja) * | 2007-04-27 | 2008-11-13 | Elpida Memory Inc | 半導体装置 |
| US9887552B2 (en) * | 2013-03-14 | 2018-02-06 | Analog Devices, Inc. | Fine timing adjustment method |
| CN111752223B (zh) * | 2020-06-29 | 2022-04-01 | 配天机器人技术有限公司 | 信号配置方法、输入输出设备及计算机存储介质 |
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| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| JPS61187356A (ja) | 1985-02-15 | 1986-08-21 | Fujitsu Ltd | 半導体集積回路 |
| JPS63246916A (ja) | 1987-04-02 | 1988-10-13 | Mitsubishi Electric Corp | インバ−タ回路 |
| US5801596A (en) * | 1994-07-27 | 1998-09-01 | Citizen Watch Co., Ltd. | Temperature compensation type quartz oscillator |
| JP3737549B2 (ja) * | 1995-09-21 | 2006-01-18 | 東芝マイクロエレクトロニクス株式会社 | 利得制御回路および可変利得電力増幅器 |
| US6085260A (en) * | 1998-06-08 | 2000-07-04 | Ford Motor Company | Method and circuit for multiplexing an input port and an output port of a microprocessor into a single external interface |
| US6084464A (en) * | 1999-10-29 | 2000-07-04 | Vlsi Technology, Inc | On-chip decoupling capacitor system with parallel fuse |
-
1999
- 1999-04-05 JP JP09818699A patent/JP3271610B2/ja not_active Expired - Fee Related
-
2000
- 2000-04-05 US US09/543,333 patent/US6437629B1/en not_active Expired - Lifetime
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|---|---|
| US6437629B1 (en) | 2002-08-20 |
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