JP2000151378A - 半導体集積回路 - Google Patents

半導体集積回路

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Abstract

(57)【要約】 （修正有） 【課題】 アクティブ時のリーク電流による消費電力の
増加を抑え、かつ高速な動作を可能にする。 【解決手段】 ゲートが入力P1により制御され、動作電
位点VddとノードN2間に接続されるＦＥＴQp23と、ゲー
トが入力N1により制御され、第１のノードN2と第２のノ
ード間に接続されるＦＥＴQn23と、ゲートがノードN2で
制御され、第２のノードとGND間に接続されるＦＥＴQn2
5と、ゲートがノードN2で制御され、第２のノードと動
作電位点Vl間に接続されるＦＥＴQn26と、同様にしてゲ
ートが入力P1により制御され、第３のノードとノードP2
間に接続されるＦＥＴQp21と、ゲートがノードP2により
制御されるＦＥＴQp25と、ゲートがノードP2により制御
され、動作電位点Vhと第３のノードとの間にソースドレ
イン経路が接続されるＦＥＴQp26と、ゲートが入力N1に
より制御されるＦＥＴQn21を含む。

Description

【発明の詳細な説明】
【０００１】
【発明の属する技術分野】本発明は、半導体集積回路に
係わり、特にＭＯＳトランジスタを用いた半導体集積回
路に関する。
【０００２】
【従来の技術】近年、各種半導体集積回路においては、
高集積化、低消費電力化が進められている。半導体集積
回路においては、 ＭＯＳトランジスタのＯＮ−ＯＦＦ
特性を決めるしきい値電圧Ｖｔが存在する。ドライブ能
力を上げ、回路の動作速度を向上させるためには、しき
い値電圧Ｖｔを小さくしなければならない。また、内部
電源Ｖｄｄを低電圧化した場合でも、高速動作を保つた
めには、同様にＶｔを小さく設定する必要がある。
【０００３】しかしながら、しきい値電圧Ｖｔを小さく
すると、１９９３シンポジウム オン ブイ・エル・エ
ス・アイ サーキット ダイジェスト オブ テクニカ
ルペーパーズ（１９９３年）第４５頁から第４６頁（１
９９３ Ｓｙｍｐｏｓｉｕｍ ｏｎ ＶＬＳＩ Ｃｉｒ
ｃｕｉｔｓ Ｄｉｇｅｓｔ ｏｆ Ｔｅｃｈｎｉｃａｌ
Ｐａｐｅｒｓ， ｐｐ．４５−４６）に記されている
ように、リーク電流が急激に増加し、半導体集積回路の
消費電力が非常に大きくなるという問題を招く。
【０００４】これを防止するために、１９９６アイ・イ
ー・イー・イー インターナショナル ソリッドステイ
ト サーキット コンファレンス ダイジェスト オブ
テクニカル ペーパーズ（１９９６年）第１６６頁か
ら第１６７頁（ＩＥＥＥ Ｉｎｔｅｒｎａｔｉｏｎａｌ
Ｓｏｌｉｄ Ｓｔａｔｅ Ｃｉｒｃｕｉｔｓ Ｃｏｎ
ｆｅｒｅｎｃｅ Ｄｉｇｅｓｔ ｏｆ Ｔｅｃｈｎｉｃ
ａｌ Ｐａｐｅｒｓ，ｐｐ．１６６−１６７，１９９
６）によれば、スタンバイ時やアクティブ時等の動作状
態に応じて、基板バイアス電圧値を変化させ、ＭＯＳト
ランジスタのしきい値電圧を制御できる半導体集積回路
が提案されている。
【０００５】また、アイ・イー・イー・イー ジャーナ
ル オブ ソリッドステイト サーキット，Ｖｏｌ３
０，Ｎｏ８（１９９５年）第８４７頁から第８５４頁
（ＩＥＥＥ ＪＯＵＲＮＡＬ ＯＦ ＳＯＬＩＤ−ＳＴ
ＡＴＥ ＣＩＲＣＵＩＴ，Ｖｏｌ３０，Ｎｏ８，ＡＵＧ
ＵＳＴ １９９５）によれば、電源供給線と擬似電源供
給線を設け、これらの間にスイッチング用ＭＯＳトラン
ジスタを配し、主回路には、擬似電源供給線から電源を
供給する構成を取り、スタンバイ時には、スイッチング
用ＭＯＳトランジスタをＯＦＦして主回路に電源を供給
しないことにより、低消費電力化を実現する提案がなさ
れている。しかしながら、これらの従来技術を用いて
も、アクティブ時に高速に動作させるためには、リーク
電流の増加が避けられない。
【０００６】図２４に従来の回路例として、３段のイン
バータを示す。（ａ）は等価回路、（ｂ）は具体的回路
構成を示している。例えば、スタンバイ時にノードＯ１
が“Ｌ”レベルの場合は、Ｏ３が“Ｌ”レベルとなり、
ノードＯ２とＯ４が“Ｈ”レベルとなる。このとき、前
２段のインバータを見ると、トランジスタＱ１とＱ４を
通してリーク電流が流れるが、トランジスタのしきい値
を下げるとリーク電流が大幅に増加する。
【０００７】一方、特開平７−１６２２８８によれば、
しきい値電圧Ｖｔを変えずに、ＯＦＦからＯＮに遷移す
るＭＯＳトランジスタに入力する信号と、ＯＮからＯＦ
Ｆに遷移するＭＯＳトランジスタに入力する信号に時間
差をつけ、後者の信号より前者の信号を早く伝搬させる
ことにより、高速動作を実現する提案がなされている。
しかしながら、前者の信号伝搬を早くすると、後者の信
号伝搬が遅くなるため、全体としては大幅な高速化効果
は望めない。この高速化効果は、高々１０％程度である
ことが発明者らの検討により判明した。
【０００８】
【発明が解決しようとする課題】このように、従来の半
導体集積回路においては、回路の動作速度を向上させ
る、あるいは、内部電源Ｖｄｄを低電圧化した場合にも
高速動作を保とうとすると、アクティブ時のリーク電流
が増加するという問題があった。
【０００９】本発明は、前記事情を考慮してなされたも
ので、その目的とするところは、アクティブ時のリーク
電流による消費電力の増加を抑え、かつ高速に動作可能
な半導体集積回路を提供することにある。
【００１０】
【課題を解決するための手段】前記課題を解決するため
に、本発明は次のような構成を採用している。すなわ
ち、本発明は、ゲートが第１の入力により制御され、第
１の動作電位点と第１のノードとの間にソースドレイン
経路が接続された第１のｐチャネルＦＥＴと、ゲートが
第２の入力により制御され、第１のノードと第２のノー
ドとの間にソースドレイン経路が接続された第１のｎチ
ャネルＦＥＴと、ゲートが第１のノードで制御され、第
２のノードと第２の動作電位点との間にソースドレイン
経路が接続された第２のｎチャネルＦＥＴと、ゲートが
第１のノードで制御され、第２のノードと第３の動作電
位点との間にソースドレイン経路が接続された第３のｎ
チャネルＦＥＴと、ゲートが第１の入力により制御さ
れ、第３のノードと第４のノードとの間にソースドレイ
ン経路が接続された第２のｐチャネルＦＥＴと、ゲート
が第４のノードにより制御され、第１の動作電位点と第
３のノードとの間にソースドレイン経路が接続された第
３のｐチャネルＦＥＴと、ゲートが第４のノードにより
制御され、第４の動作電位点と第３のノードとの間にソ
ースドレイン経路が接続された第４のｐチャネルＦＥＴ
と、ゲートが第２の入力により制御され、第４のノード
と第２の動作電位点との間にソースドレイン経路が接続
された第４のｎチャネルＦＥＴと、からなることを特徴
とする。
【００１１】また、本発明は、ゲートが第１の入力によ
り制御され、第１の動作電位点と第１のノードとの間に
ソースドレイン経路が接続された第１のｐチャネルＦＥ
Ｔと、ゲートが第２の入力により制御され、第１のノー
ドと第２の動作電位点との間にソースドレイン経路が接
続された第１のｎチャネルＦＥＴと、ゲートが第１の動
作電位点で制御され、第１のノードと第２の動作電位点
との間にソースドレイン経路が接続された第２のｎチャ
ネルＦＥＴと、ゲートが第１のノードで制御され、第１
の動作電位点と第２のノードとの間にソースドレイン経
路が接続された第２のｐチャネルＦＥＴと、ゲートが第
２の入力により制御され、第２のノードと第２の動作電
位点との間にソースドレイン経路が接続された第３のｎ
チャネルＦＥＴと、ゲートが第２の動作電位点により制
御され、第１の動作電位点と第２のノードとの間にソー
スドレイン経路が接続された第３のｐチャネルＦＥＴ
と、からなることを特徴とする。
【００１２】本発明を入力信号の動作の点から説明する
と、ＰＭＯＳトランジスタ（あるいはＰチャネルＦＥ
Ｔ）とＮＭＯＳトランジスタ（あるいはＮチャネルＦＥ
Ｔ）を含んでなる半導体集積回路であって、ＰＭＯＳト
ランジスタのゲートに第１の信号が入力され、ＮＭＯＳ
トランジスタのゲートに第２の信号が入力され、第１の
信号と第２の信号は異なる信号であり、第１の信号の最
大値がＰＬ、最小値がＰＳであり、第２の信号の最大値
がＮＬ、最小値がＮＳであるときに、ＰＳ≦ＮＳ＜ Ｐ
Ｌ≦ ＮＬであることを特徴とする。
【００１３】また、ＰＭＯＳトランジスタとＮＭＯＳト
ランジスタを含んでなる半導体集積回路であって、ＰＭ
ＯＳトランジスタのゲートに第１の信号が入力され、Ｎ
ＭＯＳトランジスタのゲートに第２の信号が入力され、
第１の信号と第２の信号は異なる信号であり、第１の信
号がＰＬとＰＳの間で変化し、第２の信号がＮＬとＮＳ
の間で変化し、ＰＭＯＳトランジスタのオン・オフのし
きい値であるゲート入力をＰＧとし、ＮＭＯＳトランジ
スタのオン・オフのしきい値であるゲート入力をＮＧと
したとき、各値はＰＳ、ＮＳ、ＮＧ、ＰＧ、ＰＬ、ＮＬ
の順に並ぶことを特徴とする。
【００１４】ここで、ＮＧとＮＬの差が、 ＮＧとＮＳ
の差より大きいことが望ましい。また、ＰＧとＰＳの差
が、 ＰＧとＰＬの差より大きいことも望ましい。
【００１５】具体的には第１の信号はＰＬとＰＳの間で
変化する矩形波であり、第２の信号はＮＬとＮＳの間で
変化する矩形波（たとえばパルス）である。制御の容易
性から、これらの立ち上がりと立ち下がりのタイミング
は同期していることが望ましい。すなわち、位相が同じ
だが、波形の異なるパルス信号をＰＭＯＳトランジスタ
とＮＭＯＳトランジスタのゲートに与えて制御する。具
体的には、 ＰＭＯＳトランジスタとＮＭＯＳトランジ
スタのHIGHとLOWがそれぞれ異なる。さらに具体的に
は、ＰＭＯＳトランジスタは第１の信号の立ち下がりで
オンし、ＮＭＯＳトランジスタは第２の信号の立ち上が
りでオンする。本発明では、第１の信号と第２の信号に
時間差（位相差）を設ける必要は特にない。
【００１６】これらをまとめて好適な形態に構成する
と、ＰＭＯＳトランジスタとＮＭＯＳトランジスタを含
んでなる半導体集積回路であって、ＰＭＯＳトランジス
タのゲートに第１のパルス信号が入力され、ＮＭＯＳト
ランジスタのゲートに第２のパルス信号が入力され、第
１のパルス信号のHIGHの値と第２のパルス信号のHIGHの
値は異なり、第１のパルス信号のLOWの値と第２のパル
ス信号のLOWの値は異なり、第１のパルス信号のHIGHか
らLOWへの切り替えタイミングと第２のパルス信号のHIG
HからLOWへの切り替えタイミングは同期し、第１のパル
ス信号LOWのHIGHからへの切り替えタイミングと第２の
パルス信号LOWのHIGHからへの切り替えタイミングは同
期している。
【００１７】さらに、具体例を示すと、第１のパルス信
号を形成する第１の回路と、第２のパルス信号を形成す
る第２の回路とを有し、第１の回路はソースドレイン経
路が直列に接続されたＰＭＯＳトランジスタおよびＮＭ
ＯＳトランジスタを有し、第２の回路はソースドレイン
経路が直列に接続されたＰＭＯＳトランジスタおよびＮ
ＭＯＳトランジスタを有している。
【００１８】また、さらに具体例を示すと、第１の回路
のＰＭＯＳトランジスタおよびＮＭＯＳトランジスタは
ソースドレイン経路が第１の電位と第１の接続点に接続
され、第２の回路のＰＭＯＳトランジスタおよびＮＭＯ
Ｓトランジスタはソースドレイン経路が第２の電位と第
２の接続点に接続され、第１の接続点に対して第１のセ
レクタを介して第２の電位もしくは第３の電位が供給さ
れ、第２の接続点に対して第２のセレクタを介して第１
の電位もしくは第４の電位が供給される。
【００１９】これらの回路を実現するのに好適な回路レ
イアウトについて言及すれば、第１の電位を給電する第
１の配線、第２の電位を給電する第２の配線、第３の電
位を給電する第３の配線、第４の電位を給電する第４の
配線が、平行に配置されていることが、コンパクトな回
路構成のために望ましい。これらの配線は同一の配線層
に配置してもよいが、面積の増大を嫌う場合には、異な
る配線層で構成して、上下に積層するように構成しても
良い。
【００２０】さらに、本発明は、トランジスタの基板バ
イアスを制御してトランジスタのしきい値を変化させて
サブスレッショルドリーク電流を低減する技術と組み合
わせて用いることもできる。このためには、ＰＭＯＳト
ランジスタの基板バイアス電位を供給する第５の配線
と、ＮＭＯＳトランジスタの基板バイアス電位を供給す
る第６の配線が必要である。これらのレイアウトとして
は、第１の配線〜第６の配線が平行に配置することがで
きる。これらは同一の配線層に形成しても良い。また、
配線層に余裕がある場合は異なる配線層で構成して、上
下に重ねれば回路面積が縮小できる。
【００２１】さらに、第１の配線〜第６の配線を３本ず
つにグループ分けし、第１のグループと第２のグループ
の間に、上記第１の回路、第２の回路、ＰＭＯＳトラン
ジスタおよびＮＭＯＳトランジスタの少なくとも一つを
内蔵するセルを複数配置すれば、規則的なセル配置が実
現できる。このとき、基板バイアス電位を供給する配線
を省略することもできる。このときは２本ずつの２つの
グループとなり、これらの間にセルが配置される。
【００２２】本発明は、従来の回路を適宜混在させて用
いることができる。典型的な例としては、演算機能を有
する論理ブロック、記憶機能を有するメモリブロックを
する半導体集積回路であって、論理ブロックの内部に、
第１の回路、第２の回路、ＰＭＯＳトランジスタおよび
ＮＭＯＳトランジスタを内蔵する本発明の回路（たとえ
ば後に図１に示す）を配置することができる。
【００２３】あるいは、第１の回路ブロック、第２の回
路ブロックをする半導体集積回路であって、 第１のブ
ロックの内部に、ＰＭＯＳトランジスタとＮＭＯＳトラ
ンジスタを含んでなる回路セルを有し、ＰＭＯＳトラン
ジスタのゲートに第１のパルス信号が入力され、ＮＭＯ
Ｓトランジスタのゲートに第２のパルス信号が入力さ
れ、第１のパルス信号のHIGHの値と第２のパルス信号の
HIGHの値は異なり、第１のパルス信号のLOWの値と第２
のパルス信号のLOWの値は異なり、第１のパルス信号のH
IGHからLOWへの切り替えタイミングと第２のパルス信号
のHIGHからLOWへの切り替えタイミングは同期し、第１
のパルス信号LOWのHIGHからへの切り替えタイミングと
第２のパルス信号LOWのHIGHからへの切り替えタイミン
グは同期している。
【００２４】具体的には、第１のパルス信号を形成する
第１の回路と、第２のパルス信号を形成する第２の回路
とを第１の回路ブロック中に有し、第１の回路はソース
ドレイン経路が直列に接続されたＰＭＯＳトランジスタ
およびＮＭＯＳトランジスタを有し、第２の回路はソー
スドレイン経路が直列に接続されたＰＭＯＳトランジス
タおよびＮＭＯＳトランジスタを有する。
【００２５】さらに具体的には、第１の回路のＰＭＯＳ
トランジスタおよびＮＭＯＳトランジスタはソースドレ
イン経路が第１の電位と第１の接続点に接続され、第２
の回路のＰＭＯＳトランジスタおよびＮＭＯＳトランジ
スタはソースドレイン経路が第２の電位と第２の接続点
に接続され、第１の接続点に対して第１のセレクタを介
して第２の電位もしくは第３の電位が供給され、第２の
接続点に対して第２のセレクタを介して第１の電位もし
くは第４の電位が供給される。
【００２６】第１の回路ブロックには、上記の回路構成
を実現するために、上記第１の電位を給電する第１の配
線、上記第２の電位を給電する第２の配線、上記第３の
電位を給電する第３の配線、上記第４の電位を給電する
第４の配線が平行に配置されている。
【００２７】また、第２の回路ブロックには、従来の回
路を適用することにし、第１の配線〜第４の配線を平行
に配置し、第３の電位を給電する第３の配線、第４の電
位を給電する第４の配線が配置されていない。このよう
に、本発明の回路と従来の回路をブロック分けすると、
配線のためのスペースを節約でき、効率的な回路配置が
可能となる。
【００２８】
【発明の実施の形態】以下、図面を参照して、本発明の
実施例を説明する。
【００２９】図１は、本発明の第１の実施例に係わる半
導体集積回路を示す回路構成図である。これは、１段の
ＮＡＮＤゲートおよび４段のインバータの例である。従
来のインバータは、ｎＭＯＳトランジスタとｐＭＯＳト
ランジスタの各１個から構成するが、本実施例では、ま
ず１つのインバータを２分割する。例えば、Ｑｐ１１，
Ｑｎ１１で構成する第１のインバータ（第１のＣＭＯＳ
回路）とＱｐ１３，Ｑｎ１３で構成する第２のインバー
タ（第２のＣＭＯＳ回路）に分ける。但し、Ｑｐ１１，
Ｑｎ１１，Ｑｐ１３，Ｑｎ１３のチャネル幅の合計は、
従来と同じになるようにできる。
【００３０】次に、それぞれのインバータに、電圧源を
選択するためのセレクタを設ける。例えば、第１のイン
バータを構成するＱｐ１１のソースに、Ｑｐ１５，Ｑｐ
１６で構成する第１のセレクタを接続する。Ｑｐ１５の
ソースには、電圧値Ｖｄｄを持つ第１の電圧源を接続
し、Ｑｐ１６のソースには、Ｖｄｄ−Ｖｔ＜Ｖｈ＜Ｖｄ
ｄ（Ｖｔはしきい値電圧）となるように設定された電圧
値Ｖｈを持つ第１のバイアス用電圧源を接続する。同様
に、第２のインバータを構成するＱｎ１３のソースに、
Ｑｎ１５，Ｑｎ１６で構成する第２のセレクタを接続す
る。Ｑｎ１５のソースには、電圧値０を持つ第２の電圧
源を接続し、Ｑｎ１６のソースには、０＜Ｖｌ＜Ｖｔと
なるように設定された電圧値Ｖｌを持つ第２のバイアス
用電圧源を接続する。
【００３１】最後に、遅延用インバータを用いて、第１
および第２のインバータの出力から生成した電圧源選択
信号をセレクタに入力する。例えば、第１の遅延用イン
バータを構成するＱｐ１７，Ｑｎ１７のゲートには、そ
れぞれ第１のインバータの出力と第２のインバータの出
力を接続し、第２の遅延用インバータのＱｐ１８，Ｑｎ
１８のゲートには、共に第１の遅延用インバータの出力
を接続する。第１のセレクタおよび第２のセレクタを構
成するＱｐ１６，Ｑｎ１６のゲートには、第１の遅延用
インバータの出力を接続し、Ｑｐ１５，Ｑｎ１５のゲー
トには、第２の遅延用インバータの出力を接続する。
【００３２】同様な回路構成を、２段目（Ｑｐ２１から
Ｑｐ２８，Ｑｎ２１からＱｎ２８）と３段目（Ｑｐ３１
からＱｐ３８，Ｑｎ３１からＱｎ３８）についても実施
する。但し、４段目はＱｐ４とＱｎ４の従来と同様のイ
ンバータ構成である。多段構成時の接続については、第
１のインバータの出力Ｐ１は次段のｐＭＯＳ側（Ｑｐ２
１，Ｑｐ２３）にのみ入力し、第２のインバータの出力
Ｎ１は次段のｎＭＯＳ側（Ｑｎ２１，Ｑｎ２３）にのみ
入力する。これを繰り返して論理回路を構成する。
【００３３】結局この構成では、ゲートが第１の入力P1
により制御され、第１の動作電位点Vddと第１のノードN
2との間にソースドレイン経路が接続された第１のｐチ
ャネルＦＥＴQp23と、ゲートが第２の入力N1により制御
され、第１のノードN2と第２のノードとの間にソースド
レイン経路が接続された第１のｎチャネルＦＥＴQn23
と、ゲートが第１のノードで制御され、第２のノードと
第２の動作電位点GNDとの間にソースドレイン経路が接
続された第２のｎチャネルＦＥＴQn25と、ゲートが第１
のノードN2で制御され、第２のノードと第３の動作電位
点Vlとの間にソースドレイン経路が接続された第３のｎ
チャネルＦＥＴQn26と、ゲートが第１の入力P1により制
御され、第３のノードと第４のノードP2との間にソース
ドレイン経路が接続された第２のｐチャネルＦＥＴQp21
と、ゲートが第４のノードP2により制御され、第１の動
作電位点Vddと第３のノードとの間にソースドレイン経
路が接続された第３のｐチャネルＦＥＴQp25と、ゲート
が第４のノードP2により制御され、第４の動作電位点Vh
と第３のノードとの間にソースドレイン経路が接続され
た第４のｐチャネルＦＥＴQp26と、ゲートが第２の入力
N1により制御され、第４のノードP2と第２の動作電位点
GNDとの間にソースドレイン経路が接続された第４のｎ
チャネルＦＥＴQn21とを含んでいる。
【００３４】本実施例は、このように各信号線を入力、
出力共にｐＭＯＳ側用とｎＭＯＳ側用の２本に分けて構
成する。但し、初段の１段目は１つの信号に対して１本
にすることができるし、最終段の４段目は、通常のロジ
ックで受けて（但し、入力は２種類）１つの信号に対し
て１本の信号線に戻すこともできる。このように論理回
路群を構成して、論理回路群内は各信号２本を用いる
し、群の入、出力は１本に戻すことができ、第１図に記
載の本実施例と従来の方式（たとえば図２４に開示の回
路）を組み合わせてもよい。
【００３５】こうした場合の効果であるが、例えば、ノ
ードＰ１とＮ１が“Ｌ”レベルの場合には、その信号が
第１の遅延用インバータを通って、第２のセレクタを構
成するＱｐ１６，Ｑｎ１６のゲートに入力され、Ｑｐ１
６がＯＦＦ、Ｑｎ１６がＯＮになる。さらに、第１の遅
延用インバータの出力は、第２の遅延用インバータを通
って第１のセレクタを構成するＱｐ１５，Ｑｎ１５のゲ
ートに入力され、Ｑｐ１５がＯＮ、Ｑｎ１５がＯＦＦに
なる。このため、ノードＰ１の電位は０のままである
が、ノードＮ１の電位は０からＶｌに引き上げられるこ
とになる。
【００３６】結果として、ノードＰ１とＮ１が“Ｌ”か
ら“Ｈ”レベルに遷移する場合には、Ｎ１、すなわちｎ
ＭＯＳ入力の立ち上がりは、従来のインバータに比べて
速くなる。
【００３７】図２に上記で説明した図１の回路の動作を
示す。 ｎＭＯＳ入力の立ち上がりの部分を図２のＡに
示す。ノードＰ１とＮ１が“Ｌ”レベルの場合には、ノ
ードＰ１の電位は０のままであるが、ノードＮ１の電位
は０からＶｌに引き上げられる。よって、本実施例は、
ｎＭＯＳの入力がＯＮし始める０からＶｔまでの無駄な
時間を削減するため、結果として動作スピードは向上す
る。
【００３８】その後、ノードＰ１とＮ１が“Ｈ”レベル
になると、“Ｌ”レベルの場合と同様に、その信号が遅
延用インバータを通ってセレクタに入力され、Ｑｐ１６
がＯＮ、Ｑｎ１６がＯＦＦ、Ｑｐ１５がＯＦＦ、Ｑｎ１
５がＯＮになる。このため、ノードＮ１の電位はＶｄｄ
のままであるが、ノードＰ１の電位はＶｄｄからＶｈに
引き下げられることになる。
【００３９】ノードＰ１とＮ１が“Ｈ”から“Ｌ”レベ
ルに遷移する場合にも同様に、Ｐ１、すなわちｐＭＯＳ
入力の立ち下がりは、従来のインバータに比べて速くな
る。これを図２のＢに示す。よって、ｐＭＯＳがＯＦＦ
からＯＮし始める時間が減り、結果として動作スピード
は向上する。その後、ノードＰ１とＮ１が“Ｌ”レベル
になると、前述の理由によりノードＮ１の電位は０から
Ｖｌに引き上げられ、次の遷移に備えた状態になる。
【００４０】このような動作を一般化していえば、この
実施例は、第１のパルス信号（Ｎ１）を形成する回路
と、第２のパルス信号（Ｎ２）を形成する回路と、ゲー
トに入力される第１のパルス信号の立ち上がりでオンす
る第１のトランジスタ（ＮＭＯＳトランジスタ）と、ゲ
ートに入力される第２のパルス信号の立ち下がりでオン
する第２のトランジスタと（ＰＭＯＳトランジスタ）を
有し、第１のトランジスタがオンする時点のゲート入力
信号の値（Ｖｔ）と第１の信号（Ｎ１）のLOWレベルの
差が、第１のトランジスタがオフする時点のゲート入力
信号の値（Ｖｄｄ−Ｖｔ）と第１の信号（Ｎ１）のHIGH
レベルの差よりも小さく、第２のトランジスタがオンす
る時点のゲート入力信号の値と第２の信号（Ｎ２）のHI
GHレベルの差が、第２のトランジスタがオフする時点の
ゲート入力信号の値と第２の信号（Ｎ２）のLOWレベル
の差よりも小さくなっている。このような２種類の信号
を用いる構成により、ゲートに与える信号の振幅を変え
ずドライバビリテイを維持したまま、またトランジスタ
しきい値も変えずに、トランジスタが高速にオンできる
ようになっていることが理解できるであろう。
【００４１】図２より明らかなように、第１のパルス信
号と第２のパルス信号の位相が同期しており、前掲の特
開平７−１６２２８８のようにトランジスタの入力に位
相ずれが生じることもないので制御や設計は簡単であ
る。さらに、図２より明らかなように、第１のトランジ
スタがオンする時点のゲート入力信号の値と第１の信号
のLOWレベルの差が、第１のトランジスタがオンする時
点のゲート入力信号の値と第２の信号のLOWレベルの差
よりも小さく、第２のトランジスタがオンする時点のゲ
ート入力信号の値と第２の信号のHIGHレベルの差が、第
２のトランジスタがオンする時点のゲート入力信号の値
と第１の信号のHIGHレベルの差よりも小さい。
【００４２】図３は、横軸に本発明のインバータのゲー
ト遅延をとり、縦軸にリーク電流による消費電力比をと
ったグラフである。消費電力比は、従来のインバータの
消費電力を１として正規化した値である。図中の三角印
は、従来のインバータを使用した場合の結果を示し、各
三角印の傍には、ＭＯＳトランジスタのしきい値電圧Ｖ
ｔを示している。また、丸印は、本発明のインバータを
使用した場合の結果を示し、各丸印の傍には、バイアス
用電源Ｖｈ，Ｖｌの電圧値を示している。
【００４３】本発明では、電位差Ｖｄｄ−Ｖｈが大きい
ほど、またＶｌの電圧値が大きいほど、高速化効果が大
きくなる。例えば、電源Ｖｄｄが２．５Ｖの下で、従来
のインバータ（Ｖｔ＝０．７）ではゲート遅延が０．１
６８ｎｓｅｃであるのに対して、本発明では、Ｖｈ＝
２．２，Ｖｌ＝０．３の場合には０．１３３ｎｓｅｃま
で、Ｖｈ＝２．０，Ｖｌ＝０．５の場合には０．１０８
ｎｓｅｃまで高速化できている。なお、本発明のＭＯＳ
トランジスタのＶｔは一律０．７である。
【００４４】一方、本発明では、高速化にともなって消
費電力比が増加するが、Ｖｔを下げて高速化を図る従来
の技術に比べて、消費電力比が小さくなる。例えば、ゲ
ート遅延が同じという条件下で比較すると、従来のイン
バータでは、Ｖｔ＝０．４の場合に消費電力比が５．４
であるのに対して、本発明では、Ｖｈ＝２．２，Ｖｌ＝
０．３の場合に３．０になっている。これは、従来のイ
ンバータでは、ＯＮしているＭＯＳのソース・ドレイン
間電圧が常にＶｄｄであるのに対して、本発明では、Ｖ
ｈまたはＶｄｄ−Ｖｌとなるケースがあり、短チャネル
の影響を受けてリーク電流が小さくなるためである。
【００４５】図４は、横軸に電源Ｖｄｄの電圧値をと
り、縦軸にインバータのゲート遅延比をとったグラフで
ある。図中の三角印は、従来のインバータ（Ｖｔ＝０．
７）を使用した場合の結果を示し、丸印は、本発明のイ
ンバータ（Ｖｈ＝２．０，Ｖｌ＝０．５）を使用した場
合の結果を示している。ゲート遅延比は、電源Ｖｄｄが
２．５Ｖの下での各インバータのゲート遅延を１として
それぞれ正規化した値である。
【００４６】本発明では、Ｖｄｄが低下した場合に、従
来のインバータに比べてゲート遅延の増加率が小さくな
る。例えば、Ｖｄｄ＝２．１の場合には、従来のインバ
ータのゲート遅延比が１．６であるのに対して、本発明
では１．３であり、Ｖｄｄ＝１．９の場合には、従来で
は２．３であるのに対して、本発明では１．６になって
いる。
【００４７】したがって、本実施例を複数段組合せる
と、各段毎に高速化を図ることができる。また、本発明
は、アクティブ時の高速動作と低リーク電流を実現する
ものであるが、スタンバイ時に第１のバイアス用電圧源
の電圧値を下げ、第２のバイアス用電圧源の電圧値を上
げることにより、スタンバイ時のリーク電流も削減する
ことができる。例えば、第１のバイアス用電圧源１の電
圧値をＶｄｄに、第２のバイアス用電圧源２の電圧値を
０に設定すればよい。
【００４８】図１８は、横軸に温度をとり、縦軸にイン
バータのゲート遅延比をとったグラフである。
【００４９】図中の三角印は、従来のインバータを使用
した場合の結果を示し、丸印は、本発明のインバータ
（Ｖｈ＝２．２，Ｖｌ＝０．３）を使用した場合の結果
を示している。ゲート遅延比は、温度が１２５℃の下で
の各インバータのゲート遅延を１としてそれぞれ正規化
した値である。
【００５０】本発明では、温度が低下した場合に、従来
のインバータに比べてゲート遅延の減少率が大きくな
る。例えば、７５℃の場合には、従来のインバータのゲ
ート遅延比が０．９５であるのに対して、本発明では
０．９０であり、−５０℃の場合には、従来では０．７
９であるのに対して、本発明では０．６４になってい
る。次にその理由を示す。
【００５１】図１９にＭＯＳトランジスタのソースドレ
イン間電流と温度の関係の例を示す。温度が低下する
と、ＭＯＳトランジスタのソースドレイン間電流、すな
わち駆動能力が大きくなるが、一方ではしきい値電圧が
高くなる。従来のインバータでは、駆動能力が大きくな
る効果と、しきい値電圧上昇により動作速度が低下する
効果が相殺してしまうが、本発明では、温度低下ととも
にバイアス用電圧源Ｖｌの電圧値を上げ、バイアス用電
圧源Ｖｈの電圧値を下げて、しきい値上昇分を補償する
ことにより、動作速度が低下する効果を抑えることがで
きるためである。
【００５２】図５は、図１に示した実施例のインバータ
２段目のレイアウトの平面図である。白抜きの領域はポ
リシリコン層を示し、網掛けの領域は第１メタル層を示
している。チャネルを形成するゲート電極に、図１に対
応するＭＯＳトランジスタの名称（Ｑｐ１１からＱｐ１
８，Ｑｎ１１からＱｎ１８）を付してある。それぞれの
ＭＯＳの働きは、前述した通りである。また、黒塗りの
正方形は入出力端子であり、ｎＭＯＳ，ｐＭＯＳの入力
にはそれぞれＮ１，Ｐ１を付し、出力にはそれぞれＮ
２，Ｐ２を付してある。
【００５３】前掲１９９６アイ・イー・イー・イー イ
ンターナショナル ソリッドステイト サーキット コ
ンファレンス ダイジェスト オブ テクニカル ペー
パーズなどに開示される従来のレイアウト図では、Ｖｄ
ｄ（第１の電圧源），ＧＮＤ（第２の電圧源），Ｖｂｐ
（ｐ基板供給用電圧源），Ｖｂｎ（ｎ基板供給用電圧
源）の４種類の電源線だけを持つが、本実施例のレイア
ウト図では、さらにＶｈ（第１のバイアス用電圧源），
Ｖｌ（第２のバイアス用電圧源）の２種類の電源線を必
要とする。
【００５４】Ｖｈの電源線は、Ｖｄｄのそれと同様にｐ
ＭＯＳに給電することから、Ｖｄｄに近接して平行に配
置し、逆にＶｌの電源線は、ＧＮＤのそれと同様にｎＭ
ＯＳに給電することから、ＧＮＤに近接して平行に配置
することが望ましい。これにより、電源線の無駄な引き
回しをしなくて済むのである。
【００５５】図４は電源線にメタル１層のみを用いた場
合を示しているが、２層以上使用できる場合には、例え
ば、ＶｄｄとＶｈの電源線を別の層にして重ね、ＧＮＤ
とＶｌの電源線を別の層にして重ねることにより、レイ
アウト面積を削減できる。
【００５６】本実施例では、従来のインバータに比べ素
子数が増加するため、レイアウト面積は約２倍程度まで
増加する。なぜなら、第１のインバータと第２のインバ
ータのチャネル幅は、従来のインバータと同じにできる
し、遅延用インバータのチャネル幅は、セレクタのそれ
に比べて小さくできるので、セレクタが面積の増加分に
なる。一方、セレクタのチャネル幅は、第１のインバー
タと第２のインバータのそれと同じにできるからであ
る。
【００５７】例えば、第１のセレクタを構成するＱｐ１
５，Ｑｐ１６に必要なチャネル幅は、第１のインバータ
を構成するＱｐ１１と直列接続することから、Ｑｐ１１
のチャネル幅までで十分である。同様に、第２のセレク
タを構成するＱｎ１５，Ｑｎ１６に必要なチャネル幅
は、第２のインバータを構成するＱｎ１３と直列接続す
ることから、Ｑｎ１３のチャネル幅までで十分である。
なお、ＣＭＯＳ回路の素子数が多くなると、セレクタお
よび遅延用インバータによる素子数増加の影響が相対的
に小さくなるため、従来のＣＭＯＳ回路と比較したレイ
アウト面積の増加は少なくなる。
【００５８】図６は、本発明の第２の実施例に係わる半
導体集積回路を示す回路構成図である。第１の実施例で
はインバータの例を示したが、この実施例ではその他の
論理回路ＮＡＮＤ，ＮＯＲに本発明を適用した場合を示
す。従来と同じＮＡＮＤゲートおよびＮＯＲゲートをそ
れぞれ２分割し、前述の電圧源セレクタと遅延用インバ
ータを付加することにより論理を構成する。このよう
に、本発明は全てのロジックに適用できる。
【００５９】具体的には、まず１つのＮＡＮＤゲートを
２分割し、１段目をＱｐ１１，Ｑｐ１２とＱｎ１１，Ｑ
ｎ１２からなる第１のＮＡＮＤゲート（第１のＣＭＯＳ
回路）と、Ｑｐ１３，Ｑｐ１４とＱｎ１３，Ｑｎ１４か
らなる第２のＮＡＮＤゲート（第２のＣＭＯＳ回路）に
分ける。次に、Ｑｐ１５，Ｑｐ１６からなる第１のセレ
クタをＱｐ１１，Ｑｐ１２のソースに接続し、Ｑｎ１
５，Ｑｎ１６からなる第２のセレクタをＱｎ１２のソー
スに接続する。Ｑｐ１５のソースには、電圧値Ｖｄｄを
持つ第１の電圧源を接続し、Ｑｐ１６のソースには、電
圧値Ｖｈを持つ第１のバイアス用電圧源を接続する。ま
た、Ｑｎ１５のソースには、電圧値０を持つ第２の電圧
源を接続し、Ｑｎ１６のソースには、電圧値Ｖｌを持つ
第２のバイアス用電圧源を接続する。最後に、第１の遅
延用インバータをなすＱｐ１７，Ｑｎ１７のゲートに
は、それぞれ第１のＮＡＮＤゲートの出力と第２のＮＡ
ＮＤゲートの出力を接続し、第２の遅延用インバータを
なすＱｐ１８，Ｑｎ１８のゲートには、共に第１の遅延
用インバータの出力を接続する。第１のセレクタおよび
第２のセレクタをなすＱｐ１６，Ｑｎ１６のゲートに
は、第１の遅延用インバータの出力を接続し、Ｑｐ１
５，Ｑｎ１５のゲートには、第２の遅延用インバータの
出力を接続する。
【００６０】２段目のＮＯＲゲートについても同様に、
１つのＮＯＲゲートを２分割し、１段目をＱｐ２１，Ｑ
ｐ２２とＱｎ２１，Ｑｎ２２からなる第１のＮＯＲゲー
ト（第１のＣＭＯＳ回路）と、Ｑｐ２３，Ｑｐ２４とＱ
ｎ２３，Ｑｎ２４からなる第２のＮＯＲゲート（第２の
ＣＭＯＳ回路）に分ける。次に、Ｑｐ２５，Ｑｐ２６か
らなる第１のセレクタをＱｐ２１，Ｑｐ２２のソースに
接続し、Ｑｎ２５，Ｑｎ２６からなる第２のセレクタを
Ｑｎ２２のソースに接続する。Ｑｐ２５のソースには、
電圧値Ｖｄｄを持つ第１の電圧源を接続し、Ｑｐ２６の
ソースには、電圧値Ｖｈを持つ第１のバイアス用電圧源
を接続する。また、Ｑｎ２５のソースには、電圧値０を
持つ第２の電圧源を接続し、Ｑｎ２６のソースには、電
圧値Ｖｌを持つ第２のバイアス用電圧源を接続する。最
後に、第１の遅延用インバータをなすＱｐ２７，Ｑｎ２
７のゲートには、それぞれ第１のＮＯＲゲートの出力と
第２のＮＯＲゲートの出力を接続し、第２の遅延用イン
バータをなすＱｐ２８，Ｑｎ２８のゲートには、共に第
１の遅延用インバータの出力を接続する。第１のセレク
タおよび第２のセレクタをなすＱｐ２６，Ｑｎ２６のゲ
ートには、第１の遅延用インバータの出力を接続し、Ｑ
ｐ２５，Ｑｎ２５のゲートには、第２の遅延用インバー
タの出力を接続する。
【００６１】そして、１段目の第１のＮＡＮＤゲートの
出力を、２段目のｐＭＯＳトランジスタＱｐ２１，Ｑｐ
２３に入力し、第２のＮＡＮＤゲートの出力を２段目の
ｎＭＯＳトランジスタＱｎ２１，Ｑｎ２３に入力する。
【００６２】このような構成であっても、第１の実施例
と同様に動作が高速になるという効果が得られる。つま
り、ｐＭＯＳトランジスタとｎＭＯＳトランジスタから
なるＣＭＯＳ回路を用いた各種のロジックに適用するこ
とができるのである。
【００６３】図１６は、本発明の第３の実施例に係わる
半導体集積回路を示す回路構成図である。この実施例で
は、トランスミッションゲートを用いたセレクタ回路に
本発明を適用した場合を示す。（ｂ）に示す本発明のセ
レクタ回路が、（ａ）に示す従来のセレクタ回路と異な
る点は、セレクタ回路を構成するインバータを本発明の
インバータに代えたことと、トランスミッションゲート
をそれぞれ２つに分割したことにある。
【００６４】具体的には、まず本発明のインバータｇ１
６０１にセレクト信号Ｓ（Ｎ），Ｓ（Ｐ）を入力し、ト
ランスミッションゲートｇ１６０３とｇ１６０４にそれ
ぞれデータ信号Ｉ１（Ｎ），Ｉ１（Ｐ）を入力し、トラ
ンスミッションゲートｇ１６０５とｇ１６０６にそれぞ
れデータ信号Ｉ２（Ｎ），Ｉ２（Ｐ）を入力する。次
に、ｇ１６０３とｇ１６０４をなすｎＭＯＳトランジス
タのゲートにはｇ１６０１の出力であるＳＢ（Ｎ）を接
続し、ｐＭＯＳトランジスタのゲートにはＳ（Ｐ）を接
続する。ｇ１６０５とｇ１６０６をなすｎＭＯＳトラン
ジスタのゲートにはＳ（Ｎ）を接続し、ｐＭＯＳトラン
ジスタのゲートにはｇ１６０１の出力であるＳＢ（Ｐ）
を接続する。最後に、本発明のインバータｇ１６０２に
ｇ１６０３とｇ１６０５の出力ＯＢ（Ｎ）と、ｇ１６０
４とｇ１６０６の出力ＯＢ（Ｐ）を入力し、セレクタ回
路の出力信号Ｏ（Ｎ），Ｏ（Ｐ）を取り出す。このよう
な構成であっても、第１の実施例と同様に動作が高速に
なるという効果が得られる。
【００６５】図１７は、本発明の第４の実施例に係わる
半導体集積回路を示す回路構成図である。この実施例で
は、トランスミッションゲートを用いたフリップフロッ
プ回路に本発明を適用した場合を示す。（ｂ）に示す本
発明のフリップフロップ回路が、（ａ）に示す従来のフ
リップフロップ回路と異なる点は、入力信号Ｉ１を伝搬
させるインバータを本発明のインバータに代えたこと
と、トランスミッションゲートをそれぞれ２つに分割し
たことにある。これらの変更は、第３の実施例と同様に
できる。このような構成であっても、第１の実施例と同
様に動作が高速になるという効果が得られる。
【００６６】図７は、本発明の第５の実施例に係わる半
導体集積回路を示す回路構成図である。この実施例が第
１の実施例と異なる点は、電圧源選択用セレクタおよび
遅延用インバータに代えて、出力と電圧源を結ぶ抵抗を
設けることにある。例えば、１つのインバータを２分割
し、１段目をＱｐ１１，Ｑｎ１１からなる第１のインバ
ータ（第１のＣＭＯＳ回路）と、Ｑｐ１３，Ｑｎ１３か
らなる第２のインバータ（第２のＣＭＯＳ回路）に分け
る。次に、Ｑｎ１５からなる抵抗用ＭＯＳトランジスタ
のドレインには、第１のインバータの出力を接続し、Ｑ
ｎ１５のゲートには、電圧値Ｖｄｄを持つ第１の電圧源
を接続し、Ｑｎ１５のソースには、電圧値０を持つ第２
の電圧源を接続する。同様に、Ｑｐ１５からなる抵抗用
ＭＯＳトランジスタのドレインには、第２のインバータ
の出力を接続し、Ｑｐ１５のゲートには第２の電圧源を
接続し、Ｑｐ１５のソースには第１の電圧源を接続す
る。
【００６７】これにより、第１の実施例と同様に、ｎＭ
ＯＳおよびｐＭＯＳがＯＦＦからＯＮし始めるまでの無
駄な時間が削減できるため、動作スピードが向上すると
いう効果が得られる。
【００６８】具体的には、ノードＰ１とＮ１が“Ｌ”レ
ベルの場合には、ノードＰ１の電位は０のままである
が、第２のインバータをなすＱｎ１３と、抵抗用ＭＯＳ
トランジスタをなすＱｐ１５がＯＮするため、ノードＮ
１の電位は、ＶｄｄをＱｎ１３とＱｐ１５の抵抗比で分
割した電位（＞０）まで引き上げられる。結果として、
ノードＰ１とＮ１が“Ｌ”から“Ｈ”レベルに遷移する
場合には、Ｎ１、すなわちｎＭＯＳ入力の立ち上がり
は、従来のインバータに比べて速くなる。
【００６９】図８に上記で説明した図７の回路の動作波
形を示す。図８のＡにはｎＭＯＳ入力の立ち上がり部を
示した。逆に、ノードＰ１とＮ１が“Ｈ”レベルの場合
には、ノードＮ１の電位はＶｄｄのままであるが、第１
のインバータをなすＱｐ１１と、抵抗用ＭＯＳトランジ
スタをなすＱｎ１５がＯＮするため、ノードＰ１の電位
は、ＶｄｄをＱｐ１１とＱｎ１５の抵抗比で分割した電
位（＜Ｖｄｄ）まで引き下げられる。結果として、ノー
ドＰ１とＮ１が“Ｈ”から“Ｌ”レベルに遷移する場合
には、Ｐ１、すなわちｐＭＯＳ入力の立ち下がりは、従
来のインバータに比べて速くなる。この動作を図８のＢ
に示す。
【００７０】このような構成であれば、従来のインバー
タに比べて抵抗用ＭＯＳトランジスタ２つだけ素子が増
えるが、第１の実施例に比べて素子数を少なくできる。
さらに、第１の実施例で必要であった２種類のバイアス
用電圧源が不要となる。
【００７１】但し、正常動作のためには、“Ｌ”レベル
時のノードＮ１の電位がＶｔを超えないようにＱｐ１５
のチャネル幅を決め、“Ｈ”レベル時のノードＰ１の電
位がＶｄｄ−Ｖｔを超えるようにＱｎ１５のチャネル幅
を決める必要がある。また、抵抗用ＭＯＳトランジスタ
により、第１の電圧源と第２の電圧源の間に直流パスが
形成されるため、第１の実施例に比べてリーク電流が多
くなる。また、スタンバイ時にＱｎ１５のゲート電位を
下げ、Ｑｐ１５のゲート電位を上げることにより、スタ
ンバイ時のリーク電流を削減することができる。例え
ば、 Ｑｎ１５のゲートの電圧値を０に、Ｑｐ１５のゲ
ートの電圧値をＶｄｄに設定すればよい。
【００７２】図９は、本発明の第６の実施例に係わる半
導体集積回路を示す回路構成図である。ここでは、目標
動作周波数を実現しつつ、リーク電流を抑えるために、
半導体集積回路を構成する信号経路のディレイに注目し
て、本発明の回路と従来の回路を使い分ける例について
説明する。
【００７３】図９の回路は、フリップフロップｆ９０１
からｆ９０４、ＮＡＮＤゲートｇ９０１からｇ９０９で
構成されている。例えば、この回路を２５０ＭＨｚで動
作させるためには、フリップフロップｆ９０１にクロッ
ク信号ＣＫが入力されてから、論理信号がフリップフロ
ップｆ９０２に到達するまでの経路のディレイと、フリ
ップフロップｆ９０３にクロック信号ＣＫが入力されて
から、論理信号がフリップフロップｆ９０４に到達する
までの経路のディレイが４ｎｓｅｃ以内であることが求
められる。
【００７４】ここで、ＮＡＮＤゲートを従来の回路で構
成した場合のディレイを１ｎｓｅｃ、本発明の回路で構
成した場合のディレイを０．７ｎｓｅｃとする。図中の
網掛けで示したＮＡＮＤゲートｇ９０５からｇ９０９
は、本発明の回路で構成され、白抜きで示した素子は、
従来の回路で構成されている。これにより、フリップフ
ロップｆ９０１からｆ９０２に至る経路のディレイは４
ｎｓｅｃ、フリップフロップｆ９０３からｆ９０４に至
る経路のディレイは３．８ｎｓｅｃとなり、双方とも目
標の４ｎｓｅｃ以内が満たされる。なお、すべてのＮＡ
ＮＤゲートを従来の回路で構成した場合には、フリップ
フロップｆ９０３からｆ９０４に至る経路のディレイが
５ｎｓｅｃになってしまう。
【００７５】一方、リーク電流については、ＮＡＮＤゲ
ートを従来の回路で構成した場合のリーク電流を１ｐ
Ａ、本発明の回路で構成した場合のリーク電流を１０ｐ
Ａとする。すべてのＮＡＮＤゲートを本発明の回路で構
成した場合の総リーク電流は９０ｐＡになるが、図に示
すように従来の回路を混在させることにより、総リーク
電流を４５ｐＡに抑えることができる。
【００７６】図１０は、図９に示した実施例の半導体集
積回路のレイアウトの平面図である。ここでは、論理ゲ
ートをすべて模式的に矩形で示している。網掛けをした
矩形、例えばｇ１００１が本発明の回路で構成した論理
ゲートを示し、白抜きの矩形、例えばｇ１００２が従来
の回路で構成した論理ゲートを示している。図中に、ｐ
ａｔｈ１００１として図９のｆ９０１からｆ９０２に至
る経路、ｐａｔｈ１００２としてｆ９０３からｆ９０４
に至る経路を示した。
【００７７】図１１は、本発明の第７の実施例に係わる
半導体集積回路を示す回路構成図である。ここでは、互
いに共有論理ゲートを持つ複数の信号経路において、本
発明の回路と従来の回路を適宜混在させる場合に、本発
明の回路の使用を最小限にするために、共通論理ゲート
に本発明の回路を多く使用する例について説明する。
【００７８】図１１の回路は、フリップフロップｆ１１
０１からｆ１１０３、論理ゲートｇ１１０１からｇ１１
１７により構成されている。例えば、ｆ１１０１からｆ
１１０２に至る経路、およびｆ１１０１からｆ１１０３
に至る経路の目標とするディレイを９．５ｎｓｅｃとす
る。双方の経路とも１１個の論理ゲートで構成されてお
り、９．５ｎｓｅｃのディレイを実現するためには、少
なくとも５個の素子を本発明の回路で構成する必要があ
る。
【００７９】ここで、図に示す構成にすることにより、
本発明の回路で構成する論理ゲート数を最小にすること
ができる。また、このときの総リーク電流は６２ｐＡで
あり、共有箇所以外の論理ゲートを本発明の回路で構成
した場合の総リーク電流１２５ｐＡに比べて、大幅に削
減することができる。
【００８０】図１２は、本発明の第８の実施例に係わる
半導体集積回路を示す回路構成図である。ここでは、互
いに共有論理ゲートを持ち、その中で合流または分岐箇
所となる論理ゲートが、本発明の回路で構成されている
複数の信号経路において、合流または分岐箇所となる論
理ゲートに隣接し、経路のディレイが大きい方の論理ゲ
ートに本発明の回路を使用する例を説明する。
【００８１】図１２の回路は、フリップフロップｆ１２
０１から、１つまたは複数の論理ゲートで構成される回
路ｃ１２０１、論理ゲートｇ１２０１，ｇ１２０２、論
理ゲート群ｇｇ１２０１を通ってフリップフロップｆ１
２０２に至る第１の経路、およびフリップフロップｆ１
２０１から、１つまたは複数の論理ゲートで構成される
回路ｃ１２０１、論理ゲートｇ１２０１，ｇ１２０３、
論理ゲート群ｇｇ１２０２を通ってフリップフロップｆ
１２０３に至る第２の経路で構成されている。従来の回
路で一律に構成すると、両経路ともに目標ディレイを超
えてしまうとする。ここで、両経路の共有論理ゲートで
あるｇ１２０１を、本発明の回路で構成することは前述
した。さらに、論理ゲート群ｇｇ１２０１とｇｇ１２０
２に着目すると、ｇｇ１２０２はＮ段の論理ゲートで構
成され、ｇｇ１２０１はＮ＋Ｍ段で構成されているた
め、ｇｇ１２０１を含む第１の経路が、ｇｇ１２０２を
含む第２の経路よりディレイが大きくなる。
【００８２】このような場合には、本発明の回路で構成
されたｇ１２０１でファンアウトした第１の経路の論理
ゲートｇ１２０２を、本発明の回路で構成する。また、
必要に応じてｇｇ１２０１の論理ゲートのいくつかを本
発明の回路で構成する。
【００８３】図１３は、本発明の半導体集積回路におけ
る電位供給線の配置図である。
【００８４】これは、半導体集積回路上に、論理ゲート
を横一列に配置し、複数の列を縦方向に並べることによ
り論理ゲートを２次元的に配置し、さらに電源を供給す
るための動作電位供給線を配線した例である。ここで
は、簡単のため論理ゲートの内部のパターンを省略し、
矩形で示している。
【００８５】図中では、電圧値Ｖｄｄを持つ電源線（Ｖ
ｄｄ）、電圧値０を持つ電源線（ＧＮＤ）、電圧値Ｖｈ
を持つ電源線（Ｖｈ）、電圧値Ｖｌを持つ電源線（Ｖ
ｌ）をそれぞれ列に平行に配線した例を示しており、さ
らに列の左右に補強用に直角方向にも配線を施してあ
る。このように、電源線を縦横方向に規則的にレイアウ
トすることにより、レイアウト面積の増加を抑えること
が可能となる。
【００８６】また、電源線Ｖｈ，Ｖｌへの電位供給方法
であるが、外部から直接供給する他に、内部電圧発生回
路を設けて、それぞれに供給することもできる。
【００８７】図２０は、本発明の半導体集積回路におけ
る論理ゲートの配置図である。本発明では、新たに電源
線Ｖｈ，Ｖｌが必要となるため、従来に比べてレイアウ
ト面積が増加するわけであるが、本発明の論理ゲートを
なるべくまとめて配置することにより、さらに面積の増
加を抑えることができる。
【００８８】図２０（ａ）は、半導体集積回路上に、論
理ゲートを横一列に配置し、複数の列を縦方向に並べる
ことにより論理ゲートを２次元的に配置し、さらに電源
を供給するための動作電位供給線を配線した例である。
ここでは、簡単のため論理ゲートの内部のパターンを省
略し、矩形で示している。丸印が付された矩形は本発明
の論理ゲートを示し、丸印のない矩形は従来の論理ゲー
トを示している。
【００８９】また、図２０（ｂ）は本発明の論理ゲート
の配置領域と従来の論理ゲートの配置領域の面積比を
１：３で構成した例であるが、この比は、目標とする動
作周波数および目標とするリーク電流値および搭載する
論理回路によって決まる。本発明をゲートアレイに用い
る場合には、本発明の論理ゲートの使用率比の概略値を
予め見込んで、下地を形成しておくことになる。
【００９０】図１４に、本発明の半導体集積回路をマイ
クロプロセッサに適用した例について示す。主な構成ブ
ロックは、ＣＰＵ（中央演算装置）、ＦＰＵ（浮動小数
点演算ユニット）、キャッシュ（内臓メモリ）、ＢＳＣ
（バス制御）、ＤＭＡ（ダイレクトメモリアクセス）、
ＣＰＧ（クロック制御）、ＩＮＴ（割込み制御）、Ｖｈ
およびＶｌの電源供給回路等であり、その内部のセルの
配置を矩形で模式的に表している。各ブロック内のセル
のうち、網掛けを施したものは本発明の回路で構成した
セルであり、白抜きのものは従来の回路で構成したセル
である。例えば、タイミングクリティカルな経路が多く
存在するＣＰＵ、ＦＰＵ等は、本発明の回路で構成した
セルの数が多いことが分かる。逆に、タイミングに余裕
のあるＩＮＴ等は、本発明の回路で構成したセルの割合
が少ない。
【００９１】図２１は、本発明の半導体集積回路をブロ
ック間バッファに適用した例を示す。これは、ブロック
ｂ２１０１の出力信号を、長距離配線ｌｗ２１０３を介
してブロックｂ２１０２に転送する様子を示している。
本発明の論理ゲートは、ｂ２１０１の出力端とｂ２１０
２の入力端に使用されている。なお、ここではインバー
タを用いた例を示しているが、これに限るものではな
く、各種のロジックで実施できる。
【００９２】本発明の論理ゲートでは、従来の論理ゲー
トに比べて、しきい値電圧に達するまでに要する電荷の
移動量を少なくできるので、特に長距離配線等の大負荷
の場合に、動作速度を向上させるのに好適である。ま
た、ｌｗ２１０３の間の寄生容量の影響が大きくなるほ
ど、動作速度が速くなるので、ｌｗ２１０３を近接して
配置することがより好適である。
【００９３】図２２は、本発明の半導体集積回路をメモ
リアドレスデコーダに適用した例を示す。この実施例で
は、行デコーダと列デコーダに本発明の論理ゲートを使
用している。
【００９４】図２３には図２２の詳細回路図を示す。こ
こでは、簡単のためＳＲＡＭやＤＲＡＭ等のメモリセル
を矩形で示している。このような構成にすると、デコー
ド動作が高速になるため、メモリの読み出しおよび書き
込みが高速になるという効果が得られる。
【００９５】図１５は、ＣＰＵブロックについて、横軸
にサイクルタイム（最大経路ディレイ）をとり、縦軸
に、従来の回路で構成した論理ゲートに代えて、本発明
の回路で構成した論理ゲートを使用した比率（ゲート置
換率）をとったグラフである。
【００９６】図中の消費電力比は、すべて従来の回路で
構成した論理ゲートを使用して本ブロックを設計した場
合の消費電力を１として正規化した値である。本ブロッ
クは、すべて従来の回路で構成した論理ゲートを使用し
た場合には、サイクルタイム５ｎｓｅｃ（２００ＭＨ
ｚ）で動作する。
【００９７】サイクルタイムを短くするほど、本発明の
回路で構成した論理ゲートを多く使用することになる。
例えば、サイクルタイム３．９ｎｓｅｃ（２５６ＭＨ
ｚ）で設計した場合には、ゲート置換率が約１５％で消
費電力比が５になり、サイクルタイム３．３ｎｓｅｃ
（３０３ＭＨｚ）で設計した場合には、ゲート置換率が
約３０％で消費電力比が１０になっている。なお、電源
Ｖｄｄの電圧値は２．５であり、本発明の論理ゲートで
使用するバイアス用電源Ｖｈ，Ｖｌの電圧値は、それぞ
れＶｈ＝２．０，Ｖｌ＝０．５である。ゲート置換率が
大きくなると消費電力比が著しく大きくなるため、ゲー
ト置換率を３０％以内に保つことが望ましい。適切な消
費電力に抑えるためには、１０％程度に抑えることがよ
り好適である。
【００９８】このように、本発明によれば、アクティブ
時のリーク電流を低く抑えながら動作スピードを高速化
する回路を構成することが可能であり、さらに本発明の
回路と従来の回路を必要に応じて適宜使い分け、かつ本
発明の回路の使用を最小限に抑えることが可能であり、
高速動作と低消費電力を同時に実現することが可能にな
る。
【００９９】さらに、しきい値電圧Ｖｔが高いＭＯＳト
ランジスタを使用して、低消費電力を図った場合でも、
高速動作を実現できる。
【０１００】また、本発明は、アクティブ時の高速動作
と低リーク電流を実現するものであるが、スタンバイ時
に基板バイアス電源を制御することにより、しきい値電
圧を上げる公知の技術と組み合わせることも可能であ
る。
【０１０１】
【発明の効果】以上説明したように、本発明によれば、
アクティブ時のリーク電流を低く抑えながら動作スピー
ドを高速化する回路を構成し、さらに本発明の回路と従
来の回路を必要に応じて適宜使い分け、かつ本発明の回
路の使用を最小限に抑えることにより、アクティブ時の
リーク電流による消費電力の増加を抑え、かつ高速に動
作可能な半導体集積回路が得られる。
【図面の簡単な説明】
【図１】第１の実施例に係わる半導体集積回路を示す回
路構成図。
【図２】第１の実施例における動作原理を説明するため
の入力信号波形の模式図。
【図３】第１の実施例におけるゲート遅延と消費電力比
の関係を示す特性図。
【図４】第１の実施例における電源電圧とゲート遅延比
の関係を示す特性図。
【図５】第１の実施例における２段目ゲートのレイアウ
トの平面図。
【図６】第２の実施例に係わる半導体集積回路を示す回
路構成図。
【図７】第５の実施例に係わる半導体集積回路を示す回
路構成図。
【図８】第５の実施例における動作原理を説明するため
の入力信号波形の模式図。
【図９】第６の実施例に係わる半導体集積回路を示す回
路構成図。
【図１０】第６の実施例における論理ゲートの配置図。
【図１１】第７の実施例に係わる半導体集積回路を示す
回路構成図。
【図１２】第８の実施例に係わる半導体集積回路を示す
回路構成図。
【図１３】本発明の半導体集積回路における電位供給線
の配置図。
【図１４】本発明の半導体集積回路をマイクロプロセッ
サに適用した実施例を示す模式図。
【図１５】図１４の実施例におけるサイクルタイムとゲ
ート置換率の関係を示す特性図。
【図１６】第３の実施例に係わる半導体集積回路を示す
回路構成図。
【図１７】第４の実施例に係わる半導体集積回路を示す
回路構成図。
【図１８】第１の実施例における温度とゲート遅延比の
関係を示す特性図。
【図１９】ＭＯＳトランジスタのソースドレイン間電流
と温度の関係を示す特性図。
【図２０】本発明の半導体集積回路における論理ゲート
の配置図。
【図２１】本発明の半導体集積回路をブロック間バッフ
ァに適用した実施例を示す模式図。
【図２２】本発明の半導体集積回路をメモリアドレスデ
コーダに適用した実施例を示す模式図。
【図２３】図２２の実施例におけるデコーダを示す回路
構成図。
【図２４】従来の３段のインバータの例を示す回路構成
図。
【符号の説明】
Ｑｐ（Ｑｐ１１，Ｑｐ１４，〜，Ｑｐ３３，Ｑｐ４）…
ｐＭＯＳトランジスタ Ｑｎ（Ｑｎ１１，Ｑｎ１４，〜，Ｑｎ３３，Ｑｎ４）…
ｎＭＯＳトランジスタ Ｖｄｄ，ＧＮＤ，Ｖｈ，Ｖｌ…電位供給線 ｇ９０１〜ｇ１６０６…論理ゲート ｇｇ１２０１〜ｇｇ１２０２…論理ゲート群 ｆ９０１〜ｆ１２０３…フリップフロップ ｂ２１０１〜ｂ２１０２…機能ブロック ｌｗ２１０３…長距離配線。
───────────────────────────────────────────────────── フロントページの続き (72)発明者 加藤 直樹 東京都国分寺市東恋ケ窪一丁目280番地 株式会社日立製作所中央研究所内 Ｆターム(参考） 5F048 AA07 AB01 AB04 AB10 AC03 BB14 BE09 CC13 5J055 AX02 AX12 AX28 BX16 CX00 DX13 DX14 DX22 DX56 EY21 EZ00 EZ07 EZ12 EZ25 EZ29 EZ31 EZ39 EZ50 GX01 GX04 GX06 GX08 5J056 BB02 BB17 CC05 CC14 DD13 DD28 DD29 EE11 FF08 GG14 HH01 KK01 KK02 KK03

Claims (24)

    【特許請求の範囲】
  1. 【請求項１】ゲートが第１の入力により制御され、第１
    の動作電位点と第１のノードとの間にソースドレイン経
    路が接続された第１のｐチャネルＦＥＴと、 ゲートが第２の入力により制御され、第１のノードと第
    ２のノードとの間にソースドレイン経路が接続された第
    １のｎチャネルＦＥＴと、 ゲートが第１のノードで制御され、第２のノードと第２
    の動作電位点との間にソースドレイン経路が接続された
    第２のｎチャネルＦＥＴと、 ゲートが第１のノードで制御され、第２のノードと第３
    の動作電位点との間にソースドレイン経路が接続された
    第３のｎチャネルＦＥＴと、 ゲートが第１の入力により制御され、第３のノードと第
    ４のノードとの間にソースドレイン経路が接続された第
    ２のｐチャネルＦＥＴと、 ゲートが第４のノードにより制御され、第１の動作電位
    点と第３のノードとの間にソースドレイン経路が接続さ
    れた第３のｐチャネルＦＥＴと、 ゲートが第４のノードにより制御され、第４の動作電位
    点と第３のノードとの間にソースドレイン経路が接続さ
    れた第４のｐチャネルＦＥＴと、 ゲートが第２の入力により制御され、第４のノードと第
    ２の動作電位点との間にソースドレイン経路が接続され
    た第４のｎチャネルＦＥＴと、からなることを特徴とす
    る半導体集積回路
  2. 【請求項２】ゲートが第１の入力により制御され、第１
    の動作電位点と第１のノードとの間にソースドレイン経
    路が接続された第１のｐチャネルＦＥＴと、 ゲートが第２の入力により制御され、第１のノードと第
    ２の動作電位点との間にソースドレイン経路が接続され
    た第１のｎチャネルＦＥＴと、 ゲートが第１の動作電位点で制御され、第１のノードと
    第２の動作電位点との間にソースドレイン経路が接続さ
    れた第２のｎチャネルＦＥＴと、 ゲートが第１のノードで制御され、第１の動作電位点と
    第２のノードとの間にソースドレイン経路が接続された
    第２のｐチャネルＦＥＴと、 ゲートが第２の入力により制御され、第２のノードと第
    ２の動作電位点との間にソースドレイン経路が接続され
    た第３のｎチャネルＦＥＴと、 ゲートが第２の動作電位点により制御され、第１の動作
    電位点と第２のノードとの間にソースドレイン経路が接
    続された第３のｐチャネルＦＥＴと、からなることを特
    徴とする半導体集積回路
  3. 【請求項３】ＰチャネルＦＥＴとＮチャネルＦＥＴを含
    んでなる半導体集積回路であって、 上記ＰチャネルＦＥＴのゲートに第１の信号が入力さ
    れ、 上記ＮチャネルＦＥＴのゲートに第２の信号が入力さ
    れ、 上記第１の信号と第２の信号は異なる信号であり、上記
    第１の信号の最大値がＰＬ、最小値がＰＳであり、上記
    第２の信号の最大値がＮＬ、最小値がＮＳであるとき
    に、 ＰＳ≦ＮＳ＜ＰＬ≦ ＮＬであることを特徴とする半導
    体集積回路。
  4. 【請求項４】ＰチャネルＦＥＴとＮチャネルＦＥＴを含
    んでなる半導体集積回路であって、 上記ＰチャネルＦＥＴのゲートに第１の信号が入力さ
    れ、 上記ＮチャネルＦＥＴのゲートに第２の信号が入力さ
    れ、 上記第１の信号と第２の信号は異なる信号であり、上記
    第１の信号がＰＬとＰＳの間で変化し、上記第２の信号
    がＮＬとＮＳの間で変化し、 上記ＰチャネルＦＥＴのオン・オフのしきい値であるゲ
    ート入力をＰＧとし、 上記ＮチャネルＦＥＴのオン・オフのしきい値であるゲ
    ート入力をＮＧとしたとき、 各値はＰＳ、ＮＳ、ＮＧ、ＰＧ、ＰＬ、ＮＬの順に並ぶ
    ことを特徴とする半導体集積回路。
  5. 【請求項５】ＮＧとＮＬの差が、 ＮＧとＮＳの差より
    大きいことを特徴とする請求項４記載の半導体集積回
    路。
  6. 【請求項６】ＰＧとＰＳの差が、 ＰＧとＰＬの差より
    大きいことを特徴とする請求項４または５記載の半導体
    集積回路。
  7. 【請求項７】上記第１の信号はＰＬとＰＳの間で変化す
    る矩形波であり、上記第２の信号はＮＬとＮＳの間で変
    化する矩形波であり、これらの立ち上がりと立ち下がり
    のタイミングは同期していることを特徴とする請求項４
    乃至６のうちのいずれかに記載の半導体集積回路。
  8. 【請求項８】上記ＰチャネルＦＥＴは第１の信号の立ち
    下がりでオンし、上記ＮチャネルＦＥＴは上記第２の信
    号の立ち上がりでオンすることを特徴とする請求項４乃
    至７のうちのいずれかに記載の半導体集積回路。
  9. 【請求項９】ＰチャネルＦＥＴとＮチャネルＦＥＴを含
    んでなる半導体集積回路であって、 上記ＰチャネルＦＥＴのゲートに第１のパルス信号が入
    力され、 上記ＮチャネルＦＥＴのゲートに第２のパルス信号が入
    力され、 上記第１のパルス信号のHIGHの値と第２のパルス信号の
    HIGHの値は異なり、 上記第１のパルス信号のLOWの値と第２のパルス信号のL
    OWの値は異なり、 上記第１のパルス信号のHIGHからLOWへの切り替えタイ
    ミングと上記第２のパルス信号のHIGHからLOWへの切り
    替えタイミングは同期し、 上記第１のパルス信号LOWのHIGHからへの切り替えタイ
    ミングと上記第２のパルス信号LOWのHIGHからへの切り
    替えタイミングは同期し、ていることを特徴とする半導
    体集積回路。
  10. 【請求項１０】上記第１のパルス信号を形成する第１の
    回路と、上記第２のパルス信号を形成する第２の回路
    と、を有し、 上記第１の回路はソースドレイン経路が直列に接続され
    たＰチャネルＦＥＴおよびＮチャネルＦＥＴを有し、 上記第２の回路はソースドレイン経路が直列に接続され
    たＰチャネルＦＥＴおよびＮチャネルＦＥＴを有し、 ていることを特徴とする請求項９記載の半導体集積回
    路。
  11. 【請求項１１】上記第１の回路のＰチャネルＦＥＴおよ
    びＮチャネルＦＥＴはソースドレイン経路が第１の電位
    と第１の接続点に接続され、 上記第２の回路のＰチャネルＦＥＴおよびＮチャネルＦ
    ＥＴはソースドレイン経路が第２の電位と第２の接続点
    に接続され、 上記第１の接続点に対して第１のセレクタを介して第２
    の電位もしくは第３の電位が供給され、 上記第２の接続点に対して第２のセレクタを介して第１
    の電位もしくは第４の電位が供給される、 ことを特徴とする請求項１０記載の半導体集積回路。
  12. 【請求項１２】上記第１の電位を給電する第１の配線、
    上記第２の電位を給電する第２の配線、上記第３の電位
    を給電する第３の配線、上記第４の電位を給電する第４
    の配線が、平行に配置されていることを特徴とする請求
    項１１記載の半導体集積回路。
  13. 【請求項１３】上記第１の電位を給電する第１の配線、
    上記第２の電位を給電する第２の配線、上記第３の電位
    を給電する第３の配線、上記第４の電位を給電する第４
    の配線が、同一の配線層に配置されていることを特徴と
    する請求項１２記載の半導体集積回路。
  14. 【請求項１４】上記ＰチャネルＦＥＴの基板バイアス電
    位を供給する第５の配線と、 上記ＮチャネルＦＥＴの基板バイアス電位を供給する第
    ６の配線と、 を有し、上記第１の配線、第２の配線、第３の配線、第
    ４の配線が、第５の配線、第６の配線が平行に配置され
    ていることを特徴とする請求項１２または１３記載の半
    導体集積回路。
  15. 【請求項１５】上記ＰチャネルＦＥＴの基板バイアス電
    位を供給する第５の配線と、 上記ＮチャネルＦＥＴの基板バイアス電位を供給する第
    ６の配線と、 を有し、上記第１の配線、第２の配線、第３の配線、第
    ４の配線が、第５の配線、第６の配線が同一の配線層に
    配置されていることを特徴とする請求項１２乃至１４の
    うちのいずれかに記載の半導体集積回路。
  16. 【請求項１６】上記第１の配線〜第６の配線を３本ずつ
    にグループ分けし、第１のグループと第２のグループの
    間に、上記第１の回路、第２の回路、ＰチャネルＦＥＴ
    およびＮチャネルＦＥＴの少なくとも一つを内蔵するセ
    ルを複数配置したことを特徴とする請求項１４または１
    ５記載の半導体集積回路。
  17. 【請求項１７】演算機能を有する論理ブロック、記憶機
    能を有するメモリブロックをする半導体集積回路であっ
    て、上記論理ブロックの内部に、上記第１の回路、第２
    の回路、ＰチャネルＦＥＴおよびＮチャネルＦＥＴを内
    蔵する請求項９乃至１６のうちのいずれかに記載の半導
    体集積回路。
  18. 【請求項１８】第１の回路ブロック、第２の回路ブロッ
    クをする半導体集積回路であって、 上記第１のブロックの内部に、ＰチャネルＦＥＴとＮチ
    ャネルＦＥＴを含んでなる回路セルを有し、 上記ＰチャネルＦＥＴのゲートに第１のパルス信号が入
    力され、 上記ＮチャネルＦＥＴのゲートに第２のパルス信号が入
    力され、 上記第１のパルス信号のHIGHの値と第２のパルス信号の
    HIGHの値は異なり、 上記第１のパルス信号のLOWの値と第２のパルス信号のL
    OWの値は異なり、 上記第１のパルス信号のHIGHからLOWへの切り替えタイ
    ミングと上記第２のパルス信号のHIGHからLOWへの切り
    替えタイミングは同期し、 上記第１のパルス信号LOWのHIGHからへの切り替えタイ
    ミングと上記第２のパルス信号LOWのHIGHからへの切り
    替えタイミングは同期していることを特徴とする半導体
    集積回路。
  19. 【請求項１９】上記第１のパルス信号を形成する第１の
    回路と、上記第２のパルス信号を形成する第２の回路と
    を上記第１の回路ブロック中に有し、 上記第１の回路はソースドレイン経路が直列に接続され
    たＰチャネルＦＥＴおよびＮチャネルＦＥＴを有し、 上記第２の回路はソースドレイン経路が直列に接続され
    たＰチャネルＦＥＴおよびＮチャネルＦＥＴを有し、 ていることを特徴とする請求項１８記載の半導体集積回
    路。
  20. 【請求項２０】上記第１の回路のＰチャネルＦＥＴおよ
    びＮチャネルＦＥＴはソースドレイン経路が第１の電位
    と第１の接続点に接続され、 上記第２の回路のＰチャネルＦＥＴおよびＮチャネルＦ
    ＥＴはソースドレイン経路が第２の電位と第２の接続点
    に接続され、 上記第１の接続点に対して第１のセレクタを介して第２
    の電位もしくは第３の電位が供給され、 上記第２の接続点に対して第２のセレクタを介して第１
    の電位もしくは第４の電位が供給される、 ことを特徴とする請求項１８記載の半導体集積回路。
  21. 【請求項２１】上記第１の回路ブロックには、上記第１
    の電位を給電する第１の配線、上記第２の電位を給電す
    る第２の配線、上記第３の電位を給電する第３の配線、
    上記第４の電位を給電する第４の配線が、平行に配置さ
    れており、 上記第２の回路ブロックには、上記第１の電位を給電す
    る第１の配線、上記第２の電位を給電する第２の配線が
    平行に配置されており、上記第３の電位を給電する第３
    の配線、上記第４の電位を給電する第４の配線が配置さ
    れていないことを特徴とする請求項２０記載の半導体集
    積回路。
  22. 【請求項２２】第１のパルス信号を形成する回路と、 第２のパルス信号を形成する回路と、 ゲートに入力される上記第１のパルス信号の立ち上がり
    でオンする第１のトランジスタと、 ゲートに入力される上記第２のパルス信号の立ち下がり
    でオンする第２のトランジスタとを有し、 上記第１のトランジスタがオンする時点のゲート入力信
    号の値と上記第１の信号のLOWレベルの差が、上記第１
    のトランジスタがオフする時点のゲート入力信号の値と
    上記第１の信号のHIGHレベルの差よりも小さく、 上記第２のトランジスタがオンする時点のゲート入力信
    号の値と上記第２の信号のHIGHレベルの差が、上記第２
    のトランジスタがオフする時点のゲート入力信号の値と
    上記第２の信号のLOWレベルの差よりも小さいことを特
    徴とする半導体集積回路。
  23. 【請求項２３】上記第１のパルス信号と第２のパルス信
    号の位相が同期していることを特徴とする請求項２２記
    載の半導体集積回路。
  24. 【請求項２４】上記第１のトランジスタがオンする時点
    のゲート入力信号の値と上記第１の信号のLOWレベルの
    差が、上記第１のトランジスタがオンする時点のゲート
    入力信号の値と上記第２の信号のLOWレベルの差よりも
    小さく、 上記第２のトランジスタがオンする時点のゲート入力信
    号の値と上記第２の信号のHIGHレベルの差が、上記第２
    のトランジスタがオンする時点のゲート入力信号の値と
    上記第１の信号のHIGHレベルの差よりも小さいことを特
    徴とする請求項２２または２３記載の半導体集積回路。
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