JP2010183015A - 半導体装置 - Google Patents
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Abstract
【解決手段】電源配線Paは第1方向に延びている。第1および第2ゲートG1、G2のそれぞれは、第1方向と交差する第2方向に延びる第1および第2端部領域RA1、RA2を含む。第1および第2端部領域RA1、RA2は、第1方向において互いに第1間隔S1を空けて配列されている。絶縁膜は、第1および第2端部領域RA1、RA2の間の少なくとも一部を埋め、平面視において第2の方向に沿って第1および第2端部領域RA1、RA2の間を通る空隙部VDを有する。電源コンタクトCPaは第1および第2端部領域RA1、RA2の間の領域の第2方向に沿った延長領域から離れて配置されている。
【選択図】図5
Description
(実施の形態1)
図1を参照して、本実施の形態の半導体装置は、複数のインバータ(NOT回路)LIVと、電源線PLd、PLgとを有する。電源線PLdおよびPLgのそれぞれは、電源電圧Vddおよび接地電圧GNDを供給するためのものである。複数のインバータLIVの各々は、電源電圧Vddおよび接地電圧GNDによって駆動されるように、電源線PLdおよびPLgに接続されている。また複数のインバータLIVは、互いに直列に接続されることでインバータチェーンを構成している。
まず半導体基板SB上に、拡散層配線Pa、Pbと、拡散層領域Da、Dbと、ゲート部GPと、素子分離絶縁膜ISLと(図4)、サイドウォールSW(図6)とが形成される。
次に本実施の形態の半導体装置が設計される際における電源コンタクトCPaのレイアウト方法について説明する。
本実施の形態によれば、電源コンタクトCPa(図5)は、第1および第2端部領域RA1、RA2の間の領域の第2方向(図5における縦方向)に沿った延長領域(第1間隔S1で示される領域)から離れて配置されている。これにより空隙部VDを避けるように電源コンタクトCPaが配置される。よって空隙部VDにより電源コンタクトCPaが他のコンタクトと短絡することが防止される。
図8および図9を参照して、本変形例の半導体装置のゲート部GPは、互いに電気的に接続された第1〜第12ゲートG1〜G12を有する。第1〜第12ゲートG1〜G12のそれぞれは、上述した本実施の形態の半導体装置(図5)と同様に、拡散層配線Paに面する第1〜第12端部領域と、第1〜第12延在領域とを有する。
第1ゲートG1の端部領域(第1端部領域)と、第2ゲートの端部領域(第2端部領域)とは、第1方向において互いに第1間隔S1を空けて配列されている。また第1ゲートG1の延在領域(第1延在領域)と、第2ゲートの延在領域(第2延在領域)とは、第1方向において互いに第2間隔S2を空けて配列されている。また第2ゲートG2の端部領域(第2端部領域)と、第3ゲートの端部領域(第3端部領域)とは、第1方向において互いに第3間隔S3を空けて配列されている。また第2ゲートG2の延在領域(第2延在領域)と、第3ゲートの延在領域(第3延在領域)とは、第1方向において互いに第4間隔S4を空けて配列されている。
図10を参照して、本実施の形態の半導体装置が有するNAND回路は、入力AおよびBに対してNAND演算を行ない出力Fを出力する論理素子である。
図15を参照して、本実施の形態の半導体装置が有するNOR回路は、入力AおよびBに対してNOR演算を行ない出力Fを出力する論理素子である。
図20を参照して、本実施の形態の半導体装置は、第1および第2ゲートG1v、G2vと、複数の電源コンタクトCPnとを有する。
Claims (10)
- 半導体基板と、
前記半導体基板上に設けられた第1方向に延びる電源配線と、
前記電源配線の電圧によって駆動されるように前記半導体基板上に設けられ、かつ第1および第2ゲートを含む回路とを備え、
前記第1および第2ゲートのそれぞれは、前記第1方向と交差する第2方向に延びる第1および第2端部領域を含み、前記第1および第2端部領域の各々の一方端は前記電源配線に面し、前記第1および第2端部領域は前記第1方向において互いに第1間隔を空けて配列されており、さらに
前記第1および第2端部領域の間の少なくとも一部を埋め、かつ平面視において前記第2方向に沿って前記第1および第2端部領域の間を通る空隙部を有する絶縁膜と、
前記電源配線上に設けられ、平面視において前記第1および第2端部領域の間の領域の前記第2方向に沿った延長領域から離れて配置された電源コンタクトとを備えた、半導体装置。 - 前記空隙部の内部に前記電源コンタクトの少なくとも一部の材料と同じ材料が付着している、請求項1に記載の半導体装置。
- 前記第1および第2ゲートのそれぞれは、前記第2方向に延びる第1および第2延在領域を含み、
前記第1端部領域の他方端と前記第1延在領域の一方端とが接続され、
前記第2端部領域の他方端と前記第2延在領域の一方端とが接続され、
前記第1および第2延在領域は前記第1方向において互いに第2間隔を空けて配列され、前記第2間隔は前記第1間隔よりも大きい、請求項1または2に記載の半導体装置。 - 前記第1および第2延在領域の間に、前記電源コンタクトの電圧と異なる電圧が印加される回路コンタクトをさらに備えた、請求項3に記載の半導体装置。
- 前記回路は第3ゲートを含み、
前記第3ゲートは、前記第2方向に延びる第3端部領域を含み、
前記第3端部領域の一方端は前記電源配線に面し、前記第2および第3端部領域は前記第1方向において互いに第3間隔を空けて配列されており、
前記電源コンタクトは、平面視において、前記第2および第3端部領域と、前記第2および第3端部領域の間の領域とからなる領域の前記第2方向に沿った延長領域の内側に配置されている、請求項1〜4のいずれかに記載の半導体装置。 - 前記第3ゲートは、前記第2方向に延びる第3延在領域を含み、
前記第2および第3延在領域は前記第1方向において互いに第4間隔を空けて配列され、前記第4間隔は前記第3間隔よりも小さい、請求項5に記載の半導体装置。 - 半導体基板と、
前記半導体基板上に設けられた第1方向に延びる電源配線と、
前記電源配線の電圧によって駆動されるように前記半導体基板上に設けられ、かつ第1〜第5ゲートを含む回路とを備え、
前記第1〜第5ゲートのそれぞれは、前記第1方向と交差する第2方向に延び、かつ各々の一方端が前記電源配線に面し、かつ前記第1方向に順に並ぶ第1〜第5端部領域と、前記第2方向に延び、かつ前記第1方向に順に並ぶ第1〜第5延在領域とを含み、
前記第1端部領域の他方端と前記第1延在領域の一方端とが接続され、
前記第2端部領域の他方端と前記第2延在領域の一方端とが接続され、
前記第3端部領域の他方端と前記第3延在領域の一方端とが接続され、
前記第4端部領域の他方端と前記第4延在領域の一方端とが接続され、
前記第5端部領域の他方端と前記第5延在領域の一方端とが接続され、
前記第1および第2端部領域と、前記第1および第2延在領域と、前記第2および第3端部領域と、前記第2および第3延在領域とのそれぞれは、前記第1方向において互いに第1〜第4間隔を空けて配列され、前記第3および第4端部領域と、前記第3および第4延在領域と、前記第4および第5端部領域と、前記第4および第5延在領域とのそれぞれは、前記第1方向において互いに前記第1〜第4間隔を空けて配列され、前記第2間隔は前記第1および第4間隔の各々よりも大きく、前記第1および第4間隔の各々は前記第3間隔よりも小さく、さらに
前記電源配線上に設けられ、平面視において前記第1および第2端部領域の間の領域と前記第3および第4端部領域の間の領域との各々の前記第2方向に沿った延長領域から離れて配置された電源コンタクトを備えた、半導体装置。 - 前記第1および第2ゲートと、前記第2および第3ゲートと、前記第3および第4ゲートと、前記第4および第5ゲートとの各々の間の、前記第2間隔を有する領域および前記第3間隔を有する領域に回路コンタクトをさらに備え、
前記回路コンタクトは、前記第1方向に沿って千鳥状に配置されている、請求項7に記載の半導体装置。 - 前記第1〜5延在領域の他方端に接続され、かつ前記第1方向に延びる接続ゲートと、
前記接続ゲートに接続された複数コンタクトとをさらに備え、
前記複数コンタクトを結んだ線分を中心線として、前記電源配線と、前記第1〜第5ゲートと、前記接続ゲートと、前記電源コンタクトと、前記回路コンタクトとが線対称となるようにレイアウトされた、請求項8に記載の半導体装置。 - 前記回路は、インバータ、NAND回路およびNOR回路の少なくともいずれかを含む、請求項1〜9のいずれかに記載の半導体装置。
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