JP2015138945A - 半導体装置及びioセル - Google Patents
半導体装置及びioセル Download PDFInfo
- Publication number
- JP2015138945A JP2015138945A JP2014011373A JP2014011373A JP2015138945A JP 2015138945 A JP2015138945 A JP 2015138945A JP 2014011373 A JP2014011373 A JP 2014011373A JP 2014011373 A JP2014011373 A JP 2014011373A JP 2015138945 A JP2015138945 A JP 2015138945A
- Authority
- JP
- Japan
- Prior art keywords
- wiring
- power supply
- layer
- supply wiring
- global
- Prior art date
- Legal status (The legal status is an assumption and is not a legal conclusion. Google has not performed a legal analysis and makes no representation as to the accuracy of the status listed.)
- Granted
Links
Images
Classifications
-
- H—ELECTRICITY
- H01—ELECTRIC ELEMENTS
- H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
- H01L23/00—Details of semiconductor or other solid state devices
- H01L23/52—Arrangements for conducting electric current within the device in operation from one component to another, i.e. interconnections, e.g. wires, lead frames
- H01L23/522—Arrangements for conducting electric current within the device in operation from one component to another, i.e. interconnections, e.g. wires, lead frames including external interconnections consisting of a multilayer structure of conductive and insulating layers inseparably formed on the semiconductor body
- H01L23/528—Geometry or layout of the interconnection structure
- H01L23/5286—Arrangements of power or ground buses
-
- H—ELECTRICITY
- H01—ELECTRIC ELEMENTS
- H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
- H01L2224/00—Indexing scheme for arrangements for connecting or disconnecting semiconductor or solid-state bodies and methods related thereto as covered by H01L24/00
- H01L2224/01—Means for bonding being attached to, or being formed on, the surface to be connected, e.g. chip-to-package, die-attach, "first-level" interconnects; Manufacturing methods related thereto
- H01L2224/02—Bonding areas; Manufacturing methods related thereto
- H01L2224/04—Structure, shape, material or disposition of the bonding areas prior to the connecting process
- H01L2224/05—Structure, shape, material or disposition of the bonding areas prior to the connecting process of an individual bonding area
- H01L2224/0554—External layer
- H01L2224/0555—Shape
- H01L2224/05552—Shape in top view
- H01L2224/05554—Shape in top view being square
-
- H—ELECTRICITY
- H01—ELECTRIC ELEMENTS
- H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
- H01L2224/00—Indexing scheme for arrangements for connecting or disconnecting semiconductor or solid-state bodies and methods related thereto as covered by H01L24/00
- H01L2224/01—Means for bonding being attached to, or being formed on, the surface to be connected, e.g. chip-to-package, die-attach, "first-level" interconnects; Manufacturing methods related thereto
- H01L2224/02—Bonding areas; Manufacturing methods related thereto
- H01L2224/04—Structure, shape, material or disposition of the bonding areas prior to the connecting process
- H01L2224/06—Structure, shape, material or disposition of the bonding areas prior to the connecting process of a plurality of bonding areas
-
- H—ELECTRICITY
- H01—ELECTRIC ELEMENTS
- H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
- H01L23/00—Details of semiconductor or other solid state devices
- H01L23/52—Arrangements for conducting electric current within the device in operation from one component to another, i.e. interconnections, e.g. wires, lead frames
- H01L23/522—Arrangements for conducting electric current within the device in operation from one component to another, i.e. interconnections, e.g. wires, lead frames including external interconnections consisting of a multilayer structure of conductive and insulating layers inseparably formed on the semiconductor body
- H01L23/5226—Via connections in a multilevel interconnection structure
-
- H—ELECTRICITY
- H01—ELECTRIC ELEMENTS
- H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
- H01L2924/00—Indexing scheme for arrangements or methods for connecting or disconnecting semiconductor or solid-state bodies as covered by H01L24/00
- H01L2924/0001—Technical content checked by a classifier
- H01L2924/0002—Not covered by any one of groups H01L24/00, H01L24/00 and H01L2224/00
Landscapes
- Physics & Mathematics (AREA)
- Condensed Matter Physics & Semiconductors (AREA)
- General Physics & Mathematics (AREA)
- Engineering & Computer Science (AREA)
- Computer Hardware Design (AREA)
- Microelectronics & Electronic Packaging (AREA)
- Power Engineering (AREA)
- Geometry (AREA)
- Design And Manufacture Of Integrated Circuits (AREA)
- Semiconductor Integrated Circuits (AREA)
- Internal Circuitry In Semiconductor Integrated Circuit Devices (AREA)
Abstract
Description
IOセルの幅(X方向の幅):50[μm]
IOロジック形成領域14の高さ(Y方向の幅):100[μm]
電源配線に割り当てられる高さ(Y方向の幅):50[μm]
接地配線に割り当てられる高さ(Y方向の幅):50[μm]
IOロジック形成領域14の面積:2500[μm2]
IOロジック形成領域14の動作電流:50[μA]
第1のグローバル配線層の配線1本当たりのY方向の配線幅:1.0[μm]
第1のグローバル配線層の配線のY方向の配線間隔:2.0[μm]
第2、第3のグローバル配線層の配線1本当たりのY方向の配線幅:1.0[μm]
第2、第3のグローバル配線層の配線のY方向の配線間隔:0.5[μm]
グローバル配線層の配線のシート抵抗:0.5[Ω/□]
ビア1個当たりの電流許容値:100[μA]
ビアサイズ:0.1[μm/□]
ビアの抵抗値:15[Ω]
第1のグローバル配線層の配線のX方向の配線幅:1.0[μm]
第1のグローバル配線層の配線のX方向の配線間隔:2.0[μm]
第1のグローバル配線層の配線の凸部1つ当たりのビア40の数:2[個]
第1のグローバル配線層の配線の凸部1つ当たりのビア40の配置可能数:2[個]
第1のグローバル配線層の配線の凸部1つ当たりのY方向の長さ:4.0[μm]
第2、第3のグローバル配線層間のビア50の配置間隔:0.1[μm]
電流密度=IOロジック形成領域14の動作電流/IOロジック形成領域14の面積
=50[μA]/2500[μm2]
=0.02[μA/μm2] ・・・ (1)
次いで、ビア1個当たりの許容面積Sを(2)式に基づき算出する。
許容面積S=ビア1当たりの電流許容値/IOロジック形成領域14の電流密度
=100[μA]/0.02[μA/μm2]
=5000[μm2]
第1のグローバル配線層の配線の本数
=50[μm]/(1.0[μm]+2.0[μm])
=16.6667 ・・・ (3)
ここで、配線の本数は、必ず整数となるため、(3)式から第1のグローバル配線層の配線の本数は、16本となる。そして、この16本の配線は、それぞれ両側面に沿ってビア40が配置される。そのため、IOロジック形成領域14では、ビア40は、Y方向に16個並ぶとことになる。
幅方向に並べることができる凸部の数
=50[μm]/(1.0[μm]+2.0[μm])
=16.6667 ・・・(4)
ここで、凸部の数は必ず整数となるため、(4)式から幅方向に並べることができる凸部の数は、16個となる。そして、この16個の凸部には、それぞれ2個のビア40が配置される。そのため、IOロジック形成領域14では、ビア40は、X方向に32個並ぶとことになる。
第2のビア層内のビアの数=IOセルの幅/(ビアサイズ+ビアの配置間隔)
=50[μm]/(0.1[μm]+0.1[μm])
=250[個] ・・・ (5)
実施の形態2では、第1のグローバル配線から第3のグローバル配線に形成される配線の形状の別の形態について説明する。より具体的には、実施の形態2では、第2のグローバル配線層に形成される第3の電源配線の側面に凹凸を形成する例について説明する。そのため、実施の形態2にかかる半導体装置においても、トランジスタは図3に示したレイアウトとなる。また、実施の形態2にかかるグローバル配線の配線構造を有するIOセルを以下ではIOセル60と称す。
実施の形態3では、第1のグローバル配線から第3のグローバル配線に形成される配線の形状の別の形態について説明する。より具体的には、実施の形態3では、第2のグローバル配線層に形成される配線と、第3のグローバル配線層に形成される配線と、をそれぞれ側面に凹凸を有する形状とする例について説明する。つまり、実施の形態3では、下層において隣り合う同電圧の配線を接続する第3の電源配線を第2、第3のグローバル配線層に形成するものである。そのため、実施の形態3にかかる半導体装置においても、トランジスタは図3に示したレイアウトとなる。また、実施の形態2にかかるグローバル配線の配線構造を有するIOセルを以下ではIOセル70と称す。
実施の形態4では、周回配線に設けた凸部の形状の別の形態について説明する。そこで、実施の形態4にかかるIOセル80の第1のグローバル配線層及び第2グローバル配線層のレイアウトの概略図を図27に示す。なお、図27では、第2のグローバル配線層に設けられる配線を半透明とすることで、第1のグローバル配線層の配線と第2のグローバル配線層の配線とを共に視認できるように示した。
実施の形態5では、IOセルのパッドとIOロジック形成領域との位置関係の別の形態について説明する。そこで、図28に実施の形態5にかかるIOセルのレイアウトの概略図を示す。図28に示すように、実施の形態5では、パッド91をIOロジック形成領域92の上層に設ける。
10、60、70、80、90 IOセル
11、91 パッド
12 周回配線
12v 周回電源配線
12g 周回接地配線
13 内部ロジック形成領域
14、92 IOロジック形成領域
20 N型ウェル領域
21 P型拡散領域
22 コンタクト
23 P型ウェル領域
24 N型拡散領域
25 コンタクト
26 ゲート電極
27 ウェルコンタクト配線
28 ウェルコンタクト
30、40、50、61、64、67、71、74、77、85 ビア
31、62、72、81 第1層電源配線
32、63、73、82 第1層接地配線
41、65、75、83 第2層電源配線
42、66、76、84 第2層接地配線
51、68、78 第3層電源配線
52、69、79 第3層接地配線
Claims (20)
- 第1の電源が供給される複数の第1の電源配線と第2の電源が供給される複数の第2の電源配線とが第1の方向に交互に配置される第1の配線層と、
前記第1の電源が供給され、前記複数の第1の電源配線のうち隣り合う前記第1の電源配線とビアにより接続される第3の電源配線が配置される第2の配線層と、を有し、
前記第1の電源配線、前記第2の電源配線、及び、前記第3の電源配線は、いずれも前記第1の方向と直交する第2の方向に延在するように形成される半導体装置。 - 複数の前記第1の電源配線は、少なくとも一方の側面に沿って凹凸を有し、
前記第3の電源配線は、前記ビアにより、隣り合う前記第1の電源配線の凸部と接続される請求項1に記載の半導体装置。 - 複数の前記第2の電源配線は、少なくとも一方の側面に沿って凹凸を有し、
前記第1の電源配線と前記第2の電源配線とは、前記第1の電源配線の凸部と前記第2の電源配線の凹部とが噛み合うように配置される請求項2に記載の半導体装置。 - 前記第2の配線層には、前記第2の電源が供給され、前記複数の第2の電源配線のうち隣り合う前記第2の電源配線と前記ビアにより接続される第4の電源配線が配置され、
複数の前記第2の電源配線は、少なくとも一方の側面に沿って凹凸を有し、
前記第4の電源配線は、前記ビアにより、隣り合う前記第2の電源配線の凸部と接続される請求項1に記載の半導体装置。 - 前記第3の電源配線は、少なくとも一方の側面に沿って凹凸を有し、
隣り合う前記第1の電源配線は、いずれも前記ビアにより、前記第3の電源配線の凸部と接続される請求項1に記載の半導体装置。 - 前記第2の配線層には、前記第2の電源が供給され、隣り合う前記第2の電源配線と前記ビアにより接続される第4の電源配線が配置され、
複数の前記第4の電源配線は、少なくとも一方の側面に沿って凹凸を有し、
前記第3の電源配線と前記第4の電源配線とは、前記第3の電源配線の凸部と前記第4の電源配線の凹部とが噛み合うように配置される請求項5に記載の半導体装置。 - 前記第1の方向は、半導体チップの側面に対して直交する方向であり、
前記第2の方向は、前記半導体チップの側面に対して平行な方向であり、
前記第1の電源配線、前記第2の電源配線、及び、前記第3の電源配線は、いずれも半導体チップを外周に沿って延在するように配線される請求項1に記載の半導体装置。 - 前記第1の配線層は、前記第2の配線層の下層に形成され、
前記第3の電源配線は、前記第2の電源配線の上部に形成される請求項1に記載の半導体装置。 - 前記第2の配線層は、複数層の配線層を含む請求項1に記載の半導体装置。
- 前記第1の電源配線から前記第3の電源配線の少なくとも1つは、側面に沿って凸部を有し、当該凸部は、先端部分に、凸部の根本部分よりも配線幅が広い幅広部を有し、前記幅広部に他の配線層に設けられた配線と自配線とを接続するビアが設けられる請求項1に記載の半導体装置。
- 少なくともバッファ回路が形成されるIOセルであって、
前記バッファ回路に第1の電源を供給する複数の第1の電源配線と、前記バッファ回路に第2の電源を供給する複数の第2の電源配線と、が第1の方向に交互に配置される第1の配線層と、
前記第1の電源が供給され、前記複数の第1の電源配線のうち隣り合う前記第1の電源配線とビアにより接続される第3の電源配線が配置される第2の配線層と、を有し、
前記第1の電源配線、前記第2の電源配線、及び、前記第3の電源配線は、いずれも前記第1の方向と直交する第2の方向に延在するように形成されるIOセル。 - 複数の前記第1の電源配線は、少なくとも一方の側面に沿って凹凸を有し、
前記第3の電源配線は、前記ビアにより、隣り合う前記第1の電源配線の凸部と接続される請求項11に記載のIOセル。 - 複数の前記第2の電源配線は、少なくとも一方の側面に沿って凹凸を有し、
前記第1の電源配線と前記第2の電源配線とは、前記第1の電源配線の凸部と前記第2の電源配線の凹部とが噛み合うように配置される請求項12に記載のIOセル。 - 前記第2の配線層には、前記第2の電源が供給され、前記複数の第2の電源配線のうち隣り合う前記第2の電源配線と前記ビアにより接続される第4の電源配線が配置され、
複数の前記第2の電源配線は、少なくとも一方の側面に沿って凹凸を有し、
前記第4の電源配線は、前記ビアにより、隣り合う前記第2の電源配線の凸部と接続される請求項11に記載のIOセル。 - 前記第3の電源配線は、少なくとも一方の側面に沿って凹凸を有し、
隣り合う前記第1の電源配線は、いずれも前記ビアにより、前記第3の電源配線の凸部と接続される請求項11に記載のIOセル。 - 前記第2の配線層には、前記第2の電源が供給され、隣り合う前記第2の電源配線と前記ビアにより接続される第4の電源配線が配置され、
複数の前記第4の電源配線は、少なくとも一方の側面に沿って凹凸を有し、
前記第3の電源配線と前記第4の電源配線とは、前記第3の電源配線の凸部と前記第4の電源配線の凹部とが噛み合うように配置される請求項15に記載のIOセル。 - 前記第1の電源配線、前記第2の電源配線、及び、前記第3の電源配線は、隣り合うように配置された他のIOセルの前記第1の電源配線、前記第2の電源配線、及び、前記第3の電源配線と接続される請求項11に記載のIOセル。
- 前記第1の配線層は、前記第2の配線層の下層に形成され、
前記第3の電源配線は、前記第2の電源配線の上部に形成される請求項11に記載のIOセル。 - 前記第2の配線層は、複数層の配線層を含む請求項11に記載のIOセル。
- 前記第1の電源配線から前記第3の電源配線の少なくとも1つは、側面に沿って凸部を有し、当該凸部は、先端部分に、凸部の根本部分よりも配線幅が広い幅広部を有し、前記幅広部に他の配線層に設けられた配線と自配線とを接続するビアが設けられる請求項11に記載のIOセル。
Priority Applications (5)
Application Number | Priority Date | Filing Date | Title |
---|---|---|---|
JP2014011373A JP6342165B2 (ja) | 2014-01-24 | 2014-01-24 | 半導体装置及びioセル |
US14/602,977 US10121747B2 (en) | 2014-01-24 | 2015-01-22 | Semiconductor device and IO-cell |
CN201510037432.4A CN104810348B (zh) | 2014-01-24 | 2015-01-23 | 半导体器件和io单元 |
CN201520050779.8U CN204720445U (zh) | 2014-01-24 | 2015-01-23 | 半导体器件和io单元 |
US16/032,217 US10796994B2 (en) | 2014-01-24 | 2018-07-11 | Semiconductor device and IO-cell |
Applications Claiming Priority (1)
Application Number | Priority Date | Filing Date | Title |
---|---|---|---|
JP2014011373A JP6342165B2 (ja) | 2014-01-24 | 2014-01-24 | 半導体装置及びioセル |
Related Child Applications (1)
Application Number | Title | Priority Date | Filing Date |
---|---|---|---|
JP2018094237A Division JP6483309B2 (ja) | 2018-05-16 | 2018-05-16 | 半導体装置及びioセル |
Publications (2)
Publication Number | Publication Date |
---|---|
JP2015138945A true JP2015138945A (ja) | 2015-07-30 |
JP6342165B2 JP6342165B2 (ja) | 2018-06-13 |
Family
ID=53679738
Family Applications (1)
Application Number | Title | Priority Date | Filing Date |
---|---|---|---|
JP2014011373A Active JP6342165B2 (ja) | 2014-01-24 | 2014-01-24 | 半導体装置及びioセル |
Country Status (3)
Country | Link |
---|---|
US (2) | US10121747B2 (ja) |
JP (1) | JP6342165B2 (ja) |
CN (2) | CN204720445U (ja) |
Families Citing this family (7)
Publication number | Priority date | Publication date | Assignee | Title |
---|---|---|---|---|
KR20180006229A (ko) * | 2016-07-08 | 2018-01-17 | 삼성전자주식회사 | 스택 구조의 반도체 메모리 패키지, 메모리 장치 및 반도체 메모리 시스템 |
JP6966686B2 (ja) | 2016-10-21 | 2021-11-17 | 株式会社ソシオネクスト | 半導体装置 |
US10318694B2 (en) | 2016-11-18 | 2019-06-11 | Qualcomm Incorporated | Adaptive multi-tier power distribution grids for integrated circuits |
US11251124B2 (en) * | 2016-11-29 | 2022-02-15 | Taiwan Semiconductor Manufacturing Company, Ltd. | Power grid structures and method of forming the same |
US10811357B2 (en) * | 2017-04-11 | 2020-10-20 | Samsung Electronics Co., Ltd. | Standard cell and an integrated circuit including the same |
KR102475281B1 (ko) * | 2017-04-11 | 2022-12-08 | 삼성전자주식회사 | 표준 셀 및 이를 포함하는 집적 회로 |
US10784199B2 (en) * | 2019-02-20 | 2020-09-22 | Micron Technology, Inc. | Component inter-digitated VIAS and leads |
Citations (18)
Publication number | Priority date | Publication date | Assignee | Title |
---|---|---|---|---|
JPH04196265A (ja) * | 1990-11-27 | 1992-07-16 | Mitsubishi Electric Corp | 半導体装置 |
JPH04286150A (ja) * | 1991-03-14 | 1992-10-12 | Toshiba Corp | 半導体集積回路装置 |
JPH05267577A (ja) * | 1992-03-18 | 1993-10-15 | Nec Ic Microcomput Syst Ltd | 半導体集積回路の周回電源 |
JPH05283615A (ja) * | 1992-04-06 | 1993-10-29 | Hitachi Ltd | 半導体集積回路の電源配線 |
JPH0817820A (ja) * | 1994-06-28 | 1996-01-19 | Hitachi Ltd | 半導体集積回路装置 |
JP2000349238A (ja) * | 1999-06-04 | 2000-12-15 | Seiko Epson Corp | 半導体装置 |
JP2001015601A (ja) * | 1999-06-25 | 2001-01-19 | Toshiba Corp | 半導体集積回路 |
JP2004311708A (ja) * | 2003-04-07 | 2004-11-04 | Matsushita Electric Ind Co Ltd | 半導体装置 |
US20060071241A1 (en) * | 2004-10-02 | 2006-04-06 | Jin Woo-Jin | Metal I/O ring structure providing on-chip decoupling capacitance |
JP2006093705A (ja) * | 2004-09-20 | 2006-04-06 | Samsung Electronics Co Ltd | 半導体メモリ装置及びこの装置のパワーライン配置方法 |
JP2007173485A (ja) * | 2005-12-21 | 2007-07-05 | Sharp Corp | 半導体集積回路、レベルシフタセル、隙間セルおよび半導体集積回路におけるクロストークノイズを防止する方法。 |
JP2008053358A (ja) * | 2006-08-23 | 2008-03-06 | Nec Electronics Corp | 半導体装置及び半導体パッケージ |
JP2008300765A (ja) * | 2007-06-04 | 2008-12-11 | Toshiba Microelectronics Corp | 半導体集積回路装置 |
JP2010183015A (ja) * | 2009-02-09 | 2010-08-19 | Renesas Electronics Corp | 半導体装置 |
JP2010219332A (ja) * | 2009-03-17 | 2010-09-30 | Toshiba Corp | 多層配線層の電源配線構造およびその製造方法 |
JP2012019063A (ja) * | 2010-07-08 | 2012-01-26 | Renesas Electronics Corp | 半導体装置 |
JP2012209296A (ja) * | 2011-03-29 | 2012-10-25 | Elpida Memory Inc | 半導体集積回路装置 |
WO2013051175A1 (ja) * | 2011-10-06 | 2013-04-11 | パナソニック株式会社 | 半導体集積回路装置 |
Family Cites Families (11)
Publication number | Priority date | Publication date | Assignee | Title |
---|---|---|---|---|
JPH02138758A (ja) * | 1989-10-07 | 1990-05-28 | Fujitsu Ltd | 半導体装置 |
JPH04116850A (ja) | 1990-09-06 | 1992-04-17 | Seiko Epson Corp | 半導体装置 |
US5583359A (en) * | 1995-03-03 | 1996-12-10 | Northern Telecom Limited | Capacitor structure for an integrated circuit |
JP4275110B2 (ja) | 2001-08-07 | 2009-06-10 | 株式会社ルネサステクノロジ | 半導体装置およびicカード |
EP1369922B1 (en) * | 2002-06-07 | 2011-03-09 | STMicroelectronics Srl | Multilayer metal structure of supply rings having large parasitic resistance |
US7037820B2 (en) * | 2004-01-30 | 2006-05-02 | Agere Systems Inc. | Cross-fill pattern for metal fill levels, power supply filtering, and analog circuit shielding |
US7939856B2 (en) * | 2004-12-31 | 2011-05-10 | Stmicroelectronics Pvt. Ltd. | Area-efficient distributed device structure for integrated voltage regulators |
KR100667597B1 (ko) * | 2005-02-07 | 2007-01-11 | 삼성전자주식회사 | 매크로 셀의 전원 라인 배치 구조 및 매크로 셀과 파워매시의 결합 구조 |
JP4997786B2 (ja) * | 2006-02-17 | 2012-08-08 | 富士通セミコンダクター株式会社 | 半導体集積回路装置 |
TWI376615B (en) * | 2008-01-30 | 2012-11-11 | Realtek Semiconductor Corp | Power mesh managing method utilized in an integrated circuit |
JP5576065B2 (ja) * | 2009-06-30 | 2014-08-20 | ピーエスフォー ルクスコ エスエイアールエル | 半導体装置及びその設計方法 |
-
2014
- 2014-01-24 JP JP2014011373A patent/JP6342165B2/ja active Active
-
2015
- 2015-01-22 US US14/602,977 patent/US10121747B2/en active Active
- 2015-01-23 CN CN201520050779.8U patent/CN204720445U/zh not_active Expired - Fee Related
- 2015-01-23 CN CN201510037432.4A patent/CN104810348B/zh not_active Expired - Fee Related
-
2018
- 2018-07-11 US US16/032,217 patent/US10796994B2/en active Active
Patent Citations (18)
Publication number | Priority date | Publication date | Assignee | Title |
---|---|---|---|---|
JPH04196265A (ja) * | 1990-11-27 | 1992-07-16 | Mitsubishi Electric Corp | 半導体装置 |
JPH04286150A (ja) * | 1991-03-14 | 1992-10-12 | Toshiba Corp | 半導体集積回路装置 |
JPH05267577A (ja) * | 1992-03-18 | 1993-10-15 | Nec Ic Microcomput Syst Ltd | 半導体集積回路の周回電源 |
JPH05283615A (ja) * | 1992-04-06 | 1993-10-29 | Hitachi Ltd | 半導体集積回路の電源配線 |
JPH0817820A (ja) * | 1994-06-28 | 1996-01-19 | Hitachi Ltd | 半導体集積回路装置 |
JP2000349238A (ja) * | 1999-06-04 | 2000-12-15 | Seiko Epson Corp | 半導体装置 |
JP2001015601A (ja) * | 1999-06-25 | 2001-01-19 | Toshiba Corp | 半導体集積回路 |
JP2004311708A (ja) * | 2003-04-07 | 2004-11-04 | Matsushita Electric Ind Co Ltd | 半導体装置 |
JP2006093705A (ja) * | 2004-09-20 | 2006-04-06 | Samsung Electronics Co Ltd | 半導体メモリ装置及びこの装置のパワーライン配置方法 |
US20060071241A1 (en) * | 2004-10-02 | 2006-04-06 | Jin Woo-Jin | Metal I/O ring structure providing on-chip decoupling capacitance |
JP2007173485A (ja) * | 2005-12-21 | 2007-07-05 | Sharp Corp | 半導体集積回路、レベルシフタセル、隙間セルおよび半導体集積回路におけるクロストークノイズを防止する方法。 |
JP2008053358A (ja) * | 2006-08-23 | 2008-03-06 | Nec Electronics Corp | 半導体装置及び半導体パッケージ |
JP2008300765A (ja) * | 2007-06-04 | 2008-12-11 | Toshiba Microelectronics Corp | 半導体集積回路装置 |
JP2010183015A (ja) * | 2009-02-09 | 2010-08-19 | Renesas Electronics Corp | 半導体装置 |
JP2010219332A (ja) * | 2009-03-17 | 2010-09-30 | Toshiba Corp | 多層配線層の電源配線構造およびその製造方法 |
JP2012019063A (ja) * | 2010-07-08 | 2012-01-26 | Renesas Electronics Corp | 半導体装置 |
JP2012209296A (ja) * | 2011-03-29 | 2012-10-25 | Elpida Memory Inc | 半導体集積回路装置 |
WO2013051175A1 (ja) * | 2011-10-06 | 2013-04-11 | パナソニック株式会社 | 半導体集積回路装置 |
Also Published As
Publication number | Publication date |
---|---|
US20150214154A1 (en) | 2015-07-30 |
US10121747B2 (en) | 2018-11-06 |
CN204720445U (zh) | 2015-10-21 |
CN104810348A (zh) | 2015-07-29 |
US20180323148A1 (en) | 2018-11-08 |
JP6342165B2 (ja) | 2018-06-13 |
US10796994B2 (en) | 2020-10-06 |
CN104810348B (zh) | 2019-09-24 |
Similar Documents
Publication | Publication Date | Title |
---|---|---|
JP6342165B2 (ja) | 半導体装置及びioセル | |
JP5410082B2 (ja) | 半導体集積回路装置 | |
US20080180132A1 (en) | Semiconductor device and method of fabricating the same | |
JP7307355B2 (ja) | 半導体集積回路装置および半導体パッケージ構造 | |
JP2008172121A (ja) | 半導体集積回路装置 | |
JP5896682B2 (ja) | 半導体集積回路装置 | |
JPH02177345A (ja) | 半導体集積回路装置 | |
JP2010141047A (ja) | 半導体集積回路装置および半導体集積回路装置の製造方法 | |
US11251125B2 (en) | Semiconductor integrated circuit device | |
US20120306101A1 (en) | Semiconductor device | |
JP7415183B2 (ja) | 半導体集積回路装置 | |
US20130087881A1 (en) | Semiconductor integrated circuit device | |
JP6483309B2 (ja) | 半導体装置及びioセル | |
JP2006202866A (ja) | 半導体装置 | |
CN111033720B (zh) | 半导体集成电路装置 | |
JP2007234777A (ja) | 半導体集積回路装置およびその設計方法 | |
US11532545B2 (en) | Semiconductor device | |
US7948032B2 (en) | Power MOS transistor device and layout | |
JP6118923B2 (ja) | 半導体集積回路装置 | |
JP4175155B2 (ja) | 半導体装置 | |
JP7323847B2 (ja) | 半導体集積回路装置 | |
JP2011114014A (ja) | 半導体装置 | |
US10417368B2 (en) | Semiconductor device and layout design method thereof | |
JPH03145743A (ja) | 半導体集積回路装置 | |
JP2005353683A (ja) | 半導体集積回路 |
Legal Events
Date | Code | Title | Description |
---|---|---|---|
A621 | Written request for application examination |
Free format text: JAPANESE INTERMEDIATE CODE: A621 Effective date: 20161003 |
|
A977 | Report on retrieval |
Free format text: JAPANESE INTERMEDIATE CODE: A971007 Effective date: 20170809 |
|
A131 | Notification of reasons for refusal |
Free format text: JAPANESE INTERMEDIATE CODE: A131 Effective date: 20170905 |
|
A521 | Request for written amendment filed |
Free format text: JAPANESE INTERMEDIATE CODE: A523 Effective date: 20171106 |
|
TRDD | Decision of grant or rejection written | ||
A01 | Written decision to grant a patent or to grant a registration (utility model) |
Free format text: JAPANESE INTERMEDIATE CODE: A01 Effective date: 20180417 |
|
A61 | First payment of annual fees (during grant procedure) |
Free format text: JAPANESE INTERMEDIATE CODE: A61 Effective date: 20180516 |
|
R150 | Certificate of patent or registration of utility model |
Ref document number: 6342165 Country of ref document: JP Free format text: JAPANESE INTERMEDIATE CODE: R150 |