JP2004311708A

JP2004311708A - 半導体装置

Info

Publication number: JP2004311708A
Application number: JP2003103050A
Authority: JP
Inventors: Daisuke Ozawa; 大輔小澤
Original assignee: Matsushita Electric Industrial Co Ltd
Current assignee: Panasonic Holdings Corp
Priority date: 2003-04-07
Filing date: 2003-04-07
Publication date: 2004-11-04

Abstract

【課題】電源配線と他の配線との接続部分に起因する配線リソースの消費や基板コンタクト配置領域の縮小を防止する。
【解決手段】第１の配線層に第１のＶＤＤ配線１が設けられていると共に、第１の配線層の上側に位置する第２の配線層に第１のＶＳＳ配線２が、第１のＶＤＤ配線１と上下に向かい合うように設けられている。また、第１の配線層には第２のＶＳＳ配線３が、第１のＶＤＤ配線１と隣り合うように設けられていると共に、第２の配線層には第２のＶＤＤ配線４が、第２のＶＳＳ配線３と上下に向かい合うように設けられている。
【選択図】図１

Description

【０００１】
【発明の属する技術分野】
本発明は、半導体装置の電源配線に関するものであり、特に、電源配線の配置に通常用いられる、積層された２つの配線層における高電位用電源配線及び低電位用電源配線のそれぞれの配置の仕方に関する。
【０００２】
【従来の技術】
以下、従来の半導体装置における電源配線の構成について図面を参照しながら説明する。
【０００３】
図５は、第１の従来例（例えば特許文献１参照）に係る半導体装置における電源配線の概略構成を示す斜視図である。尚、図５において、基板及び配線間の絶縁膜等については図示を省略している。
【０００４】
図５に示すように、第１の従来例においては、第１の配線層（メタル層）に、第１のＶＤＤ配線（高電位用電源配線）１１と第１のＶＳＳ配線（低電位用電源配線）１２とが互いに平行に配置されている。また、第１の配線層の上側に絶縁膜を介して設けられた第２の配線層に、第２のＶＤＤ配線１３及び第２のＶＳＳ配線１４がそれぞれ第１のＶＤＤ配線１１及び第１のＶＳＳ配線１２と向かい合うように配置されている。すなわち、第２のＶＤＤ配線１３と第２のＶＳＳ配線１４とは互いに平行に配置されている。
【０００５】
尚、第１の配線層が最下層の配線層である場合、図５に示すように、第１のＶＤＤ配線１１の下には、第１のＶＤＤ配線１１と電気的に接続する高電位用基板コンタクト１５が設けられると共に、第１のＶＳＳ配線１２の下には、第１のＶＳＳ配線１２と電気的に接続する低電位用基板コンタクト１６が設けられる。
【０００６】
また、第１の従来例において、第１及び第２のＶＤＤ配線１１及び１３が位置する方向（方向Ｂ）から、第２のＶＳＳ配線１４との電気的な接続を行なう場合、図５に示すように、第２の配線層の上側に絶縁膜を介して設けられた第３の配線層に、第２のＶＤＤ配線１３上を横断する配線１７ａが設けられる。ここで、配線１７ａの一端と第２のＶＳＳ配線１４とはプラグ１７ｂを介して接続される。また、配線１７ａの他端は、第２の配線層に設けられた配線１７ｃとプラグ１７ｄを介して接続される。
【０００７】
図６は、第２の従来例に係る半導体装置における電源配線の概略構成を示す斜視図である。尚、図６において、基板及び配線間の絶縁膜等については図示を省略している。
【０００８】
図６に示すように、第２の従来例においては、第１の配線層にＶＳＳ配線２１が設けられていると共に、第１の配線層の上側に絶縁膜を介して設けられた第２の配線層に、ＶＤＤ配線２２が設けられている。
【０００９】
尚、第２の従来例において、第１の配線層にＶＤＤ配線を設けると共に第２の配線層にＶＳＳ配線を設けてもよい。
【００１０】
ところで、第１の配線層が最下層の配線層である場合、図６に示すように、ＶＳＳ配線２１の下には、ＶＳＳ配線２１と電気的に接続する低電位用基板コンタクト２３が設けられる。
【００１１】
また、この場合、図６に示すように、第１の配線層において、ＶＳＳ配線２１と平行に、ＶＤＤ配線２２と同電位の配線２４が設けられる。ここで、配線２４とＶＤＤ配線２２とはプラグ２５を介して接続される。また、配線２４の下には、配線２４と電気的に接続する基板コンタクト２６が設けられる。これにより、ＶＤＤ配線２２の電位によって基板電位が抑えられる。ここで、配線２４が位置する方向（方向Ｂ）からＶＳＳ配線２１との電気的な接続を行なう場合、図６に示すように、第１の配線層において配線２４の配置領域つまり基板コンタクト２６の配置領域を縮小し、それにより空いた領域を利用して、ＶＳＳ配線２１と接続する配線２７が設けられる。
【００１２】
【特許文献１】
特開昭６１−００５５５０号公報
【００１３】
【発明が解決しようとする課題】
しかしながら、図５に示す第１の従来例においては、前述のように、方向Ｂから、第２のＶＳＳ配線１４（方向Ｂから見て奥側の電源配線）との電気的な接続を行なおうとすると、第２のＶＤＤ配線１３（方向Ｂから見て手前の電源配線）を越えるように、配線１７ａを設けなければならない。言い換えると、電源配線に使用している配線層よりも上側の配線層を利用しなければならない。このため、該上側の配線層における配線１７ａの配置領域によって配線リソース（配線を配置するために必要な領域）が消費されてしまう。その結果、チップ上が配線によって混雑してくるので、つまり配線混雑度が高くなるので、チップサイズを増大させる必要が生じてくる。また、電源配線を含む全ての配線の配置に必要な配線層数が増加するので、プロセスコストが高くなってしまう。
【００１４】
また、図６に示す第２の従来例においては、前述のように、方向Ｂから配線２７をＶＳＳ配線２１（最下層の配線層に配置された電源配線）に接続しようとすると、該接続部分を確保するために基板コンタクトの配置領域を縮小しなければばらない。その結果、基板電位を抑える能力が弱くなるので、ラッチアップに対する耐圧（以下、ラッチアップ耐圧と称する）が低下してしまう。
【００１５】
前記に鑑み、本発明は、多層配線プロセスにおいて複数の配線層に複数の電源配線を配置する際に、電源配線と他の配線との接続部分に起因する配線リソースの消費を抑制し、それにより配線混雑度を低減してチップサイズの増大を防止すること、及び、該接続部分に起因する基板コンタクトの配置領域の縮小を防止し、それによりラッチアップ耐圧の低下を防止することを目的とする。
【００１６】
【課題を解決するための手段】
前記の目的を達成するために、本発明に係る半導体装置は、複数の配線層に複数の電源配線が設けられた半導体装置を前提とし、第１の配線層に設けられた第１の高電位用電源配線と、第１の配線層よりも上側に位置する第２の配線層に設けられ、且つ第１の高電位用電源配線と上下に向かい合う第１の低電位用電源配線と、第１の配線層に設けられ、且つ第１の高電位用電源配線と隣り合う第２の低電位用電源配線と、第２の配線層に設けられ、且つ第２の低電位用電源配線と上下に向かい合う第２の高電位用電源配線とを備えている。
【００１７】
本発明の半導体装置によると、上下に並ぶ２つの配線層に、異なる電位を持つ一の電源配線対が互いに重なり合うように配置されている。また、同じ２つの配線層に、該一の電源配線対とは逆の電位の組み合わせを持つ他の電源配線対が、互いに重なり合うように且つ一の電源配線対と平行に配置されている。このため、電源配線が配置されている配線層のみを用いて、一の電源配線対と他の電源配線対とからなる電源配線群の両側のどちらからでも、高電位用電源配線（電源用配線：以下、ＶＤＤ配線と称する）及び低電位用電源配線（接地用配線：以下、ＶＳＳ配線と称する）のそれぞれとの電気的な接続を行なうことができる。言い換えると、電源配線が配置されていない他の配線層を用いることなく、ＶＤＤ配線及びＶＳＳ配線のいずれに対しても電気的な接続を行なうことができる。従って、配線リソースを十分に確保できるので、チップサイズの縮小を図ることができる。また、電源配線群を含む全ての配線の配置に必要な配線層数を低減できるので、プロセスコストを低く抑制できる。
【００１８】
本発明の半導体装置において、第１の高電位用電源配線と第２の高電位用電源配線とを電気的に接続する少なくとも１つの高電位用配線接続部と、第１の低電位用電源配線と第２の低電位用電源配線とを電気的に接続する少なくとも１つの低電位用配線接続部とをさらに備え、高電位用配線接続部と低電位用配線接続部とは各電源配線が延びる方向に沿って交互に設けられていることが好ましい。
【００１９】
このようにすると、各配線接続部の配置間隔を調節することにより、ＶＤＤ配線とＶＳＳ配線との間の電圧の安定性が各部分において低下する事態を阻止できる。
【００２０】
本発明の半導体装置において、第１の配線層は最下層の配線層であり、第１の高電位用電源配線の下に設けられ、且つ第１の高電位用電源配線と電気的に接続する高電位用基板コンタクトと、第２の低電位用電源配線の下に設けられ、且つ第２の低電位用電源配線と電気的に接続する低電位用基板コンタクトとをさらに備えていることが好ましい。
【００２１】
このようにすると、高電位用基板コンタクト及び低電位用基板コンタクトのそれぞれを介して基板に所定の電圧を印加することができるので、ラッチアップ耐圧の低下を防止できる。具体的には、最下層の配線層が、ＶＤＤ配線及びＶＳＳ配線のいずれか一方の電源配線を配置するために用いられている従来の配線構造と比べて、次のような効果が得られる。すなわち、従来の配線構造においては、最下層の配線層に、該一方の電源配線と平行に、他方の電源配線と同電位の配線が設けられると共に、該配線の下に該配線と電気的に接続する基板コンタクトが設けられる。これにより、他方の電源配線の電位によって基板電位が抑えられる。しかしながら、従来の配線構造においては、最下層の配線層において、前述の基板コンタクトが位置する方向から他の配線を一方の電源配線に接続しようとすると、該接続部分を設けるために基板コンタクトの配置領域を縮小しなければなれない。その結果、基板電位を抑える能力が弱くなるので、ラッチアップ耐圧が低下してしまう。それに対して、本発明の半導体装置によると、最下層の配線層においても、電源配線と他の配線との接続部分を設けるために基板コンタクトの配置領域を縮小する必要がないので、ラッチアップ耐圧の低下を防止できる。
【００２２】
【発明の実施の形態】
（第１の実施形態）
以下、本発明の第１の実施形態に係る半導体装置について図面を参照しながら説明する。
【００２３】
図１は、第１の実施形態に係る半導体装置における電源配線の概略構成を示す斜視図である。尚、図１において、基板及び配線間の絶縁膜等については図示を省略している。
【００２４】
図１に示すように、第１の配線層（メタル層）に第１のＶＤＤ配線１が設けられていると共に、第１の配線層の上側に絶縁膜を介して設けられた第２の配線層に第１のＶＳＳ配線２が、第１のＶＤＤ配線１と上下に向かい合うように設けられている。また、第１の配線層には第２のＶＳＳ配線３が、第１のＶＤＤ配線１と隣り合うように設けられていると共に、第２の配線層には第２のＶＤＤ配線４が、第２のＶＳＳ配線３と上下に向かい合うように且つ第１のＶＳＳ配線２と横方向に隣り合うように設けられている。
【００２５】
すなわち、第１の実施形態によると、上下に並ぶ２つの配線層に、異なる電位を持つ一の電源配線対（第１のＶＤＤ配線１及び第１のＶＳＳ配線２）が互いに重なり合うように配置されている。また、同じ２つの配線層に、該一の電源配線対とは逆の電位の組み合わせを持つ他の電源配線対（第２のＶＳＳ配線３及び第２のＶＤＤ配線４）が、互いに重なり合うように且つ一の電源配線対と平行に配置されている。このため、電源配線が配置されている配線層のみを用いて、一の電源配線対と他の電源配線対とからなる電源配線群の両側のどちらからでも、つまり、方向Ａ及び方向Ｂのどちらからでも、ＶＤＤ配線（電源用配線）及びＶＳＳ配線（接地用配線）のそれぞれとの電気的な接続を行なうことができる。言い換えると、電源配線が配置されていない他の配線層を用いることなく、ＶＤＤ配線及びＶＳＳ配線のいずれに対しても電気的な接続を行なうことができる。従って、配線リソースの消費を抑制できるので、チップサイズの縮小を図ることができる。また、電源配線群を含む全ての配線の配置に必要な配線層数を低減できるので、プロセスコストを低く抑制できる。
【００２６】
尚、第１の実施形態において、図示しない他の電源配線が、図示しない他の配線層に設けられていてもよい。また、第１の配線層の下側に、又は第１の配線層と第２の配線層との間に、他の配線層が存在していてもよい。
【００２７】
また、第１の実施形態において、図１に示す電源配線群と同様の構造を持つ１つ又は複数の他の電源配線群が第１及び第２の配線層に設けられていてもよい。
【００２８】
（第２の実施形態）
以下、本発明の第２の実施形態に係る半導体装置について図面を参照しながら説明する。
【００２９】
図２は、第２の実施形態に係る半導体装置における電源配線の概略構成を示す斜視図である。尚、図２において、基板及び配線間の絶縁膜等については図示を省略している。また、図２において、図１に示す第１の実施形態と同じ部材には同じ符号を付すことにより説明を省略する。
【００３０】
第２の実施形態が第１の実施形態と異なる点は次の通りである。すなわち、第２の実施形態においては、図２に示すように、第１のＶＤＤ配線１と第２のＶＤＤ配線４とが高電位用配線接続部５によって電気的に接続されていると共に、第１のＶＳＳ配線２と第２のＶＳＳ配線３とが低電位用配線接続部６によって電気的に接続されている。
【００３１】
具体的には、第１のＶＤＤ配線１の側部、及び該側部と対向する第２のＶＤＤ配線４の側部にはそれぞれ、先端同士がオーバーラップする突起部１ａ及び突起部４ａが設けられており、突起部１ａと突起部４ａとが高電位用配線接続部５によって接続されている。また、第１のＶＳＳ配線２の側部、及び該側部と対向する第２のＶＳＳ配線３の側部にはそれぞれ、先端同士がオーバーラップする突起部２ａ及び突起部３ａが設けられており、突起部２ａと突起部３ａとが低電位用配線接続部６によって接続されている。
【００３２】
尚、第２の実施形態においては、複数の高電位用配線接続部５と複数の低電位用配線接続部６とが、各電源配線が延びる方向に沿って交互に設けられる。言い換えると、第１のＶＤＤ配線１と第１のＶＳＳ配線２とからなる一の電源配線対と、第２のＶＳＳ配線３と第２のＶＤＤ配線４とからなる他の電源配線対との間に、各高電位用配線接続部５と各低電位用配線接続部６とが交互に設けられる。また、各高電位用配線接続部５の配置間隔と各低電位用配線接続部６の配置間隔とは、ＶＤＤ配線とＶＳＳ配線との間の各部分における電圧のバランスを考慮して、該電圧の安定性が各部分において低下することがないように調節される。
【００３３】
すなわち、第２の実施形態によると、第１の実施形態の効果に加えて、電圧安定性の低下を防止できるという効果が得られる。
【００３４】
（第３の実施形態）
以下、本発明の第３の実施形態に係る半導体装置について図面を参照しながら説明する。
【００３５】
図３は、第３の実施形態に係る半導体装置における電源配線の概略構成を示す斜視図である。尚、図３において、基板及び配線間の絶縁膜等については図示を省略している。また、図３において、図１に示す第１の実施形態と同じ部材には同じ符号を付すことにより説明を省略する。
【００３６】
第３の実施形態が第１の実施形態と異なる点は次の通りである。すなわち、第３の実施形態においては、第１のＶＤＤ配線１及び第２のＶＳＳ配線３が配置される第１の配線層は最下層の配線層であって、図３に示すように、第１のＶＤＤ配線１の下には、第１のＶＤＤ配線１と電気的に接続する高電位用基板コンタクト７が設けられていると共に、第２のＶＳＳ配線３の下には、第２のＶＳＳ配線３と電気的に接続する低電位用基板コンタクト８が設けられている。
【００３７】
第３の実施形態によると、第１の実施形態の効果に加えて、次のような効果が得られる。すなわち、高電位用基板コンタクト７及び低電位用基板コンタクト８のそれぞれを介して基板に所定の電圧を印加することができるので、ラッチアップ耐圧の低下を防止できる。
【００３８】
具体的には、最下層の配線層が、ＶＤＤ配線及びＶＳＳ配線のいずれか一方の電源配線を配置するために用いられている従来の配線構造（図６参照）と比べて、次のような効果が得られる。すなわち、従来の配線構造においては、最下層の配線層に、該一方の電源配線（ＶＳＳ配線２１）と平行に、他方の電源配線（ＶＤＤ配線２２）と同電位の配線（配線２４）が設けられると共に、該配線の下に該配線と電気的に接続する基板コンタクト（基板コンタクト２６）が設けられる。これにより、他方の電源配線の電位によって基板電位が抑えられる。しかしながら、従来の配線構造によると、最下層の配線層において、前述の基板コンタクトが位置する方向（方向Ｂ）から他の配線（配線２７）を一方の電源配線に接続しようとすると、該接続部分を設けるために基板コンタクトの配置領域を縮小しなければなれない。その結果、基板電位を抑える能力が弱くなるので、ラッチアップ耐圧が低下してしまう。それに対して、第３の実施形態によると、第１の実施形態の効果によって、最下層の配線層においても、電源配線（第１のＶＤＤ配線１及び第２のＶＳＳ配線３）と他の配線との接続部分を設けるために基板コンタクト７及び８の配置領域を縮小する必要がないので、ラッチアップ耐圧の低下を防止できる。
【００３９】
尚、第３の実施形態において、高電位用基板コンタクト７及び低電位用基板コンタクト８としては、例えば半導体基板中の不純物拡散層等を用いてもよい。
【００４０】
（第４の実施形態）
以下、本発明の第４の実施形態に係る半導体装置について図面を参照しながら説明する。
【００４１】
図４は、第４の実施形態に係る半導体装置における電源配線の概略構成を示す斜視図である。尚、図４において、基板及び配線間の絶縁膜等については図示を省略している。また、図４において、図１に示す第１の実施形態と同じ部材には同じ符号を付すことにより説明を省略する。
【００４２】
第４の実施形態が第１の実施形態と異なる第１の点は次の通りである。すなわち、第４の実施形態においては第２の実施形態と同様に、図４に示すように、第１のＶＤＤ配線１と第２のＶＤＤ配線４とが高電位用配線接続部５によって電気的に接続されていると共に、第１のＶＳＳ配線２と第２のＶＳＳ配線３とが低電位用配線接続部６によって電気的に接続されている。
【００４３】
また、第４の実施形態が第１の実施形態と異なる第２の点は次の通りである。すなわち、第４の実施形態においては第３の実施形態と同様に、図４に示すように、第１のＶＤＤ配線１及び第２のＶＳＳ配線３が配置される第１の配線層は最下層の配線層であって、図４に示すように、第１のＶＤＤ配線１の下には、第１のＶＤＤ配線１と電気的に接続する高電位用基板コンタクト７が設けられていると共に、第２のＶＳＳ配線３の下には、第２のＶＳＳ配線３と電気的に接続する低電位用基板コンタクト８が設けられている。
【００４４】
以上に説明したように、第４の実施形態は、第１〜第３の実施形態を組み合わせたものであるため、第１〜第３の実施形態の全ての効果が得られる。すなわち、配線リソースの消費を抑制できるので、チップサイズの縮小を図ることができると共に、電源配線群を含む全ての配線の配置に必要な配線層数を低減できるので、プロセスコストを低く抑制できる。また、ＶＤＤ配線とＶＳＳ配線との間の電圧の安定性が低下する事態を防止できると共に、ラッチアップ耐圧の低下を防止できる。
【００４５】
【発明の効果】
本発明によると、上下に並ぶ２つの配線層に、異なる電位を持つ一の電源配線対が配置されていると共に、同じ２つの配線層に、該一の電源配線対とは逆の電位の組み合わせを持つ他の電源配線対が一の電源配線対と平行に配置されている。このため、電源配線が配置されていない他の配線層を用いることなく、一の電源配線対と他の電源配線対とからなる電源配線群の両側のどちらからでも、ＶＤＤ配線及びＶＳＳ配線のいずれに対しても電気的な接続を行なうことができる。従って、配線リソースを十分に確保できるので、チップサイズの縮小を図ることができる。また、電源配線群を含む全ての配線の配置に必要な配線層数を低減できるので、プロセスコストを低く抑制できる。さらに、下層の配線層が最下層の配線層であっても、電源配線と他の配線との接続部分を設けるために基板コンタクトの配置領域を縮小する必要がないので、ラッチアップ耐圧の低下を防止できる。
【図面の簡単な説明】
【図１】本発明の第１の実施形態に係る半導体装置における電源配線の概略構成を示す斜視図である。
【図２】本発明の第２の実施形態に係る半導体装置における電源配線の概略構成を示す斜視図である。
【図３】本発明の第３の実施形態に係る半導体装置における電源配線の概略構成を示す斜視図である。
【図４】本発明の第４の実施形態に係る半導体装置における電源配線の概略構成を示す斜視図である。
【図５】第１の従来例に係る半導体装置における電源配線の概略構成を示す斜視図である。
【図６】第２の従来例に係る半導体装置における電源配線の概略構成を示す斜視図である。
【符号の説明】
１第１のＶＤＤ配線
１ａ突起部
２第１のＶＳＳ配線
２ａ突起部
３第２のＶＳＳ配線
３ａ突起部
４第２のＶＤＤ配線
４ａ突起部
５高電位用配線接続部
６低電位用配線接続部
７高電位用基板コンタクト
８低電位用基板コンタクト

Claims

複数の配線層に複数の電源配線が設けられた半導体装置であって、
第１の配線層に設けられた第１の高電位用電源配線と、
前記第１の配線層よりも上側に位置する第２の配線層に設けられ、且つ前記第１の高電位用電源配線と上下に向かい合う第１の低電位用電源配線と、
前記第１の配線層に設けられ、且つ前記第１の高電位用電源配線と隣り合う第２の低電位用電源配線と、
前記第２の配線層に設けられ、且つ前記第２の低電位用電源配線と上下に向かい合う第２の高電位用電源配線とを備えていることを特徴とする半導体装置。
前記第１の高電位用電源配線と前記第２の高電位用電源配線とを電気的に接続する少なくとも１つの高電位用配線接続部と、
前記第１の低電位用電源配線と前記第２の低電位用電源配線とを電気的に接続する少なくとも１つの低電位用配線接続部とをさらに備え、
前記高電位用配線接続部と前記低電位用配線接続部とは前記各電源配線が延びる方向に沿って交互に設けられていることを特徴とする請求項１に記載の半導体装置。
前記第１の配線層は最下層の配線層であり、
前記第１の高電位用電源配線の下に設けられ、且つ前記第１の高電位用電源配線と電気的に接続する高電位用基板コンタクトと、
前記第２の低電位用電源配線の下に設けられ、且つ前記第２の低電位用電源配線と電気的に接続する低電位用基板コンタクトとをさらに備えていることを特徴とする請求項１又は２に記載の半導体装置。