KR20050092027A - 정전 방전 보호 장치, 다이오드, 입력 버퍼 및 정전 방전보호 방법 - Google Patents
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- 238000009792 diffusion process Methods 0.000 claims abstract description 62
- 238000000034 method Methods 0.000 claims description 33
- 239000002184 metal Substances 0.000 claims description 31
- 230000008878 coupling Effects 0.000 claims description 15
- 238000010168 coupling process Methods 0.000 claims description 15
- 238000005859 coupling reaction Methods 0.000 claims description 15
- 230000008569 process Effects 0.000 claims description 14
- 239000000872 buffer Substances 0.000 claims description 11
- 238000004519 manufacturing process Methods 0.000 claims description 3
- 239000000758 substrate Substances 0.000 description 6
- 230000009977 dual effect Effects 0.000 description 2
- 230000009467 reduction Effects 0.000 description 2
- 230000002730 additional effect Effects 0.000 description 1
- 230000008859 change Effects 0.000 description 1
- 239000004020 conductor Substances 0.000 description 1
- 230000001419 dependent effect Effects 0.000 description 1
- 238000010586 diagram Methods 0.000 description 1
- 238000005530 etching Methods 0.000 description 1
- 230000002068 genetic effect Effects 0.000 description 1
- 238000001459 lithography Methods 0.000 description 1
- 238000012986 modification Methods 0.000 description 1
- 230000004048 modification Effects 0.000 description 1
- 238000012856 packing Methods 0.000 description 1
- 230000001681 protective effect Effects 0.000 description 1
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- H—ELECTRICITY
- H01—ELECTRIC ELEMENTS
- H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
- H01L27/00—Devices consisting of a plurality of semiconductor or other solid-state components formed in or on a common substrate
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- H01L27/0814—Diodes only
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- H01L27/00—Devices consisting of a plurality of semiconductor or other solid-state components formed in or on a common substrate
- H01L27/02—Devices consisting of a plurality of semiconductor or other solid-state components formed in or on a common substrate including semiconductor components specially adapted for rectifying, oscillating, amplifying or switching and having potential barriers; including integrated passive circuit elements having potential barriers
- H01L27/0203—Particular design considerations for integrated circuits
- H01L27/0248—Particular design considerations for integrated circuits for electrical or thermal protection, e.g. electrostatic discharge [ESD] protection
- H01L27/0251—Particular design considerations for integrated circuits for electrical or thermal protection, e.g. electrostatic discharge [ESD] protection for MOS devices
- H01L27/0255—Particular design considerations for integrated circuits for electrical or thermal protection, e.g. electrostatic discharge [ESD] protection for MOS devices using diodes as protective elements
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- Condensed Matter Physics & Semiconductors (AREA)
- General Physics & Mathematics (AREA)
- Computer Hardware Design (AREA)
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Abstract
감소된 커패시턴스의 다이오드가 제공된다. 제 1 도전층은 다이오드내의 패드 및 공급 확산 영역에 대해 도전형의 상호 접속을 제공한다. 제 2 도전층은 패드 확산 영역을 패드에 결합시키기 위한 제 1 부분과 공급 확산 영역을 전압 공급에 결합시키기 위한 제 2 부분을 포함한다. 제 1 및 제 2 도전층의 라인들은 다이오드의 다이오드 영역내에서 서로간에 실질적으로 병렬을 이룬다. 또한 일 측면에 따르면, 공급부에 결합될 다이오드에 대한 탭은 최소폭보다 더 넓다.
Description
본 발명의 실시예는 집적 회로 분야에 관한 것으로, 특히 정전 방전(electrostatic discharge : ESD) 보호를 위한 다이오드에 관한 것이다.
집적 회로 입력은 도 1에 도시된 이중 다이오드 D1 및 D2에 의해 ESD로 부터 보호되는 경우가 빈번하다. 다이오드 D1 및 D2는 도시된 바와 같이 하나의 다이오드 또는 다른 다이오드가 비파괴적으로 순방향 바이어스되도록 설정되며, 입력 버퍼(105)에 제공된 신호의 전압을 입력 버퍼에 대한 손상을 회피할 정도로 충분히 낮게 유지시킨다. 도시된 바와 같이, ESD 이벤트의 극성이 포지티브이면 다이오드 D2는 ESD 이벤트와 관련된 전류를 공급 전압(VCC)으로 라우팅할 것이고, ESD 이벤트의 극성이 네가티브이면, 다이오드 D1은 전류를 VSS로 라우팅할 것이다.
현재로서는, 도 1의 다이오드 D1 및 D2와 같은 보호 다이오드에 대한 레이아웃이 ESD 전류의 도전체로서 다이오드의 효율을 최대화하도록 고안되었다. 이것은, 전형적으로, 다이오드 스트라이프를 완전 금속화 및 접속하고, p+ 및 n+ 다이오드 스트라이프를 가능한 서로 근접하게 배치하며, 수평 금속1(M1)(또는 다른 낮은 레벨의 금속층)을 함께 접속시키기 위해 수직 금속2(M2)(또는 다른 높은 레벨의 금속층)을 자유롭게 이용(generous use)함으로서 도 2의 예시적 레이아웃에 도시된 바와 같이 다이오드의 직렬 저항을 감소시킴을 의미한다. 다이오드 레이아웃의 전형적인 목적은 다이오드 스트라이프의 밀도를 최대화하여 단위 면적당 높은 ESD 보호를 성취하기 위한 것이다.
본 발명은 예시적으로 설명된 것으로, 첨부된 도면에 제한되는 것은 아니며, 도면에서 유사한 참조번호는 유사한 소자를 나타낸다.
도 1은 종래의 이중 다이오드 정전 방전(ESD) 보호 스킴을 개략적으로 도시한 도면,
도 2는 예시적인 종래 기술의 다이오드 레이아웃을 나타낸 평면도,
도 3은 종래 다이오드 세그먼트의 단면도,
도 4는 일 실시예에 따른 다이오드 세그먼트의 레이아웃의 평면도,
도 5는 일 실시예의 다이오드 세그먼트의 단면도,
도 6은 다른 실시예에 따른 다이오드 세그먼트의 레이아웃의 평면도,
도 7은 도 4 또는 도 6에 따른 다이오드가 사용되는 일 실시예의 입력 버퍼를 도시한 도면,
도 8은 다이오드를 레이 아웃하기 위한 일 실시예의 방법을 나타낸 흐름도.
정전 방전 보호(ESD) 다이오드의 커패시턴스를 감소시키기 위한 장치 및 방법이 설명된다. 이하의 설명에서는, 특정의 회로, 금속층 및 제조 프로세스가 예시적으로 설명된다. 그러나, 다른 유형의 회로, 금속층 및/또는 제조 프로세스에 다른 실시예가 적용될 수 있음을 알것이다.
일 측면에서, 다이오드는 그 다이오드내의 패드 및 공급 확산 영역들에 도전성 상호 접속을 제공하는 제 1 금속층과, 패드 확산 영역에 패드를 결합시키는 제 1 부분과 공급 확산 영역에 전압 공급부를 결합시키는 제 2 부분을 포함하는 제 2 금속층을 포함한다. 제 1 및 제 2 금속층의 라인들은 다이오드의 다이오드 영역에서 서로 실질적으로 병렬이다. 이러한 방식에서는, 다이오드의 커패시턴스가, 단위 면적당 실질적으로 유사한 정전 방전 보호(ESD)를 제공하는 종래의 다이오드에 비해 감소된다.
다이오드 커패시턴스는 과거에는 ESD 보호에 있어서 큰 논제는 아니었다. 그러나, 신호 속도가 증가함에 따라, 다이오드 커패시턴스를 관리하는 것이 크게 중요하게 되고 있다. 커패시턴스 예산(capacitance budget)이 몇몇 집적 회로 입력 및 출력에 적용되고 있는 중이며, 이러한 경향은 증가될 것으로 예상된다. 이것을 염두에 두고, 상술한 ESD 보호를 최대화하면서 높은 밀도를 성취하기 위한 목표에 부가하여, ESD 보호 회로가 커패시턴스 예산내에 포함되도록 하고 있다.
도 3은 도 2에 도시된 종래의 다이오드 세그먼트의 일부를 라인 A-B를 따라 절단한 단면도이다. 도 3에 도시된 다이오드 부분이, 예를 들어 도 1의 D1 다이오드를 제공하는데 이용된 것과 같이 n+ 패드 확산 영역과 Vss에 대한 p+ 기판 탭을 포함하는 경우, 예를 들어, 유사한 레이아웃을 가지되, p+ 패드 확산 영역과 Vcc 및 다른 다이오드에 대한 n+ 웰 탭을 가진 D2 다이오드에 유사한 논제가 적용됨을 알것이다.
도 2에 도시된 예시적인 종래의 다이오드 레이아웃 방식의 특징들은 불필요한 커패시턴스에 기여할 수 있다. 예를 들어, 도 2 및 도 3을 참조하면, p-기판(또는 n-웰 탭)(D1 또는 D2 다이오드 각각의 Vss 또는 Vcc 접속)에 대해 최소폭의 스트라이프를 사용하면, 패드-공급부간 커패시턴스를 상승시킨다. 각 스트립상의 콘택트 및 그 콘택트의 최소의 금속 1(M1) 오버랩에 따른 이러한 실현이 패킹 밀도에 효율적이지만, 금속 폭이 스트라이프 폭과 동일하고, 그에 따라 금속간 측벽 커패시턴스가 심각하게 된다.
또한, 패드와 연관된 금속 2(M2)층의 일부들은 공급부와 연관된 단말을 가로지르거나 그 반대 작용을 하고, 그에 의해 패드-공급부간 커패시턴스가 향상된다.
도 2 및 도 3의 방식에 있어서, M2층의 수직 픽업을 가진 수평 다이오드 스트라이프가 면적 효율적이고 낮는 저항을 제공하지만, 도 2의 레이 아웃은 전술한 바와 같이 금속간 커패시턴스를 부가한다. 일부 구현에서는, 금속간 커패시턴스가 전체적인 다이오드 커패시턴스에 크게 기여하는데, 일부 예시적인 다이오드에서는 어림잡아 70%정도 기여한다.
도 4는 예를 들어, D1 다이오드를 제공하는데 이용되는 예시적인 다이오드 레이아웃를 나타내는 일 실시예에 따른 다이오드 세그먼트(400)의 평면도이다. 도 5는 도 4에 도시된 다이오드 세그먼트(400)의 일부를 라인 C-D를 따라 절단한 단면도이다. p+ 패드 확산 영역과 n+ 웰-탭을 가진 D2 다이오드 또는 다른 다이오드가 유사한 레이아웃을 이용하여 구현될 수 있음을 알것이다.
이하의 설명에서는, 도 4 및 도 5에 도시된 각 영역(401,410)과, 다른 실시예에서의 유사한 영역을 통상적으로는 확산 영역, 보다 구체적으로는 확산 영역 유형이라 할 것이다. 또한, 다이오드의 기능 부분을 제공하는 다이오드 세그먼트(400)(및 다이오드 세그먼트(400)가 그의 일부분으로 되어 있는 전체 다이오드)의 영역(405)을 본 명세서에서는 다이오드 영역이라 한다. 또한, 금속 1(M1)과 금속 2(M2)는 예시를 위해 설명될 것이지만, 다른 실시예에서는 유사한 방식이 다른 인접한 도전층(즉, 서로 가장 가까운 도전층)에 적용될 수 있음을 알것이다.
도 4에 도시된 일 실시예의 예시적인 레이아웃에 있어서, p기판 탭(401)(단지 몇개의 샘플에만 참조번호를 부여하였음)(또는 다른 다이오드 유형의 경우 n+웰 탭)은 다이오드(400)를 제조하는 특정 프로세스에 대해 지정된 최소폭을 실질적으로 벗어나 확장된다. 본 명세서에서 이용되는 용어, 최소폭은 특정 프로세스와 관련된 최소폭을 나타낸 것으로, 리쏘그래피 및 에칭 장비 기능과, 품질 및 신뢰성 관련 고려 사항과 같은 요소에 의해 결정된다. 하나의 실시예에 있어서, 탭(401)은 그 프로세스에 대한 최소폭보다 적어도 50%이상 더 넓으며, 패드 확산 영역(410)은 최소폭을 유지하거나 최소폭에 근접하게 유지된다. 탭을 확장시킴에 의해, 도 4 및 도 5에 도시된 인접 M1 라인간 거리를 증가시킴으로서, M1간 커패시턴스가 실질적으로 줄어든다.
일 실시예에 따른 기판 탭(401)(또는 n+웰 탭)이 확장되는 정도는, 예를 들어, 이하에서 보다 상세히 설명할 다이오드(또는 관련 버퍼)의 커패시턴스 예산 및 면적 제약과 같은 다양한 요소에 좌우된다. 하나의 실시예에 있어서, 예를 들어 하나의 예시적인 프로세스의 경우, 그 탭들은, 인접 M1 라인간의 간격이 대략 최소 0.26 미크론에서 부터 약 0.48 미크론까지 증가될 수 있도록 확장된다.
전력 공급 전압이 변경되지 않기 때문에, 탭 폭은 커패시턴스에 기여하지 못한다. 또한, 일 실시예에 있어서, 실리사이드화 접합이 다이오드(400)상에 제공되며, 그에 따라 다이오드(400)의 직렬 저항은, 도시된 바와 같이, 탭의 확장으로 인해 실질적으로 증가되지 않는다.
웰-탭의 확장에 추가하여, 다이오드 영역(405)에 있어서 다이오드(400)의 레이 아웃은, M1 및 M2층의 라인들이 실질적으로 서로 간에 병렬이 되도록 이루어진다. 도 4 및 도 5에 도시된 실시예에 있어서, 예를 들어, 다이오드 영역(405)의 M1 및 M2의 라인들은 수직하다. 이러한 방식에 있어서, M2는 높은 커패시턴스에 기여하는 다이오드 영역(405)의 크로스오버를 제거하면서 저항을 감소시키는데 이용될 수 있다.
도 4 및 도 5에 도시된 예시적인 다이오드 레이아웃에 있어서, 도시된 M2 층의 영역은 두 부분, 즉 M2PAD 및 M2SUPPLY로 분할된다. M2층의 M2PAD 부분은, 그 명칭이 나타내고 있는 바와 같이, 패드 확산 영역(410)(단지 대표적으로 몇개만이 참조 번호로 표시됨)을 예를 들어, 입력 버퍼와 관련된 패드에 결합시키기 위해 제공되고, M2층의 M2SUPPLY 부분은 공급 전압(예를 들어, VCC 또는 VSS)을 수신하기 위해 확산 영역(401)(기판 탭)을 결합시키기 위해 제공된다.
일 실시예에 있어서, 도 4에 도시된 바와 같이, M2PAD 및 M2SUPPLY 영역의 각각은 다이오드 영역(405)을 가로질러 그의 중간 부분에 못미치게 확장된다. 이러한 방식에 있어서, M2 영역의 패드와 결합된 부분과 M2 영역의 공급부와 결합된 부분간의 간격은 종래의 레이아웃에 비해 증가되며, 그에 따라 금속간 커패시턴스가 줄어든다. 상기에서 제공하는 특정 예시에 있어서, 금속간 커패시턴스는 대략 47% 감소하여, (고정 차이 커패시턴스를 포함하여) 전체 커패시턴스를 대략 33% 감소시킨다. 이것은 단지 예시적인 것으로 다른 결과가 다른 실시예에 적용될 수 있음을 알 것이다.
면적 제약이 덜하는 다른 실시예에 있어서, 예를들어, 탭은, M2PAD 및 M2SUPPLY 영역의 라인들이 원하는 커패시턴스 예산과 조우하도록 충분한 거리로 서로 이격되면서 실질적으로 전체 다이오드 영역을 가로질러 확장되도록 더욱 확장될 수 있다. 상술한 예시적인 실시예에서 처럼, 패드 영역은 그 프로세스에 대해 실질적으로 최소 폭을 유지한다. 그러한 레이 아웃의 예시는 도 6에 도시되는데, 도 6에 있어서 예시적인 패드 확산 영역은 참조 번호 610으로 표시되고, 예시적인 탭은 참조 번호 601로 표시된다. 도 6으로 부터 알 수 있는 바와 같이, 일 실시예에 있어서, M2SUPPLY 라인들은 전체 다이오드 영역(605)을 가로질러 확장되며, M2PAD 라인들은 다이오드 영역(605)의 대부분을 가로질러 확장된다.
도 6에 도시된 레이 아웃을 가진 다이오드는 고려해야할 M1 및 M2 측벽 커패시턴스가 있으며, 그에 따라 커패시턴스 감소를 달성하기 위해 그 탭(610)은 도시된 바와 같이 추가 확장된다. 예를 들어, 최소 간격이 약 0.26미크론인 상술한 프로세스에 있어서, M1간 간격은 예를 들어, 약 0.68미크론과 약 1.26미크론 사이의 어디까지라도 증가될 수 있으며, 웰-탭은 여분의 공간을 허용하도록 확장된다. 간격이 0.68 미크론인 경우, 웰 탭은 M1 간격이 1.26 미크론인 경우보다 덜 확장된다. M1 및 M2 라인이 다이오드 영역의 전체 폭을 가로질러 연장되는 일 실시예에 있어서, 그 탭의 폭은 그 탭의 최소폭보다 적어도 100% 더 크다.
이러한 방식에 있어서 커패시턴스가 줄어드는 정도는 도 4 및 도 5에 도시된 방식보다 덜하지만(주어진 특정 예시의 전체 커패시턴스에 있어서 약 10% 감소) 도 6의 레이 아웃은 일부 실시예에서는 바람직하다. 상술한 숫자들은 단지 예시적인 것일 뿐이며 다른 폭이 다른 실시예 및/또는 다른 프로세스 및/또는 다양한 실시예의 범주내의 다이오드 고안에 적용될 수 있음을 알 것이다.
상술한 실시예중 한 실시예에 따른 레이 아웃을 가진 다이오드는, 예를 들어, 입력 버퍼(705)와 관련된 도 7의 하나 이상의 ESD 보호 장치를 제공하는데 이용된다. 대안적으로, 다양한 실시예에 따른 다이오드들은 다른 유형의 회로 및/또는 다른 유형의 응용에 이용될 수 있다.
고속 입력에 있어서, 예를 들어 도 7의 이중 다이오드 D1 및 D2의 경우, 단위 스트라이브 길이당 컨덕턴스 및 단위 스트라이프 길이당 커패시턴스(패드와 전력 공급부간)와 같은 중요한 2가지 주요한 특성이 있다. 하나 이상의 상술한 방식을 이용하면, 특정 컨덕턴스 값에 대해 단위 스트라이프 길이당 커패시턴스를 줄일 수 있다. 다양한 실시예에 따라 다이오드가 감소되는 특정 량은, M1 및 M2를 위해 이용되는 특정 유형의 금속의 특정의 프로세스를 포함하는 여러 요소에 좌우된다. 하나의 예시적인 프로세스에 있어서, 단위 스트라이프 길이당 전체 커패시턴스는 25%정도 까지 감소된다. 커패시턴스를 보다 높게 감소시키거나 보다 낮게 감소시키는 것은 다양한 실시예 및 구현과 관련된다.
도 8을 참조하면, 다이오드를 제공하는 예시적인 방법이 도시된다. 블럭(805)에서, 탭 확산 영역의 최소 폭보다 넓은 탭 확산 영역을 포함하는 확산 영역이 기판에 제공된다. 블럭(810)에서, 제 1 방향(예를 들어, 수평 또는 수직 방향)으로 확장되는 라인을 가진 (예를 들어, 침착되고 패터닝된) 제 1 도전층이 제공되며, 제 1 도전층은 확산 영역에 결합된다. 블럭(815)에서, (예를 들어, 침착되고 패터닝된) 제 2 인접 도전층이 제공되며, 제 2 도전층은 제 1 도전층의 라인과 실질적으로 병렬인 라인을 가진다.
다른 실시예의 경우, 추가적인 작용들이 포함될 수 있으며 및/또는 그 작용들의 모두가 포함되는 것은 아님을 알 것이다.
상술한 명세서에 있어서, 본 발명은 특정의 예시적 실시예를 참조하여 설명되었다. 그러나, 청구범위에 설명된 본 발명의 보다 넓은 사상 및 범주를 벗어나지 않고도, 다양한 수정 및 변경이 이루어질 수 있음을 알 것이다. 따라서, 명세서 및 도면은 제한을 위한 것이 아니라 설명을 위한 것으로 간주되어야 한다.
Claims (20)
- 다이오드내의 패드 및 공급 확산 영역들에 도전성 상호 접속을 제공하기 위한 제 1 도전층과,상기 패드 확산 영역을 패드와 결합시키기 위한 제 1 부분과, 상기 공급 확산 영역에 전압 공급부를 결합시키기 위한 제 2 부분을 포함하는 제 2 도전층과,상기 다이오드의 다이오드 영역내에서 서로 간에 실질적으로 병렬을 이루는 제 1 도전층 및 제 2 도전층의 라인들을 포함하는,장치.
- 제 1 항에 있어서,적어도 하나의 공급 확산 영역의 폭은 다이오드를 제조하는 프로세스에 대한 공급 확산 영역과 관련된 최소폭보다 실질적으로 더 큰,장치.
- 제 2 항에 있어서,적어도 하나의 공급 확산 영역의 폭은 다이오드가 제조되는 프로세스에 대한 공급 확산 영역과 관련된 최소폭보다 적어도 50% 더 큰,장치.
- 제 2 항에 있어서,상기 패드 영역을 패드에 결합시키기 위한 제 2 금속층의 제 1 부분은 상기 다이오드 영역의 제 1 측면으로 부터 상기 다이오드 영역을 가로 질러 그의 중간 부분에 못미치게 확장되고, 상기 공급 영역을 전압 공급에 결합시키기 위한 제 2 금속층의 제 2 부분은 상기 다이오드 영역의 반대측으로 부터 상기 다이오드 영역을 가로질러 그의 중간보다 못미치게 확장되는,장치.
- 제 2 항에 있어서,상기 제 2 금속층의 제 1 및 제 2 부분의 각각은 실질적으로 전체 다이오드 영역을 가로지르는 라인을 포함하는,장치.
- 다이오드로써:제 1 공급 영역의 최소폭보다 실질적으로 더 큰 폭을 가진 적어도 제 1 공급 확산 영역과,적어도 제 1 공급 확산 영역을 포함하는 패드 및 공급 확산 영역에 상호 접속을 제공하는 제 1 금속층, 및상기 패드 확산 영역을 패드에 결합시키기 위한 제 1 부분과, 공급 전압을 수신하도록 상기 공급 확산 영역들을 결합시키기 위한 제 2 부분을 포함하는 제 2 금속층 - 상기 제 1 금속층과 제 2 금속층의 라인들은 상기 다이오드의 다이오드 영역내에서 서로간에 실질적으로 병렬을 이룸 - 을 포함하는,다이오드.
- 제 6 항에 있어서,상기 적어도 제 1 공급 확산 영역은 최소폭보다 적어도 50% 더 큰,다이오드.
- 제 7 항에 있어서,상기 패드 확산 영역은 상기 다이오드가 제조되는 프로세스와 관련된 패드 확산 영역의 최소폭과 실질적으로 동일한 폭을 가진,다이오드.
- 제 6 항에 있어서,상기 제 2 금속층의 제 1 및 제 2 부분의 각각과 관련된 라인들은 상기 다이오드 영역의 반대 측면으로 부터 상기 다이오드 영역의 50% 미만을 가로질러 확장되는,다이오드.
- 제 6 항에 있어서,상기 제 2 금속층의 제 1 부분과 제 2 부분의 각각과 관련된 라인들은 상기 다이오드 영역의 전체폭을 실질적으로 가로질러 확장되고, 상기 공급 확산 영역의 폭은 상기 공급 확산 영역의 최소폭보다 적어도 100% 더 큰,다이오드.
- 입력 신호를 수신하기 위한 패드와,상기 패드와 결합된 제 1 단말과, 제 1 공급 전압을 수신하기 위해 결합된 제 2 단말을 포함하는 제 1 다이오드와,상기 패드에 결합된 제 1 단말과 제 2 공급 전압을 수신하기 위해 결합된 제 2 단말을 포함하는 제 2 다이오드를 포함하고,상기 제 1 다이오드 및 제 2 다이오드의 적어도 하나는 낮은 레벨의 금속층과 높은 레벨의 인접한 금속층을 포함하고, 상기 낮은 레벨의 금속층과 높은 레벨의 금속층의 라인들은 적어도 하나의 다이오드의 다이오드 영역내에서 서로간에 실질적으로 병렬을 이루는,입력 버퍼.
- 제 11 항에 있어서,상기 적어도 하나의 다이오드는,각각의 공급 전압을 수신하기 위해 결합된 패드 및 공급 확산 영역에 결합된 패드 확산 영역을 포함하고, 상기 공급 확산 영역은 상기 공급 확산 영역의 최소폭보다 실질적으로 더 넓고, 상기 패드 확산 영역은 실질적으로 상기 패드 확산 영역의 최소폭을 가진,입력 버퍼.
- 제 12 항에 있어서,상기 적어도 하나의 다이오드에 대한 공급 확산 영역은 상기 공급 확산 영역의 최소폭보다 적어도 50% 더 넓은,입력 버퍼.
- 제 12 항에 있어서,상기 적어도 하나의 다이오드의 높은 레벨의 금속층은 상기 패드 확산 영역을 상기 패드에 결합시키기 위한 제 1 부분과, 각각의 공급 전압을 수신하도록 상기 공급 확산 영역을 결합시키기 위한 제 2 부분을 포함하고, 상기 제 1 부분과 제 2 부분의 금속 라인은 상기 다이오드 영역의 반대 측면으로 부터 다이오드 영역의 50% 미만을 가로질러 확장되는,입력 버퍼.
- 제 12 항에 있어서,상기 적어도 하나의 다이오드의 높은 레벨의 금속층은 상기 패드 확산 영역을 상기 패드에 결합시키기 위한 제 1 부분과, 각각의 공급 전압을 수신하도록 상기 공급 확산 영역을 결합시키기 위한 제 2 부분을 포함하고, 상기 제 1 부분과 제 2 부분의 금속 라인은 상기 다이오드 영역의 반대 측면으로 부터 다이오드 영역의 전체폭을 가로질러 확장되는,입력 버퍼.
- 다이오드내의 탭 확산 영역의 최소폭보다 실질적으로 넓은 탭 확산 영역을 제공하는 단계와,패드 확산 영역을 제공하는 단계와,상기 다이오드의 다이오드 영역을 가로질러 제 1 방향으로 확장되는 라인들을 가진 제 1 도전층 - 상기 제 1 도전층은 패드 및 탭 확산 영역에 결합된 도전 라인을 가짐 - 을 제공하는 단계와,상기 다이오드 영역내의 상기 제 1 도전층의 라인들에 실질적으로 병렬인 라인들을 가진 인접하는 제 2 도전층을 제공하는 단계를 포함하는,방법.
- 제 16 항에 있어서,상기 탭 확산 영역을 제공하는 단계는, 상기 탭 확산 영역의 최소폭보다 적어도 50% 더 넓은 탭 확산 영역을 제공하는 단계를 포함하는,방법.
- 제 16 항에 있어서,상기 제 2 도전층을 제공하는 단계는,상기 패드 확산 영역을 패드에 결합시키기 위한 제 1 라인을 포함하는 제 2 도전층의 제 1 부분을 제공하는 단계 및공급 전압을 수신하도록 탭 확산 영역을 결합시키기 위한 제 2 라인을 포함하는 제 2 도전층의 제 2 부분을 제공하는 단계를 포함하되,상기 제 1 라인 및 제 2 라인의 각각은 상기 다이오드 영역의 반대 측면으로 부터 다이오드 영역의 50% 미만을 가로질러 확장되는,방법.
- 제 16 항에 있어서,상기 제 2 도전층을 제공하는 단계는,상기 패드 확산 영역을 패드에 결합시키기 위한 제 1 라인을 포함하는 제 2 도전층의 제 1 부분을 제공하는 단계, 및공급 전압을 수신하도록 탭 확산 영역을 결합시키기 위한 제 2 라인을 포함하는 제 2 도전층의 제 2 부분을 제공하는 단계를 포함하고,상기 제 1 라인 및 제 2 라인의 각각은 다이오드 영역의 반대 측면으로 부터 전체 다이오드 영역을 실질적으로 가로질러 확장되는,방법.
- 제 19 항에 있어서,상기 탭 확산 영역을 제공하는 단계는, 상기 탭 확산 영역의 최소폭보다 적어도 100% 더 넓은 탭 확산 영역을 제공하는 단계를 포함하는,방법.
Applications Claiming Priority (2)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| US10/335,008 US7847317B2 (en) | 2002-12-31 | 2002-12-31 | Low-capacitance electrostatic discharge protection diodes |
| US10/335,008 | 2002-12-31 |
Publications (2)
| Publication Number | Publication Date |
|---|---|
| KR20050092027A true KR20050092027A (ko) | 2005-09-16 |
| KR100910399B1 KR100910399B1 (ko) | 2009-08-04 |
Family
ID=32655225
Family Applications (1)
| Application Number | Title | Priority Date | Filing Date |
|---|---|---|---|
| KR1020057012312A KR100910399B1 (ko) | 2002-12-31 | 2003-12-10 | 정전 방전 보호 장치, 다이오드, 입력 버퍼 및 정전 방전보호 방법 |
Country Status (6)
| Country | Link |
|---|---|
| US (2) | US7847317B2 (ko) |
| JP (1) | JP5054282B2 (ko) |
| KR (1) | KR100910399B1 (ko) |
| AU (1) | AU2003293472A1 (ko) |
| TW (1) | TWI233210B (ko) |
| WO (1) | WO2004061913A2 (ko) |
Families Citing this family (8)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| US8475453B2 (en) | 2006-10-06 | 2013-07-02 | Covidien Lp | Endoscopic vessel sealer and divider having a flexible articulating shaft |
| JP2008218564A (ja) | 2007-03-01 | 2008-09-18 | Matsushita Electric Ind Co Ltd | 半導体装置 |
| JP2009054851A (ja) * | 2007-08-28 | 2009-03-12 | Panasonic Corp | 半導体集積回路 |
| US20100155911A1 (en) * | 2008-12-18 | 2010-06-24 | Broadcom Corporation | ESD Protection Diode in RF pads |
| KR101712629B1 (ko) * | 2010-08-19 | 2017-03-06 | 삼성전자 주식회사 | Ｅｓｄ 보호 소자와 그 제조 방법 및 그 보호 소자를 포함하는 전기전자장치 |
| JP2014225483A (ja) | 2011-09-16 | 2014-12-04 | パナソニック株式会社 | 半導体集積回路装置 |
| US10027067B2 (en) | 2013-07-26 | 2018-07-17 | Solexy Usa, Llc | Hazardous area coupler device for high frequency signals |
| EP4207283A1 (en) | 2021-12-31 | 2023-07-05 | Nexperia B.V. | A semiconductor device |
Family Cites Families (12)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| US3396317A (en) | 1965-11-30 | 1968-08-06 | Texas Instruments Inc | Surface-oriented high frequency diode |
| JPH01168043A (ja) | 1987-12-23 | 1989-07-03 | Matsushita Electron Corp | 半導体装置の製造方法 |
| US5455436A (en) * | 1994-05-19 | 1995-10-03 | Industrial Technology Research Institute | Protection circuit against electrostatic discharge using SCR structure |
| US5597758A (en) | 1994-08-01 | 1997-01-28 | Motorola, Inc. | Method for forming an electrostatic discharge protection device |
| US5781388A (en) * | 1996-09-03 | 1998-07-14 | Motorola, Inc. | Non-breakdown triggered electrostatic discharge protection circuit for an integrated circuit and method therefor |
| JP2943738B2 (ja) | 1996-11-29 | 1999-08-30 | 日本電気株式会社 | 半導体装置における静電保護回路 |
| JPH1168043A (ja) * | 1997-08-27 | 1999-03-09 | Kawasaki Steel Corp | Ｅｓｄ保護回路 |
| JP3379700B2 (ja) * | 1999-11-30 | 2003-02-24 | 日本電気株式会社 | 半導体装置および半導体装置の自動レイアウト方法 |
| US6518604B1 (en) | 2000-09-21 | 2003-02-11 | Conexant Systems, Inc. | Diode with variable width metal stripes for improved protection against electrostatic discharge (ESD) current failure |
| TW475250B (en) * | 2001-03-14 | 2002-02-01 | Taiwan Semiconductor Mfg | ESD protection circuit to be used in high-frequency input/output port with low capacitance load |
| JP2002313937A (ja) * | 2001-04-16 | 2002-10-25 | Sony Corp | 集積回路装置 |
| JP4257823B2 (ja) | 2002-05-27 | 2009-04-22 | パナソニック株式会社 | 半導体装置および容量測定方法 |
-
2002
- 2002-12-31 US US10/335,008 patent/US7847317B2/en not_active Expired - Fee Related
-
2003
- 2003-12-10 JP JP2004565301A patent/JP5054282B2/ja not_active Expired - Fee Related
- 2003-12-10 WO PCT/US2003/039159 patent/WO2004061913A2/en active Application Filing
- 2003-12-10 AU AU2003293472A patent/AU2003293472A1/en not_active Abandoned
- 2003-12-10 KR KR1020057012312A patent/KR100910399B1/ko active IP Right Grant
- 2003-12-11 TW TW092135078A patent/TWI233210B/zh not_active IP Right Cessation
-
2010
- 2010-11-05 US US12/940,556 patent/US8304807B2/en not_active Expired - Fee Related
Also Published As
| Publication number | Publication date |
|---|---|
| US8304807B2 (en) | 2012-11-06 |
| TW200414550A (en) | 2004-08-01 |
| TWI233210B (en) | 2005-05-21 |
| WO2004061913A2 (en) | 2004-07-22 |
| US20040124473A1 (en) | 2004-07-01 |
| WO2004061913A3 (en) | 2004-08-26 |
| KR100910399B1 (ko) | 2009-08-04 |
| AU2003293472A8 (en) | 2004-07-29 |
| AU2003293472A1 (en) | 2004-07-29 |
| US7847317B2 (en) | 2010-12-07 |
| US20110050335A1 (en) | 2011-03-03 |
| JP2006512771A (ja) | 2006-04-13 |
| JP5054282B2 (ja) | 2012-10-24 |
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Legal Events
| Date | Code | Title | Description |
|---|---|---|---|
| A201 | Request for examination | ||
| E902 | Notification of reason for refusal | ||
| AMND | Amendment | ||
| E601 | Decision to refuse application | ||
| J201 | Request for trial against refusal decision | ||
| AMND | Amendment | ||
| E902 | Notification of reason for refusal | ||
| B701 | Decision to grant | ||
| GRNT | Written decision to grant | ||
| FPAY | Annual fee payment |
Payment date: 20130701 Year of fee payment: 5 |
|
| FPAY | Annual fee payment |
Payment date: 20140701 Year of fee payment: 6 |
|
| FPAY | Annual fee payment |
Payment date: 20150630 Year of fee payment: 7 |
|
| FPAY | Annual fee payment |
Payment date: 20160630 Year of fee payment: 8 |
|
| FPAY | Annual fee payment |
Payment date: 20170704 Year of fee payment: 9 |
|
| FPAY | Annual fee payment |
Payment date: 20180628 Year of fee payment: 10 |