JP5054282B2 - 低容量の複数の静電放電保護ダイオード - Google Patents

Description

本発明の一実施形態は、複数の集積回路の分野に関し、特に静電放電（ＥＳＤ）保護用の複数のダイオードに関する。

複数の集積回路入力は、図１に示すように２つのダイオードＤ１，Ｄ２によりＥＳＤからしばしば保護される。複数のダイオードＤ１，Ｄ２は図示のように設定されて、一方または他方が非破壊的に順方向バイアスされ、１つの入力バッファ１０５に供給される信号の電圧を、入力バッファの破損を回避する程度に充分に低く保持する。図示のように、１つのＥＳＤ事象の極性が正であれば、ダイオードＤ２は、ＥＳＤ事象と関連する電流を電源電圧Ｖｃｃに送り、ＥＳＤ事象の極性が負であれば、ダイオードＤ１が電流をＶｓｓに送る。

現在、図１のＤ１，Ｄ２のような複数の保護ダイオードに対する複数の配列は、ＥＳＤ電流の複数の導体として複数のダイオードの効率を最大限にするように設計されている。このことは、複数のダイオードストライプを完全に金属化し、接触させる事と、複数のｐ＋及びｎ＋ダイオードストライプを可能な限り互いに近づけて位置付けする事と、図２の１つの例示的な配列に示すような複数のダイオードの直列抵抗を減少させるのに垂直の金属２（Ｍ２）（または、その他の高レベル金属層）を豊富に使用して水平の金属１（Ｍ１）（または、低レベル金属層）を一緒に接続する事とを典型的に意味する。ダイオード配列の１つの典型的な目標は、単位面積当たり高度なＥＳＤ保護を達成するために複数のダイオードストライプの密度を最大限にすることである。

複数の静電放電（ＥＳＤ）保護ダイオードの容量を減少させる１つの方法及び装置を説明する。以下の説明では、複数の特定回路、複数の金属層及び複数の製作処理を例示の目的で説明する。しかし、当然のことながら、別の複数の実施形態を別の複数の種類の複数の回路、複数の金属層及び／または別の複数の製作処理に適用できる。
一態様では、１つダイオードは、ダイオード内の複数のパッド及び電源拡散領域に複数の導電性相互接続部を与える１つの第１金属層と、１つの第２金属層とを含み、この第２金属層が、複数のパッド拡散領域を１つのパッドに結合する１つの第１部分と、複数の電源拡散領域を１つの電圧源に結合する１つの第２部分とを含む。これら第１及び第２金属層の複数の線は、ダイオードの１つのダイオード領域内で互いにほぼ平行である。このようにして、ダイオード容量を、単位面積当たり１つのほぼ類似の静電放電（ＥＳＤ）保護を用いる先行の複数のダイオードと比較して減少させることができる。

これまで、ダイオード容量は、ＥＳＤ保護において１つの重要な問題ではなかった。しかし、複数の信号速度の上昇と共に、ダイオード容量の管理がますます重要になっている。複数の容量バジェットは、幾つかの集積回路入力及び出力に適用されつつあり、この傾向は、増大すると期待されている。このことを考慮して、ＥＳＤ保護回路が１つの容量バジェット内にとどまることを確実にすることが、上述したようにＥＳＤ保護を最大限にしながら、高密度を達成する目標に加えられる。

図３は、図２でＡ−Ｂ線に沿って示した先行のダイオードセグメントの一部分を示す１つの断面図である。図３に示すダイオード部分は、使用に応じて、例えば、図１のＤ１ダイオードを用いるため、複数のｎ＋パッド拡散領域とＶｓｓへの１つのｐ＋基板タップとを含むが、当然のことながら、例えば、１つの類似配列を持つが、複数のｐ＋パッド拡散領域とＶｃｃ及び別の複数のダイオードへの１つのｎ＋ウェルタップとを有する１つのＤ２ダイオードに、複数の類似問題が適用される。

図２に示す例示的な先行のダイオード配列のやり方の複数の特徴は、不必要な容量の原因となるおそれがある。例えば、図２，３を参照すると、ｐ基板（または、ｎウェルタップ）（複数のＤ１またはＤ２ダイオードの対応のＶｓｓまたはＶｃｃ接続）に複数の最小幅ストライプを使用することは、パッド対電源容量を上昇させる。この実行は実装密度に効果的であるが、各ストライプと最小金属１（Ｍ１）との重複する１つの接点では、金属幅はストライプ幅に等しく、従って、金属対金属側壁容量は無視できない場合がある。

更に、パッドと関連する金属２（Ｍ２）層の複数の部分は、電源と関連する複数の端子を横切り、また、その逆も同じであり、これにより、パッド対電源容量を増大する。

図２，３のやり方に関して、Ｍ２層で複数の垂直ピックアップを有する複数の水平ダイオードストライプは面積効率を高くし、低抵抗を達成するが、図２の配列は、説明したように追加の金属対金属容量を生じさせる。幾つかの実行では、金属対金属容量は、幾つかの推定に従って幾つかのダイオード例に対して７０％も、全体的なダイオード容量に対する最大原因となる可能性がある。

図４は、例えば１つのＤ１ダイオードを用いるために利用できる１つの例示的なダイオード配列を表す一実施形態による１つのダイオードセグメント４００の１つの平面図である。図５は、図４でＣ−Ｄ線に沿って示すダイオードセグメント４００の一部分の１つの断面図である。当然のことながら、複数のｐ＋パッド拡散領域及び１つのｎ＋ウェルタップまたは別のダイオードを有する１つのＤ２ダイオードを、１つの類似配列を用いて実施できる。

以下の説明では、図４，５に示す複数の領域４０１，４１０の各々と、別の複数の実施形態に対する複数の類似領域とを、複数の拡散領域と一般に見なすことができ、あるいは、拡散領域の種類により特に表すことができる。更に、ダイオードの機能部分を具えるダイオードセグメント４００（並びに、ダイオードセグメント４００が一部分である全ダイオード）の領域４０５を、ここではダイオード領域と称する。また、複数の金属１（Ｍ１）及び金属２（Ｍ２）層を例示の目的で説明するが、当然のことながら、別の複数の実施形態に対して、１つの類似のやり方を、別の隣接する（すなわち、相互に最も接近する複数の導電性層）複数の導電性層に適用できる。

図４に示す一実施形態の例示的な配列に関して、（見本の幾つかだけを符号で同定する）複数のｐ基板タップ４０１（または、その他の複数のダイオードタイプに対する複数のｎ＋ウェルタップ）は、ダイオード４００を製作する特定の処理に指定される１つの最小幅をかなり超えて広げられる。ここで用いる最小幅なる表現は、１つの特定処理と関連する１つの最小幅を意味し、この最小幅を、複数のリソグラフィ及びエッチング機器機能のような複数の要素と、品質及び信頼性に関する複数の検討事項とにより決定できる。一実施形態に関して、複数のタップ４０１は、処理に対する最小幅よりも少なくとも５０％広く、一方、複数のパッド拡散領域４１０は最小限であり続けることができ、あるいは、１つの最小幅に接近し続けることができる。複数のタップを広くすることにより、図４，５に示すような隣接する複数のＭ１線間の距離を増大するに従ってＭ１対Ｍ１容量をかなり減少させることができる。

複数の基板タップ４０１（または、複数のｎ＋ウェルタップ）が一実施形態に従って広げられる範囲は、例えば、以下で詳細に説明するダイオード（または、関連のバッファ）の容量バジェットのような様々な要素と、複数の領域制限とに依存しうる。一実施形態に関して、例えば、１つの例示的な処理に関して、隣接する複数のＭ１線間の間隔が１つの最小限の約０．２６μｍ（ミクロン）から約０．４８μｍまで増大するように複数のタップを広げることができる。

電源電圧が変化しないので、タップ幅は容量の原因にならない。更に、一実施形態に関して、図示のように複数のタップ４０１を広げた結果としてダイオード４００の直列抵抗がほとんど増大しないように複数のシリサイド接合がダイオード４００に設けられている。

複数のウェルタップを広げることに加えて、ダイオード領域４０５では、ダイオード４００の配列は、複数のＭ１及びＭ２層の複数の線が相互にほぼ平行であるようになっている。図４，５に示す実施形態に関して、例えば、ダイオード領域４０５内の複数のＭ１及びＭ２層の双方の複数の線は垂直である。このように、高容量の原因となるダイオード領域４０１内の複数の重複部分を削減しながら、Ｍ２を依然として低抵抗に用いることができる。

図４，５に示す例示的なダイオード配列に関して、図示のＭ２層の領域は二つの部分Ｍ２_ＰＡＤ、Ｍ２_{ＳＵＰＰＬＹ}に分割されている。Ｍ２層のＭ２_ＰＡＤ部分は、名前が示唆するように（代表の幾つかだけを符号で示す）複数のパッド拡散領域４１０を、例えば１つの入力バッファに関連する１つのパッドに結合させるために設けられ、一方、Ｍ２層のＭ２_{ＳＵＰＰＬＹ}は、１つの電源電圧（例えば、ＶｃｃまたはＶｓｓ）を受信するように複数の拡散領域４０１（複数の基板タップ）を結合させるために設けられている。

図４に示すように、一実施形態に関して、複数のＭ２_ＰＡＤ及びＭ２_{ＳＵＰＰＬＹ}領域の各々は、ダイオード領域４０５の半分未満にまたがって延在している。このように、パッドに結合されたＭ２層の複数の部分と、電源に結合されたＭ２層の複数の部分との間の分離は、金属対金属容量を減少できるように、先行の複数の配列に比較して増大する。上記に与えられた特定例に関して、金属−金属容量を約４７％だけ減少させることができ、（一定の微分容量を含む）全容量に約３３％の減少をもたらす。当然のことながら、このことは、単に一例であり、異なる複数の結果を、異なる複数の実施形態に当てはめることができる。

領域が大して制約されない別の実施形態に関して、例えば、複数のＭ２_ＰＡＤ及びＭ２_{ＳＵＰＰＬＹ}領域の複数の線がダイオード領域のほぼ全体にまたがって延在できるように複数のタップを更に広げることができ、一方で、所望の１つの容量バジェットに合う１つの充分な距離だけ相互に依然として分離されている。上述した例示的な実施形態でのように、複数のパッド領域は、処理に対する１つの最小幅で実質的に存在できる。このような１つの配列の一例を図６に示す。図６では、複数の例示的なパッド拡散領域を符号６１０で同定し、複数の例示的なタップを符号６０１で同定する。図６で分かるように、一実施形態に関して、複数のＭ２_{ＳＵＰＰＬＹ}線はダイオード領域６０５の全体にまたがって延在し、一方、複数のＭ２_ＰＡＤ線はダイオード領域６０５の大部分にまたがって延在している。

当然のことながら、図６に示す１つの配列を用いた１つのダイオードは、検討すべきＭ１及びＭ２側壁容量の双方を有し、従って、複数のタップ６１０が図示のように更に広げられて、容量の減少を達成する。例えば、上述したような約０．２６μｍの１つの最小間隔を用いた１つの処理に関して、ウェルタップが、余分な空間を可能にするように広げられながら、Ｍ１〜Ｍ１間隔を、例えば、約０．６８μｍと約１．２６μｍとの間のいずれかまで増大できる。０．６８μｍの複数の間隔の場合、ウェルタップの広がりは、１．２６μｍの複数のＭ１〜Ｍ１間隔の場合よりも少ない。複数のＭ１及びＭ２線がダイオード領域の幅全体にまたがって延在する一実施形態に関して、タップの幅を、このタップの１つの最小幅よりも少なくとも１００％広くできる。

このやり方の場合に容量を減少させることができる範囲は、図４，５に示すやり方の場合よりも小さい（与えられた特定例の全容量に関して約１０％小さい）が、図６の配列は幾つかの実施形態について好ましい場合がある。当然のことながら、上述の複数の数字は単なる例示の目的であり、別の複数の幅を別の複数の実施形態に、かつ／または、様々な実施形態の範囲内の別の複数の処理及び／または複数のダイオード設計に適用できる。

上述した複数の実施形態の１つによる１つの配列を有する１つのダイオードを用いて、例えば入力バッファ７０５と関連する図７の１つ以上のＥＳＤ保護装置Ｄ１及び／またはＤ２を構成できる。あるいはまた、様々な実施形態による複数のダイオードを、１つの異なる種類の回路で、かつ／または、１つの異なる種類の分野に用いることができる。

複数の高速入力の場合、例えば図７の２つのダイオードＤ１，Ｄ２に対して関心のある２つの主な特性、すなわち、ストライプ長さの単位当たりの導電率、並びに、ストライプ長さの単位当たりの容量（パッド対電源）が存在する。１つ以上の上述したやり方を用いて、ストライプ長さの単位当たりの容量を１つの特定の導電率値に対して減少させることができる。様々な実施形態によりダイオード容量が減少される特定量は、Ｍ１及びＭ２層に用いられる特定の（複数の）種類の金属を含有する特定の処理を含む様々な要素に依存しうる。１つの例示的な処理に関して、ストライプ長さ当たりの全容量を２５％も減少させることができる。容量の高い減少、または低い減少を、様々な実施形態及び実行と関連付けることができる。

ここで図８を参照し、１つのダイオードを形成する一実施形態の１つの方法を説明する。ブロック８０５では、１つのタップ拡散領域に対する１つの最小幅より広いタップ拡散領域を含む１つの基板内に複数の拡散領域を形成する。ブロック８１０では、１つの第１方向に（例えば、水平に、または垂直に）延在する複数の線を有する１つの第１導電性層を形成（すなわち、堆積及びパターン化）し、第１導電性層を複数の拡散領域に結合する。ブロック８１５では、隣接する１つの第２導電性層を形成（すなわち、堆積及びパターン化）し、第２導電性層が、第１導電性層の複数の線にほぼ平行である複数の線を有するようにする。

当然のことながら、別の複数の実施形態に対して、追加の複数の行動を含めることができ、かつ／または、記述した複数の行動をすべて含めるとは限らない場合がある。

上述の明細書中、複数の特定の例示的な実施形態を参照して本発明を説明した。しかし、当然のことながら、特許請求の範囲に述べる本発明の広範囲な精神及び範囲から逸脱することなく、様々な修正形態及び変形形態を構成できる。従って、明細書及び複数の図面は、１つの制限的な意味というよりはむしろ、１つの例示的な意味として考えるべきである。

本発明は、例示であって、複数の添付図面の複数の図に限定されるものではなく、図中、複数の同一符号は、複数の類似要素を示す。
１つの先行のデュアルダイオード静電放電（ＥＳＤ）保護方式を示す１つの線図である。 １つの例示的な先行のダイオード配列を示す１つの平面図である。 １つの先行のダイオードセグメントを示す１つの断面図である。 一実施形態による１つのダイオードセグメントの１つの配列を示す１つの平面図である。 一実施形態の１つのダイオードセグメントを示す１つの断面図である。 他の実施形態による１つのダイオードセグメントの１つの配列を示す１つの平面図である。 図４または図６による１つのダイオードを用いることができる一実施形態の１つの入力バッファを示す１つの線図である。 １つのダイオードを配列する一実施形態の方法を示す１つの流れ図である。

Claims (9)

1. １つのダイオード内の複数のパッド拡散領域及び複数の電源拡散領域に複数の導電性相互接続部を与える第１導電性層と、
   前記複数のパッド拡散領域を１つのパッドに結合する第１部分、及び、前記複数の電源拡散領域を１つの電圧源に結合する第２部分を有し、前記第１導電性層と結合する第２導電性層と
   を具え、
   前記第１導電性層と前記第２導電性層とは、前記ダイオードのダイオード領域内で互いに平行な複数の導電ライン部を有し、
   前記複数の電源拡散領域は、前記ダイオードを製造するプロセス技術と関連する前記複数の電源拡散領域に対する最小幅よりも大きい幅を有し、
   前記第２導電性層の前記第１部分は、前記ダイオード領域の第１の側から前記ダイオード領域の半分未満まで延伸し、
   前記第２導電性層の前記第２部分は、前記ダイオード領域の前記第１の側に対向する側から前記ダイオード領域の半分未満まで延伸する
   装置。
2. 請求項１の前記装置において、
   前記複数のパッド拡散領域は、前記ダイオードを製造する前記プロセス技術と関連する前記複数のパッド拡散領域に対する最小幅を有する
   装置。
3. ダイオードであって、
   第１電源拡散領域と、
   前記第１電源拡散領域を含む複数の電源拡散領域及び複数のパッド拡散領域に複数の相互接続部を与える第１金属層と、
   前記複数のパッド拡散領域を１つのパッドに結合する第１部分、及び、１つの電圧源に前記複数の電源拡散領域を結合する第２部分を含む第２金属層と
   を具え、
   前記第１金属層及び前記第２金属層は、前記ダイオードのダイオード領域内で互いに平行な複数の金属ライン部を有し、
   前記第１電源拡散領域は、前記ダイオードを製造するプロセス技術と関連する前記第１電源拡散領域に対する最小幅よりも大きい幅を有し、
   前記第２金属層の前記第１部分及び前記第２部分は、前記ダイオード領域の両側から前記ダイオード領域の５０％未満まで延伸する前記複数の金属ライン部を有する
   ダイオード。
4. 請求項３の前記ダイオードにおいて、
   前記複数のパッド拡散領域は、前記ダイオードを製造するプロセス技術と関連する前記複数のパッド拡散領域に対する最小幅を有する
   ダイオード。
5. 入力信号を受信する１つのパッドと、
   前記パッドに結合された第１端子、及び、第１の電圧源に結合された第２端子を有する第１のダイオードと、
   前記パッドに結合された第１端子、及び、第２の電圧源に結合された第２端子を有する第２のダイオードと
   を具え、
   前記第１のダイオード及び前記第２のダイオードの少なくとも１つは、
   低レベル金属層及び隣接する高レベル金属層と、
   前記パッドに結合された複数のパッド拡散領域と、
   それぞれの電圧源に結合された複数の電源拡散領域と
   を有し、
   前記低レベル金属層及び前記高レベル金属層は、前記少なくとも１つのダイオードのダイオード領域内で互いに平行な複数の金属ライン部を有し、
   前記複数の電源拡散領域は、前記少なくとも１つのダイオードを製造するプロセス技術と関連する前記複数の電源拡散領域に対する最小幅よりも大きい幅を有し、
   前記複数のパッド拡散領域は、前記少なくとも１つのダイオードを製造するプロセス技術と関連する前記複数のパッド拡散領域に対する最小幅を有し、
   前記高レベル金属層は、前記複数のパッド拡散領域を前記パッドに結合する第１部分と、それぞれの電圧源に前記複数の電源拡散領域を結合する第２部分とを含み、前記第１部分及び前記第２部分は、前記ダイオード領域の両側から前記ダイオード領域の５０％未満まで延伸する
   入力バッファ。
6. 複数のタップ拡散領域を１つのダイオード内に形成する工程と、
   複数のパッド拡散領域を前記ダイオード内に形成する工程と、
   前記ダイオードのダイオード領域にわたって第１方向に延伸しており前記複数のパッド拡散領域及び前記複数のタップ拡散領域を結合する複数の導電ライン部を有する第１導電性層を形成する工程と、
   前記ダイオード領域内で前記第１導電性層の前記複数の導電ライン部に平行な複数の導電ライン部を有する隣接の第２導電性層を形成する工程と
   を具え、
   前記複数のタップ拡散領域を１つのダイオード内に形成する工程は、前記複数のタップ拡散領域を、前記ダイオードを製造するプロセス技術と関連する前記複数のタップ拡散領域に対する最小幅よりも広い幅を有する前記複数のタップ拡散領域を形成し、
   前記第２導電性層を形成する工程は、
   前記複数のパッド拡散領域を１つのパッドに結合する複数の第１の導電ライン部を含む前記第２導電性層の第１部分を形成する工程と、
   １つの電圧源に前記複数のタップ拡散領域を結合する複数の第２の導電ライン部を含む前記第２導電性層の第２部分を形成する工程と
   を有し、
   前記複数の第１の導電ライン部及び複数の第２の導電ライン部の各々は、前記ダイオード領域の両側から前記ダイオード領域の５０％未満まで延伸する
   方法。
7. 請求項６の方法において、
   前記複数のタップ拡散領域を形成する工程は、前記ダイオードを製造するプロセス技術と関連する前記複数のタップ拡散領域に対する最小幅よりも少なくとも５０％広い幅を有する前記複数のタップ拡散領域を形成する
   方法。
8. 請求項６または７の方法において、
   前記ダイオード内の前記複数のパッド拡散領域は、前記ダイオードを製造するプロセス技術と関連する前記複数のパッド拡散領域に対する最小幅を有する
   方法。
9. 請求項８の方法において、
   前記複数のタップ拡散領域を形成する工程は、前記ダイオードを製造するプロセス技術と関連する前記複数のタップ拡散領域に対する最小幅よりも少なくとも１００％広い前記複数のタップ拡散領域を形成する
   方法。

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