JP3379700B2 - 半導体装置および半導体装置の自動レイアウト方法 - Google Patents
半導体装置および半導体装置の自動レイアウト方法Info
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Description
【０００１】
【発明の属する技術分野】本発明は、半導体装置および
半導体装置の自動レイアウト方法に関し、特に、ノイズ
が低減される半導体装置および半導体装置の自動レイア
ウト方法に関する。
半導体装置の自動レイアウト方法に関し、特に、ノイズ
が低減される半導体装置および半導体装置の自動レイア
ウト方法に関する。
【０００２】
【従来の技術】ノイズが低減される半導体装置について
は、特開平９−２４６４７６号公報に開示された次の技
術（従来技術１）が知られている。図１１に示されるよ
うに、半導体集積回路のチップ周辺に配置されるＩ／Ｏ
バッファに電源を供給する電源線において、Ｉ／Ｏバッ
ファが配置されていないチップコーナー部分の電源線領
域に配置されるＧＮＤ電源線１０２を構成するメタル層
と、このメタル層の下部に形成され、このメタル層とは
異なるＶＤＤ電源線１０１を構成する第１層メタル平行
板１０４と、前記メタル層と第１層メタル平行板１０４
間、あるいは該第１層メタル平行板１０４とＰ型半導体
基板１０６間からなる平行平板コンデンサとを設ける。
は、特開平９−２４６４７６号公報に開示された次の技
術（従来技術１）が知られている。図１１に示されるよ
うに、半導体集積回路のチップ周辺に配置されるＩ／Ｏ
バッファに電源を供給する電源線において、Ｉ／Ｏバッ
ファが配置されていないチップコーナー部分の電源線領
域に配置されるＧＮＤ電源線１０２を構成するメタル層
と、このメタル層の下部に形成され、このメタル層とは
異なるＶＤＤ電源線１０１を構成する第１層メタル平行
板１０４と、前記メタル層と第１層メタル平行板１０４
間、あるいは該第１層メタル平行板１０４とＰ型半導体
基板１０６間からなる平行平板コンデンサとを設ける。
【０００３】特開平５−２８３６１５号公報には、次の
技術（従来技術２）が開示されている。図１２に示され
るように、ＬＳＩの電源に発生したノイズを効果的に低
減するために、２層以上、２列以上のＶｃｃ電源１ａ、
１ｂ／ＧＮＤ配線２ａ、２ｂをもつＬＳＩにおいて、一
方のＶｃｃ電源配線１ａは上層にＧＮＤ配線２ａは下層
に配置し、隣り合った列においてはＶｃｃ電源配線１ｂ
を下層にＧＮＤ配線２ｂは上層に配置する。
技術（従来技術２）が開示されている。図１２に示され
るように、ＬＳＩの電源に発生したノイズを効果的に低
減するために、２層以上、２列以上のＶｃｃ電源１ａ、
１ｂ／ＧＮＤ配線２ａ、２ｂをもつＬＳＩにおいて、一
方のＶｃｃ電源配線１ａは上層にＧＮＤ配線２ａは下層
に配置し、隣り合った列においてはＶｃｃ電源配線１ｂ
を下層にＧＮＤ配線２ｂは上層に配置する。
【０００４】上記従来技術１および２によれば、ＶＤＤ
／ＧＮＤ電源配線間にプリミティブセルのようなトラン
ジスタがある場合、ＶＤＤ／ＧＮＤ電源配線間にコンデ
ンサが設けられることは難しい。また、仮に設けられる
ことができたとしてもその容量値は小さい。そのＬＳＩ
で使用可能な金属層数が少ない場合、トランジスタがあ
ると、コンデンサが形成されることができないからであ
る。また、コンデンサが形成されることができてもＶＤ
Ｄ電源配線またはＧＮＤ電源配線の面積分しか、その容
量値が得られないためである。さらに、上記従来技術１
および２によれば、レイアウトの自由度が小さいという
問題がある。コンデンサに使用される金属層の面積が大
きいためである。
／ＧＮＤ電源配線間にプリミティブセルのようなトラン
ジスタがある場合、ＶＤＤ／ＧＮＤ電源配線間にコンデ
ンサが設けられることは難しい。また、仮に設けられる
ことができたとしてもその容量値は小さい。そのＬＳＩ
で使用可能な金属層数が少ない場合、トランジスタがあ
ると、コンデンサが形成されることができないからであ
る。また、コンデンサが形成されることができてもＶＤ
Ｄ電源配線またはＧＮＤ電源配線の面積分しか、その容
量値が得られないためである。さらに、上記従来技術１
および２によれば、レイアウトの自由度が小さいという
問題がある。コンデンサに使用される金属層の面積が大
きいためである。
【０００５】特開平１１−１６８１７３号公報には、次
の技術（従来技術３）が開示されている。少なくともそ
の一部が同一配線層に所定間隔離間して平行に配線され
る電源ラインおよびグランドラインを有する半導体装置
において、これら平行に配線される電源ラインおよびグ
ランドラインの少なくとも１部を各々櫛形に形成し、そ
の櫛歯に相当する各々の延長配線を交互に配置するよう
に配線する。
の技術（従来技術３）が開示されている。少なくともそ
の一部が同一配線層に所定間隔離間して平行に配線され
る電源ラインおよびグランドラインを有する半導体装置
において、これら平行に配線される電源ラインおよびグ
ランドラインの少なくとも１部を各々櫛形に形成し、そ
の櫛歯に相当する各々の延長配線を交互に配置するよう
に配線する。
【０００６】特開平１１−２６６９９号公報には、次の
技術（従来技術４）が開示されている。配線通過用セル
の電源線とＧＮＤ線の配線幅を、前記線間が隣接可能な
最小間隔となるように拡大する。これにより、電源配線
と基盤間及び電源配線間に容量成分を付加し、電源配線
で発生するノイズを、付加された容量成分により低減す
る。
技術（従来技術４）が開示されている。配線通過用セル
の電源線とＧＮＤ線の配線幅を、前記線間が隣接可能な
最小間隔となるように拡大する。これにより、電源配線
と基盤間及び電源配線間に容量成分を付加し、電源配線
で発生するノイズを、付加された容量成分により低減す
る。
【０００７】上記従来技術３によれば、電源ラインおよ
びグランドラインの間に、ある程度の大きさの間隔が無
いと、上記延長配線の長さが十分に確保されず、電源ラ
インとグランドラインの間の寄生容量が大きくならない
という問題がある。特に、ＬＳＩチップの外周部には、
電源ラインおよびグランドラインのそれぞれが、そのＬ
ＳＩチップの輪郭となる四辺に沿って、ボンディングパ
ッドの内側にて周回するような環状に形成されているケ
ースが多い。これらの環状電源ラインおよび環状グラン
ドラインの間には、十分な間隔が無いケースが多く、従
来技術３では十分な効果が得られない。
びグランドラインの間に、ある程度の大きさの間隔が無
いと、上記延長配線の長さが十分に確保されず、電源ラ
インとグランドラインの間の寄生容量が大きくならない
という問題がある。特に、ＬＳＩチップの外周部には、
電源ラインおよびグランドラインのそれぞれが、そのＬ
ＳＩチップの輪郭となる四辺に沿って、ボンディングパ
ッドの内側にて周回するような環状に形成されているケ
ースが多い。これらの環状電源ラインおよび環状グラン
ドラインの間には、十分な間隔が無いケースが多く、従
来技術３では十分な効果が得られない。
【０００８】上記従来技術４によれば、上記配線通過用
セルは、ダミーセルであり、所定の論理機能を有する論
理セルが設けられていない空きセルの箇所に設けられ
る。したがって、空きセルではない箇所には、上記配線
通過用セルは、設けられることができず、電源配線と基
盤間及び電源配線間に容量成分が付加されることができ
ない。
セルは、ダミーセルであり、所定の論理機能を有する論
理セルが設けられていない空きセルの箇所に設けられ
る。したがって、空きセルではない箇所には、上記配線
通過用セルは、設けられることができず、電源配線と基
盤間及び電源配線間に容量成分が付加されることができ
ない。
【０００９】
【発明が解決しようとする課題】チップ面積が増加する
ことなく、ノイズが低減される半導体装置が望まれる。
レイアウトの自由度が損なわれることなく、ノイズが低
減される半導体装置が望まれる。チップ面積が増加する
ことなく、ノイズが低減される半導体装置を自動でレイ
アウトする方法が望まれる。レイアウトの自由度が損な
われることなく、ノイズが低減される半導体装置を自動
でレイアウトする方法が望まれる。
ことなく、ノイズが低減される半導体装置が望まれる。
レイアウトの自由度が損なわれることなく、ノイズが低
減される半導体装置が望まれる。チップ面積が増加する
ことなく、ノイズが低減される半導体装置を自動でレイ
アウトする方法が望まれる。レイアウトの自由度が損な
われることなく、ノイズが低減される半導体装置を自動
でレイアウトする方法が望まれる。
【００１０】
【課題を解決するための手段】その課題を解決するため
の手段が、下記のように表現される。その表現中の請求
項対応の技術的事項には、括弧（）つき、番号、記号等
が添記されている。その番号、記号等は、請求項対応の
技術的事項と実施の複数・形態のうちの少なくとも一つ
の形態の技術的事項との一致・対応関係を明白にしてい
るが、その請求項対応の技術的事項が実施の形態の技術
的事項に限定されることを示すためのものではない。
の手段が、下記のように表現される。その表現中の請求
項対応の技術的事項には、括弧（）つき、番号、記号等
が添記されている。その番号、記号等は、請求項対応の
技術的事項と実施の複数・形態のうちの少なくとも一つ
の形態の技術的事項との一致・対応関係を明白にしてい
るが、その請求項対応の技術的事項が実施の形態の技術
的事項に限定されることを示すためのものではない。
【００１１】本発明の半導体装置は、第１電位（ＧＮ
Ｄ）の第１電源ライン（１００）と、前記第１電位（Ｇ
ＮＤ）とは異なる第２電位（ＶＤＤ）の第２電源ライン
（２００）と、前記第１電源ライン（１００）が形成さ
れた層と異なる層に形成され、前記第１電源ライン（１
００）と電気的に接続された第１の配線（４００ａ）
と、前記第２電源ライン（２００）が形成された層と異
なる層に形成され、前記第２電源ライン（２００）と電
気的に接続され少なくともその一部が前記第１の配線
（４００ａ）に隣接する第２の配線（４００ｂ）とを備
えている。
Ｄ）の第１電源ライン（１００）と、前記第１電位（Ｇ
ＮＤ）とは異なる第２電位（ＶＤＤ）の第２電源ライン
（２００）と、前記第１電源ライン（１００）が形成さ
れた層と異なる層に形成され、前記第１電源ライン（１
００）と電気的に接続された第１の配線（４００ａ）
と、前記第２電源ライン（２００）が形成された層と異
なる層に形成され、前記第２電源ライン（２００）と電
気的に接続され少なくともその一部が前記第１の配線
（４００ａ）に隣接する第２の配線（４００ｂ）とを備
えている。
【００１２】本発明の半導体装置において、前記第１の
配線（４００ａ）の側面と前記第２の配線（４００ｂ）
の側面の間には、容量が形成される。
配線（４００ａ）の側面と前記第２の配線（４００ｂ）
の側面の間には、容量が形成される。
【００１３】本発明の半導体装置において、更に、前記
第１の配線（４００ａ）の上層および下層の一方に設け
られ、前記第２電源ライン（２００）が形成された層と
異なる層に形成され、前記第２電源ライン（２００）と
電気的に接続され少なくともその一部が前記第１の配線
（４００ａ）と対向する第３の配線を備えている。
第１の配線（４００ａ）の上層および下層の一方に設け
られ、前記第２電源ライン（２００）が形成された層と
異なる層に形成され、前記第２電源ライン（２００）と
電気的に接続され少なくともその一部が前記第１の配線
（４００ａ）と対向する第３の配線を備えている。
【００１４】本発明の半導体装置において、更に、前記
第１電源ライン（１００）が形成された層と異なる層に
形成され、前記第１電源ライン（１００）と電気的に接
続され少なくともその一部が前記第３の配線に隣接する
第４の配線を備えている。
第１電源ライン（１００）が形成された層と異なる層に
形成され、前記第１電源ライン（１００）と電気的に接
続され少なくともその一部が前記第３の配線に隣接する
第４の配線を備えている。
【００１５】本発明の半導体装置において、前記第１の
配線（４００ａ）および前記第２の配線（４００ｂ）の
それぞれは、平面視されたとき、前記第１電源ライン
（１００）および前記第２電源ライン（２００）に重な
る部分を有するように形成されている。
配線（４００ａ）および前記第２の配線（４００ｂ）の
それぞれは、平面視されたとき、前記第１電源ライン
（１００）および前記第２電源ライン（２００）に重な
る部分を有するように形成されている。
【００１６】本発明の半導体装置において、前記第１の
配線（４００ａ）と前記第２の配線（４００ｂ）の間隔
（ｄ）は、前記第１および第２の配線（４００ａ、４０
０ｂ）が互いに隣接可能な最小間隔となるように設定さ
れている。
配線（４００ａ）と前記第２の配線（４００ｂ）の間隔
（ｄ）は、前記第１および第２の配線（４００ａ、４０
０ｂ）が互いに隣接可能な最小間隔となるように設定さ
れている。
【００１７】本発明の半導体装置において、前記第１の
配線（４００ａ）および前記第２の配線（４００ｂ）の
それぞれの幅（Ｈ）は、前記半導体装置に含まれる配線
の幅のうちで最小に設定されている。
配線（４００ａ）および前記第２の配線（４００ｂ）の
それぞれの幅（Ｈ）は、前記半導体装置に含まれる配線
の幅のうちで最小に設定されている。
【００１８】本発明の半導体装置において、前記第１電
源ライン（１００）および前記第２電源ライン（２０
０）は、互いに概ね平行に形成され、前記第１の配線
（４００ａ）および前記第２の配線（４００ｂ）のそれ
ぞれは、前記第１電源ライン（１００）および前記第２
電源ライン（２００）に概ね直交する方向に形成されて
いる。
源ライン（１００）および前記第２電源ライン（２０
０）は、互いに概ね平行に形成され、前記第１の配線
（４００ａ）および前記第２の配線（４００ｂ）のそれ
ぞれは、前記第１電源ライン（１００）および前記第２
電源ライン（２００）に概ね直交する方向に形成されて
いる。
【００１９】本発明の半導体装置において、前記第１の
配線（４００ａ）および前記第２の配線（４００ｂ）
は、互いに同一の層に形成されている。
配線（４００ａ）および前記第２の配線（４００ｂ）
は、互いに同一の層に形成されている。
【００２０】本発明の半導体装置において、前記第１の
配線（４００ａ）および前記第２の配線（４００ｂ）が
形成される層と同一の層には、信号を伝達する信号線
（３００）が配線されている。
配線（４００ａ）および前記第２の配線（４００ｂ）が
形成される層と同一の層には、信号を伝達する信号線
（３００）が配線されている。
【００２１】本発明の半導体装置において、前記半導体
装置は、複数のセルおよび前記複数のセルの一部に設け
られた複数の論理ゲート（１１）を含み、前記第１の配
線（４００ａ）および前記第２の配線（４００ｂ）は、
平面視されたとき、前記論理ゲート（１１）が形成され
たセルと重なる領域であって、前記信号線（３００）が
配線されていない領域に形成されている。
装置は、複数のセルおよび前記複数のセルの一部に設け
られた複数の論理ゲート（１１）を含み、前記第１の配
線（４００ａ）および前記第２の配線（４００ｂ）は、
平面視されたとき、前記論理ゲート（１１）が形成され
たセルと重なる領域であって、前記信号線（３００）が
配線されていない領域に形成されている。
【００２２】本発明の半導体装置の自動レイアウト方法
は、（ａ） ＬＳＩチップの外周部にて周回する環状の
第１電位（ＧＮＤ）の第１電源ライン（１００）を提供
するステップと、（ｂ） 前記ＬＳＩチップの前記外周
部にて前記第１電源ライン（１００）の内側および外側
の一方で周回する環状の、前記第１電位（ＧＮＤ）とは
異なる第２電位（ＶＤＤ）の第２電源ライン（２００）
を提供するステップと、（ｃ） 前記第１電源ライン
（１００）および前記第２電源ライン（２００）を検出
するステップと、（ｄ） 前記検出された前記第１電源
ライン（１００）と異なる層に形成され前記第１電源ラ
イン（１００）と電気的に接続される第１の配線（４０
０ａ）と、前記検出された前記第２電源ライン（２０
０）と異なる層に形成され前記第２電源ライン（２０
０）と電気的に接続され少なくともその一部が前記第１
の配線（４００ａ）に隣接する第２の配線（４００ｂ）
とを自動レイアウトするステップとを備えてなり、前記
（ｄ）のステップは、前記検出された前記第１電源ライ
ン（１００）および前記第２電源ライン（２００）の周
回路上で、設定された間隔で前記第１の配線（４００
ａ）および前記第２の配線（４００ｂ）がレイアウトさ
れない領域が形成されるように行うものである。
は、（ａ） ＬＳＩチップの外周部にて周回する環状の
第１電位（ＧＮＤ）の第１電源ライン（１００）を提供
するステップと、（ｂ） 前記ＬＳＩチップの前記外周
部にて前記第１電源ライン（１００）の内側および外側
の一方で周回する環状の、前記第１電位（ＧＮＤ）とは
異なる第２電位（ＶＤＤ）の第２電源ライン（２００）
を提供するステップと、（ｃ） 前記第１電源ライン
（１００）および前記第２電源ライン（２００）を検出
するステップと、（ｄ） 前記検出された前記第１電源
ライン（１００）と異なる層に形成され前記第１電源ラ
イン（１００）と電気的に接続される第１の配線（４０
０ａ）と、前記検出された前記第２電源ライン（２０
０）と異なる層に形成され前記第２電源ライン（２０
０）と電気的に接続され少なくともその一部が前記第１
の配線（４００ａ）に隣接する第２の配線（４００ｂ）
とを自動レイアウトするステップとを備えてなり、前記
（ｄ）のステップは、前記検出された前記第１電源ライ
ン（１００）および前記第２電源ライン（２００）の周
回路上で、設定された間隔で前記第１の配線（４００
ａ）および前記第２の配線（４００ｂ）がレイアウトさ
れない領域が形成されるように行うものである。
【００２３】本発明の半導体装置の自動レイアウト方法
は、（ｅ） ＬＳＩチップの外周部にて周回する環状の
第１電位（ＧＮＤ）の第１電源ライン（１００）を提供
するステップと、（ｆ） 前記ＬＳＩチップの前記外周
部にて前記第１電源ライン（１００）の内側および外側
の一方で周回する環状の、前記第１電位（ＧＮＤ）とは
異なる第２電位（ＶＤＤ）の第２電源ライン（２００）
を提供するステップと、（ｇ） 前記第１電源ライン
（１００）および前記第２電源ライン（２００）を検出
するステップと、（ｈ） 前記検出された前記第１電源
ライン（１００）と異なる層に形成され前記第１電源ラ
イン（１００）と電気的に接続される第１の配線（４０
０ａ）と、前記検出された前記第２電源ライン（２０
０）と異なる層に形成され前記第２電源ライン（２０
０）と電気的に接続され少なくともその一部が前記第１
の配線（４００ａ）に隣接する第２の配線（４００ｂ）
とを自動レイアウトするステップと、（ｉ） 前記ＬＳ
Ｉチップに信号伝達用の信号線（３００）を自動レイア
ウトするステップと、（ｊ） 前記信号線（３００）を
検出するステップと、（ｋ） 前記検出された前記信号
線（３００）に基づいて、前記自動レイアウトされた前
記第１の配線（４００ａ）および前記第２の配線（４０
０ｂ）を削除するステップとを備えている。
は、（ｅ） ＬＳＩチップの外周部にて周回する環状の
第１電位（ＧＮＤ）の第１電源ライン（１００）を提供
するステップと、（ｆ） 前記ＬＳＩチップの前記外周
部にて前記第１電源ライン（１００）の内側および外側
の一方で周回する環状の、前記第１電位（ＧＮＤ）とは
異なる第２電位（ＶＤＤ）の第２電源ライン（２００）
を提供するステップと、（ｇ） 前記第１電源ライン
（１００）および前記第２電源ライン（２００）を検出
するステップと、（ｈ） 前記検出された前記第１電源
ライン（１００）と異なる層に形成され前記第１電源ラ
イン（１００）と電気的に接続される第１の配線（４０
０ａ）と、前記検出された前記第２電源ライン（２０
０）と異なる層に形成され前記第２電源ライン（２０
０）と電気的に接続され少なくともその一部が前記第１
の配線（４００ａ）に隣接する第２の配線（４００ｂ）
とを自動レイアウトするステップと、（ｉ） 前記ＬＳ
Ｉチップに信号伝達用の信号線（３００）を自動レイア
ウトするステップと、（ｊ） 前記信号線（３００）を
検出するステップと、（ｋ） 前記検出された前記信号
線（３００）に基づいて、前記自動レイアウトされた前
記第１の配線（４００ａ）および前記第２の配線（４０
０ｂ）を削除するステップとを備えている。
【００２４】本発明の半導体装置の自動レイアウト方法
において、更に、（ｌ） 前記ＬＳＩチップに、複数の
セルおよび前記複数のセルの一部に設けられる複数の論
理ゲート（１１）を提供するステップと、（ｍ） 前記
複数のセルのうちで前記論理ゲート（１１）が形成され
ていないセルを、空きセルとして検出するステップと、
（ｎ） 前記検出された空きセルに、前記第１の配線
（４００ａ）と、前記第２の配線（４００ｂ）とを自動
レイアウトするステップとを備えている。
において、更に、（ｌ） 前記ＬＳＩチップに、複数の
セルおよび前記複数のセルの一部に設けられる複数の論
理ゲート（１１）を提供するステップと、（ｍ） 前記
複数のセルのうちで前記論理ゲート（１１）が形成され
ていないセルを、空きセルとして検出するステップと、
（ｎ） 前記検出された空きセルに、前記第１の配線
（４００ａ）と、前記第２の配線（４００ｂ）とを自動
レイアウトするステップとを備えている。
【００２５】本発明の半導体集積回路の電源配線では、
ＶＤＤ／ＧＮＤ電源配線に接続した金属配線が交互に並
べられ、これらの金属配線間にコンデンサが形成され
る。本発明では、配線間容量などの側面容量が利用され
て、電源配線に容量が形成され、ＬＳＩ内に発生したノ
イズが低減される。本発明では、最小幅の金属配線（容
量用配線ライン）が最小間隔で並べられ、それらの配線
が交互にＶＤＤ電源配線、ＧＮＤ電源配線に接続される
ことによって、それらの配線間の容量が得られる。
ＶＤＤ／ＧＮＤ電源配線に接続した金属配線が交互に並
べられ、これらの金属配線間にコンデンサが形成され
る。本発明では、配線間容量などの側面容量が利用され
て、電源配線に容量が形成され、ＬＳＩ内に発生したノ
イズが低減される。本発明では、最小幅の金属配線（容
量用配線ライン）が最小間隔で並べられ、それらの配線
が交互にＶＤＤ電源配線、ＧＮＤ電源配線に接続される
ことによって、それらの配線間の容量が得られる。
【００２６】本発明によれば、少ない層数でコンデンサ
を形成することができる。金属層厚が増えるほど、また
配線ピッチが小さくなるほど、その容量値が大きくな
る。レイアウトの自由度を損なうことなくコンデンサを
形成することができる。
を形成することができる。金属層厚が増えるほど、また
配線ピッチが小さくなるほど、その容量値が大きくな
る。レイアウトの自由度を損なうことなくコンデンサを
形成することができる。
【００２７】本発明は、電源ラインとグランドラインと
の間に容量成分を設けて、ノイズ低減を図るに当たり、
電源ライン／グランドラインとは別の配線層に、容量用
の配線ラインを並走するように設けておき、電源ライン
／グランドラインにそれぞれ接続された２本の容量用配
線ライン間の側面、すなわち、配線間容量成分を利用し
てノイズ低減を図るものである。
の間に容量成分を設けて、ノイズ低減を図るに当たり、
電源ライン／グランドラインとは別の配線層に、容量用
の配線ラインを並走するように設けておき、電源ライン
／グランドラインにそれぞれ接続された２本の容量用配
線ライン間の側面、すなわち、配線間容量成分を利用し
てノイズ低減を図るものである。
【００２８】容量用の配線ラインは、ロジックゲート間
を接続する信号ラインと同じ配線層で形成され、信号ラ
インの存在しない空き領域に形成される。
を接続する信号ラインと同じ配線層で形成され、信号ラ
インの存在しない空き領域に形成される。
【００２９】
【発明の実施の形態】以下、図１を参照して、本発明の
半導体装置の一実施形態を説明する。
半導体装置の一実施形態を説明する。
【００３０】図１０は、従来一般の、ＶＤＤ電源配線お
よびＧＮＤ（グランド）電源配線の縦断面図である。こ
こでは、半導体基板がＰ型であるとして説明される。一
般的に、半導体基板１０６は、ＧＮＤ電位に接続される
ため、ＧＮＤ電源線１０２と基板１０６との間には、容
量は存在しない。ＶＤＤ電源線１０１と基板１０６との
間には、単位面積当たり、Ｃ１＝ε・ε０／ｄ．という
容量が存在する。ここで、εは絶縁膜４０４の比誘電
率、ε０は真空の誘電率、ｄは絶縁膜４０４の厚さであ
る。ノイズの大きさは、ＶＤＤ、ＧＮＤ電源線間の容量
が大きいほど小さくなる。ｄが小さいほど、容量は大き
くなりノイズは低減される。ＶＤＤ電源線１０１と基板
１０６との間で対向する面積が大きいほど、、容量は大
きくなりノイズは低減される。
よびＧＮＤ（グランド）電源配線の縦断面図である。こ
こでは、半導体基板がＰ型であるとして説明される。一
般的に、半導体基板１０６は、ＧＮＤ電位に接続される
ため、ＧＮＤ電源線１０２と基板１０６との間には、容
量は存在しない。ＶＤＤ電源線１０１と基板１０６との
間には、単位面積当たり、Ｃ１＝ε・ε０／ｄ．という
容量が存在する。ここで、εは絶縁膜４０４の比誘電
率、ε０は真空の誘電率、ｄは絶縁膜４０４の厚さであ
る。ノイズの大きさは、ＶＤＤ、ＧＮＤ電源線間の容量
が大きいほど小さくなる。ｄが小さいほど、容量は大き
くなりノイズは低減される。ＶＤＤ電源線１０１と基板
１０６との間で対向する面積が大きいほど、、容量は大
きくなりノイズは低減される。
【００３１】図１は、本実施形態を示す平面図である。
図２は、図１のＢ−Ｂ’線断面図である。図３は、本実
施形態において形成される容量を示し、図１を模式的に
示した平面図である。
図２は、図１のＢ−Ｂ’線断面図である。図３は、本実
施形態において形成される容量を示し、図１を模式的に
示した平面図である。
【００３２】図１に示されるように、ＧＮＤ電源配線１
００と、ＶＤＤ電源配線２００は、実質的に平行に形成
されている。図１および図２に示されるように、ＧＮＤ
電源配線１００およびＶＤＤ電源配線２００の下には、
所定間隔を空けて（図示されない絶縁膜を介して）、容
量用配線４００が形成されている。ＧＮＤ電源配線１０
０およびＶＤＤ電源配線２００と、容量用配線４００と
は異なる金属層で形成されている。容量用配線４００
は、ＧＮＤ電源配線１００およびＶＤＤ電源配線２００
の延在方向と実質的に直交する方向に、延在するように
形成されている。
００と、ＶＤＤ電源配線２００は、実質的に平行に形成
されている。図１および図２に示されるように、ＧＮＤ
電源配線１００およびＶＤＤ電源配線２００の下には、
所定間隔を空けて（図示されない絶縁膜を介して）、容
量用配線４００が形成されている。ＧＮＤ電源配線１０
０およびＶＤＤ電源配線２００と、容量用配線４００と
は異なる金属層で形成されている。容量用配線４００
は、ＧＮＤ電源配線１００およびＶＤＤ電源配線２００
の延在方向と実質的に直交する方向に、延在するように
形成されている。
【００３３】第１の容量用配線４００ａは、コンタクト
Ｃにより、ＧＮＤ電源配線１００に接続されている。第
１の容量用配線４００ａに隣接する第２の容量用配線４
００ｂは、コンタクトＣにより、ＶＤＤ電源配線２００
に接続されている。第２の容量用配線４００ｂに隣接す
る第３の容量用配線４００ｃは、コンタクトＣにより、
ＧＮＤ電源配線１００に接続されている。第３の容量用
配線４００ｃに隣接する第４の容量用配線４００ｄは、
コンタクトＣにより、ＶＤＤ電源配線２００に接続され
ている。第４の容量用配線４００ｄに隣接する第５の容
量用配線４００ｅは、コンタクトＣにより、ＧＮＤ電源
配線１００に接続されている。第５の容量用配線４００
ｅに隣接する第６の容量用配線４００ｆは、コンタクト
Ｃにより、ＶＤＤ電源配線２００に接続されている。
Ｃにより、ＧＮＤ電源配線１００に接続されている。第
１の容量用配線４００ａに隣接する第２の容量用配線４
００ｂは、コンタクトＣにより、ＶＤＤ電源配線２００
に接続されている。第２の容量用配線４００ｂに隣接す
る第３の容量用配線４００ｃは、コンタクトＣにより、
ＧＮＤ電源配線１００に接続されている。第３の容量用
配線４００ｃに隣接する第４の容量用配線４００ｄは、
コンタクトＣにより、ＶＤＤ電源配線２００に接続され
ている。第４の容量用配線４００ｄに隣接する第５の容
量用配線４００ｅは、コンタクトＣにより、ＧＮＤ電源
配線１００に接続されている。第５の容量用配線４００
ｅに隣接する第６の容量用配線４００ｆは、コンタクト
Ｃにより、ＶＤＤ電源配線２００に接続されている。
【００３４】図３は、図１に示された配線間の接続関係
を簡潔に示している。図２および図３に示されるよう
に、ＧＮＤ電源配線１００に接続された容量用配線４０
０ａの側面と、その側面に対向するＶＤＤ電源配線２０
０に接続された容量用配線４００ｂの側面との間には、
容量が形成される。容量用配線４００ｂの側面と、容量
用配線４００ｃの間には、容量が形成される。同じく、
ＧＮＤ電源配線１００に接続された容量用配線４００
ｃ、４００ｅの側面と、ＶＤＤ電源配線２００に接続さ
れた容量用配線４００ｄ、４００ｆの側面との間には、
容量が形成される。容量が効果的に増大することによ
り、ノイズが大幅に低減される。
を簡潔に示している。図２および図３に示されるよう
に、ＧＮＤ電源配線１００に接続された容量用配線４０
０ａの側面と、その側面に対向するＶＤＤ電源配線２０
０に接続された容量用配線４００ｂの側面との間には、
容量が形成される。容量用配線４００ｂの側面と、容量
用配線４００ｃの間には、容量が形成される。同じく、
ＧＮＤ電源配線１００に接続された容量用配線４００
ｃ、４００ｅの側面と、ＶＤＤ電源配線２００に接続さ
れた容量用配線４００ｄ、４００ｆの側面との間には、
容量が形成される。容量が効果的に増大することによ
り、ノイズが大幅に低減される。
【００３５】複数の容量用配線４００ａ〜４００ｆの相
互間に形成される容量を大きくするためには、ＧＮＤ電
源配線１００に接続された容量用配線４００と、ＶＤＤ
電源配線２００に接続された容量用配線４００とが対向
する面積が大きい方が望ましい。そのために、以下の点
が考慮される。容量用配線４００が数多く形成されるよ
うに、複数の容量用配線４００ａ〜４００ｆのそれぞれ
の幅Ｈは、可能な限り小さい方が望ましい（図２参
照）。複数の容量用配線４００ａ〜４００ｆのそれぞれ
の厚さＷは、可能な限り大きい方が望ましい。図１に示
されるように、複数の容量用配線４００ａ〜４００ｆの
それぞれの長さＬは、可能な限り大きい方が望ましい。
互間に形成される容量を大きくするためには、ＧＮＤ電
源配線１００に接続された容量用配線４００と、ＶＤＤ
電源配線２００に接続された容量用配線４００とが対向
する面積が大きい方が望ましい。そのために、以下の点
が考慮される。容量用配線４００が数多く形成されるよ
うに、複数の容量用配線４００ａ〜４００ｆのそれぞれ
の幅Ｈは、可能な限り小さい方が望ましい（図２参
照）。複数の容量用配線４００ａ〜４００ｆのそれぞれ
の厚さＷは、可能な限り大きい方が望ましい。図１に示
されるように、複数の容量用配線４００ａ〜４００ｆの
それぞれの長さＬは、可能な限り大きい方が望ましい。
【００３６】複数の容量用配線４００ａ〜４００ｆの相
互間に形成される容量を大きくするためには、ＧＮＤ電
源配線１００に接続された容量用配線４００と、ＶＤＤ
電源配線２００に接続された容量用配線４００との間隔
が小さい方が望ましい。よって、複数の容量用配線４０
０ａ〜４００ｆの間隔ｄは、可能な限り小さい方が望ま
しい。
互間に形成される容量を大きくするためには、ＧＮＤ電
源配線１００に接続された容量用配線４００と、ＶＤＤ
電源配線２００に接続された容量用配線４００との間隔
が小さい方が望ましい。よって、複数の容量用配線４０
０ａ〜４００ｆの間隔ｄは、可能な限り小さい方が望ま
しい。
【００３７】上記においては、容量用配線４００は、Ｇ
ＮＤ電源配線１００およびＶＤＤ電源配線２００に直交
する向きに直線状に延在するように形成されたが、本発
明は、これに限定されない。容量用配線４００の向き
は、ＧＮＤ電源配線１００およびＶＤＤ電源配線２００
に直交する向き以外であることができる。容量用配線４
００の形状は、直線状でなくてもよく、一箇所または複
数箇所において折れ曲がっていたり、円弧状であった
り、鋸歯状、山型、谷型であることができる。
ＮＤ電源配線１００およびＶＤＤ電源配線２００に直交
する向きに直線状に延在するように形成されたが、本発
明は、これに限定されない。容量用配線４００の向き
は、ＧＮＤ電源配線１００およびＶＤＤ電源配線２００
に直交する向き以外であることができる。容量用配線４
００の形状は、直線状でなくてもよく、一箇所または複
数箇所において折れ曲がっていたり、円弧状であった
り、鋸歯状、山型、谷型であることができる。
【００３８】本実施形態では、容量用配線４００は、Ｇ
ＮＤ電源配線１００およびＶＤＤ電源配線２００とは異
なる層に形成されている。この本実施形態の構成と異な
り、図３のように、容量用配線が、ＧＮＤ電源配線およ
びＶＤＤ電源配線と同一層上でＧＮＤ電源配線およびＶ
ＤＤ電源配線のそれぞれから櫛歯状に延長するように形
成された場合には、ＧＮＤ電源配線およびＶＤＤ電源配
線の幅の分だけ、容量用配線の長さＬが短くなる。
ＮＤ電源配線１００およびＶＤＤ電源配線２００とは異
なる層に形成されている。この本実施形態の構成と異な
り、図３のように、容量用配線が、ＧＮＤ電源配線およ
びＶＤＤ電源配線と同一層上でＧＮＤ電源配線およびＶ
ＤＤ電源配線のそれぞれから櫛歯状に延長するように形
成された場合には、ＧＮＤ電源配線およびＶＤＤ電源配
線の幅の分だけ、容量用配線の長さＬが短くなる。
【００３９】この本実施形態の構成と異なり、容量用配
線が、ＧＮＤ電源配線およびＶＤＤ電源配線と同一層上
でＧＮＤ電源配線およびＶＤＤ電源配線のそれぞれから
櫛歯状に延長するように形成される場合には、ＧＮＤ電
源配線とＶＤＤ電源配線との間隔の寸法未満しか、延長
分（容量用配線の長さＬ）が形成されることができな
い。
線が、ＧＮＤ電源配線およびＶＤＤ電源配線と同一層上
でＧＮＤ電源配線およびＶＤＤ電源配線のそれぞれから
櫛歯状に延長するように形成される場合には、ＧＮＤ電
源配線とＶＤＤ電源配線との間隔の寸法未満しか、延長
分（容量用配線の長さＬ）が形成されることができな
い。
【００４０】図２に示された構成では、容量用配線４０
０は一層構造とされたが、一層に限定されるわけではな
い。図４に示されるように、容量用配線４００を多層構
造とすることができる。容量用配線４００が第１層Ｓ
１、および第１層Ｓ１の下の第２層Ｓ２を有する多層構
造とされることにより、同一層の容量用配線４００の側
面同士の間に加えて、第１層Ｓ１の容量用配線４００の
下面Ｆ１と、第２層の容量用配線４００の上面Ｆ２との
間にも、容量が生成されるため、さらにノイズが低減す
る。この場合、互いに対向する第１および第２層Ｓ１、
Ｓ２の容量用配線４００の一方は、ＧＮＤ電源配線１０
０に接続され、他方はＶＤＤ電源配線２００に接続され
る。
０は一層構造とされたが、一層に限定されるわけではな
い。図４に示されるように、容量用配線４００を多層構
造とすることができる。容量用配線４００が第１層Ｓ
１、および第１層Ｓ１の下の第２層Ｓ２を有する多層構
造とされることにより、同一層の容量用配線４００の側
面同士の間に加えて、第１層Ｓ１の容量用配線４００の
下面Ｆ１と、第２層の容量用配線４００の上面Ｆ２との
間にも、容量が生成されるため、さらにノイズが低減す
る。この場合、互いに対向する第１および第２層Ｓ１、
Ｓ２の容量用配線４００の一方は、ＧＮＤ電源配線１０
０に接続され、他方はＶＤＤ電源配線２００に接続され
る。
【００４１】図５は、本実施形態の構成を詳細に示す平
面図である。図６は、図５に対応し、半導体基板に形成
されたトランジスタセル層を示す平面図である。図７
は、図５に対応し、図６に示されたトランジスタセル層
の上に上層として形成された、第２配線層を示す平面図
である。図８は、図５に対応し、図７に示された第２配
線層の下に中間層として形成された、第１配線層を示す
平面図である。
面図である。図６は、図５に対応し、半導体基板に形成
されたトランジスタセル層を示す平面図である。図７
は、図５に対応し、図６に示されたトランジスタセル層
の上に上層として形成された、第２配線層を示す平面図
である。図８は、図５に対応し、図７に示された第２配
線層の下に中間層として形成された、第１配線層を示す
平面図である。
【００４２】図６および図８に示されるように、トラン
ジスタ回路１０は、ＣＭＯＳ構造に形成されている。ト
ランジスタ回路１０は、ＭＯＳ構造で導電型が相反する
一対のトランジスタ素子１１、１２を備えている。
ジスタ回路１０は、ＣＭＯＳ構造に形成されている。ト
ランジスタ回路１０は、ＭＯＳ構造で導電型が相反する
一対のトランジスタ素子１１、１２を備えている。
【００４３】トランジスタ素子１１は、ソース１３とド
レイン１５とゲート電極１７とを有している。トランジ
スタ素子１２は、ソース１４とドレイン１６とゲート電
極１８とを有している。ゲート電極１７、１８は、一体
に形成され、単一の入力端子２１に共通に接続されてい
る。ドレイン１５、１６は、それぞれドレイン電極１５
Ａ、１６Ａに接続される。ドレイン電極１５Ａ、１６Ａ
は、一体に形成され、単一の出力端子２２に共通に接続
されている。ソース１３は、コンタクト５１を介してＧ
ＮＤ電源配線１００に接続されている。ソース１４は、
コンタクト６１を介してＶＤＤ電源配線２００に接続さ
れている。
レイン１５とゲート電極１７とを有している。トランジ
スタ素子１２は、ソース１４とドレイン１６とゲート電
極１８とを有している。ゲート電極１７、１８は、一体
に形成され、単一の入力端子２１に共通に接続されてい
る。ドレイン１５、１６は、それぞれドレイン電極１５
Ａ、１６Ａに接続される。ドレイン電極１５Ａ、１６Ａ
は、一体に形成され、単一の出力端子２２に共通に接続
されている。ソース１３は、コンタクト５１を介してＧ
ＮＤ電源配線１００に接続されている。ソース１４は、
コンタクト６１を介してＶＤＤ電源配線２００に接続さ
れている。
【００４４】図６に示されるトランジスタセル層は、下
層である。図８に示される第１配線層は、中間層であ
る。図７に示される信号線３００および容量用配線４０
０は、上層である。図８に示される中間層は、図６に示
される下層と、図７に示される上層との間に形成されて
いる。
層である。図８に示される第１配線層は、中間層であ
る。図７に示される信号線３００および容量用配線４０
０は、上層である。図８に示される中間層は、図６に示
される下層と、図７に示される上層との間に形成されて
いる。
【００４５】図８に示されるように、ＧＮＤ電源配線１
００およびＶＤＤ電源配線２００のそれぞれは、互いに
実質的に平行に２本ずつ設けられている。容量用配線４
００は、ＧＮＤ電源配線１００およびＶＤＤ電源配線２
００の延在方向と互いに実質的に直交するように、複数
設けられている。
００およびＶＤＤ電源配線２００のそれぞれは、互いに
実質的に平行に２本ずつ設けられている。容量用配線４
００は、ＧＮＤ電源配線１００およびＶＤＤ電源配線２
００の延在方向と互いに実質的に直交するように、複数
設けられている。
【００４６】図５および図７に示されるように、第１の
容量用配線４００Ａは、２つのコンタクト３１、３２の
それぞれによって、２本のＧＮＤ電源配線１００に接続
されている。第１の容量用配線４００Ａに隣接する第２
の容量用配線４００Ｂは、２つのコンタクト４１、４２
のそれぞれによって、２本のＶＤＤ電源配線２００に接
続されている。第２の容量用配線４００Ｂに隣接する第
３の容量用配線４００Ｃは、２つのコンタクト３１、３
２のそれぞれによって、２本のＧＮＤ電源配線１００に
接続されている。第３の容量用配線４００Ｃに隣接する
第４の容量用配線４００Ｄは、２つのコンタクト４１、
４２のそれぞれによって、２本のＶＤＤ電源配線２００
に接続されている。第４の容量用配線４００Ｄに隣接す
る第５の容量用配線４００Ｅは、２つのコンタクト３
１、３２のそれぞれによって、２本のＧＮＤ電源配線１
００に接続されている。第５の容量用配線４００Ｅに隣
接する第６の容量用配線４００Ｆは、２つのコンタクト
４１、４２のそれぞれによって、２本のＶＤＤ電源配線
２００に接続されている。
容量用配線４００Ａは、２つのコンタクト３１、３２の
それぞれによって、２本のＧＮＤ電源配線１００に接続
されている。第１の容量用配線４００Ａに隣接する第２
の容量用配線４００Ｂは、２つのコンタクト４１、４２
のそれぞれによって、２本のＶＤＤ電源配線２００に接
続されている。第２の容量用配線４００Ｂに隣接する第
３の容量用配線４００Ｃは、２つのコンタクト３１、３
２のそれぞれによって、２本のＧＮＤ電源配線１００に
接続されている。第３の容量用配線４００Ｃに隣接する
第４の容量用配線４００Ｄは、２つのコンタクト４１、
４２のそれぞれによって、２本のＶＤＤ電源配線２００
に接続されている。第４の容量用配線４００Ｄに隣接す
る第５の容量用配線４００Ｅは、２つのコンタクト３
１、３２のそれぞれによって、２本のＧＮＤ電源配線１
００に接続されている。第５の容量用配線４００Ｅに隣
接する第６の容量用配線４００Ｆは、２つのコンタクト
４１、４２のそれぞれによって、２本のＶＤＤ電源配線
２００に接続されている。
【００４７】図７に示されるように、信号線３００は、
図６において左上に示されるトランジスタ素子１１の入
力端子２１および／または出力端子２２に対して、コン
タクト７２によって接続されている。
図６において左上に示されるトランジスタ素子１１の入
力端子２１および／または出力端子２２に対して、コン
タクト７２によって接続されている。
【００４８】図７に示されるように、容量用配線４００
は、信号線３００と同一層において信号線３００が形成
されていない空き領域に形成される。そのため、信号線
３００が形成された領域（図５の符号Ｍ１参照）には、
容量用配線４００は形成されない。トランジスタ素子１
１（論理ゲート）が形成されない領域（図５の符号Ｍ２
参照）には、信号線３００が形成されないから、容量用
配線４００（４００Ｇ〜４００Ｊ）が形成される。
は、信号線３００と同一層において信号線３００が形成
されていない空き領域に形成される。そのため、信号線
３００が形成された領域（図５の符号Ｍ１参照）には、
容量用配線４００は形成されない。トランジスタ素子１
１（論理ゲート）が形成されない領域（図５の符号Ｍ２
参照）には、信号線３００が形成されないから、容量用
配線４００（４００Ｇ〜４００Ｊ）が形成される。
【００４９】第７の容量用配線４００Ｇは、１つのコン
タクト３１によって、１本のＧＮＤ電源配線１００に接
続されている。第７の容量用配線４００Ｇに隣接する第
８の容量用配線４００Ｈは、１つのコンタクト４１によ
って、１本のＶＤＤ電源配線２００に接続されている。
第８の容量用配線４００Ｈに隣接する第９の容量用配線
４００Ｉは、１つのコンタクト３１によって、１本のＧ
ＮＤ電源配線１００に接続されている。第９の容量用配
線４００Ｉに隣接する第１０の容量用配線４００Ｊは、
１つのコンタクト４１によって、１本のＶＤＤ電源配線
２００に接続されている。
タクト３１によって、１本のＧＮＤ電源配線１００に接
続されている。第７の容量用配線４００Ｇに隣接する第
８の容量用配線４００Ｈは、１つのコンタクト４１によ
って、１本のＶＤＤ電源配線２００に接続されている。
第８の容量用配線４００Ｈに隣接する第９の容量用配線
４００Ｉは、１つのコンタクト３１によって、１本のＧ
ＮＤ電源配線１００に接続されている。第９の容量用配
線４００Ｉに隣接する第１０の容量用配線４００Ｊは、
１つのコンタクト４１によって、１本のＶＤＤ電源配線
２００に接続されている。
【００５０】トランジスタ素子１１（論理ゲート）が形
成されている領域であっても信号線３００がない領域
（図５の符号Ｍ３参照）には、容量用配線４００が形成
される。
成されている領域であっても信号線３００がない領域
（図５の符号Ｍ３参照）には、容量用配線４００が形成
される。
【００５１】上記においては、図７に示されるように、
容量用配線４００は、信号線３００と同じ層に形成され
たが、本発明は、容量用配線４００が信号線３００と同
じ層で形成されることに限定されない。容量用配線４０
０は、ＧＮＤ電源配線１００およびＶＤＤ電源配線２０
０と異なる層に形成される。
容量用配線４００は、信号線３００と同じ層に形成され
たが、本発明は、容量用配線４００が信号線３００と同
じ層で形成されることに限定されない。容量用配線４０
０は、ＧＮＤ電源配線１００およびＶＤＤ電源配線２０
０と異なる層に形成される。
【００５２】容量用配線４００が、信号線３００と同一
層において信号線３００が形成されていない空き領域に
形成されるケースについて説明される。容量用配線４０
０が、自動レイアウトツールで設計される場合につい
て、以下説明される。
層において信号線３００が形成されていない空き領域に
形成されるケースについて説明される。容量用配線４０
０が、自動レイアウトツールで設計される場合につい
て、以下説明される。
【００５３】トランジスタ素子１１（論理ゲート）が形
成されていない領域が、自動レイアウトツールで検出さ
れることにより、その検出された領域に、容量用配線４
００が自動レイアウトされることができる。
成されていない領域が、自動レイアウトツールで検出さ
れることにより、その検出された領域に、容量用配線４
００が自動レイアウトされることができる。
【００５４】ＬＳＩチップの外周部にて周回する環状Ｇ
ＮＤ電源配線１００および環状ＶＤＤ電源配線２００
が、自動レイアウトツールで検出されることにより、そ
の検出された領域に、容量用配線４００が自動レイアウ
トされることができる。ここで、自動レイアウトツール
が用いられる場合、図９に示される信号線Ａ１、Ｂ１の
ように、周回電源線１００、２００をまたぐ信号線の接
続が問題となる。すなわち、図５の右側に示されるよう
に、周回電源線１００、２００の上の全ての領域に、容
量用配線４００が設けられると、信号線が周回電源線１
００、２００を通過（またぐ）ことができない。
ＮＤ電源配線１００および環状ＶＤＤ電源配線２００
が、自動レイアウトツールで検出されることにより、そ
の検出された領域に、容量用配線４００が自動レイアウ
トされることができる。ここで、自動レイアウトツール
が用いられる場合、図９に示される信号線Ａ１、Ｂ１の
ように、周回電源線１００、２００をまたぐ信号線の接
続が問題となる。すなわち、図５の右側に示されるよう
に、周回電源線１００、２００の上の全ての領域に、容
量用配線４００が設けられると、信号線が周回電源線１
００、２００を通過（またぐ）ことができない。
【００５５】上記問題に対しては、以下の（１）から
（３）の３つの解決方法が考えられる。 （１）容量用配線４００が信号線３００とは別の配線層
で形成される。容量用配線４００は、信号線３００より
も下の層で形成されることができる。 （２）周回電源線１００、２００の上の全ての領域では
なく、一定間隔で容量用配線４００がない部分が作られ
るように、容量用配線４００が形成される。 （３）一度、周回電源線１００、２００の上の全ての領
域に、容量用配線４００が形成されるようにし、周りの
信号線の本数によって、形成された容量が間引きされ
る。
（３）の３つの解決方法が考えられる。 （１）容量用配線４００が信号線３００とは別の配線層
で形成される。容量用配線４００は、信号線３００より
も下の層で形成されることができる。 （２）周回電源線１００、２００の上の全ての領域では
なく、一定間隔で容量用配線４００がない部分が作られ
るように、容量用配線４００が形成される。 （３）一度、周回電源線１００、２００の上の全ての領
域に、容量用配線４００が形成されるようにし、周りの
信号線の本数によって、形成された容量が間引きされ
る。
【００５６】
【発明の効果】本発明の半導体装置によれば、チップ面
積が増大することなく、ノイズが低減する。
積が増大することなく、ノイズが低減する。
【図１】図１は、本発明の半導体装置の一実施形態を示
す平面図である。
す平面図である。
【図２】図２は、図１のＢ−Ｂ’線断面図である。
【図３】図３は、本実施形態において形成される容量を
示すために図１を模式的に示した図である。
示すために図１を模式的に示した図である。
【図４】図４は、図２に対応し、本実施形態の変形例を
示す図である。
示す図である。
【図５】図５は、本実施形態の構成を詳細に示す平面図
である。
である。
【図６】図６は、図５に対応し、半導体基板に形成され
たトランジスタセル層を示す平面図である。
たトランジスタセル層を示す平面図である。
【図７】図７は、図５に対応し、図６に示されたトラン
ジスタセル層の上に上層として形成された、第２配線層
を示す平面図である。
ジスタセル層の上に上層として形成された、第２配線層
を示す平面図である。
【図８】図８は、図５に対応し、図７に示された第２配
線層の下に中間層として形成された、第１配線層を示す
平面図である。
線層の下に中間層として形成された、第１配線層を示す
平面図である。
【図９】図９は、容量用配線が自動レイアウトツールに
て自動でレイアウトされるときの問題点を示す図であ
る。
て自動でレイアウトされるときの問題点を示す図であ
る。
【図１０】図１０は、従来一般のＶＤＤ電源配線および
ＧＮＤ電源配線の縦断面図である。
ＧＮＤ電源配線の縦断面図である。
【図１１】図１１は、第１の従来例の縦断面図である。
【図１２】図１２（ａ）は、第２の従来例の縦断面図で
あり、図１２（ｂ）は第２の従来例の平面図である。
あり、図１２（ｂ）は第２の従来例の平面図である。
１１ 論理ゲート
１００ ＧＮＤ電源配線
２００ ＶＤＤ電源配線
３００ 信号線
４００ａ 第１の容量用配線
４００ｂ 第２の容量用配線
ｄ 間隔
Ｈ 幅
─────────────────────────────────────────────────────
フロントページの続き
(58)調査した分野(Int.Cl.7，ＤＢ名)
H01L 21/82
H01L 21/3205
H01L 21/822
H01L 27/04
Claims (13)
- 【請求項１】 第１電位の第１電源ラインと、 前記第１電位とは異なる第２電位の第２電源ラインと、 前記第１電源ラインが形成された層と異なる層に形成さ
れ、前記第１電源ラインと電気的に接続された第１の配
線と、 前記第２電源ラインが形成された層と異なる層に形成さ
れ、前記第２電源ラインと電気的に接続され少なくとも
その一部が前記第１の配線に隣接する第２の配線とを備
え、 前記第１の配線の側面と前記第２の配線の側面の間に
は、容量が形成される 半導体装置。 - 【請求項２】 請求項１記載の半導体装置において、 更に、 前記第１の配線の上層および下層の一方に設けられ、前
記第２電源ラインが形成された層と異なる層に形成さ
れ、前記第２電源ラインと電気的に接続され少なくとも
その一部が前記第１の配線と対向する第３の配線を備え
た半導体装置。 - 【請求項３】 請求項２記載の半導体装置において、 更に、 前記第１電源ラインが形成された層と異なる層に形成さ
れ、前記第１電源ラインと電気的に接続され少なくとも
その一部が前記第３の配線に隣接する第４の配線を備え
た半導体装置。 - 【請求項４】 第１電位の第１電源ラインと、 前記第１電位とは異なる第２電位の第２電源ラインと、 前記第１電源ラインが形成された層と異なる層に形成さ
れ、前記第１電源ラインと電気的に接続された第１の配
線と、 前記第２電源ラインが形成された層と異なる層に形成さ
れ、前記第２電源ラインと電気的に接続され少なくとも
その一部が前記第１の配線に隣接する第２の配線とを備
え、 前記第１の配線および前記第２の配線のそれぞれは、平
面視されたとき、前記第１電源ラインおよび前記第２電
源ラインに重なる部分を有するように形成されている半
導体装置。 - 【請求項５】 第１電位の第１電源ラインと、 前記第１電位とは異なる第２電位の第２電源ラインと、 前記第１電源ラインが形成された層と異なる層に形成さ
れ、前記第１電源ラインと電気的に接続された第１の配
線と、 前記第２電源ラインが形成された層と異なる層に形成さ
れ、前記第２電源ラインと電気的に接続され少なくとも
その一部が前記第１の配線に隣接する第２の配線とを備
え、 前記第１の配線と前記第２の配線の間隔は、前記第１お
よび第２の配線が互いに隣接可能な最小間隔となるよう
に設定されている半導体装置。 - 【請求項６】 第１電位の第１電源ラインと、 前記第１電位とは異なる第２電位の第２電源ラインと、 前記第１電源ラインが形成された層と異なる層に形成さ
れ、前記第１電源ラインと電気的に接続された第１の配
線と、 前記第２電源ラインが形成された層と異なる層に形成さ
れ、前記第２電源ラインと電気的に接続され少なくとも
その一部が前記第１の配線に隣接する第２の配線とを備
え、 前記第１の配線および前記第２の配線のそれぞれの幅
は、前記半導体装置に含まれる配線の幅のうちで最小に
設定されている半導体装置。 - 【請求項７】 第１電位の第１電源ラインと、 前記第１電位とは異なる第２電位の第２電源ラインと、 前記第１電源ラインが形成された層と異なる層に形成さ
れ、前記第１電源ラインと電気的に接続された第１の配
線と、 前記第２電源ラインが形成された層と異なる層に形成さ
れ、前記第２電源ライ ンと電気的に接続され少なくとも
その一部が前記第１の配線に隣接する第２の配線とを備
え、 前記第１電源ラインおよび前記第２電源ラインは、互い
に概ね平行に形成され、 前記第１の配線および前記第２の配線のそれぞれは、前
記第１電源ラインおよび前記第２電源ラインに概ね直交
する方向に形成されている半導体装置。 - 【請求項８】 第１電位の第１電源ラインと、 前記第１電位とは異なる第２電位の第２電源ラインと、 前記第１電源ラインが形成された層と異なる層に形成さ
れ、前記第１電源ラインと電気的に接続された第１の配
線と、 前記第２電源ラインが形成された層と異なる層に形成さ
れ、前記第２電源ラインと電気的に接続され少なくとも
その一部が前記第１の配線に隣接する第２の配線とを備
え、 前記第１の配線および前記第２の配線は、互いに同一の
層に形成されている半導体装置。 - 【請求項９】 請求項８に記載の半導体装置において、 前記第１の配線および前記第２の配線が形成される層と
同一の層には、信号を伝達する信号線が配線されている
半導体装置。 - 【請求項１０】 請求項９に記載の半導体装置におい
て、 前記半導体装置は、複数のセルおよび前記複数のセルの
一部に設けられた複数の論理ゲートを含み、 前記第１の配線および前記第２の配線は、平面視された
とき、前記論理ゲートが形成されたセルと重なる領域で
あって、前記信号線が配線されていない領域に形成され
ている半導体装置。 - 【請求項１１】（ａ） ＬＳＩチップの外周部にて周回
する環状の第１電位の第１電源ラインを提供するステッ
プと、 （ｂ） 前記ＬＳＩチップの前記外周部にて前記第１電
源ラインの内側および外側の一方で周回する環状の、前
記第１電位とは異なる第２電位の第２電源ラインを提供
するステップと、 （ｃ） 前記第１電源ラインおよび前記第２電源ライン
を検出するステップと、 （ｄ） 前記検出された前記第１電源ラインと異なる層
に形成され前記第１電源ラインと電気的に接続される第
１の配線と、前記検出された前記第２電源ラインと異な
る層に形成され前記第２電源ラインと電気的に接続され
少なくともその一部が前記第１の配線に隣接する第２の
配線とを自動レイアウトするステップとを備えてなり、 前記（ｄ）のステップは、前記検出された前記第１電源
ラインおよび前記第２電源ラインの周回路上で、設定さ
れた間隔で前記第１の配線および前記第２の配線がレイ
アウトされない領域が形成されるように行う半導体装置
の自動レイアウト方法。 - 【請求項１２】（ｅ） ＬＳＩチップの外周部にて周回
する環状の第１電位の第１電源ラインを提供するステッ
プと、 （ｆ） 前記ＬＳＩチップの前記外周部にて前記第１電
源ラインの内側および外側の一方で周回する環状の、前
記第１電位とは異なる第２電位の第２電源ラインを提供
するステップと、 （ｇ） 前記第１電源ラインおよび前記第２電源ライン
を検出するステップと、 （ｈ） 前記検出された前記第１電源ラインと異なる層
に形成され前記第１電源ラインと電気的に接続される第
１の配線と、前記検出された前記第２電源ラインと異な
る層に形成され前記第２電源ラインと電気的に接続され
少なくともその一部が前記第１の配線に隣接する第２の
配線とを自動レイアウトするステップと、 （ｉ） 前記ＬＳＩチップに信号伝達用の信号線を自動
レイアウトするステップと、 （ｊ） 前記信号線を検出するステップと、 （ｋ） 前記検出された前記信号線に基づいて、前記自
動レイアウトされた前記第１の配線および前記第２の配
線を削除するステップとを備えた半導体装置の自動レイ
アウト方法。 - 【請求項１３】 請求項１１または１２に記載の半導体
装置の自動レイアウト方法において、 更に、 （ｌ） 前記ＬＳＩチップに、複数のセルおよび前記複
数のセルの一部に設けられる複数の論理ゲートを提供す
るステップと、 （ｍ） 前記複数のセルのうちで前記論理ゲートが形成
されていないセルを、空きセルとして検出するステップ
と、 （ｎ） 前記検出された空きセルに、前記第１の配線
と、前記第２の配線とを自動レイアウトするステップと
を備えた半導体装置の自動レイアウト方法。
Priority Applications (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP33986299A JP3379700B2 (ja) | 1999-11-30 | 1999-11-30 | 半導体装置および半導体装置の自動レイアウト方法 |
Applications Claiming Priority (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP33986299A JP3379700B2 (ja) | 1999-11-30 | 1999-11-30 | 半導体装置および半導体装置の自動レイアウト方法 |
Publications (2)
| Publication Number | Publication Date |
|---|---|
| JP2001156178A JP2001156178A (ja) | 2001-06-08 |
| JP3379700B2 true JP3379700B2 (ja) | 2003-02-24 |
Family
ID=18331540
Family Applications (1)
| Application Number | Title | Priority Date | Filing Date |
|---|---|---|---|
| JP33986299A Expired - Fee Related JP3379700B2 (ja) | 1999-11-30 | 1999-11-30 | 半導体装置および半導体装置の自動レイアウト方法 |
Country Status (1)
| Country | Link |
|---|---|
| JP (1) | JP3379700B2 (ja) |
Families Citing this family (5)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| US7847317B2 (en) * | 2002-12-31 | 2010-12-07 | Intel Corporation | Low-capacitance electrostatic discharge protection diodes |
| JP2005109202A (ja) * | 2003-09-30 | 2005-04-21 | Sanyo Electric Co Ltd | 半導体集積装置 |
| JP2006228954A (ja) * | 2005-02-17 | 2006-08-31 | Matsushita Electric Ind Co Ltd | 半導体装置とそのレイアウト設計方法 |
| JP5404678B2 (ja) * | 2011-03-10 | 2014-02-05 | 株式会社東芝 | 電源制御装置 |
| JP2023022747A (ja) * | 2021-08-03 | 2023-02-15 | ソニーセミコンダクタソリューションズ株式会社 | 固体撮像装置及び電子機器 |
-
1999
- 1999-11-30 JP JP33986299A patent/JP3379700B2/ja not_active Expired - Fee Related
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| JP2001156178A (ja) | 2001-06-08 |
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