JP2004056087A - 半導体集積回路装置 - Google Patents
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Abstract
【課題】半導体集積回路装置の無用な配線交差を防ぎ、且つＬＳＩの配線の低インピーダンスを実現する。
【解決手段】内部に抵抗素子やトランジスタ、容量素子等を多数含んだ基本回路ブロック２と電気的に導通したパッド３と、パッド３と電気的に導通した保護回路５とを有する積層構造の半導体集積回路装置において、パッド３と保護回路５とが隣接するように形成したワンセル６とし、それら複数のワンセル６を基本回路ブロック２の周辺に配置する。更に、電源電圧Ｖｃｃを供給する最上層メタル７をワンセル６の外側に引き回し、接地電圧ＧＮＤを供給する最下層メタル８の面積を基本回路ブロック２とワンセル６との間のスペース等を利用して、そのスペース全体にわたって幅広に形成することで、ＬＳＩ１全体の低インピーダンスを実現する。
【選択図】 図１
【解決手段】内部に抵抗素子やトランジスタ、容量素子等を多数含んだ基本回路ブロック２と電気的に導通したパッド３と、パッド３と電気的に導通した保護回路５とを有する積層構造の半導体集積回路装置において、パッド３と保護回路５とが隣接するように形成したワンセル６とし、それら複数のワンセル６を基本回路ブロック２の周辺に配置する。更に、電源電圧Ｖｃｃを供給する最上層メタル７をワンセル６の外側に引き回し、接地電圧ＧＮＤを供給する最下層メタル８の面積を基本回路ブロック２とワンセル６との間のスペース等を利用して、そのスペース全体にわたって幅広に形成することで、ＬＳＩ１全体の低インピーダンスを実現する。
【選択図】 図１
Description
【０００１】
【発明の属する技術分野】
本発明は、半導体集積回路装置における保護回路に関するものであり、特に半導体集積回路装置内部の不要な配線を省略し、且つ配線の低インピーダンス化を実現するものである。
【０００２】
【従来の技術】
一般に半導体集積回路装置は、外部から過大の入力電圧が入力端子に印加されると内部回路が破壊されてしまう可能性があり、その破壊を未然に防ぐために各種の入力保護回路が内蔵されている。
【０００３】
例えば、ポリシリコンゲートのＭＯＳ型集積回路においては、図６に示すような保護回路８０が設けられている。この保護回路８０は、２つの保護ダイオードＤ３、Ｄ４を直列に接続して構成されている。当該保護ダイオードＤ３のカソード側はＶｃｃ（電源電圧）に、保護ダイオードＤ４のアノード側はＧＮＤ（接地電圧）にそれぞれ接続されている。そして、２つの保護ダイオードＤ３、Ｄ４の接続点８３に入力端子８１が接続され、また接続点８３から出力端子８２が取り出され内部回路へと接続されている。
【０００４】
一般に、保護回路８０の入力端子８１に外部から静電気等により過大な電圧が入力される。ここで、Ｖｃｃよりも高い電圧が印加された場合、保護ダイオードＤ３が導通して接続点８３の電圧レベルをクランプし、出力端子８２より先の内部回路に高電圧が印加されることを抑制する。また、ＧＮＤレベルを下回る負の高電圧が印加された場合、保護ダイオードＤ４が導通して接続点８３の電圧レベルをクランプし、出力端子８２より先の内部回路に負の高電圧が印加されることを抑制する。
【０００５】
図７は、保護回路８０をＬＳＩ１００内に備えた従来の半導体集積回路装置を示す平面図である。同図では、一例として、ＬＳＩ１００に３つの基本回路ブロック１０１Ａ〜１０１Ｃと、１６個のパッド１０２Ａ〜１０２Ｐ、そして１６個の保護回路１０４Ａ〜１０４Ｐを配置したものを示した。ここで、基本回路ブロックとは、その内部に抵抗素子やトランジスタ、容量素子等を多数含んだ回路をいう。
【０００６】
各パッド１０２Ａ〜１０２Ｐは、基本回路ブロック１０１Ａ〜１０１Ｃと配線１０３を介して接続されている。また、各保護回路１０４Ａ〜１０４Ｐは、各パッド１０２Ａ〜１０２Ｐの１つ１つとそれぞれ電気的に導通するように配線１０５を介して接続されている。
【０００７】
このとき、保護回路１０４Ａ〜１０４Ｐの各保護回路は、図６に示す保護回路８０を内部に備えたものであり、当該保護回路１０４Ａ〜１０４ＰはＬＳＩ１００に形成されたＶｃｃ配線及びＧＮＤ配線と電気的に導通するために上下に２本の配線（不図示）を必要とする。また、当該保護回路１０４Ａ〜１０４Ｐの１回路が占める面積は、パッド１０２Ａ〜１０２Ｐの１個が占める面積のおよそ１／３〜１／２程度である。
【０００８】
通常、図７に示す半導体集積回路装置のレイアウトパターンを決定するときは、以下の手順でそれぞれの素子配置を決定する。
【０００９】
第１に、３つの基本回路ブロック１０１Ａ〜１０１ＣをＬＳＩ１００上の略中央位置となるように配置する。この３つの基本回路ブロックの位置関係は、チップサイズやその機能面を考慮して決定される。図７では、一番面積の広い基本回路ブロック１０１Ｃに対して、同面積を有する２つの基本回路ブロック１０１Ａ，１０１Ｂをそれぞれ平行となるように配置した。
【００１０】
第２に、パッド１０２Ａ〜１０２Ｐを３つの基本回路ブロック１０１Ａ〜１０１Ｃの周囲に略等間隔となるように配置していく。
【００１１】
第３に、保護回路１０４Ａ〜１０４ＰをＬＳＩ１００内に配置する。このとき、保護回路１０４Ａ〜１０４Ｐの１個が占める面積は、パッド１０２Ａ〜１０２Ｐの１個が占める面積と比較して小さいため、各保護回路１０４Ａ〜１０４Ｐは上述した基本回路ブロック１０１Ａ〜１０１Ｃとパッド１０２Ａ〜１０２Ｐとが形成する隙間、いわゆるデッドスペースを利用して配置していくことになる。
【００１２】
その後、基本回路ブロック１０１Ａ〜１０１Ｃとパッド１０２Ａ〜１０２Ｐとを電気的に導通させるために配線１０３と、各パッド１０２Ａ〜１０２Ｐと各保護回路１０４Ａ〜１０４Ｐとをそれぞれ電気的に導通させるために配線１０５とを、それぞれ配置する。加えて、保護回路１０４Ａ〜１０４Ｐは、Ｖｃｃ配線、ＧＮＤ配線と導通する配線を別途配置する。
【００１３】
上述した技術は、例えば以下の特許文献に記載されている。
【００１４】
【特許文献】
特開２００１−１２７２４９号公報
【００１５】
【発明が解決しようとする課題】
ところが、上述した図７に示す従来の半導体集積回路装置の各素子を配置すると、以下の課題が挙げられる。
【００１６】
第１に、ＬＳＩ１００上のいわゆるデッドスペースを利用して、保護回路１０４Ａ〜１０４Ｐを配置しているため、配線１０３と配線１０５とが交差する箇所が生じる。例えば、図７のＬＳＩ１００右端下のパッド１０２Ａ、保護回路１０４Ａに着目すると、配線１０３と配線１０５とが交差する。
【００１７】
斯様に、配線１０３と配線１０５とが交差すると予期せぬトラブル（例えば、信号線のショートや相互干渉）が生じる可能性がある。更には、これらの配線１０３、１０５と保護回路１０４Ａ〜１０４ＰがＶｃｃ配線とＧＮＤ配線とにそれぞれ導通するための配線とが複雑に絡み合うことになる。そのため、配線間の層間絶縁膜の膜厚を更に厚くしたり、又はビアホールの数を予定以上に必要としたり、レイアウトパターン設計の段階では予想できなかった様々な弊害が生じてくる。
【００１８】
第２に、近年の半導体集積回路装置は構造が積層化しており、その結果製造プロセスも複雑になっている。このため、半導体集積回路装置では配線数が増大し、配線インピーダンスが高くなり、ＬＳＩ１００の特性を十分に発揮できなくなるという欠点があった。
【００１９】
【課題を解決するための手段】
そこで、本発明は上記欠点に鑑みて発明されたものであり、基本回路ブロックと電気的に接続されたパッドと、当該パッドと電気的に接続された保護回路と、当該保護回路に第１の電位を供給する第１のメタル配線と、当該保護回路に前記第１の電位と異なる第２の電位を供給する第２のメタル配線とを有するものである。そして、本発明ではパッドと保護回路とが互いに隣接して配置され、あるいはパッドと保護回路とが１つのセルで構成され、複数の当該セルが基本回路ブロックの周辺に配置される。更に、本発明では第１のメタル配線が複数のセルの外側に配置され、第２のメタル配線が複数の基本回路ブロックと複数のセルとの間の領域全体にわたって形成されている半導体集積回路装置を提供することで、ＧＮＤ配線の低インピーダンス化を実現したものである。
【００２０】
【発明の実施の形態】
図１〜図５を参照しながら本発明の実施形態について説明する。
【００２１】
図１は本発明の半導体集積回路装置（以下、ＬＳＩ１と称す）の平面図である。
【００２２】
基本回路ブロック２の周囲にパッド３を形成し、基本回路ブロック２とパッド３とを配線４を介して、電気的に導通するように形成する。このとき、基本回路ブロック２とは、その内部に抵抗素子やトランジスタ、容量素子等を多数含んだ回路をいう。
【００２３】
配線４は基本回路ブロック２とパッド３の両者を接続するメタル配線である。パッド３と隣接するように配置された保護回路５は、等価回路としては図６に示した保護回路８０と同じであり、直列に接続された２つのダイオードから構成される。
【００２４】
本実施形態では、略中央に３つの基本回路ブロック２と、１６個のパッド３を配置したものを示した。また、ここで基本回路ブロック２、パッド３の数に特に限定はない。
【００２５】
本実施形態では各パッド３と隣接するように静電破壊防止用の各保護回路５を形成し、これらを同様にワンセル６として扱う。
【００２６】
図１に示す半導体集積回路装置は積層構造を成し、その内部に複数のメタル（金属）配線が形成される。本実施形態では、当該複数のメタル配線の中で最上層メタル７と最下層メタル８とを、規則的に配列した複数のワンセル６の外側及び内側に形成する。ここで、最上層メタル７にはＶｃｃ（電源電圧）が供給され、最下層メタル８にはＧＮＤ（接地電圧）が供給されている。また、最上層メタル７はＶｃｃ配線を形成し、最下層メタル８はＧＮＤ配線を形成する。そして、Ｖｃｃ配線とＧＮＤ配線は基本回路ブロック２や保護回路５にＶｃｃ、ＧＮＤを供給する。
【００２７】
当該最下層メタル８は、当該ＬＳＩ１の基本回路ブロック２とワンセル６の間の回路領域として利用されていないスペース全体にわたって幅広に形成される。具体的には、当該最下層メタル８が基本回路ブロック２及び複数のセル６に近接する位置まで、ショートが生じない限りにおいて隙間なく形成される。
【００２８】
尚、図１では３個の基本回路ブロック２を採用した例を開示したため、当該最下層メタル８は３つの領域に分離されており、そのための離間距離（隙間）は最低限度必要となる。つまり、本実施形態では最下層メタル８で形成されるＧＮＤ配線のインピーダンスを最も低くするためには、各基本回路ブロック２と各セル６との間に形成される不必要な隙間は一切排除することが望ましい。
【００２９】
また、必要に応じて基本回路ブロック２とセル６との間に最下層メタル８を形成することに加え、隣接する各セル６同士の間の利用されていないスペースにも当該最下層メタル８をＧＮＤ配線として、そのスペースの全体にわたって形成するものであってもよい。同様に、必要に応じて基本回路ブロック２とセル６との間に最下層メタル８を形成することに加え、隣接する各基本回路ブロック２同士の間の利用されていないスペースにも当該スペース全体にわたって、最下層メタル８をＧＮＤ配線として形成するものであってもよい。
【００３０】
図２は、図１のＬＳＩ１を斜め上方から見た斜視図である。説明の都合上、図１の配線４は省略した。層間絶縁膜９は、ＬＳＩ１の表面に形成された層間絶縁膜である。また、各ワンセル６はＬＳＩ１の各辺に沿って各辺ごとに同一方向となるように、一定の規則性を維持して形成されるパッド３と保護回路５の一体化物である。
【００３１】
ここで、最上層メタル７はアルミのスパッタリングによって形成され、一定の幅を保持したまま複数のワンセル６の外側に沿って引き回し、各保護回路５の外側のダイオードＤ１と接続される。
【００３２】
このように、最上層メタル７は複数のワンセル６の外側に沿って引き回して形成されることで、当該最上層メタル７の面積の拡大を図り、当該最上層メタル７と接続されたＶｃｃ配線の低インピーダンス化を実現しようとするためのものである。
【００３３】
また、ここで最下層メタル８は最上層メタル７と同様にアルミのスパッタリングによって形成され、図１で上述したように複数の各基本回路ブロック２と複数の各ワンセル６との間のスペース全体にわたって幅広に形成する。尚、当該最下層メタル８は各保護回路５の内側のダイオードＤ２と接続される。
【００３４】
このように、ＧＮＤ配線を形成する最下層メタル８は複数のワンセル６の内側に広く形成されることで、当該最下層メタル８の面積拡大を図り、当該最下層メタル８と接続されたＧＮＤ配線の低インピーダンス化を実現しようとするためのものである。
【００３５】
図３は、ワンセル６を拡大した平面図である。
【００３６】
最上層メタル７は一定の幅を維持したまま、ワンセル６の外側に沿って集積回路チップの周辺に形成され、保護回路５のダイオードＤ１の表面と連続したメタル配線である。
【００３７】
また、最下層メタル８は、ワンセル６の内側に形成された面積の広いメタル配線である。ここで、当該最下層メタル８は層間絶縁膜９よりも深く、後述する酸化膜２４の表面に形成されるものである。
【００３８】
ワンセル６はパッド３と保護回路５とから成る。パッド３は面積の大きい矩形状のパッド設置部３ａと面積の小さい矩形状のパッド引き出し部３ｂとを連続的に形成したものである。
【００３９】
当該パッド設置部３ａは、図１に示した基本回路ブロック２と配線４により電気的に接続され、その上にボンディングワイヤ（不図示）を形成する。パッド引き出し部３ｂは、パッド設置部３ａと連続して形成され、その下に形成された保護回路５と直接接続される。保護回路５は直列に接続された２つのダイオードＤ１、Ｄ２から構成されている。
【００４０】
最下層メタル８はダイオードＤ２の最下層と連続し、ワンセル６の内側の基本回路ブロック２との間のスペース全体にわたって広く形成される。
【００４１】
以下、図４、図５を参照しながら、上記ワンセル６の断面図について説明する。図４は図３のＸ１−Ｘ２線の断面図であり、図５は図３のＹ１−Ｙ２線の断面図である。しかし、図４、図５は説明の便宜上、図３の同一構成要素よりも拡大した図を示した。
【００４２】
以下、図４について説明する。
【００４３】
Ｐ型の半導体基板２０上にＮ型の半導体層２１が形成される。半導体層２１は素子分離層２３、２３ａによって電気的に分割される。素子分離層２３ａは、保護回路５の２つのダイオードＤ１、Ｄ２を隔てる素子分離層である。つまり、素子分離層２３ａの手前側にダイオードＤ１が、奥手側にダイオードＤ２がそれぞれ配置される。酸化膜２４は半導体層２１の主表面に、熱酸化によって形成されたシリコン酸化膜である。
【００４４】
層間絶縁膜９は当該酸化膜２４上に形成された層間絶縁膜であり、その内部には、金属で形成した複数のメタル層（例えば図中の最下層メタル８、２６、及び中間層メタル２７）と当該メタル層を電気的に導通させる複数のコンタクトホール２８Ａ、２８Ｂが形成されている。また、図２、図３に示した基本回路ブロック２も当該層間絶縁膜９の内部に形成されたものである。
【００４５】
次に、層間絶縁膜９内部の各メタル層等について説明する。酸化膜２４の表面所望位置に、最下層メタル２６が形成され、保護回路５のダイオードＤ１、Ｄ２の接続点とコンタクトをとる。ここで、最下層メタル２６とは、図３の最下層メタル８と連続した同一平面上のメタル配線であり、保護ダイオードＤ２内の最下層メタルである。
【００４６】
最下層メタル２６の上方には、コンタクトホール２８Ａ、中間層メタル２７、コンタクトホール２８Ｂを介してパッド３と導通している。尚、ここでは、層間絶縁膜９内のメタル層が２層（最下層メタル２６と中間層メタル２７）の例を開示したが、本実施形態ではそのメタル層の数に制限はない。つまり、最下層メタル２６と中間層メタル２７との間に他の中間層メタルが何層あってもよい。図４中左に位置する最下層メタル８はワンセル６外の最下層メタル８であり、隣接する他のワンセル６との素子分離層２３上方まで延在する。
【００４７】
パッド３のパッド設置部３ａは、最上層のコンタクトホール２８Ｂと接続されると共に、層間絶縁膜９の表面上の所望位置に形成され、パッド設置部３ａ上には、ボンディングワイヤ２９が形成される。当該ボンディングワイヤ２９は、パッド設置部３ａ上に基本回路ブロック２と電気的に導通するように形成される。ここで、当該パッド設置部３ａ下には、特に制限はなく、ディープトレンチなどの構造を設けてもなんら問題はない。
【００４８】
Ｖｃｃ配線を形成する最上層メタル７は、保護回路５よりも外側の層間絶縁膜９上に一定の幅を有するように形成される。
【００４９】
本実施形態では、図１、図２の最上層メタル７とパッド３とが同一のスパッタリングで形成された場合も含み、この場合、当該パッド３がワンセル６の最上層に位置するメタル配線となり、最上層メタル７と同じ膜厚を有する。また、当該最上層メタル７と当該パッド３とを別途形成し、膜厚の異なるものとしてもよい。
【００５０】
以下、図５について説明する。
【００５１】
Ｐ型の半導体基板２０上に形成した半導体層２１は、複数の素子分離層２３で電気的に分割される。当該素子分離層２３によってダイオードＤ１とダイオードＤ２が分離され、当該半導体層２１の主表面には酸化膜２４が被覆される。
【００５２】
両ダイオードＤ１、Ｄ２は共に、半導体層２１の主表面から拡散によって形成されたＰ層３０Ａ、３０Ｂを有する。当該Ｐ層３０ＡはダイオードＤ１のＰ型の拡散層であり、Ｐ層３０ＢはダイオードＤ２のＰ型の拡散層である。
【００５３】
最下層メタル２６Ａ、２６Ｂ、２６Ｃは、同一平面（同じメタル層）上のメタル配線であり、酸化膜２４上に形成され、ダイオードＤ１、Ｄ２のＮ型の半導体層２１及びＰ型の拡散層であるＰ層３０Ａ、３０Ｂとコンタクトをとるために、当該酸化膜２４上にそれぞれパターニングされる。
【００５４】
ここで、最下層メタル２６Ａは、ダイオードＤ１のＰ層３０ＡとダイオードＤ２のＮ層とを電気的に接続させる金属配線である。当該最下層メタル２６Ａは、コンタクトホール２８Ａを介して中間層メタル２７に接続され、当該中間層メタル２７は別のコンタクトホール２８Ｂを介してパッド３のパッド引き出し部３ｂに接続される。
【００５５】
また、最下層メタル２６Ｂは、ダイオードＤ１のＮ層と接続された金属配線であり、同様にコンタクトホール２８Ａ、中間層メタル２７、コンタクトホール２８Ｂを介して、層間絶縁膜９上に形成した最上層メタル７と電気的に接続させる。
【００５６】
また、最下層メタル２６Ｃは、ダイオードＤ２のＰ層３０Ｂと電気的に接続する金属配線であり、当該最下層メタル２６ＣのうちダイオードＤ２よりも外側（図中右側）に、当該ワンセル６と隣接する他のワンセル６に近接する位置まで延在する。そして、最下層メタル２６Ｂに最上層メタル７を介して電源電圧Ｖｃｃが供給され、最下層メタル２６Ｃに接地電圧ＧＮＤが供給される。
【００５７】
ここで、前述した各保護回路を構成する各ダイオードＤ１と各ダイオードＤ２にそれぞれ接地電圧ＧＮＤ及び電源電圧Ｖｃｃを供給するＧＮＤ配線及びＶｃｃ配線（不図示）はそれぞれ各保護回路５に対応する各基本回路ブロック２に接続されている。
【００５８】
上述したように、本実施形態では図４、図５の断面を有する図３のワンセル６を多数、整然と配置することで図１、図２に示す半導体集積回路装置が形成される。
【００５９】
ここで、図４、図５において、最上層メタル７とパッド３とを別途の工程で形成した場合、最上層メタル７とパッド３の膜厚を相違するように形成してもよい。例えば、Ｖｃｃ配線のインピーダンスを特別に低くしたい場合、最上層メタル７の膜厚をパッド３の膜厚よりも（例えば２倍程度となるように）極端に厚く形成してもよい。
【００６０】
以上より、本発明では以下の効果を有する
パッド３と保護回路５が一体となったワンセル６であるため、パッド３と保護回路５とを接続する配線が不要となる。これにより、ワンセル６と各基本回路ブロック２とが１本の配線４で接続され、無用な配線同士の交差が生じなくなり、ショート等のトラブルの可能性が低減できる。また、従来技術に見られるような保護回路を電源電圧Ｖｃｃ、接地電源ＧＮＤに接続するメタル配線を別途形成する工程が省略できる。
【００６１】
また、パッド３と保護回路５が一体となったワンセル６であるため、パターン設計段階において、一度同じものを作製すれば、あとは同じものを多数コピーすれば良いというメリットを有する。しかし、従来技術では各保護回路１０４Ａ〜１０４ＰをＬＳＩ１００内のデッドスペースに配置する手間を要していた。したがって、本発明ではすでに一体となったワンセル６で取り扱うため、それらの無用な手間を省き、作業効率が向上する。強いては設計から完成までの時間を大いに短縮できる。
【００６２】
更には、保護回路用の配線と信号配線用との交差がなくなるので、非常に高性能な信号配線を行うことが可能である。
【００６３】
加えて、最下層メタル８を複数の各ワンセル６の内側に最下層メタル８の面積を設計上可能な限り大きく形成することで、ＧＮＤ配線のインピーダンスを低く設定することができる。
【００６４】
また、Ｖｃｃ配線を形成する最上層メタル７を複数の各ワンセル６の外側に沿って形成し、当該最上層メタル７の面積を大きく形成することでＶｃｃ配線のインピーダンスを低く設定することができる。加えて、最上層メタル７の膜厚を設計上可能な限り厚く形成することで、Ｖｃｃ配線のインピーダンスを更に低く設定することができる。
【００６５】
更には、上述した最上層メタル７をワンセル６の外側に引き回すこと、当該最上層メタル７の膜厚を厚く形成すること、最下層メタル８をワンセル６の内側に引き回して当該最下層メタル８の面積を可能な限り大きく形成すること、を必要に応じて選択し、あるいはそれらを同時に実施することで、本発明の半導体集積回路装置の配線インピーダンスを更に低減する相乗効果を有することが可能となる。更にいえば、本実施形態では、図１及び図２に示すように最下層メタル８を３個の基本回路ブロック２毎に３分割しているが、１つにまとめることで、更なる低インピーダンスが可能になる。しかし、上述したように各基本回路ブロック２毎に最下層メタル８を分割しておくことで、各基本回路ブロック２からのノイズの影響を防止することができる。
【００６６】
尚、本発明では図１のワンセル６が整然と配置されている旨について開示した。このとき、「整然と」とは保護回路５のＧＮＤ配線に形成された最下層メタル２６、最下層メタル８が接続するダイオードＤ２をＬＳＩの内側に配置し、Ｖｃｃ配線に接続された中間層メタル２７と接続するダイオードＤ１をＬＳＩの外側に配置することを意味する。加えて、パッドと保護回路とを互いに隣接して配置している場合、あるいはパッドと保護回路と一体化した各ワンセル６同士を等間隔で配置する場合も本発明は含む。
【００６７】
加えて、本実施形態ではワンセル６の外側の最上層メタル７に電源電圧Ｖｃｃを接続し、内側の最下層メタル８に接地電圧ＧＮＤを供給したものを開示したが、逆に最上層メタル７に接地電圧ＧＮＤを供給し、最下層メタル８に電源電圧Ｖｃｃを供給してもよい。この場合、保護回路のダイオードの向きは、上述した実施例とは反対となる。
【００６８】
また、本発明の実施形態では保護回路５がダイオードである場合の例を開示したが、ＭＯＳトランジスタ、バイポーラトランジスタ、ＰＩＮダイオード、クランプ回路等であってもよい。
【００６９】
【発明の効果】
本発明の半導体集積回路装置によれば、パッドと保護回路とを互いに隣接して配置しているので、あるいはパッドと保護回路とをワンセル化し、基本回路ブロックの周辺に複数個配置しているので、配線間の交差を防止し、回路特性への悪影響を防止できる。また、本発明の半導体集積回路装置によれば、ＧＮＤ配線を基本回路ブロックとワンセルとの間のスペース等を利用して、そのスペース全体にわたって幅広に形成することで接地配線の低インピーダンス化を図ることができる。
【図面の簡単な説明】
【図１】本発明の半導体集積回路装置に係る実施形態を示す平面図である。
【図２】本発明の半導体集積回路装置に係る実施形態を示す斜視図である。
【図３】本発明の半導体集積回路装置に係る実施形態を示す平面図である。
【図４】本発明の半導体集積回路装置に係る実施形態を示す断面図である。
【図５】本発明の半導体集積回路装置に係る実施形態を示す断面図である。
【図６】保護回路を示す回路図である。
【図７】従来の半導体集積回路装置を示す平面図である。
【発明の属する技術分野】
本発明は、半導体集積回路装置における保護回路に関するものであり、特に半導体集積回路装置内部の不要な配線を省略し、且つ配線の低インピーダンス化を実現するものである。
【０００２】
【従来の技術】
一般に半導体集積回路装置は、外部から過大の入力電圧が入力端子に印加されると内部回路が破壊されてしまう可能性があり、その破壊を未然に防ぐために各種の入力保護回路が内蔵されている。
【０００３】
例えば、ポリシリコンゲートのＭＯＳ型集積回路においては、図６に示すような保護回路８０が設けられている。この保護回路８０は、２つの保護ダイオードＤ３、Ｄ４を直列に接続して構成されている。当該保護ダイオードＤ３のカソード側はＶｃｃ（電源電圧）に、保護ダイオードＤ４のアノード側はＧＮＤ（接地電圧）にそれぞれ接続されている。そして、２つの保護ダイオードＤ３、Ｄ４の接続点８３に入力端子８１が接続され、また接続点８３から出力端子８２が取り出され内部回路へと接続されている。
【０００４】
一般に、保護回路８０の入力端子８１に外部から静電気等により過大な電圧が入力される。ここで、Ｖｃｃよりも高い電圧が印加された場合、保護ダイオードＤ３が導通して接続点８３の電圧レベルをクランプし、出力端子８２より先の内部回路に高電圧が印加されることを抑制する。また、ＧＮＤレベルを下回る負の高電圧が印加された場合、保護ダイオードＤ４が導通して接続点８３の電圧レベルをクランプし、出力端子８２より先の内部回路に負の高電圧が印加されることを抑制する。
【０００５】
図７は、保護回路８０をＬＳＩ１００内に備えた従来の半導体集積回路装置を示す平面図である。同図では、一例として、ＬＳＩ１００に３つの基本回路ブロック１０１Ａ〜１０１Ｃと、１６個のパッド１０２Ａ〜１０２Ｐ、そして１６個の保護回路１０４Ａ〜１０４Ｐを配置したものを示した。ここで、基本回路ブロックとは、その内部に抵抗素子やトランジスタ、容量素子等を多数含んだ回路をいう。
【０００６】
各パッド１０２Ａ〜１０２Ｐは、基本回路ブロック１０１Ａ〜１０１Ｃと配線１０３を介して接続されている。また、各保護回路１０４Ａ〜１０４Ｐは、各パッド１０２Ａ〜１０２Ｐの１つ１つとそれぞれ電気的に導通するように配線１０５を介して接続されている。
【０００７】
このとき、保護回路１０４Ａ〜１０４Ｐの各保護回路は、図６に示す保護回路８０を内部に備えたものであり、当該保護回路１０４Ａ〜１０４ＰはＬＳＩ１００に形成されたＶｃｃ配線及びＧＮＤ配線と電気的に導通するために上下に２本の配線（不図示）を必要とする。また、当該保護回路１０４Ａ〜１０４Ｐの１回路が占める面積は、パッド１０２Ａ〜１０２Ｐの１個が占める面積のおよそ１／３〜１／２程度である。
【０００８】
通常、図７に示す半導体集積回路装置のレイアウトパターンを決定するときは、以下の手順でそれぞれの素子配置を決定する。
【０００９】
第１に、３つの基本回路ブロック１０１Ａ〜１０１ＣをＬＳＩ１００上の略中央位置となるように配置する。この３つの基本回路ブロックの位置関係は、チップサイズやその機能面を考慮して決定される。図７では、一番面積の広い基本回路ブロック１０１Ｃに対して、同面積を有する２つの基本回路ブロック１０１Ａ，１０１Ｂをそれぞれ平行となるように配置した。
【００１０】
第２に、パッド１０２Ａ〜１０２Ｐを３つの基本回路ブロック１０１Ａ〜１０１Ｃの周囲に略等間隔となるように配置していく。
【００１１】
第３に、保護回路１０４Ａ〜１０４ＰをＬＳＩ１００内に配置する。このとき、保護回路１０４Ａ〜１０４Ｐの１個が占める面積は、パッド１０２Ａ〜１０２Ｐの１個が占める面積と比較して小さいため、各保護回路１０４Ａ〜１０４Ｐは上述した基本回路ブロック１０１Ａ〜１０１Ｃとパッド１０２Ａ〜１０２Ｐとが形成する隙間、いわゆるデッドスペースを利用して配置していくことになる。
【００１２】
その後、基本回路ブロック１０１Ａ〜１０１Ｃとパッド１０２Ａ〜１０２Ｐとを電気的に導通させるために配線１０３と、各パッド１０２Ａ〜１０２Ｐと各保護回路１０４Ａ〜１０４Ｐとをそれぞれ電気的に導通させるために配線１０５とを、それぞれ配置する。加えて、保護回路１０４Ａ〜１０４Ｐは、Ｖｃｃ配線、ＧＮＤ配線と導通する配線を別途配置する。
【００１３】
上述した技術は、例えば以下の特許文献に記載されている。
【００１４】
【特許文献】
特開２００１−１２７２４９号公報
【００１５】
【発明が解決しようとする課題】
ところが、上述した図７に示す従来の半導体集積回路装置の各素子を配置すると、以下の課題が挙げられる。
【００１６】
第１に、ＬＳＩ１００上のいわゆるデッドスペースを利用して、保護回路１０４Ａ〜１０４Ｐを配置しているため、配線１０３と配線１０５とが交差する箇所が生じる。例えば、図７のＬＳＩ１００右端下のパッド１０２Ａ、保護回路１０４Ａに着目すると、配線１０３と配線１０５とが交差する。
【００１７】
斯様に、配線１０３と配線１０５とが交差すると予期せぬトラブル（例えば、信号線のショートや相互干渉）が生じる可能性がある。更には、これらの配線１０３、１０５と保護回路１０４Ａ〜１０４ＰがＶｃｃ配線とＧＮＤ配線とにそれぞれ導通するための配線とが複雑に絡み合うことになる。そのため、配線間の層間絶縁膜の膜厚を更に厚くしたり、又はビアホールの数を予定以上に必要としたり、レイアウトパターン設計の段階では予想できなかった様々な弊害が生じてくる。
【００１８】
第２に、近年の半導体集積回路装置は構造が積層化しており、その結果製造プロセスも複雑になっている。このため、半導体集積回路装置では配線数が増大し、配線インピーダンスが高くなり、ＬＳＩ１００の特性を十分に発揮できなくなるという欠点があった。
【００１９】
【課題を解決するための手段】
そこで、本発明は上記欠点に鑑みて発明されたものであり、基本回路ブロックと電気的に接続されたパッドと、当該パッドと電気的に接続された保護回路と、当該保護回路に第１の電位を供給する第１のメタル配線と、当該保護回路に前記第１の電位と異なる第２の電位を供給する第２のメタル配線とを有するものである。そして、本発明ではパッドと保護回路とが互いに隣接して配置され、あるいはパッドと保護回路とが１つのセルで構成され、複数の当該セルが基本回路ブロックの周辺に配置される。更に、本発明では第１のメタル配線が複数のセルの外側に配置され、第２のメタル配線が複数の基本回路ブロックと複数のセルとの間の領域全体にわたって形成されている半導体集積回路装置を提供することで、ＧＮＤ配線の低インピーダンス化を実現したものである。
【００２０】
【発明の実施の形態】
図１〜図５を参照しながら本発明の実施形態について説明する。
【００２１】
図１は本発明の半導体集積回路装置（以下、ＬＳＩ１と称す）の平面図である。
【００２２】
基本回路ブロック２の周囲にパッド３を形成し、基本回路ブロック２とパッド３とを配線４を介して、電気的に導通するように形成する。このとき、基本回路ブロック２とは、その内部に抵抗素子やトランジスタ、容量素子等を多数含んだ回路をいう。
【００２３】
配線４は基本回路ブロック２とパッド３の両者を接続するメタル配線である。パッド３と隣接するように配置された保護回路５は、等価回路としては図６に示した保護回路８０と同じであり、直列に接続された２つのダイオードから構成される。
【００２４】
本実施形態では、略中央に３つの基本回路ブロック２と、１６個のパッド３を配置したものを示した。また、ここで基本回路ブロック２、パッド３の数に特に限定はない。
【００２５】
本実施形態では各パッド３と隣接するように静電破壊防止用の各保護回路５を形成し、これらを同様にワンセル６として扱う。
【００２６】
図１に示す半導体集積回路装置は積層構造を成し、その内部に複数のメタル（金属）配線が形成される。本実施形態では、当該複数のメタル配線の中で最上層メタル７と最下層メタル８とを、規則的に配列した複数のワンセル６の外側及び内側に形成する。ここで、最上層メタル７にはＶｃｃ（電源電圧）が供給され、最下層メタル８にはＧＮＤ（接地電圧）が供給されている。また、最上層メタル７はＶｃｃ配線を形成し、最下層メタル８はＧＮＤ配線を形成する。そして、Ｖｃｃ配線とＧＮＤ配線は基本回路ブロック２や保護回路５にＶｃｃ、ＧＮＤを供給する。
【００２７】
当該最下層メタル８は、当該ＬＳＩ１の基本回路ブロック２とワンセル６の間の回路領域として利用されていないスペース全体にわたって幅広に形成される。具体的には、当該最下層メタル８が基本回路ブロック２及び複数のセル６に近接する位置まで、ショートが生じない限りにおいて隙間なく形成される。
【００２８】
尚、図１では３個の基本回路ブロック２を採用した例を開示したため、当該最下層メタル８は３つの領域に分離されており、そのための離間距離（隙間）は最低限度必要となる。つまり、本実施形態では最下層メタル８で形成されるＧＮＤ配線のインピーダンスを最も低くするためには、各基本回路ブロック２と各セル６との間に形成される不必要な隙間は一切排除することが望ましい。
【００２９】
また、必要に応じて基本回路ブロック２とセル６との間に最下層メタル８を形成することに加え、隣接する各セル６同士の間の利用されていないスペースにも当該最下層メタル８をＧＮＤ配線として、そのスペースの全体にわたって形成するものであってもよい。同様に、必要に応じて基本回路ブロック２とセル６との間に最下層メタル８を形成することに加え、隣接する各基本回路ブロック２同士の間の利用されていないスペースにも当該スペース全体にわたって、最下層メタル８をＧＮＤ配線として形成するものであってもよい。
【００３０】
図２は、図１のＬＳＩ１を斜め上方から見た斜視図である。説明の都合上、図１の配線４は省略した。層間絶縁膜９は、ＬＳＩ１の表面に形成された層間絶縁膜である。また、各ワンセル６はＬＳＩ１の各辺に沿って各辺ごとに同一方向となるように、一定の規則性を維持して形成されるパッド３と保護回路５の一体化物である。
【００３１】
ここで、最上層メタル７はアルミのスパッタリングによって形成され、一定の幅を保持したまま複数のワンセル６の外側に沿って引き回し、各保護回路５の外側のダイオードＤ１と接続される。
【００３２】
このように、最上層メタル７は複数のワンセル６の外側に沿って引き回して形成されることで、当該最上層メタル７の面積の拡大を図り、当該最上層メタル７と接続されたＶｃｃ配線の低インピーダンス化を実現しようとするためのものである。
【００３３】
また、ここで最下層メタル８は最上層メタル７と同様にアルミのスパッタリングによって形成され、図１で上述したように複数の各基本回路ブロック２と複数の各ワンセル６との間のスペース全体にわたって幅広に形成する。尚、当該最下層メタル８は各保護回路５の内側のダイオードＤ２と接続される。
【００３４】
このように、ＧＮＤ配線を形成する最下層メタル８は複数のワンセル６の内側に広く形成されることで、当該最下層メタル８の面積拡大を図り、当該最下層メタル８と接続されたＧＮＤ配線の低インピーダンス化を実現しようとするためのものである。
【００３５】
図３は、ワンセル６を拡大した平面図である。
【００３６】
最上層メタル７は一定の幅を維持したまま、ワンセル６の外側に沿って集積回路チップの周辺に形成され、保護回路５のダイオードＤ１の表面と連続したメタル配線である。
【００３７】
また、最下層メタル８は、ワンセル６の内側に形成された面積の広いメタル配線である。ここで、当該最下層メタル８は層間絶縁膜９よりも深く、後述する酸化膜２４の表面に形成されるものである。
【００３８】
ワンセル６はパッド３と保護回路５とから成る。パッド３は面積の大きい矩形状のパッド設置部３ａと面積の小さい矩形状のパッド引き出し部３ｂとを連続的に形成したものである。
【００３９】
当該パッド設置部３ａは、図１に示した基本回路ブロック２と配線４により電気的に接続され、その上にボンディングワイヤ（不図示）を形成する。パッド引き出し部３ｂは、パッド設置部３ａと連続して形成され、その下に形成された保護回路５と直接接続される。保護回路５は直列に接続された２つのダイオードＤ１、Ｄ２から構成されている。
【００４０】
最下層メタル８はダイオードＤ２の最下層と連続し、ワンセル６の内側の基本回路ブロック２との間のスペース全体にわたって広く形成される。
【００４１】
以下、図４、図５を参照しながら、上記ワンセル６の断面図について説明する。図４は図３のＸ１−Ｘ２線の断面図であり、図５は図３のＹ１−Ｙ２線の断面図である。しかし、図４、図５は説明の便宜上、図３の同一構成要素よりも拡大した図を示した。
【００４２】
以下、図４について説明する。
【００４３】
Ｐ型の半導体基板２０上にＮ型の半導体層２１が形成される。半導体層２１は素子分離層２３、２３ａによって電気的に分割される。素子分離層２３ａは、保護回路５の２つのダイオードＤ１、Ｄ２を隔てる素子分離層である。つまり、素子分離層２３ａの手前側にダイオードＤ１が、奥手側にダイオードＤ２がそれぞれ配置される。酸化膜２４は半導体層２１の主表面に、熱酸化によって形成されたシリコン酸化膜である。
【００４４】
層間絶縁膜９は当該酸化膜２４上に形成された層間絶縁膜であり、その内部には、金属で形成した複数のメタル層（例えば図中の最下層メタル８、２６、及び中間層メタル２７）と当該メタル層を電気的に導通させる複数のコンタクトホール２８Ａ、２８Ｂが形成されている。また、図２、図３に示した基本回路ブロック２も当該層間絶縁膜９の内部に形成されたものである。
【００４５】
次に、層間絶縁膜９内部の各メタル層等について説明する。酸化膜２４の表面所望位置に、最下層メタル２６が形成され、保護回路５のダイオードＤ１、Ｄ２の接続点とコンタクトをとる。ここで、最下層メタル２６とは、図３の最下層メタル８と連続した同一平面上のメタル配線であり、保護ダイオードＤ２内の最下層メタルである。
【００４６】
最下層メタル２６の上方には、コンタクトホール２８Ａ、中間層メタル２７、コンタクトホール２８Ｂを介してパッド３と導通している。尚、ここでは、層間絶縁膜９内のメタル層が２層（最下層メタル２６と中間層メタル２７）の例を開示したが、本実施形態ではそのメタル層の数に制限はない。つまり、最下層メタル２６と中間層メタル２７との間に他の中間層メタルが何層あってもよい。図４中左に位置する最下層メタル８はワンセル６外の最下層メタル８であり、隣接する他のワンセル６との素子分離層２３上方まで延在する。
【００４７】
パッド３のパッド設置部３ａは、最上層のコンタクトホール２８Ｂと接続されると共に、層間絶縁膜９の表面上の所望位置に形成され、パッド設置部３ａ上には、ボンディングワイヤ２９が形成される。当該ボンディングワイヤ２９は、パッド設置部３ａ上に基本回路ブロック２と電気的に導通するように形成される。ここで、当該パッド設置部３ａ下には、特に制限はなく、ディープトレンチなどの構造を設けてもなんら問題はない。
【００４８】
Ｖｃｃ配線を形成する最上層メタル７は、保護回路５よりも外側の層間絶縁膜９上に一定の幅を有するように形成される。
【００４９】
本実施形態では、図１、図２の最上層メタル７とパッド３とが同一のスパッタリングで形成された場合も含み、この場合、当該パッド３がワンセル６の最上層に位置するメタル配線となり、最上層メタル７と同じ膜厚を有する。また、当該最上層メタル７と当該パッド３とを別途形成し、膜厚の異なるものとしてもよい。
【００５０】
以下、図５について説明する。
【００５１】
Ｐ型の半導体基板２０上に形成した半導体層２１は、複数の素子分離層２３で電気的に分割される。当該素子分離層２３によってダイオードＤ１とダイオードＤ２が分離され、当該半導体層２１の主表面には酸化膜２４が被覆される。
【００５２】
両ダイオードＤ１、Ｄ２は共に、半導体層２１の主表面から拡散によって形成されたＰ層３０Ａ、３０Ｂを有する。当該Ｐ層３０ＡはダイオードＤ１のＰ型の拡散層であり、Ｐ層３０ＢはダイオードＤ２のＰ型の拡散層である。
【００５３】
最下層メタル２６Ａ、２６Ｂ、２６Ｃは、同一平面（同じメタル層）上のメタル配線であり、酸化膜２４上に形成され、ダイオードＤ１、Ｄ２のＮ型の半導体層２１及びＰ型の拡散層であるＰ層３０Ａ、３０Ｂとコンタクトをとるために、当該酸化膜２４上にそれぞれパターニングされる。
【００５４】
ここで、最下層メタル２６Ａは、ダイオードＤ１のＰ層３０ＡとダイオードＤ２のＮ層とを電気的に接続させる金属配線である。当該最下層メタル２６Ａは、コンタクトホール２８Ａを介して中間層メタル２７に接続され、当該中間層メタル２７は別のコンタクトホール２８Ｂを介してパッド３のパッド引き出し部３ｂに接続される。
【００５５】
また、最下層メタル２６Ｂは、ダイオードＤ１のＮ層と接続された金属配線であり、同様にコンタクトホール２８Ａ、中間層メタル２７、コンタクトホール２８Ｂを介して、層間絶縁膜９上に形成した最上層メタル７と電気的に接続させる。
【００５６】
また、最下層メタル２６Ｃは、ダイオードＤ２のＰ層３０Ｂと電気的に接続する金属配線であり、当該最下層メタル２６ＣのうちダイオードＤ２よりも外側（図中右側）に、当該ワンセル６と隣接する他のワンセル６に近接する位置まで延在する。そして、最下層メタル２６Ｂに最上層メタル７を介して電源電圧Ｖｃｃが供給され、最下層メタル２６Ｃに接地電圧ＧＮＤが供給される。
【００５７】
ここで、前述した各保護回路を構成する各ダイオードＤ１と各ダイオードＤ２にそれぞれ接地電圧ＧＮＤ及び電源電圧Ｖｃｃを供給するＧＮＤ配線及びＶｃｃ配線（不図示）はそれぞれ各保護回路５に対応する各基本回路ブロック２に接続されている。
【００５８】
上述したように、本実施形態では図４、図５の断面を有する図３のワンセル６を多数、整然と配置することで図１、図２に示す半導体集積回路装置が形成される。
【００５９】
ここで、図４、図５において、最上層メタル７とパッド３とを別途の工程で形成した場合、最上層メタル７とパッド３の膜厚を相違するように形成してもよい。例えば、Ｖｃｃ配線のインピーダンスを特別に低くしたい場合、最上層メタル７の膜厚をパッド３の膜厚よりも（例えば２倍程度となるように）極端に厚く形成してもよい。
【００６０】
以上より、本発明では以下の効果を有する
パッド３と保護回路５が一体となったワンセル６であるため、パッド３と保護回路５とを接続する配線が不要となる。これにより、ワンセル６と各基本回路ブロック２とが１本の配線４で接続され、無用な配線同士の交差が生じなくなり、ショート等のトラブルの可能性が低減できる。また、従来技術に見られるような保護回路を電源電圧Ｖｃｃ、接地電源ＧＮＤに接続するメタル配線を別途形成する工程が省略できる。
【００６１】
また、パッド３と保護回路５が一体となったワンセル６であるため、パターン設計段階において、一度同じものを作製すれば、あとは同じものを多数コピーすれば良いというメリットを有する。しかし、従来技術では各保護回路１０４Ａ〜１０４ＰをＬＳＩ１００内のデッドスペースに配置する手間を要していた。したがって、本発明ではすでに一体となったワンセル６で取り扱うため、それらの無用な手間を省き、作業効率が向上する。強いては設計から完成までの時間を大いに短縮できる。
【００６２】
更には、保護回路用の配線と信号配線用との交差がなくなるので、非常に高性能な信号配線を行うことが可能である。
【００６３】
加えて、最下層メタル８を複数の各ワンセル６の内側に最下層メタル８の面積を設計上可能な限り大きく形成することで、ＧＮＤ配線のインピーダンスを低く設定することができる。
【００６４】
また、Ｖｃｃ配線を形成する最上層メタル７を複数の各ワンセル６の外側に沿って形成し、当該最上層メタル７の面積を大きく形成することでＶｃｃ配線のインピーダンスを低く設定することができる。加えて、最上層メタル７の膜厚を設計上可能な限り厚く形成することで、Ｖｃｃ配線のインピーダンスを更に低く設定することができる。
【００６５】
更には、上述した最上層メタル７をワンセル６の外側に引き回すこと、当該最上層メタル７の膜厚を厚く形成すること、最下層メタル８をワンセル６の内側に引き回して当該最下層メタル８の面積を可能な限り大きく形成すること、を必要に応じて選択し、あるいはそれらを同時に実施することで、本発明の半導体集積回路装置の配線インピーダンスを更に低減する相乗効果を有することが可能となる。更にいえば、本実施形態では、図１及び図２に示すように最下層メタル８を３個の基本回路ブロック２毎に３分割しているが、１つにまとめることで、更なる低インピーダンスが可能になる。しかし、上述したように各基本回路ブロック２毎に最下層メタル８を分割しておくことで、各基本回路ブロック２からのノイズの影響を防止することができる。
【００６６】
尚、本発明では図１のワンセル６が整然と配置されている旨について開示した。このとき、「整然と」とは保護回路５のＧＮＤ配線に形成された最下層メタル２６、最下層メタル８が接続するダイオードＤ２をＬＳＩの内側に配置し、Ｖｃｃ配線に接続された中間層メタル２７と接続するダイオードＤ１をＬＳＩの外側に配置することを意味する。加えて、パッドと保護回路とを互いに隣接して配置している場合、あるいはパッドと保護回路と一体化した各ワンセル６同士を等間隔で配置する場合も本発明は含む。
【００６７】
加えて、本実施形態ではワンセル６の外側の最上層メタル７に電源電圧Ｖｃｃを接続し、内側の最下層メタル８に接地電圧ＧＮＤを供給したものを開示したが、逆に最上層メタル７に接地電圧ＧＮＤを供給し、最下層メタル８に電源電圧Ｖｃｃを供給してもよい。この場合、保護回路のダイオードの向きは、上述した実施例とは反対となる。
【００６８】
また、本発明の実施形態では保護回路５がダイオードである場合の例を開示したが、ＭＯＳトランジスタ、バイポーラトランジスタ、ＰＩＮダイオード、クランプ回路等であってもよい。
【００６９】
【発明の効果】
本発明の半導体集積回路装置によれば、パッドと保護回路とを互いに隣接して配置しているので、あるいはパッドと保護回路とをワンセル化し、基本回路ブロックの周辺に複数個配置しているので、配線間の交差を防止し、回路特性への悪影響を防止できる。また、本発明の半導体集積回路装置によれば、ＧＮＤ配線を基本回路ブロックとワンセルとの間のスペース等を利用して、そのスペース全体にわたって幅広に形成することで接地配線の低インピーダンス化を図ることができる。
【図面の簡単な説明】
【図１】本発明の半導体集積回路装置に係る実施形態を示す平面図である。
【図２】本発明の半導体集積回路装置に係る実施形態を示す斜視図である。
【図３】本発明の半導体集積回路装置に係る実施形態を示す平面図である。
【図４】本発明の半導体集積回路装置に係る実施形態を示す断面図である。
【図５】本発明の半導体集積回路装置に係る実施形態を示す断面図である。
【図６】保護回路を示す回路図である。
【図７】従来の半導体集積回路装置を示す平面図である。
Claims (8)
- 基本回路ブロックと、
前記基本回路ブロックと電気的に接続されたパッドと、
前記パッドと電気的に接続された保護回路と、
前記保護回路に第１の電位を供給する第１のメタル配線と
前記保護回路に前記第１の電位と異なる第２の電位を供給する第２のメタル配線とを有し、
前記基本回路ブロックの周辺と前記パッドと前記保護回路とが互いに隣接して配置され、
前記第１のメタル配線が前記パッドと前記保護回路の外側に配置され、
前記第２のメタル配線が前記複数の基本回路ブロックと前記パッドとの間の領域全体に渡って形成されていることを特徴とする半導体集積回路装置。 - 基本回路ブロックと、
前記基本回路ブロックと電気的に接続されたパッドと、
前記パッドと電気的に接続された保護回路と、
前記保護回路に第１の電位を供給する第１のメタル配線と
前記保護回路に前記第１の電位と異なる第２の電位を供給する第２のメタル配線とを有し、
前記パッドと前記保護回路とが互いに隣接して配置された１つのセルで構成され、複数の当該セルが前記基本回路ブロックの周辺に配置されると共に、前記第１のメタル配線が前記複数のセルの外側に配置され、前記第２のメタル配線が前記複数の基本回路ブロックと前記複数のセルとの間の領域全体にわたって形成されていることを特徴とする半導体集積回路装置。 - 前記第２のメタル配線が前記複数の基本回路ブロック同士間の領域に形成されていることを特徴とする請求項２記載の半導体集積回路装置。
- 前記第２のメタル配線が前記複数のセル同士間の領域に形成されていることを特徴とする請求項２、３記載のいずれかの半導体集積回路装置。
- 前記第１のメタル配線と前記第２のメタル配線が異なる配線層で形成されていることを特徴とする請求項１、２、３、４記載のいずれかの半導体集積回路装置。
- 前記保護回路は直列に接続された第１のダイオード及び第２のダイオードを有することを特徴とする請求項１、２記載の半導体集積回路装置。
- 前記第１のダイオードのカソードに電源電圧を供給する電源配線と、前記第２のダイオードのアノードに接地電圧を供給する接地配線とを有することを特徴とする請求項６記載の半導体集積回路装置。
- 前記電源配線を最上層メタルで形成し、前記接地配線を最下層メタルで形成したことを特徴とする請求項７記載の半導体集積回路装置。
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Cited By (2)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| JP2006049846A (ja) * | 2004-07-02 | 2006-02-16 | Rohm Co Ltd | 半導体装置 |
| WO2011101943A1 (ja) * | 2010-02-22 | 2011-08-25 | パナソニック株式会社 | 半導体集積回路装置 |
-
2003
- 2003-03-20 JP JP2003076982A patent/JP2004056087A/ja active Pending
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| US9812408B2 (en) | 2004-07-02 | 2017-11-07 | Rohm Co., Ltd. | Semiconductor device with electrostatic discharge protection device near the edge of the chip |
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