JP2003031677A

JP2003031677A - 半導体集積回路の製造方法および設計方法ならびに半導体集積回路

Info

Publication number: JP2003031677A
Application number: JP2001219563A
Authority: JP
Inventors: Takayuki Yano; 貴之矢野
Original assignee: Renesas Micro Systems Co Ltd
Current assignee: Renesas Micro Systems Co Ltd
Priority date: 2001-07-19
Filing date: 2001-07-19
Publication date: 2003-01-31

Abstract

(57)【要約】【課題】半導体集積回路において発生するアンテナ効果
による素子破壊を、設計時における設計工数の増加及び
チップ面積の増加を行わずに対応する方法を提供する。【解決手段】バリアメタル８上に蓄積される電荷９を、
ダミーパターン１２０を通してシリコン基板１へ放出す
る。これにより、アンテナ効果による回路素子としての
トランジスタ１０破壊を防止する。

Description

【発明の詳細な説明】

【０００１】

【発明の属する技術分野】本発明は半導体集積回路の製
造方法および設計方法ならびに半導体集積回路に係り、
特にダミーパターンを本来の機能以外に用いた半導体集
積回路の製造方法および設計方法ならびに半導体集積回
路に関する。

【０００２】

【従来の技術】先ず図９および図１０を参照してダミー
パターンについて簡単に説明する。図９はダミーパター
ンを用いない場合の研磨の状態を示す断面図である。

【０００３】集積回路の動作に使用する配線パターンと
なるメタルパターン７２をシリコン基板７１上の絶縁層
７５内に形成し（図９（Ａ））、全体をＣＭＰ法（化学
的機械的研磨法）により研磨すると、銅等のメタルパタ
ーン７２が周囲のシリコン酸化膜等の絶縁層７５よりも
速く研磨されるから、配線パターンすなわち研磨された
メタルパターン７２Ａの膜厚が均一でなくなり、かつ、
研磨面７３が全体的に平坦化されない（図９（Ｂ））。

【０００４】このために図１０に示すように、メタルパ
ターン７２の周囲にメタルパターン７２と同一材料のダ
ミーメタルパターン７０を形成し（図１０（Ａ））、全
体をＣＭＰ法により研磨すると、ダミーメタルパターン
７０の存在により、メタルパターン７２もその周囲も略
同じ速度で研磨されるから、研磨されたメタルパターン
７２Ａの膜厚が均一となり、かつ、研磨されたダミーメ
タルパターン７０Ａを含む研磨面７３が全体的に平坦化
される（図１０（Ｂ））。

【０００５】以上はダミーメタルパターンに関するダミ
ーパターンについて説明したが、ダミーポリシリコンパ
ターンやダミーフィールドパターンに関するダミーパタ
ーンも、内容は若干異なるが、これらのダミーパターン
の本来の機能は集積回路の動作に寄与するパターン、す
なわち回路素子のパターンの出来映えを良好にすること
である。

【０００６】しかしながら従来技術ではダミーパターン
を上記した本来の機能、すなわち回路素子の各層のパタ
ーンを所定形状に形成するためにしか用いていないか
ら、半導体集積回路は製造工程中の蓄積電荷に対する保
護素子を別途必要として集積度を犠牲にしていた。ある
いは、ストレス・マイグレーションやエレクトロ・マイ
グレーションへの防止策が不十分であった。

【０００７】次に図１１を参照して第１の従来技術の半
導体集積回路における製造工程中の蓄積電荷に対する対
策を説明する。

【０００８】図１１は、シリコン基板１の主面に選択的
にフィールド酸化膜４が形成され、集積回路の動作に必
要な絶縁ゲート電界効果トランジスタ１０が形成され、
第１の層間絶縁膜５および第２の層間絶縁膜６が形成さ
れた後、第２の層間絶縁膜６に形成されたビアホール７
にバリアメタル８として窒化チタン（ＴｉＮ）膜を形成
するために矢印の方向にイオンが飛んでくるスパッタ法
により全体的にバリアメタル８を堆積する工程を示して
いる。

【０００９】この際にバリアメタル８に蓄積された電荷
９はいわゆるアンテナ効果により、絶縁ゲート電界効果
トランジスタ１０のゲート電極からシリコン基板に流れ
て、トランジスタを破壊してしまう。

【００１０】これを防止するために図１１では、基板の
一導電型領域１８１に逆導電型拡散層１８２を形成した
ダイオード保護回路１８０を設け、このダイオード１８
０にバリアメタル８に蓄積された電荷９による電流１８
３を流すことによりトランジスタ１０がこの製造工程で
破壊することを防止している。このようにダイオードを
保護回路とした技術は、例えば特開平１１−３３０２７
０号公報に開示されている。

【００１１】他方、第２の従来技術としての特開平１１
−３５４６４２号公報には、半導体集積回路の設計時
に、あらかじめアンテナ効果が発生する条件を設定して
おき、設計情報からアンテナ効果の影響を受けやすい箇
所を特定し、その部分の設計条件を変更するといった手
法や、トランジスタゲートに接続されるメタル配線上で
使用するコンタクトホールやＶｉａホールの個数を制限
し、アンテナ効果で発生する電流を流れにくくするとい
う手法などが開示されている。

【００１２】上述したそれぞれの対策は、アンテナ効果
に起因するトランジスタ素子の破壊において、一応の効
果を奏している。

【００１３】尚、本明細書では、「コンタクトホール」
とはそこに充填される導電材により基板に形成された拡
散層あるいはゲート電極配線と上層配線とを接続する接
続孔のことを意味し、「ビア（Ｖｉａ）ホール」とはそ
こに充填される導電材により上層配線と下層配線とを接
続する接続孔のことを意味している。そして、両者を総
称して説明する場合は単に「接続孔」と記す。

【００１４】

【発明が解決しようとする課題】上記した第１の従来技
術の問題点は、アンテナ効果により発生する蓄積電荷を
放電するアンテナ効果対策の為に、保護回路を別途用意
する必要があるから、それだけ集積度を犠牲にし、か
つ、保護回路の設計に余分の工数を必要とすることであ
る。

【００１５】上記した第２の従来技術の問題点は、アン
テナ効果の防止のために設計作業や検証作業を行う必要
があるから、半導体集積回路の設計工数が多く必要とな
ることである。

【００１６】また、上記した第１および第２の従来技術
を含め他の従来技術の問題点は、ストレス・マイグレー
ションやエレクトロ・マイグレーションへの防止策が不
十分であったことである。

【００１７】本発明の目的は、特別な保護回路等を設け
ることなく、また、特別なアンテナ検証作業を行うこと
なくアンテナ効果対策を施した半導体集積回路の製造方
法もしくはその設計方法または半導体集積回路を提供す
ることである。

【００１８】本発明の他の目的は、ストレス・マイグレ
ーションやエレクトロ・マイグレーションへの有効な防
止策を施した、あるいは組立用端子が変形しにくいよう
な対策を施した半導体集積回路を提供することである。

【００１９】

【課題を解決するための手段】本発明の特徴は、半導体
基板上に回路素子とダミーパターンが形成された後、表
面に電荷が蓄積される工程を有する半導体集積回路の製
造方法において、前記工程において蓄積された電荷を前
記ダミーパターンを通して前記半導体基板に放出する半
導体集積回路の製造方法にある。ここで、前記回路素子
は絶縁ゲート電界効果トランジスタであり、前記ダミー
パターンは、前記トランジスタのゲート絶縁膜と同じ膜
厚、同じ材質の薄い絶縁膜と、前記薄い絶縁膜上に形成
され、前記トランジスタのゲート電極と同じ膜厚、同じ
材質のダミー電極パターンとを有して構成されているこ
とができる。さらに、前記回路素子は配線に第１の接続
孔を通して接続し、前記ダミー電極パターンはダミー配
線パターンに第２の接続孔を通して接続し、前記配線と
前記ダミー配線パターンとが上層配線材料により接続さ
れている状態において、前記上層配線材料に蓄積された
電荷を前記ダミー配線パターンおよび前記ダミー電極パ
ターンを通して前記半導体基板に放出することができ
る。また、前記電荷が蓄積される工程の後、前記配線と
前記ダミー配線パターンとが、例えばＣＭＰ法により切
り離され、これにより前記回路素子は前記ダミーパター
ンと電気的に分離されて半導体集積回路の製造が完了後
の論理動作には影響を与えないようにすることができ
る。さらに、前記ダミー電極パターンと前記半導体基板
とが成すＭＯＳ容量値は前記ゲート電極と前記半導体基
板とが成すＭＯＳ容量値よりも小であることが好まし
い。また、前記ダミーパターンは、拡散層形状に関与す
るダミーフィールドパターン、ポリシリコンゲート形状
に関与するダミーポリシリコン電極パターンそしてメタ
ル配線形状に関与するダミーメタル配線パターンを有す
ることができる。

【００２０】本発明の他の特徴は、半導体基板上に回路
素子とダミーパターンとを有し、前記ダミーパターンが
複数層のパターンから構成される半導体集積回路の設計
方法において、層間絶縁膜を挟んで設けられる上層のダ
ミーパターンと下層のダミーパターンとが平面形状で重
複した箇所をコンピュータを使用して自動的に検索し、
かつ、該当個所のうち選ばれた箇所の前記層間絶縁膜に
接続孔を配置する半導体集積回路の設計方法にある。こ
こで、前記ダミーパターンは、ダミーフィールドパター
ン、ダミーポリシリコンパターンおよびダミーメタルパ
ターンを具備して構成されていることができる。

【００２１】本発明の別の特徴は、半導体基板上に薄い
絶縁膜を介して形成された回路素子の電極と、層間絶縁
膜上に形成されて第１の接続孔を通して前記電極に接続
された配線と、前記半導体基板上に薄い絶縁膜を介して
形成され、前記電極と同じ材質、同じ膜厚の複数のダミ
ー電極と、前記層間絶縁膜上に形成され、前記配線と同
じ材質、同じ膜厚の複数のダミー配線パターンとを具備
し、前記複数のダミー電極のうち前記基板との成すＭＯ
Ｓ容量値が前記電極と前記基板との成すＭＯＳ容量値よ
りも小さいダミー電極と前記複数のダミー配線の一つと
が前記層間絶縁膜に形成された第２の接続孔を通して接
続されている半導体集積回路にある。

【００２２】あるいは本発明の別の発明は、回路素子と
ダミーパターンとが設けられた半導体集積回路におい
て、前記ダミーパターンは第１のダミーパターンおよび
該第１のダミーパターンとは異なる層の第２のダミーパ
ターンとを有し、前記第１のダミーパターンと前記第２
のダミーパターンとは層間絶縁膜に形成された接続孔を
通して電気的に接続されている半導体集積回路にある。
ここで、前記第１のダミーパターンは前記回路素子の電
極と同じ層に位置し且つ該電極と同じ膜厚、同じ材質で
あり、前記第２のダミーパターンは前記電極に接続する
配線と同じ層に位置し且つ該電極と同じ膜厚、同じ材質
であることができる。または、前記第１のダミーパター
ンと前記第２のダミーパターンとの間に配線が延在して
おり、前記第１のダミーパターンと前記配線とが第１の
層間絶縁膜に形成された第１の接続孔を通して電気的に
接続されており、前記第２のダミーパターンと前記配線
とが第２の層間絶縁膜に形成された第２の接続孔を通し
て電気的に接続されていることができる。または、前記
第１のダミーパターンと前記第２のダミーパターンとの
間に上層メタル配線の下面の端部分と下層メタル配線の
上面の端部分とが接続され、前記上層メタル配線の上面
の端部分と前記第１のダミーパターンとが第１の層間絶
縁膜に形成された第１の接続孔を通して電気的に接続さ
れており、前記下層メタル配線の下面の端部分と前記第
２のダミーパターンとが第２の層間絶縁膜に形成された
第２の接続孔を通して電気的に接続されていることがで
きる。または、最上位の層間絶縁膜上に組立て用端子が
形成されており、前記ダミーパターンは前記組立て用端
子の底面に接続して設けられていることができる。

【００２３】

【発明の実施の形態】次に本発明について図面を参照し
て説明する。図１は第１の実施の形態を示す断面図であ
り、図２は第１の実施の形態におけるダミーパターンの
配列を示す平面図であり、図３は第１の実施の形態にお
いて絶縁ゲート電界効果トランジスタとダミーパターン
の配列との位置関係を示す図であり、図４は第１の実施
の形態における設計工数短縮を説明するフローチャート
であり、図５は第１の実施の形態の製造工程を説明する
為の断面図である。

【００２４】先ず図１を参照して、シリコン基板１の能
動素子形成領域２上からフィールド領域３上にかけてフ
ィールド酸化膜４が選択的に設けられている。能動素子
形成領域２は所定の不純物濃度になるようにウェルが形
成され、フィールド領域３にも所定の不純物濃度になる
ようにウェルが形成されることができる。

【００２５】能動素子領域２上には集積回路の動作を行
う回路素子（論理素子）１０として絶縁ゲート電界効果
トランジスタ１０が設けられ、さらに同領域には小型ダ
ミーパターン１２０が設けられている。一方、フィール
ド領域３上には大型ダミーパターン１１０が設けられて
いる。

【００２６】このようにフィールド領域３上に大型ダミ
ーパターン１１０が設けられ能動素子領域２上に小型ダ
ミーパターン１２０が設けられる理由は、フィールド領
域ではトランジスタ等の回路素子が設けられないから大
型のダミーパターンでも回路素子の形状形成に影響がな
く、ここを小型のダミーパターンにして多数配置すると
レイアウトデータサイズ（容量）が大きくなりすぎるか
らであり、一方、能動素子領域にはトランジスタ等の回
路素子が設けられるから形状形成時に精度が要求され、
このために小型のダミーパターンが必要となるからであ
る。

【００２７】フィールド酸化膜４のうち、大型ダミーパ
ターンの拡散層１１３および小型ダミーパターンの拡散
層１２３を区画する箇所がダミーフィールドパターン４
Ｄである。

【００２８】フィールド酸化膜４を形成後、熱酸化処理
によりトランジスタのゲートシリコン酸化膜１２、大型
ダミーパターンの薄いシリコン酸化膜１１２および小型
ダミーパターンの薄いシリコン酸化膜１２２を同時に形
成する。したがって、ダミーパターンの薄い酸化膜１１
２、１２２はゲート酸化膜１２と同じ膜厚、同じ材質で
ある。

【００２９】このダミーパターンの薄い酸化膜１１２、
１２２を形成することにより、ゲート酸化膜１２を基板
の各箇所に設けられるトランジスタ間において均一にす
るこ０とができる。

【００３０】次に全体にポリシリコン膜を堆積してこれ
をパターニングをすることにより、トランジスタのポリ
シリコンゲート電極１１を形成し、同時に大型ダミーパ
ターンの大型ダミーポリシリコンパターン１１１および
小型ダミーパターンの小型ポリシリコンパターン１２１
を形成する。したがって、ダミーパターンのポリシリコ
ンパターン１１１、１２１はトランジスタのポリシリコ
ンゲート電極１１と同じ膜厚、同じ材質である。

【００３１】このダミーポリシリコンパターン１１１、
１２１を形成することにより、ポリシリコンゲート電極
１１の表面を平坦にし、かつ、基板の各箇所に設けられ
るトランジスタ間においても均一にすることができる。
また、ダミーポリシリコンパターン１１１、１２１はア
イランド状（島状）に形成され、あとから説明するダミ
ー配線パターン以外とはどことも電気的に接続されてい
ない。

【００３２】次に、フィールド酸化膜４（４Ｄ）、ポリ
シリコンゲート電極１１およびダミーポリシリコンパタ
ーン１１１、１２１をマスクにして基板表面とは逆の導
電型の不純物を導入して、トランジスタ１０のソース、
ドレイン１３を形成し、同時に、大型ダミーパターンの
拡散層１１３および小型ダミーパターンの拡散層１２３
を形成する。したがって、ダミーパターンの拡散層１１
３、１２３はトランジスタのソース、ドレイン１３と同
じ不純物濃度、同じ深さになっている。

【００３３】このダミーパターンの拡散層１１３、１２
３を形成することにより、ソース、ドレイン１３を基板
の各箇所に設けられるトランジスタ間において均一にす
ることができる。また、ダミーパターンの拡散層１１
３、１２３はアイランド状（島状）に形成されどことも
電気的に接続されていない。

【００３４】次に、第１の層間絶縁膜５を形成し、トラ
ンジスタのポリシリコンゲート電極１１に達するコンタ
クトホール（接続孔）１４、大型ダミーポリシリコンパ
ターン１１１に達するコンタクトホール（接続孔）１１
４および小型ダミーポリシリコンパターン１２１に達す
るコンタクトホール（接続孔）１２４を第１の層間絶縁
膜５に形成する。

【００３５】これらのコンタクトホール１４、１１４、
１２４内を導電材料で充填した後、その上面に接続する
配線（右下斜線のハッチングで示す）１５およびダミー
配線パターン（右上斜線のハッチングで示す）１３０を
形成する。トランジスタ１０のポリシリコンゲート電極
１１はコンタクトホール１４を通して配線１５により回
路の他の箇所に接続され半導体集積回路としての動作を
行う。しかしダミー配線パターン１３０はそれぞれがア
イランド状（孤立状）に形成され、最終的にはコンタク
トホール１１４、１２４を通してダミーポリシリコンパ
ターン１２１に接続しているだけである。

【００３６】このダミー配線パターン１３０を形成する
ことにより、配線１５の表面を平坦にし、かつ、基板の
各箇所に設けられるトランジスタ間においても均一にす
ることができる。また、ダミー配線パターン１３０はア
イランド状（島状）に形成され、最終的にはダミーポリ
シリコンパターン以外とはどことも電気的に接続されて
いない。

【００３７】尚、このダミー配線パターン１３０は大型
ダミーパターンでも小型ダミーパターンでも同じ大きさ
である。したがって、大型、小型の区別はダミーポリシ
リコンパターンを含むそれよりも基板側の形状の大きさ
である。

【００３８】次に、第２の層間絶縁膜６を堆積し、この
第２の層間絶縁膜６に配線１５およびダミー配線パター
ン１３０に達するＶｉａホール（接続孔）７を形成す
る。

【００３９】次に、第２の層間絶縁膜６上から配線１５
およびダミー配線パターン１３０のＶｉａホール７内に
露出する上面を含むＶｉａホール７内にかけて上層配線
のバリアメタル８として窒化チタン（ＴｉＮ）膜（黒塗
りで示す）８を形成するためにイオンを矢印の方向に飛
ばすスパッタ法により全体的にバリアメタル８を堆積す
る。図１はこの工程を示している。

【００４０】この際に図１では、バリアメタル８に蓄積
された電荷９はいわゆるアンテナ効果により大きな電流
となるが、この電流（太い矢印で示す）２０は、トラン
ジスタを流れないで、コンタクトホール１２４を通して
小型ダミーパターン１２０を流れて基板１に拡散する。
したがって、トランジスタの破壊を防止することができ
る。

【００４１】次に、バリアメタルに蓄積された電荷の流
れ２０がトランジスタ１０を通らないで小型ダミーパタ
ーン１２０を通る理由を説明する。

【００４２】絶縁ゲート電界効果トランジスタはゲート
電極を一方の電極、その下の基板領域を他方の電極、間
のゲート酸化膜（薄い酸化膜）を誘電体膜としたＭＯＳ
容量素子と見ることができる。

【００４３】ＭＯＳ容量素子は、その電極面積に比例
し、また電極間距離に反比例して、容量値が大きくな
る。容量値が大きくなるということは多くの電荷を蓄積
することができ、逆に容量値が小さいということは蓄積
できる電荷量が少ないことになる。ＭＯＳ容量素子で蓄
積可能な電荷の量以上の電荷が流入すると、容量素子電
極間の絶縁が破壊される。これと似たようなことがアン
テナ効果でも発生する。

【００４４】図１において、小型ダミーパターン１２０
のダミーポリシリコンパターン１２１は、図の横断面図
では回路素子１０としてのトランジスタ１０のポリシリ
コンゲート電極１１よりも大きく見えるが、トランジス
タ１０は奥行き（紙面と直角方向）にゲート電極１１が
長く延びているので、面積的にはトランジスタ１０のゲ
ート電極１１よりも小型ダミーパターン１２０のダミー
ポリシリコンパターン１２１が小さくなっている。

【００４５】したがって、ダミーパターンの面積が小さ
い（電極面積が小さい）小型ダミーパターン（図１で右
から４番目のダミーパターン）１２０に蓄積された電荷
が電流２０となって流れやすくなる。

【００４６】図２（Ａ）を参照して、フィールド酸化膜
４のダミーフィールドパターン４Ｄに囲まれた０．８μ
ｍ×０．８μｍの基板領域上に小型ダミーパターン１２
０が形成され、この基板領域がたがいに０．４μｍの間
隔を保ってマトリックス状に配列されている。小型ポリ
シリコンパターン１２１（図１）がその中央に設けら
れ、小型拡散層１２３（図１）がその回りをリング形状
に取りまいている。

【００４７】同様に、図２（Ｂ）を参照して、フィール
ド酸化膜４のダミーフィールドパターン４Ｄに囲まれた
３．０μｍ×３．０μｍの基板領域上に大型ダミーパタ
ーン１１０が形成され、この基板領域がたがいに１．２
μｍの間隔を保ってマトリックス状に配列されている。
大型ポリシリコンパターン１１１（図１）がその中央に
設けられ、大型拡散層１１３（図１）がその回りをリン
グ形状に取りまいている。

【００４８】次に、図２（Ｃ）を参照して、平面形状が
２．５２μｍ×２．５２μｍのダミー配線パターン１３
０がＸ方向のピッチ３．３６μｍで異なるＹ座標で配列
し、この配列における同じＸ座標のＹ方向のピッチは１
６．８μｍとなっている。図１で説明したように、小型
ダミーパターンのダミー配線パターン１３０も大型ダミ
ーパターンのダミー配線パターン１３０も同じ大きさで
ある。

【００４９】図３は第１の実施の形態において絶縁ゲー
ト電界効果トランジスタ１０とダミーパターン１１０、
１２０の配列との位置関係を示す図であり、図１と同一
もしくは類似の箇所は同じ符号を付してあるから重複す
る説明は省略する。

【００５０】図４は、本発明の第１の実施の形態におけ
る設計工数短縮を説明するフローチャートである。

【００５１】半導体集積回路の設計は、設計開始から、
・・・単体素子設計、設計検証、・・・配線設計、設計
検証、１チップ検証・・・設計終了となる。

【００５２】このうち、従来技術による配線設計、設計
検証、１チップ検証は、配線設計、ＤＲＣ検証（Ｄｅｓ
ｉｇｎＲｕｌｅＣｈｅｃｋ：レイアウト設計された
半導体集積回路のパターンデータが、その設計基準通り
に設計されているかをコンピュータを使用して自動的に
チャックすること）、ＬＶＳ検証（ＬａｙｏｕｔＶｅ
ｒｓｕｓＳｃｈｅｍａｔｉｃ：レイアウトデータと回
路図データの間で、回路図通りにレイアウト設計が行わ
れているかをコンピュータを使用して自動的にチャック
すること）、アンテナ検証を行って、アンテナ検証の結
果配線設計に戻って設計が行われていた。

【００５３】これに対して、本発明による配線設計、設
計検証、１チップ検証では、配線設計、ＤＲＣ検証、Ｌ
ＶＳ検証が行われ、それぞれの検証の結果により配線設
計にもどるが、アンテナ検証を不要として、１チップ検
証に至ることができる。

【００５４】すなわち本発明ではまず、半導体集積回路
の設計段階において、各ダミーパターンが電気的に接続
する様にレイアウト設計を行う。これにはまず、ダミー
フィールド、ダミーゲート及び各層のダミーメタルパタ
ーンが重なった部分を検出する。その後、全てのダミー
パターンが重なった場所にコンタクトホールやＶｉａホ
ールを用いて各々のダミーパターンが電気的に接続する
ようにする。

【００５５】これら一連の作業は、人手で行うものでは
なく、コンピュータにより自動的に処理される。ダミー
パターンは半導体集積回路の設計規則に従い配置され
る。これらダミーパターンは半導体集積回路チップ上に
大量に配置される為、従来技術による保護回路の配置す
るよりも更に多くのパターンを容易に配置する事ができ
る。これらの事から、アンテナ効果対策の為に余計な設
計作業やその後の検証作業を行う必要はない。

【００５６】図５は本発明の第１の実施の形態の製造工
程を説明する為の断面図であり、図１の後の工程を示し
ている。

【００５７】図１と同じ工程を示す図５（Ａ）では、バ
リアメタルであるＴｉＮ膜８に蓄積された電荷９がシリ
コン基板１へ流れる模様を示した図である。通常アンテ
ナ効果で流れる電流は、トランジスタのゲート面積が小
さいところを流れる性質があるが、本発明では下地系ダ
ミーの最小のものは、０．６４μｍ² よりも小のゲート
面積となっており、これは、通常使用されるトランジス
タのポリシリコンゲート面積よりも小であるから、先に
説明したように、これらの下地系ダミーパターンとダミ
ーメタルをコンタクトホールやＶｉａホールで接続する
事は、通常のトランジスタにメタルが接続される事とア
ンテナ効果に対してより電流２０が流れやすい環境とな
る。

【００５８】次に図５（Ｂ）において、ＴｉＮ膜８の成
長後に上層配線の主材料となる銅材１６が半導体集積回
路全面にメッキされる。

【００５９】次に図５（Ｃ）において、表面平坦化の為
にＣＭＰによる研磨が行われ上面が平坦化された面１８
となる。これにより、Ｖｉａホール７の内部にのみＴｉ
Ｎ膜８および銅１６が存在し、第２の層間絶縁膜６上の
ＴｉＮ膜８および銅１６は除去されるから、回路素子１
０としてのトランジスタ１０のゲート電極１１にコンタ
クトホール１４を通して接続する配線１５と、ダミーポ
リシリコンパターン１２１、１１１とコンタクトホール
１２４、１１４を通して接続するダミー配線パターン１
３０とは電気的に切断された状態となり、またダミー配
線パターンどうしも電気的に切断された状態となる。

【００６０】この後も同様の拡散工程、電極配線工程を
繰り返し、半導体集積回路は形成される。トランジスタ
とダミーパターンは最終的にもＣＭＰ研磨により、電気
的接続が遮断される為、半導体集積回路完成後、その論
理動作に影響を与える事はない。このような方法によ
り、特別な保護回路等を用意する事無く、また、余剰な
設計工数をかける事無くアンテナ効果によるトランジス
タ素子の破壊を防止する事ができる。

【００６１】ここで、アンテナ効果は、トランジスタの
ゲートポリシリコンのサイズが小さいトランジスタ素子
ほどすなわちそのＭＯＳ容量値が小さいほど影響を受け
やすい。ある程度のゲートポリシリサイズをもったトラ
ンジスタはその影響を受け難くなる。その為、トランジ
スタのゲートポリシリサイズを特定する事により、選択
的にその周囲のダミーフィールドパターン、ダミーポリ
シリコンパターン及びダミー配線パターンの各パターン
間を電気的に接続するコンタクトホールやビア（Ｖｉ
ａ）ホールを配置するようにすることができる。

【００６２】次に図６を参照して本発明の第２の実施の
形態を説明する。図６（Ａ）は平面図、図６（Ｂ）は図
６（Ａ）のＢ−Ｂ部の断面図である。

【００６３】この図２に実施の形態は、上下のダミーパ
ターンどうしをコンタクトホールやビア（Ｖｉａ）ホー
ルの接続孔に充填する導電材で接続する本発明により、
ストレスマイグレーション対策を行った例である。

【００６４】半導体集積回路では、例えば温度サイクル
等の影響でパッケージ全体に応力が働く。この応力はパ
ッケージの角の部分、半導体集積回路のチップの角部分
に集中し易い。この応力によって半導体集積回路上に配
置されているメタル配線を層間膜上をスライドさせるほ
どの影響を有する。

【００６５】この実施の形態では、半導体集積回路を形
成する半導体チップ基板３１の角部分にダミーパターン
配置領域３２を設け、電源電圧ラインや接地ラインとな
る幅広のメタル配線３３の箇所には、ダミーパターン１
４０が形成され、その他の箇所にはダミーメタルパター
ン１５０が形成されている。

【００６６】本発明のダミーパターン１４０は、メタル
配線３３よりも上層側に位置する上層ダミーメタルパタ
ーン１４１と下層ダミーメタルパターン１４２とを有
し、上層ダミーメタルメタルパターン１４１が第１のＶ
ｉａホール１４３に充填導電材によりメタル配線３３に
接続され、下層ダミーメタルメタルパターン１４２が第
２のＶｉａホール１４４もしくはコンタクトホール１４
４に充填導電材によりメタル配線３３に接続されてい
る。

【００６７】このようなダミーパターン１４０により、
ストレスマイグレーションを抑制することができる。す
なわち、ストレスマイグレーションは、温度変化によっ
て、半導体集積回路のパッケージが収縮する際に、半導
体集積回路に応力がかかり、配線部分が移動することに
より発生する。本発明の実施の形態ではＶｉａホールも
しくはコンタクトホールである接続孔１４３、１４４と
ダミーメタルパターン１４１、１４２を使用ことで、こ
れらにアンカーの役割を果たし、応力によるメタル配線
３３のずれを防止することができる。

【００６８】尚、これらの上層ダミーメタルパターン１
４１、下層ダミーメタルパターン１４２、あるいはダミ
ーメタルパターン１５０は回路素子（図示省略）のそれ
ぞれの部分と同じ層に位置し、それぞれの部分と同じ材
質、同じ膜厚であり、これらの部分を所定の形状に形成
するために用いたものである。

【００６９】次に図７を参照して本発明の第３の実施の
形態を説明する。この第３の実施の形態も、上下のダミ
ーパターンどうしをコンタクトホールやビアホールの接
続孔に充填する導電材で接続する本発明により、エレク
トロマイグレーション対策を行った例である。

【００７０】本実施の形態は、半導体集積回路の中に使
用される配線工程に適応し、エレクトロマイグレーショ
ンによるメタル配線の断線防止に適用した例である。上
層メタル配線４１と下層メタル配線４２とをコンタクト
ホールもしくはＶｉａホール１６４で接続する場合、一
般に、エレクトロマイグレーションによるメタル配線断
線の多くは、コンタクトホールもしくはＶｉａホール１
６４で接続されるメタル配線４１、４２の端部で発生す
る割合が高い。

【００７１】その為、本発明では、図に示したように、
メタル配線端部に存在する上層ダミーメタルパターン１
６１と上層メタル配線４１とを電導材が充填する第１の
Ｖｉａホール１６３を通して接続し、メタル配線端部に
存在する下層ダミーメタルパターン１６２と下層メタル
配線４２とを電導材が充填する第２のＶｉａホール１６
４を通して接続している。

【００７２】これによりメタル配線どうしの接続端部に
おけるエレクトロマイグレーションを抑制することがで
きる。すなわち、エレクトロマイグレーションは、電流
が流れると配線を構成する原子が、電流（電子）により
移動し最悪の場合、断線してしまう現象であり、エレク
トロマイグレーションへの対策には、配線幅を広げる、
配線膜厚を厚くする、配線材質を考慮する等がある。本
発明では、移動する原子を別の場所（Ｖｉａホール１６
３、１６４に接続するダミーメタルパターン１６１、１
６２）から供給することで対応することができる。

【００７３】尚、これらの上層ダミーメタルパターン１
６１、下層ダミーメタルパターン１６２は回路素子（図
示省略）のそれぞれの部分と同じ層に位置し、それぞれ
の部分と同じ材質、同じ膜厚であり、これらの部分を所
定の形状に形成するために用いたものである。

【００７４】次に図８を参照して本発明の第４の実施の
形態を説明する。この第４の実施の形態は、半導体集積
回路上に形成される組立て用端子５０に本発明を適用し
た例である。組立て用端子５０は最上位の層間絶縁膜の
上に形成される。層間絶縁膜間にはメタル配線層が形成
されるが、ボンディング時において組立て用端子の変形
などが発生し、半導体集積回路の歩留りが低下する問題
がある。

【００７５】この実施の形態ではその問題を解決する
為、組立て用端子５０の下に配置される複数層のダミー
メタルパターン１７１とそれぞれの間に設けられたＶｉ
ａホール１７２とを交互に積み重ねて接続したダミーパ
ターン・Ｖｉａホール集合パターン１７０を組立て用端
子５０に接続して形成する。

【００７６】このようなダミーパターン・Ｖｉａホール
集合パターン１７０を組立て用端子５０の下方に接続し
て設けることにより、下方向に台座を設けたような状態
となるからボンディング時における組立て用端子５０の
変形などの不都合を防止することができる。

【００７７】尚、これらの複数層のダミーメタルパター
ン１７１は回路素子（図示省略）のそれぞれの部分と同
じ層に位置し、それぞれの部分と同じ材質、同じ膜厚で
あり、これらの部分を所定の形状に形成するために用い
たものである。

【００７８】なお、本発明は上記各実施の形態に限定さ
れず、本発明の技術思想の範囲内において、各実施の形
態は適宜変更され得ることは明らかである。

【００７９】

【発明の効果】以上説明したように本発明は回路素子の
各部分を所定の形状に形成するためのダミーパターンを
本来の機能以外に用いたものであり、異なる層に位置す
るダミーパターンどうしを接続孔を通して電気的に接続
したものであり、これにより次に示すような効果を奏す
る。

【００８０】図１乃至図５を実施の形態とする発明で
は、ダミーゲートパターン（下地系ダミー）とダミー配
線パターンとが重なっている箇所で接続孔を配置する事
で、ＴｉＮ膜に蓄積された電荷がトランジスタに流れる
よりもダミー配線パターン及び下地系ダミーを介してシ
リコン基板へ流れる事となり、アンテナ効果によるトラ
ンジスタの破壊（動作不良）を防ぐ事ができる。また、
各ダミーパターンの特定及び配置はすべてコンピュータ
処理で行われるため、特にアンテナ効果防止に関して設
計作業や検証作業を行う必要が無い為、従来よりも半導
体集積回路の設計工数を削減できる。また、図６を実施
の形態とする発明では、ダミーパターンに配置するコン
タクトホールやＶｉａホールをゲートポリシリサイズが
小さなトランジスタ付近に選択的に配置すれば、構造的
にはメタル配線をダミーパターンによってつなぎとめる
アンカーのようになる。このようにする事で、応力がか
かっても、メタル配線が層間膜上をスライドする現象を
発生しにくくする効果がある。

【００８１】また、図７を実施の形態とする発明では、
エレクトロマイグレーション現象が発生しても、そこで
失われる配線を構成する原子が、ダミーメタルパターン
から供給される事となる為、容易な断線を防止する事が
できる。

【００８２】また、図８を実施の形態とする発明では、
歩留り低下の原因であった、組立て用端子の変形を防止
する事ができ、歩留り低下を防止する事ができる。

【図面の簡単な説明】

【図１】本発明の第１の実施の形態を示す断面図であ
る。

【図２】本発明の第１の実施の形態におけるダミーパタ
ーンの配列を示す平面図であり、（Ａ）は小型ダミーパ
ターンの配列、（Ｂ）は大型ダミーパターンの配列、
（Ｃ）はダミーパターンのうち配線ダミーパターンの配
列を示す。

【図３】本発明の第１に実施の形態において絶縁ゲート
電界効果トランジスタとダミーパターンの配列との関係
を示す図であり、（Ａ）は平面図、（Ｂ）は（Ａ）のＢ
−Ｂ部の断面図である。

【図４】本発明の第１の実施の形態における設計工数短
縮を説明するフローチャートである。

【図５】本発明の第１の実施の形態の製造工程を説明す
る為の断面図である。

【図６】本発明の第２の実施の形態を示す図であり、
（Ａ）は平面図、（Ｂ）は（Ａ）のＢ−Ｂ部の断面図で
ある。

【図７】本発明の第３の実施の形態を示す断面図であ
る。

【図８】本発明の第４の実施の形態を示す断面図であ
る。

【図９】ダミーパターンを用いない場合の研磨の状態を
示す断面図である。

【図１０】ダミーパターンを用いた場合の研磨の状態を
示す断面図である。

【図１１】従来技術の半導体集積回路における蓄積電荷
の流れを示す断面図である。

【符号の説明】

１シリコン基板２能動素子形成領域３フィールド領域４フィールド酸化膜４Ｄダミーフィールドパターン５第１の層間絶縁膜６第２の層間絶縁膜７ビア（Ｖｉａ）ホール８バリアメタル９バリアメタルに蓄積された電荷１０集積回路の動作に必要な絶縁ゲート電界効果ト
ランジスタ１１ポリシリコンゲート電極１２ゲート酸化膜１３ソース、ドレイン１４コンタクトホール１５配線１６銅材１７ビア（Ｖｉａ）ホール内の上層配線１８平坦化された表面２０バリアメタルに蓄積された電荷の流れ３１半導体チップ基板３２ダミーパターン配置領域３３メタル配線４１上層メタル配線４２下層メタル配線５０組立用端子７０ダミーメタルパターン７０Ａ研磨されたダミーメタルパターン７１シリコン基板７２メタルパターン７２Ａ研磨されたメタルパターン７３研磨面７５絶縁層１１０大型ダミーパターン１１１大型ダミーポリシリコンパターン１１２大型ダミーパターンの薄いシリコン酸化膜１１３大型ダミーパターンの拡散層１１４大型ダミーパターンのコンタクトホール１２０小型ダミーパターン１２１小型ダミーポリシリコンパターン１２２小型ダミーパターンの薄いシリコン酸化膜１２３小型ダミーパターンの拡散層１２４小型ダミーパターンのコンタクトホール１３０ダミー配線パターン１４０ダミーパターン１４１上層ダミーメタルパターン１４２下層ダミーメタルパターン１４３第１のビア（Ｖｉａ）ホール１４４第２のビア（Ｖｉａ）ホール１５０ダミーメタルパターン１６０ダミーパターン１６１上層ダミーメタルパターン１６２下層ダミーメタルパターン１６３第１のビア（Ｖｉａ）ホール１６４ビア（Ｖｉａ）ホール１６５第２のビア（Ｖｉａ）ホール１７０ダミーパターン・ビア（Ｖｉａ）ホール集合
パターン１７１ダミーメタルパターン１７２ビア（Ｖｉａ）ホール１８０ダイオード保護回路１８１基板の一導電型領域１８２逆導電型拡散層１８３ダイオードを通る蓄積電荷による電流の流れ

───────────────────────────────────────────────────── フロントページの続きＦターム(参考） 5F033 JJ11 JJ33 QQ37 QQ48 VV01 XX00 XX05 5F038 AV06 BH01 BH03 BH11 CA18 CD10 CD18 EZ09 EZ20 5F048 AA00 AA01 AA09 AC01 BB03 BB05 BF07 BF15 BG00 BG11

Claims

【特許請求の範囲】

【請求項１】半導体基板上に回路素子とダミーパター
ンが形成された後、表面に電荷が蓄積される工程を有す
る半導体集積回路の製造方法において、前記工程におい
て蓄積された電荷を前記ダミーパターンを通して前記半
導体基板に放出することを特徴とする半導体集積回路の
製造方法。
【請求項２】前記回路素子は絶縁ゲート電界効果トラ
ンジスタであり、前記ダミーパターンは、前記トランジ
スタのゲート絶縁膜と同じ膜厚、同じ材質の薄い絶縁膜
と、前記薄い絶縁膜上に形成され、前記トランジスタの
ゲート電極と同じ膜厚、同じ材質のダミー電極パターン
とを有して構成されていることを特徴とする請求項１記
載の半導体集積回路の製造方法。
【請求項３】前記回路素子は配線に第１の接続孔を通
して接続し、前記ダミー電極パターンはダミー配線パタ
ーンに第２の接続孔を通して接続し、前記配線と前記ダ
ミー配線パターンとが上層配線材料により接続されてい
る状態において、前記上層配線材料に蓄積された電荷を
前記ダミー配線パターンおよび前記ダミー電極パターン
を通して前記半導体基板に放出することを特徴とする請
求項１または請求項２記載の半導体集積回路の製造方
法。
【請求項４】前記電荷が蓄積される工程の後、前記配
線と前記ダミー配線パターンとが切り離され、これによ
り前記回路素子は前記ダミーパターンと電気的に分離さ
れて半導体集積回路の製造が完了後の論理動作には影響
を与えない事を特徴とする請求項1記載の半導体集積回
路の製造方法。
【請求項５】前記配線と前記ダミー配線パターンとは
ＣＭＰ法により切り離されることを特徴とする請求項４
記載の半導体集積回路の製造方法。
【請求項６】前記ダミー電極パターンと前記半導体基
板とが成すＭＯＳ容量値は前記ゲート電極と前記半導体
基板とが成すＭＯＳ容量値よりも小であることを特徴と
する請求項２または請求項３記載の半導体集積回路の製
造方法。
【請求項７】前記ダミーパターンは、拡散層形状に関
与するダミーフィールドパターン、ポリシリコンゲート
形状に関与するダミーポリシリコン電極パターンそして
メタル配線形状に関与するダミーメタル配線パターンを
有することを特徴とする請求項１記載の半導体集積回路
の製造方法。
【請求項８】半導体基板上に回路素子とダミーパター
ンとを有し、前記ダミーパターンが複数層のパターンか
ら構成される半導体集積回路の設計方法において、層間
絶縁膜を挟んで設けられる上層のダミーパターンと下層
のダミーパターンとが平面形状で重複した箇所をコンピ
ュータを使用して自動的に検索し、かつ、該当個所のう
ち選ばれた箇所の前記層間絶縁膜に接続孔を配置する事
を特徴とする半導体集積回路の設計方法。
【請求項９】前記ダミーパターンは、ダミーフィール
ドパターン、ダミーポリシリコンパターンおよびダミー
メタルパターンを具備して構成されていることを特徴と
する請求項８記載の半導体集積回路の設計方法。
【請求項１０】半導体基板上に薄い絶縁膜を介して形
成された回路素子の電極と、層間絶縁膜上に形成されて
第１の接続孔を通して前記電極に接続された配線と、前
記半導体基板上に薄い絶縁膜を介して形成され、前記電
極と同じ材質、同じ膜厚の複数のダミー電極と、前記層
間絶縁膜上に形成され、前記配線と同じ材質、同じ膜厚
の複数のダミー配線パターンとを具備し、前記複数のダ
ミー電極のうち前記基板との成すＭＯＳ容量値が前記電
極と前記基板との成すＭＯＳ容量値よりも小さいダミー
電極と前記複数のダミー配線の一つとが前記層間絶縁膜
に形成された第２の接続孔を通して接続されていること
を特徴とする半導体集積回路。
【請求項１１】回路素子とダミーパターンとが設けら
れた半導体集積回路において、前記ダミーパターンは第
１のダミーパターンおよび該第１のダミーパターンとは
異なる層の第２のダミーパターンとを有し、前記第１の
ダミーパターンと前記第２のダミーパターンとは層間絶
縁膜に形成された接続孔を通して電気的に接続されてい
ることを特徴とする半導体集積回路。
【請求項１２】前記第１のダミーパターンは前記回路
素子の電極と同じ層に位置し且つ該電極と同じ膜厚、同
じ材質であり、前記第２のダミーパターンは前記電極に
接続する配線と同じ層に位置し且つ該電極と同じ膜厚、
同じ材質であることを特徴とする請求項１１記載の半導
体集積回路。
【請求項１３】前記第１のダミーパターンと前記第２
のダミーパターンとの間に配線が延在しており、前記第
１のダミーパターンと前記配線とが第１の層間絶縁膜に
形成された第１の接続孔を通して電気的に接続されてお
り、前記第２のダミーパターンと前記配線とが第２の層
間絶縁膜に形成された第２の接続孔を通して電気的に接
続されていることを特徴とする請求項１１記載の半導体
集積回路。
【請求項１４】前記第１のダミーパターンと前記第２
のダミーパターンとの間に上層メタル配線の下面の端部
分と下層メタル配線の上面の端部分とが接続され、前記
上層メタル配線の上面の端部分と前記第１のダミーパタ
ーンとが第１の層間絶縁膜に形成された第１の接続孔を
通して電気的に接続されており、前記下層メタル配線の
下面の端部分と前記第２のダミーパターンとが第２の層
間絶縁膜に形成された第２の接続孔を通して電気的に接
続されていることを特徴とする請求項１１記載の半導体
集積回路。
【請求項１５】最上位の層間絶縁膜上に組立て用端子
が形成されており、前記ダミーパターンは前記組立て用
端子の底面に接続して設けられていることを特徴とする
請求項１１記載の半導体集積回路。