JP2010225880A - 半導体装置及びその製造方法 - Google Patents

Abstract

【課題】 信号線の形成位置に関わらず、信号線とＭＩＭ構造のキャパシタ１１との間で発生する寄生容量が抑制できるようにする。
【解決手段】 ＭＩＭ構造のキャパシタ１１と、絶縁膜１２ａ，１２ｂを介してＭＩＭ構造のキャパシタ１１を挟む、少なくとも一対の遮蔽部１３ａ，１３ｂとを備える。
【選択図】 図１

Description

本発明は、半導体装置及びその製造方法に関する。

今日、半導体装置に対する動作速度の高速化等の要求に応えるために、マルチコア技術が用いられている。このマルチコア技術は、１つの半導体装置の中に複数のプロセッサコアを搭載して、各プロセッサコアを並列動作させることによって、半導体装置全体としての処理性能を向上させる技術である。

しかし、このようなマルチコア技術は消費電力の増大をもたらすため、電源線や接地線の電位のゆれ（所謂、電源ノイズ）が問題となる。特に、マルチコア技術が用いられている半導体装置では、膨大な数のトランジスタが搭載されているため、電源ノイズに絡む問題が顕著になっている。

そこで、プロセッサコアの動作周波数や電源電圧が変えられるようにして、消費電力を抑制する技術が提案されている。しかし、かかる技術により消費電力が抑えられても、電源ノイズによる影響を抑制することができない。

ノイズ対策として、クロストークノイズ対策や電源ノイズ対策が提案されている。クロスノイズ対策としては、信号線の間に電源線を配置する構成が提案されている（特許文献１，２）。この電源線により各信号線をシールドすることで、信号線間のクロストークノイズを低減することができる。

一方、電源ノイズ対策として、電源線と接地線との間に層間配線を配置し、その下側にＭＩＭ（Ｍｅｔａｌ−Ｉｎｓｕｌａｔｏｒ−Ｍｅｔａｌ）構造のキャパシタを形成する構成が提案されている（特許文献３）。このＭＩＭ構造キャパシタは、バイパスコンデンサとして機能するので、電源ノイズを抑制することができる。また、ＭＩＭ構造キャパシタは層間配線によりシールドされるので、信号線とＭＩＭ構造キャパシタとの間に発生する寄生容量が抑制できる。なお、寄生容量は、信号の遅延等の原因となる。以下、ＭＩＭ構造キャパシタをＭＩＭキャパシタと記載する。

特開昭６０−１５４６４４号公報 特開２００６−３４４６３９号公報 特開２００４−３２７６１９号公報

しかしながら、上記特許文献１，２では、クロストークノイズに対しては有効であるが、電源ノイズを抑制できない問題がある。

また、特許文献３では、層間配線はＭＩＭキャパシタの上側にのみ設けられているので、ＭＩＭキャパシタの下側に信号線が設けられた場合には、この信号線とＭＩＭキャパシタとの間で発生する寄生容量を抑制できない問題がある。特に、マルチコア技術を用いた半導体装置において、電源ノイズを抑制するためのＭＩＭキャパシタに対しては、容量が大きいことや複数箇所に配置されること等が要求される。従って、層間配線が設けられていない下側に配線された信号線とＭＩＭキャパシタとの寄生容量も大きくなる。

そこで、半導体装置の配線レイアウト設計において、寄生容量を考慮した設計を行うことが考えられる。しかし、この場合には、レイアウト設計装置における配線ツール、抵抗、コンデンサ等の抽出ツールに、ＭＩＭキャパシタを認識させる手間が必要となる。また、発生した寄生容量により生じる信号の遅延等が許容範囲か否かの判断が必要になる。許容範囲が狭い場合は、寄生容量を高精度に評価しなければならない。このため配線位置、抵抗やコンデンサ等の値を高精度に算出しなければならないので、作業工数が増大してしまう。

そこで、本発明は、信号線の形成位置に関わらず、信号線とＭＩＭキャパシタとの間で発生する寄生容量が抑制できるようにした半導体装置及びその製造方法を提供することを主目的とする。

上記課題を解決するために、半導体装置は、ＭＩＭ構造のキャパシタと、絶縁膜を介してＭＩＭ構造のキャパシタを挟む、少なくとも一対の遮蔽部とを備える。

また、半導体装置の製造方法は、下側の遮蔽部を形成する手順と、下側の遮蔽部の上に第１の絶縁膜を介してＭＩＭ構造のキャパシタを形成する手順と、ＭＩＭ構造のキャパシタの上に第２の絶縁膜を介して上側の遮蔽部を形成する手順とを含む。

本発明によれば、信号線の形成位置に関わらず、信号線とＭＩＭキャパシタとの間で発生する寄生容量が抑制できるようになる。

本発明にかかる第１の実施形態における半導体装置の部分断面図である。 本発明にかかる第２の実施形態における半導体装置の部分上面図である。 図２における領域Ａの拡大図である。 図３のＢ−Ｂ線に沿った半導体装置の断面図である。 図３のＣ−Ｃ線に沿った半導体装置の断面図である。 図３のＤ−Ｄ線に沿った半導体装置の断面図である。 図４に代わる他の構成の半導体装置の部分断面図である。 半導体装置の製造方法を示すフローチャートである。 本発明にかかる第３の実施形態における半導体装置の部分上面図である。 図９のＥ−Ｅ線に沿った半導体装置の断面図である。 図９のＦ−Ｆ線に沿った半導体装置の断面図である。 図９のＧ−Ｇ線に沿った半導体装置の断面図である。

本発明の第１の実施形態を図を参照して説明する。図１は、第１の実施形態にかかる半導体装置１０Ａの部分断面図である。この半導体装置１０Ａは、絶縁膜１２ａ，１２ｂを介してＭＩＭ（Ｍｅｔａｌ−Ｉｎｓｕｌａｔｏｒ−Ｍｅｔａｌ）構造のキャパシタ１１を挟み、このＭＩＭキャパシタ１１を電気的にシールドする、少なくとも一対の遮蔽部１３ａ，１３ｂを備える。以下、ＭＩＭ（Ｍｅｔａｌ−Ｉｎｓｕｌａｔｏｒ−Ｍｅｔａｌ）構造のキャパシタをＭＩＭキャパシタと記載する。

この構成により、例えばＭＩＭキャパシタ１１の近くに信号線（図示せず）が配置されていても、ＭＩＭキャパシタ１１は遮蔽部１３ａ，１３ｂにより遮蔽される。従って、ＭＩＭキャパシタ１１と信号線との間で発生する寄生容量を抑制することができる。

よって、信号線とＭＩＭキャパシタ１１との寄生容量を考慮することなく、信号線のレイアウト設計が可能になる。

次に、本発明の第２の実施形態を図を参照して説明する。図２は、第２の実施形態にかかるＭＩＭキャパシタ２４を備えた半導体装置１０Ｂの部分上面図である。また、図３は、図２における領域Ａの拡大図である。図４は、図３におけるＢ−Ｂ線に沿った断面図、図５は、図３におけるＣ−Ｃ線に沿った断面図、図６は、図３におけるＤ−Ｄ線に沿った断面図である。

この半導体装置１０Ｂは、ＶＤＤ線２１、ＧＮＤ線２２、ブリッジＶＤＤ線２０ａ、ブリッジＧＮＤ線２０ｂ、ＭＩＭキャパシタ２４、ＶＤＤ接続線２３ａ、ＧＮＤ接続線２３ｂ、ＶＤＤ電極線２５ａ及びＧＮＤ電極線２５ｂを備える。なお、ブリッジＶＤＤ線２０ａ、ブリッジＧＮＤ線２０ｂ、ＶＤＤ線２１及びＧＮＤ線２２は、ＭＩＭキャパシタ２４の専用ＶＤＤ線ではなく、電源線メッシュ構造におけるスタンダードセルに電力供給するための配線である。本明細書では、電源電位をＶＤＤで標記すると共に、接地電位をＧＮＤで標記する。例えば、ＶＤＤ線２１は、電源電位の配線であり、ＧＮＤ線は接地電位の配線であることを示す。そして、これらを総称して電源線と記載する。

ＶＤＤ線２１及びＧＮＤ線２２は、図４〜図６に示すように、上下２層に分割して互いに平行に配置されている。以下、上側に配置されたＶＤＤ線２１を上ＶＤＤ線２１ａ、下側に配置されたＶＤＤ線２１を下ＶＤＤ線２１ｂと記載する。同様に、上側に配置されたＧＮＤ線２２を上ＧＮＤ線２２ａ、下側に配置されたＧＮＤ線２２を下ＧＮＤ線２２ｂと記載する。そして、上ＶＤＤ線２１ａと上ＧＮＤ線２２ａとは、それぞれ同一層に形成され、下ＶＤＤ線２１ｂと下ＧＮＤ線２２ｂとは、それぞれ同一層に形成されている。また、ブリッジＶＤＤ線２０ａとブリッジＧＮＤ線２０ｂとは、同一層に形成されている。また、ブリッジＶＤＤ線２０ａ及びブリッジＧＮＤ線２０ｂは、ＶＤＤ線２１及びＧＮＤ線２２と直交する位置に形成されている。

図４に示すように、上ＶＤＤ線２１ａと上ＧＮＤ線２２ａの上層には絶縁膜２８ａが設けられ、下ＶＤＤ線２１ｂと下ＧＮＤ線２２ｂの下層には絶縁膜２８ｄが設けられている。また、上ＶＤＤ線２１ａ及び上ＧＮＤ線２２ａと、下ＶＤＤ線２１ｂ及び下ＧＮＤ線２２ｂとの間には絶縁膜２８ｂ，２８ｃが、上から順に設けられている。そして、絶縁膜２８ｂと絶縁膜２８ｃとの間にＭＩＭキャパシタ２４が設けられている。上ＶＤＤ線２１ａ、下ＶＤＤ線２１ｂ、上ＧＮＤ線２２ａ及び下ＧＮＤ線２２ｂは、ＭＩＭキャパシタ２４を電気的にシールドする遮蔽部として機能する。

図３に示すように、ＭＩＭキャパシタ２４は、ＶＤＤ線２１やＧＮＤ線２２の長手方向に沿った上面視矩形状（図３のポイントＲ１，Ｒ２，Ｒ３，Ｒ４で囲まれた領域）をなしている。そして、このＭＩＭキャパシタ２４は、図４等に示すように、電極２４ａと電極２４ｂと、これら電極２４ａ，２４ｂの間に設けられた誘電体２４ｃとを備える。

ＭＩＭキャパシタ２４の電極２４ａ，２４ｂは、上ＶＤＤ線２１ａ、下ＶＤＤ線２１ｂ、上ＧＮＤ線２２ａ及び下ＧＮＤ線２２ｂの面と平行に配置されている。そこで、電極２４ａを上部電極２４ａ、電極２４ｂを下部電極２４ｂと記載する。しかし、上部、下部の区別は、例えば、ＭＩＭキャパシタ２４をトレンチ構造のように、電極面が上ＶＤＤ線２１ａ等の面と垂直に形成される場合を排除する趣旨でない。即ち、本実施形態におけるＭＩＭキャパシタはトレンチ構造のキャパシタであってもよい。

図４に示すように、下部電極２４ｂの一辺は、上部電極２４ａや誘電体２４ｃの一辺より突出して形成されて、この突出部分が下部電極２４ｂの接続端子２４ｄを形成する。なお、上部電極２４ａの上ＶＤＤ線２１ａ側の面は、上部電極２４ａの接続端子となっている。

図４において、ＶＤＤ線２１やＧＮＤ線２２の幅方向のＭＩＭキャパシタ２４の寸法Ｗ１は、これらＶＤＤ線２１とＧＮＤ線２２の幅寸法Ｗ２より適宜小さい寸法に設定されている。ＭＩＭキャパシタ２４がＶＤＤ線２１やＧＮＤ線２２からはみ出すと、このはみ出した部分の遮蔽が不十分になる。このため、寸法Ｗ１を寸法Ｗ２より小さくしている。

なお、ＶＤＤ線２１とＧＮＤ線２２との間の隙間領域Ｋ（図４参照）に対応するＭＩＭキャパシタ２４の領域は、これらＶＤＤ線２１やＧＮＤ線２２によって覆われていない。しかし、ＶＤＤ線２１とＧＮＤ線２２との間の領域を介して容量結合する信号線は、絶縁膜２８ｄの下層又はブリッジＶＤＤ線２０ａやブリッジＧＮＤ線２０ｂの上層に設けられることになるので、信号線とＭＩＭキャパシタ２４との距離が長くなる。寄生容量は距離に反比例するので、信号線とＭＩＭキャパシタ２４との間で生じる寄生容量も小さくなる。従って、ＶＤＤ線２１とＧＮＤ線２２との間に多少の隙間領域Ｋが存在しても実質上問題にはならない。

図５に示すように、ＶＤＤ接続線２３ａは、ブリッジＶＤＤ線２０ａ、上ＶＤＤ線２１ａ及び下ＶＤＤ線２１ｂを接続し、また図６に示すようにＧＮＤ接続線２３ｂはブリッジＧＮＤ線２０ｂ、上ＧＮＤ線２２ａ及び下ＧＮＤ線２２ｂを接続する。ＶＤＤ接続線２３ａは、上ＶＤＤ線２１ａを貫通して設けられ、ＧＮＤ接続線２３ｂは、上ＧＮＤ線２２ａを貫通して設けられている。

一方、図４及び図５に示すように、ＶＤＤ電極線２５ａは上ＶＤＤ線２１ａとＭＩＭキャパシタ２４の上部電極２４ａとを接続し、また図４及び図６に示すように、ＧＮＤ電極線２５ｂは上ＧＮＤ線２２ａと下部電極２４ｂにおける接続端子２４ｄとを接続する。

このような、ＶＤＤ接続線２３ａにより、ＭＩＭキャパシタ２４を挟む上ＶＤＤ線２１ａと下ＶＤＤ線２１ｂは、同電位に設定される。同様にＧＮＤ接続線２３ｂにより、ＭＩＭキャパシタ２４を挟む上ＧＮＤ線２２ａと下ＧＮＤ線２２ｂは同電位となる。従って、ＭＩＭキャパシタ２４は遮蔽される。

なお、信号線は上下のＶＤＤ線２１ａ，２１ｂや上下のＧＮＤ線２２ａ，２２ｂとも容量結合する。しかし、上ＶＤＤ線２１ａと下ＶＤＤ線２１ｂとは同電位であり、また上ＧＮＤ線２２ａと下ＧＮＤ線２２ｂとは同電位であるので、信号線の信号に対してこれら上下のＶＤＤ線２１ａ，２１ｂ及び上下のＧＮＤ線２２ａ，２２ｂは鏡像効果を生じさせる。従って、寄生容量による信号の遅延等は非常に小さくなる。

また、図７に示すように、上下のＶＤＤ線２１ａ，２１ｂや上下のＧＮＤ線２２ａ，２２ｂと同一層に信号線２９ａ，２９ｂが形成される場合がある。このような信号線２９ａ，２９ｂは、ＭＩＭキャパシタ２４と容量結合する。信号線２９ａ，２９ｂとＭＩＭキャパシタ２４との位置関係は、斜めの関係となるので、これらの間の距離は長くなる。寄生容量の値は、距離に反比例するので、これらの間の寄生容量は小さくなる。例えば、信号線２９ａ，２９ｂとＭＩＭキャパシタ２４とが斜めの関係の場合の寄生容量は、信号線２９ａ，２９ｂがＭＩＭキャパシタ２４の上又は下に形成された場合の寄生容量に比べ、数十分の一以下にすることができる。また、ＭＩＭキャパシタ２４の左右幅Ｗ１（図４を参照）を上下のＶＤＤ線２１ａ，２１ｂや上下のＧＮＤ線２２ａ，２２ｂがなす幅Ｗ２（図４を参照）より小さくするならば、信号線２９ａ，２９ｂとＭＩＭキャパシタ２４との距離は、その分だけ長くなり、更に寄生容量を小さくすることが可能である。

以上説明したように、ＭＩＭキャパシタ２４を上下のＶＤＤ線２１ａ，２１ｂや上下のＧＮＤ線２２ａ，２２ｂにより挟むことにより、このＭＩＭキャパシタ２４が遮蔽されるので、信号線のレイアウト設計において寄生容量を考慮した設計の必要性が大幅に削減される。よって、設計工数が削減できる。

また、ＭＩＭキャパシタ２４は、電源線メッシュ構造における電源線（上下のＶＤＤ線２１ａ，２１ｂや上下のＧＮＤ線２２ａ，２２ｂ）に沿って必要な箇所に設けることができるので、電源ノイズを効果的に抑制することが可能になる。

次に、本第２の実施形態にかかる半導体装置の製造方法を図８を参照して説明する。なお、図示しない半導体基板にトランジスタ等を形成する工程は、説明を省略する。以下の説明では、ＭＩＭキャパシタ２４等を形成する下地としての絶縁膜２８ｄを形成する工程から開始する（ステップＳ１）。

なお、絶縁膜２８ａ〜２８ｄ及びＭＩＭキャパシタ２４の誘電体２４ｃは、プラズマＣＶＤ（Ｐｌａｓｍａ−ｅｎｈａｎｃｅｄ ｃｈｅｍｉｃａｌ ｖａｐｏｒ ｄｅｐｏｓｉｔｉｏｎ）法等の一般的な膜生成方法を用いて製造可能である。また、その材料としては、酸化シリコン（ＳｉＯ）、窒化シリコン（ＳｉＮ）又はこれらの複合体等の電気絶縁性物質を利用することが可能である。

次に、絶縁膜２８ｄの上に下ＶＤＤ線２１ｂ及び下ＧＮＤ線２２ｂを形成する（ステップＳ２）。なお、ＶＤＤ線２１ａ，２１ｂ、ＧＮＤ線２２ａ，２２ｂ、ブリッジＶＤＤ線２０ａ、ブリッジＧＮＤ線２０ｂ、ＶＤＤ接続線２３ａ、ＧＮＤ接続線２３ｂ、ＶＤＤ電極線２５ａ、ＧＮＤ電極線２５ｂ及び、ＭＩＭキャパシタ２４における上部電極２４ａ及び下部電極２４ｂ等は、スパッタ法等の一般的な膜生成方法が適用可能である。また、その材料としては、チタン（Ｔｉ）、タングステン（Ｗ）、タングステンシリサイド（ＷＳｉｘ）、窒化タングステンシリサイド（ＷＳｉＮ）、タンタル（Ｔａ），白金（Ｐｔ）、金（Ａｕ）、ニッケル（Ｎｉ）、アルミニューム（Ａｌ）、銅（Ｃｕ）等の金属を用いることができる。

これらの金属膜をフォトリソグラフィ技術及びエッチング技術を用いて所定のパターンにパターニングする。なお、電子ビーム露光法を用いても良い。このような工程では、絶縁膜や金属膜の上にレジストが塗布され、マスクを用いてレジストパターンの潜像が形成される。そして、現像液を用いて現像し、所定のレジストパターンが得られる。その後、レジストパターンをエッチングマスクとして、エッチング液によるウエットエッチングや反応性の気体（エッチングガス）やイオン、ラジカルによってドライエッチングにより絶縁膜や金属膜をパターニングする。以下、このような技術を露光・エッチング技術と称する。

次に、絶縁膜２８ｃを形成し（ステップＳ３）、この絶縁膜２８ｃの上にＭＩＭキャパシタ２４を形成する（ステップＳ４）。なお、絶縁膜２８ｃの形成方法は、上述した絶縁膜２８ｄと同様なので説明は省略する。

ＭＩＭキャパシタ２４は、まず下部電極２４ｂの材料となる金属膜を成膜し、その上に誘電体２４ｃの材料となる誘電体膜、及び上部電極２４ａの材料となる金属膜を順次成膜する。そして、これらを露光・エッチング技術を用いてエッチングすることにより、ＭＩＭキャパシタ２４を形成する。

次に、絶縁膜２８ｂを形成し（ステップＳ５）、この絶縁膜２８ｂにビアホール（コンタクトホール）３３ａ（図４を参照）を露光・エッチング技術を用いて形成する（ステップＳ６）。その後、ビアホール３３ａ内にＶＤＤ電極線２５ａ及びＧＮＤ電極線２５ｂの材料となる金属膜を成膜する（ステップＳ７）。

ビアホール３３ａは、上部電極２４ａ及び接続端子２４ｄをエッチングストッパとして絶縁膜２８ｂをエッチングすることにより形成する。ＶＤＤ電極線２５ａ及びＧＮＤ電極線２５ｂの材料となる金属膜は、このビアホール３３ａに埋め込まれる。このビアホール３３ａに埋め込まれた金属膜は、上部電極２４ａ及び接続端子２４ｄと電気的に接続する。

次に、上ＶＤＤ線２１ａ，上ＧＮＤ線２２ａの材料となる金属膜を成膜し、露光・エッチング技術を用いて上ＶＤＤ線２１ａ，上ＧＮＤ線２２ａを形成する（ステップＳ８）。

その後、絶縁膜２８ａを形成し（ステップＳ９）、露光・エッチング技術を用いてビアホール３３ｂ（図５及び図６を参照）を形成する（ステップＳ１０）。ビアホール３３ｂを形成した後、ブリッジＶＤＤ線２０ａ及びブリッジＧＮＤ線２０ｂの材料となる金属膜を成膜し、露光・エッチング技術を用いてブリッジＶＤＤ線２０ａ及びブリッジＧＮＤ線２０ｂを形成する（ステップＳ１１）。

なお、上述した各工程において、特にステップＳ２は、第２の実施形態にかかる半導体装置を製造する上で特に必要となる工程であるが、他の工程は一般的な半導体装置において用いられている工程である。このことは、少ない工程の追加のみで、寄生容量の発生を抑制した半導体装置が製造できることを意味する。よって、安価に寄生容量の発生を抑制した半導体装置が製造できるようになる。

次に、本発明の第３の実施形態を説明する。図９は、本実施形態にかかる半導体装置の部分上面図であり、図１０は図９におけるＥ−Ｅ線に沿った半導体装置の断面図、図１１は図９におけるＦ−Ｆ線に沿った半導体装置の断面図、図１２は図９におけるＧ−Ｇ線に沿った半導体装置の断面図である。

第３の実施形態は、フリップチップ構造の半導体装置１０Ｃとして半田バンプ用のＶＤＤ線用パッド５１ａ，５１ｂを備えている。この種の半導体装置１０Ｃにおいては、半田バンプが形成されるＶＤＤ線４１及びＧＮＤ線４２が、最上位の配線層として形成されている。

即ち、この半導体装置１０Ｃは、ＶＤＤ線４１、ＧＮＤ線４２、ブリッジＶＤＤ線４０ａ、ブリッジＧＮＤ線４０ｂ、ＭＩＭキャパシタ４４、ＶＤＤ接続線４３ａｍ，４３ａｎ、ＧＮＤ接続線４３ｂｍ，４３ｂｎ、ＶＤＤ電極線４５ａｍ，４５ａｎ、ＧＮＤ電極線４５ｂｍ，４５ｂｎ及び絶縁膜２８ａ，２８ｂ，２８ｃ，２８ｄ，２８ｅを備える。なお、番号５１ａはハンダバンプ用のＶＤＤパッドであり、番号５１ｂは、ＧＮＤパッドである。

ＶＤＤ線４１、ＧＮＤ線４２は、ＭＩＭキャパシタ４４の専用ＶＤＤ線ではなく、電源線メッシュ構造におけるスタンダードセルに電源供給する配線である。

ＶＤＤ線４１は、ＭＩＭキャパシタ４４の上側に配置された線幅の太い上ＶＤＤ線４１ａｍと、それよりも線幅の細い上ＶＤＤ線４１ａｎとを備え、またＭＩＭキャパシタ４４の下側に配置された線幅の太い下ＶＤＤ線４１ｂｍと、それよりも線幅の細い下ＶＤＤ線４１ｂｎとを備える。

ＧＮＤ線４２は、ＭＩＭキャパシタ４４の上側に配置された線幅の太い上ＧＮＤ線４２ａｍと、それよりも線幅の細い上ＧＮＤ線４２ａｎとを備え、またＭＩＭキャパシタ４４の下側に配置された線幅の太い下ＧＮＤ線４２ｂｍと、それよりも線幅の細い下ＧＮＤ線４２ｂｎとを備える。

このとき図９、図１０に示すように、太い上ＶＤＤ線４１ａｍ及び太い下ＶＤＤ線４１ｂｍは、それぞれ２本の細い上ＧＮＤ線４２ａｎ及び細い下ＧＮＤ線４２ｂｎにより挟まれている（図９の領域Ｐ１を参照）。

また、太い上ＧＮＤ線４２ａｍ及び下ＧＮＤ線４２ｂｍは、それぞれ２本の細い上ＶＤＤ線４１ａｎ及び細い下ＶＤＤ線４１ｂｎにより挟まれている（図９の領域Ｐ２を参照）。そして、領域Ｐ１と領域Ｐ２とは、図９において長手方向紙面上下方向で、ブリッジＶＤＤ線４０ａ及びブリッジＧＮＤ線４０ｂの長手方向に交互に形成されている。

ＶＤＤ接続線４３ａｍは、太い上ＶＤＤ線４１ａｍと、太い下ＶＤＤ線４１ｂｍと、ブリッジＶＤＤ線４０ａとを接続する（図９の領域Ｐ１を参照）。また、ＶＤＤ接続線４３ａｎは、細い上ＶＤＤ線４１ａｎと、細い下ＶＤＤ線４１ｂｎと、ブリッジＶＤＤ線４０ａとを接続する（図９の領域Ｐ２及び図１２を参照）。

同様に、ＧＮＤ接続線４３ｂｍは、太い上ＧＮＤ線４２ａｍと、太い下ＧＮＤ線４２ｂｍと、ブリッジＧＮＤ線４０ｂとを接続する（図９の領域Ｐ２及び図１１を参照）。また、ＧＮＤ接続線４３ｂｎは、細い上ＧＮＤ線４２ａｎと、細い下ＧＮＤ線４２ｂｎと、ブリッジＧＮＤ線４０ｂとを接続する（図９の領域Ｐ１を参照）。

ＶＤＤ電極線４５ａｍは、太い上ＶＤＤ線４１ａｍとＭＩＭキャパシタ４４の上部電極４４ａとを接続する（図９の領域Ｐ１及び図１０を参照）。ＶＤＤ電極線４５ａｎは、細い上ＶＤＤ線４１ａｎとＭＩＭキャパシタ４４の上部電極４４ａとを接続する（図９の領域Ｐ２及び図１０を参照）。

同様に、ＧＮＤ電極線４５ｂｎは、細い上ＧＮＤ線４２ａｎとＭＩＭキャパシタ４４の下部電極４４ｂとを接続する（図９の領域Ｐ１を参照）。ＧＮＤ電極線４５ｂｍは、太い上ＧＮＤ線４２ａｎとＭＩＭキャパシタ４４の下部電極４４ｂとを接続する（図９の領域Ｐ２を参照）。

図９の領域Ｐ１に示すように、線幅の太い上ＶＤＤ線４１ａｍ及び太い下ＶＤＤ線４１ｂｍは、線幅の細い上ＧＮＤ線４２ａｎ及び細い下ＧＮＤ線４２ｂｎによって、それぞれ挟まれている。また領域Ｐ２に示すように、線幅の細い上ＶＤＤ線４１ａｎ及び細い下ＶＤＤ線４１ｂｎは、線幅の太い上ＧＮＤ線４２ａｍ及び太い下ＧＮＤ線４２ｂｍによって、それぞれ挟まれている。

このように、太いＶＤＤ線を細いＧＮＤ線で挟み、また太いＧＮＤ線を細いＶＤＤ線で挟むようにしたのは、ＭＩＭキャパシタ４４との接続抵抗を低減するためである。従って、ＭＩＭキャパシタ４４をＶＤＤ線４１とＧＮＤ線４２とで遮蔽する目的に対しては、太いＶＤＤ線を細いＧＮＤ線で挟み、また太いＧＮＤ線を細いＶＤＤ線で挟むようにすることは、必ずしも必要としない。

半田バンプが形成されるＶＤＤ線及びＧＮＤ線は、最上位の配線層として形成されるので、その上に遮蔽層をなす配線を設ける必要がない。一方、ＭＩＭキャパシタ４４の下側には下ＶＤＤ線４１ｂｍ，４１ｂｎ及び下ＧＮＤ線４２ｂｍ，４２ｂｎが形成されているので、図示しない信号線に対してＭＩＭキャパシタ４４が遮蔽される。よって、信号線の配置位置に関わらず、信号線とＭＩＭキャパシタとの間で発生する寄生容量を抑制できるようになる。

２１ａ 上ＶＤＤ線
２１ｂ 下ＶＤＤ線
２２ａ 上ＧＮＤ線
２２ｂ 下ＧＮＤ線
４２ａｍ，４２ａｎ 上ＧＮＤ線
４２ｂｍ，４２ｂｎ 下ＧＮＤ線
４１ａｍ，４１ａｎ 上ＶＤＤ線
４１ｂｍ，４１ｂｎ 下ＶＤＤ線
２０ｂ，４０ｂ ブリッジＧＮＤ線
２０ａ，４０ａ ブリッジＶＤＤ線
１０Ａ、１０Ｂ，１０Ｃ 半導体装置
１１ キャパシタ
１２ａ，１２ｂ 絶縁膜
１３ａ，１３ｂ 遮蔽部
２４ｃ 誘電体
２４ａ，４４ａ 上部電極
２４ｂ，４４ｂ 下部電極

Claims (10)

1. ＭＩＭ（Ｍｅｔａｌ−Ｉｎｓｕｌａｔｏｒ−Ｍｅｔａｌ）構造のキャパシタと、
   絶縁膜を介して前記ＭＩＭ構造のキャパシタを挟む、少なくとも一対の遮蔽部とを備える半導体装置。
2. 請求項１に記載の半導体装置であって、
   前記ＭＩＭ構造のキャパシタを挟む一対の前記遮蔽部は、それぞれ固定電位であることを特徴とする半導体装置。
3. 請求項１又は２に記載の半導体装置であって、
   前記遮蔽部は、前記半導体装置における電源線と接続されていることを特徴とする半導体装置。
4. 請求項１又は２に記載の半導体装置であって、
   一対の前記遮蔽部は、前記ＭＩＭ構造のキャパシタの一方の電極に接続される第１の遮蔽部と、他方の電極に接続される第２の遮蔽部とにより形成したことを特徴とする半導体装置。
5. 請求項３に記載の半導体装置であって、
   前記電源線は、電源線メッシュ構造に配線されていることを特徴とする半導体装置。
6. 請求項１乃至４のいずれか１項に記載の半導体装置であって、
   前記遮蔽部は、電源電位又は接地電位の配線であることを特徴とする半導体装置。
7. 請求項１乃至５のいずれか１項に記載の半導体装置であって、
   前記遮蔽部は、前記ＭＩＭ構造のキャパシタを覆うことを特徴とする半導体装置。
8. 請求項１乃至６のいずれか１項に記載の半導体装置であって、
   前記ＭＩＭ構造のキャパシタが、電源ノイズを吸収するＭＩＭ構造のキャパシタであることを特徴とする半導体装置。
9. 下側の遮蔽部を形成する手順と、
   前記下側の遮蔽部の上に第１の絶縁膜を介してＭＩＭ構造のキャパシタを形成する手順と、
   前記ＭＩＭ構造のキャパシタの上に第２の絶縁膜を介して上側の遮蔽部を形成する手順と、を含むことを特徴とする半導体装置の製造方法。
10. 請求項８に記載の半導体装置の製造方法であって、
    前記上側の遮蔽部と前記下側の遮蔽部とを電気的に接続する手順とを含むことを特徴とする半導体装置の製造方法。

Images