JP2002334931A - 半導体集積回路 - Google Patents

Abstract

(57)【要約】 【課題】 半導体集積回路における隣接する配線間のク
ロストークを、チップ面積の増大を防ぎつつ低減させ
る。 【解決手段】 半導体基板の上方に形成された複数の互
いに隣接する配線と、前記半導体基板表面と、の間に、
導電体の膜を設けることにより、前記複数の互いに隣接
する配線の接地容量を増加させ、これにより前記複数の
互いに隣接する配線の間に生じるクロストークを低減さ
せるようにしたことを特徴とする半導体集積回路とし
た。

Description

【発明の詳細な説明】

【０００１】

【発明の属する技術分野】本発明は、半導体集積回路に
関し、特に、例えば、複数の互いに隣接する配線を有す
る半導体集積回路に関する。

【０００２】

【従来の技術】近年、半導体集積回路に関する技術にお
いて、素子の微細化技術の進歩が著しい。このため、半
導体チップにおける素子数は増加の一途をたどってお
り、素子間の配線数も増加してきている。配線数の増加
により、配線間の距離も短くなってきており、このた
め、隣接配線間の相互干渉ノイズ（クロストーク）が増
えてきている。クロストークは装置の誤動作を生じさせ
るため、いかにこれを低減させるかという問題が生じて
いる。

【０００３】図６は、従来の半導体集積回路におけるロ
ジック回路の一部を拡大したものである。図７は、図６
におけるＡ−Ａ線に沿った拡大断面図である。図６及び
図７から分かるように、特に図７から分かるように、半
導体基板６にロジックセル領域１が形成されている。半
導体基板６の上方には層間絶縁膜７ａを介してメタル配
線２が設けられており、さらにメタル配線２の上方には
層間絶縁膜７ｂが設けられている。このメタル配線２
は、２つのロジックセル領域１との間に位置しており、
これらのロジックセルあるいは他の回路の間を接続する
ためのものである。また、特に図６から分かるように、
ロジックセル１の近傍には電源線としてのＧＮＤライン
４が形成されている。また、図７から特に分かるよう
に、メタル配線２、２の間には配線間容量Ｃ１があり、
メタル配線２と半導体基板６との間には基板間容量（接
地容量）Ｃ２がある。

【０００４】図７において、メタル配線２（３）に電気
信号が流れると、隣接するメタル配線２（３）、２
（４）の間にある配線間容量（結合容量）Ｃ１を介し
て、これらの間に静電結合が生じる。すなわち、隣接す
るメタル配線２（３），２（４）の間にクロストークが
生じる。このとき、メタル配線２（３）がメタル配線２
（４）に及ぼすクロストークの大きさは、以下の式で与
えられる。なお、メタル配線２（３）、２（２）の間に
もクロストークは生ずるが、これについても同様の式で
表される。

【０００５】 Ｖａ＝Ｃ１×Ｖｂ／（Ｃ１＋Ｃ２） ・・・・・式（１） ここで、Ｖｂは、クロストークを及ぼす側のメタル配線
２の電圧である。Ｖａは、クロストークの大きさを表す
電圧である。また、Ｃ２は、メタル配線２と半導体基板
４との間にある基板間容量（接地容量）である。この式
（１）から、クロストークを低減させるためには、配線
間容量Ｃ１を小さくすることや基板間容量Ｃ２を大きく
すること等が考えられる。このようにするための具体的
手段としては、配線間隔を広くとる手段や配線にシール
ドを設ける手段等が考えられる。

【０００６】

【発明が解決しようとする課題】しかし、クロストーク
を減らすために上記方法を採ろうとすると、チップ面積
が大きくなってしまうので望ましくない。そこで本発明
は、このような問題点を解決すべく、チップ面積の増大
を招くことなく半導体集積回路における配線間のクロス
トークを低減させることを目的とする。

【０００７】

【課題を解決するための手段】本発明の半導体集積回路
は、半導体基板と、この半導体基板の上方に絶縁膜を介
して形成された複数の互いに隣接する配線と、前記半導
体基板と前記配線との間に形成された、前記各配線と基
板との間の容量を増加させて、前記複数の互いに隣接す
る配線の間に生じるクロストークを低減させる導電体の
膜と、を備えたものとして構成する。

【０００８】本発明の半導体集積回路は、異なる位置に
形成された複数の回路を有する半導体基板と、この半導
体基板の上方に絶縁膜を介して形成された複数の互いに
隣接する配線と、前記半導体基板と前記配線との間に形
成された、前記各配線と基板との間の容量を増加させ
て、前記複数の互いに隣接する配線の間に生じるクロス
トークを低減させる導電体の膜と、を備えたものとして
構成する。

【０００９】本発明の半導体集積回路は、前記複数の配
線と前記半導体基板との間に設けられた前記導電体の膜
は、一体のものとして構成されていることを特徴とする
ものとして構成する。

【００１０】本発明の半導体集積回路は、前記複数の配
線と前記半導体基板との間に設けられた前記導電体の膜
は、帯状の導電体が、ほぼ同一平面内において互いに平
行に配列されたものとして構成されていることを特徴と
するものとして構成する。

【００１１】本発明の半導体集積回路は、前記導電体の
膜は、前記半導体基板における他の部分に形成される回
路の要素と同一工程により同一材料で形成されたことを
特徴とするものとして構成する。

【００１２】

【発明の実施の形態】本発明は、半導体基板の上方に設
けられた複数の互いに隣接する配線と、半導体基板との
間に導電体を設けることにより、これらの配線の基板間
容量を増加させ、これにより、これらの配線の間の相互
干渉ノイズ（クロストーク）を低減させるようにしたも
のである。以下図面を用いて、本発明の実施の形態につ
いて説明する。

【００１３】図１は、本発明の実施の形態として本発明
が適用される半導体チップＳＣである。この半導体チッ
プＳＣは、ロジック回路ＬＣとメモリ回路ＭＣとを具備
している。図中のロジック回路は、種々のロジックセル
（ＣＰＵ、バッファ回路等）から成り立っている。これ
らのロジックセルはメタル配線等により接続されてい
る。図２は、図１におけるロジック回路の部分Ｐを拡大
して表す図である。図３は、図２のＢ−Ｂ線に沿った拡
大断面図である。

【００１４】図２及び図３を用いて、本発明の第１の実
施の形態について説明する。

【００１５】先ず、本実施形態における半導体集積回路
の構造について説明する。図２及び図３から分かるよう
に、特に図３から分かるように、半導体基板６にロジッ
クセル領域１が形成されている。半導体基板６の上方に
は層間絶縁膜７ａを介してポリシリコン層５が形成され
ている。そして、このポリシリコン層５の上方には、層
間絶縁膜７ｂを介してメタル配線２が形成されており、
さらに、このメタル配線２の上方には層間絶縁膜７ｃが
形成されている。特に図２から分かるように、このポリ
シリコン層５の一端は、ロジックセル領域１の近傍に設
けられた一のＧＮＤライン３（１）と接続されており、
他端も同様に他のＧＮＤライン３（２）と接続されてい
る。このため、ポリシリコン層５はＧＮＤレベルに固定
されている。つまり、本実施形態の特徴は、メタル配線
２と半導体基板６との間にＧＮＤレベルに固定されたポ
リシリコン層５を入れたものである。また、特に図３か
ら分かるように、メタル配線２、２の間には配線間容量
Ｃ１があり、また、メタル配線２とポリシリコン層５と
の間には基板間容量Ｃ３がある。

【００１６】上記した実施形態において、メタル配線２
（３）に電気信号が流れると、メタル配線２（３）に流
れる電気信号の一部が、隣接するメタル配線（４）との
間ある結合容量Ｃ１を介して、隣接するメタル配線２
（４）に流れ込む。この流れ込んだ電気信号が、隣接す
るメタル配線２（４）を流れる電気信号に影響を与える
ことになる。すなわち、隣接するメタル配線２（３），
２（４）の間にクロストークが生じる。ところで、上述
のように、本実施形態においては、ＧＮＤレベルに固定
したポリシリコン層５を、メタル配線２（４）に対して
半導体基板６よりも近くに設けている。このため、ポリ
シリコン層５が半導体基板６に代替する。すなわち、メ
タル配線２（４）の基板間容量は、前述したメタル配線
２と半導体基板６との間にある容量Ｃ２から、メタル配
線２とポリシリコン層５との間にある容量Ｃ３に変わ
る。そして、このメタル配線２（４）とポリシリコン層
５との間の基板間距離は、メタル配線２（４）と半導体
基板６との間の距離よりも、ポリシリコン層５と半導体
基板６との間の距離だけ短い。このため、メタル配線２
（４）とポリシリコン層５との間の基板間容量Ｃ３は、
前述した、メタル配線２と半導体基板６との間の基板間
容量Ｃ２よりも大きくなる。したがって、式（１）から
も分かるように、本実施形態におけるクロストークＶ
ａ’は クロストークＶａよりも小さくなる。以下、こ
の点について詳しく説明する。

【００１７】上記した実施形態においてメタル配線２
（３）に電気信号が流れると、隣接するメタル配線２
（４）にクロストークを及ぼすことは前述の通りであ
る。そして、このときのクロストークの大きさは前述の
式（１）に表される。この式によれば、クロストークを
小さくするためには、配線間容量Ｃ１を小さくするか、
あるいは、基板間容量Ｃ２を大きくすれば良いことがわ
かる。ここで、一般に、容量Ｃは、以下の式で表され
る。

【００１８】Ｃ＝ε×Ｓ／ｄ ・・・・・式（２） ただし、Ｓは面積、ｄは基板間距離、である。

【００１９】したがって、まず、クロストークを小さく
するためには、メタル配線２（３）、２（４）間の距離
を大きくとることにより、配線間容量Ｃ１を小さくする
ことが考えられる。しかし、配線間距離を大きくとる
と、チップ面積が増大するため、かかる方策は採用でき
ない。次に、メタル配線２（４）と半導体基板６との距
離を短くすることにより、基板間容量Ｃ２を大きくする
ことが考えられる。基板間距離を短くするためには、メ
タル配線２（４）を半導体基板６に近づけることがまず
考えられる。しかし、この方法では、製造プロセスの大
きな変更を伴い、採用することは非現実的である。した
がって、この方策も採用できない。そこで、本発明者
は、メタル配線２（４）と半導体基板６との間に、ＧＮ
Ｄレベルに固定したポリシリコン層５を設けることでこ
の問題を解決するに至った。すわなち、ＧＮＤレベルに
固定されたポリシリコン層５を、メタル配線２（４）と
半導体基板６との間に設けることで、ポリシリコン層５
が半導体基板６に代替する。そして、メタル配線２
（４）とポリシリコン層５の距離は、メタル配線２
（４）と半導体基板６との距離よりも短くなる。つま
り、基板間距離ｄは短くなる。したがって、本実施形態
における基板間容量Ｃ３は前述した基板間容量Ｃ２より
も大きくなることになる（式（２）参照）。ここで、本
実施形態におけるクロストークＶａ’は以下の式に表さ
れる。

【００２０】 Ｖａ’＝Ｃ１×Ｖｂ／（Ｃ１＋Ｃ３） ・・・・・式（３） 上記のように、基板間容量Ｃ３は基板間容量Ｃ２よりも
大きい。したがって、式（３）および式（１）からわか
るように、Ｖａ’はＶａよりも小さくなる。すなわち、
メタル配線２（３）、２（４）間のクロストークは小さ
くなることが分かる。なお、上記実施形態においてメタ
ル配線２（３）、２（２）の間にもクロストークは生じ
るが、その大きさは上記と同様であるので説明は省略し
てある。

【００２１】本実施形態において用いたこのポリシリコ
ン層５は、チップ上の他の領域において例えばトランジ
スタのゲート電極等の形成に使用される材料を、それと
同じ工程において使用することにより形成されるもので
ある。したがって、ＧＮＤ用のポリシリコン層５のみを
形成するための工程を必ずしも必要としない。よって、
大きな製造工程の変更を要することなく本発明を実施で
きる。

【００２２】図４は、本発明の第２の実施形態において
本発明が適用される半導体集積回路の一部拡大図であ
り、図２に相当する部分の図ある。本実施形態における
半導体集積回路が、第１の実施形態における半導体集積
回路と異なる点は、第１の実施形態において使用した板
状のポリシリコン層５を、帯状のポリシリコン層５Ａ、
５Ａ・・・に変形させた点にある。ここで、図５は、図
４のＣ−Ｃ線に沿った断面図である。

【００２３】本実施形態の半導体集積回路をより詳しく
述べれば、図４及び図５からも明らかなように、第１の
実施形態における板状のポリシリコン層５（図３参照）
を、互いに平行となった、帯状の、ポリシリコン層５
Ａ、５Ａ・・・に変形させたことを特徴とするものであ
る。このポリシリコン層５Ａ、５Ａ の間は隙間になっ
ており、この隙間は、メタル配線２の下部になるように
設けられている。メタル配線２、２の間には配線間容量
Ｃ１があり、メタル配線２とポリシリコン層５との間に
は基板間容量Ｃ４がある。その他の素子については説明
を省略する。

【００２４】上記した本第２の実施形態において、メタ
ル配線２（３）に電気信号が流れると、隣接するメタル
配線２（４）との間にクロストークが生じる。そして、
クロストークを減少させるために、ＧＮＤレベルに固定
されたポリシリコン層５を、メタル配線２（４）と半導
体基板６との間に設けている。すなわち、ポリシリコン
層５が半導体基板６に代替することにより、基板間距離
ｄは短くなる。その結果、基板間容量Ｃ４は大きくなり
（式（１）参照）クロストークは低減する。以下、詳し
く説明する。

【００２５】上述のとおり、ポリシリコン層５は、各ポ
リシリコン層５Ａ・・・から構成されており、メタル配
線２（４）の下部は、各ポリシリコン層５間の隙間にな
っている。そのため、メタル配線２（４）とポリシリコ
ン層５Ａとの間に生じる電気力線は、メタル配線２
（４）と、ポリシリコン層５Ａの上面５ａとの間のみで
なく、メタル配線２（４）と、ポリシリコン層５Ａのサ
イド面５ｂとの間にも生じる。すなわち、メタル配線２
（４）とポリシリコン層５Ａとの間の基板間容量Ｃ４
は、メタル配線２（４）と、ポリシリコン４ａの表面５
ａとの間にのみでなく、メタル配線２（４）と、ポリシ
リコン４ａのサイド面５ｂとの間にも生じる（図５参
照）。このメタル配線２（４）とサイド面５ｂとの間の
容量は、半導体素子の集積化に伴い、基板間容量Ｃ４に
与える影響は大きくなる。一方、前述したように、ポリ
シリコン層５を設けたことで、基板間距離ｄは短くな
る。

【００２６】以上の理由から、メタル配線２（４）とポ
リシリコン層５Ａとの間の基板間容量Ｃ４は、前述し
た、メタル配線２と半導体基板６との間の基板間容量Ｃ
２よりも大きくなる。ここで、本実施形態における、ク
ロストークの大きさＶａ’’は以下に示される。

【００２７】 Ｖａ’’＝Ｃ１×Ｖｂ／（Ｃ１＋Ｃ４） ・・・・・式（４） 上記の如く、基板間容量Ｃ４は基板間容量Ｃ２よりも大
きい。したがって、式（１）および式（４）から明らか
なように、Ｖａ’’はＶａよりも小さくなる。すなわ
ち、メタル配線２、２間のクロストークは小さくなる。

【００２８】本実施形態において用いたこのポリシリコ
ン層５は、チップ上の他の領域において例えばトランジ
スタのゲート電極等の形成に使用される材料を、それと
同じ工程において使用することにより形成されるもので
ある。したがって、ＧＮＤ用のポリシリコン層５のみを
形成するための工程を必ずしも必要としない。よって、
大きな製造工程の変更を要することなく本発明を実施で
きる。

【００２９】上述のように、本発明の実施形態において
は、ロジックセル領域間における配線とＧＮＤ基板との
間にＧＮＤレベルに固定した導電体を設けたので、これ
らの配線の基板間容量は増大し、したがって、これらの
配線の間に生じるクロストークを低減させることができ
る。また、配線間距離を大きくすることなくクロストー
クを低減させることができるようにしたので、チップの
面積が増大することはない。したがって、本実施例によ
れば低コストで製品を提供できる。

【００３０】

【発明の効果】本発明によれば、半導体集積回路におけ
る複数の配線と、半導体基板と、の間に導電体を設ける
ようにしたので、各配線と基板との間の接地容量を増大
させて、隣接する配線に生じる電圧の増大を抑えて、こ
れにより前記配線間のクロストークを、チップ面積の増
大を招くことなく低減させることができる。

【図面の簡単な説明】

【図１】本発明の実施形態を適用した半導体集積回路
（チップ）を示す平面模式図である。

【図２】図１の半導体集積回路における一部Ｐの拡大図
である。

【図３】図２のＢ−Ｂ線に沿った拡大断面図である。

【図４】本発明の第２の実施形態を適用した半導体集積
回路における、図２に相当する部分の、一部の拡大図で
ある。

【図５】図４のＣ−Ｃ線に沿った拡大断面図である。

【図６】従来の半導体集積回路における一部分の拡大図
である。

【図７】図６のＡ−Ａ線に沿った拡大断面図である。

【符号の説明】

１ ロジックセル領域 ２ 第１メタル配線 ３ ＧＮＤライン ５ ポリシリコン層 ５Ａ 各ポリシリコン層 ５ａ 上面 ５ｂ サイド面 ６ 半導体基板 ７ａ 層間絶縁膜 ７ｂ 層間絶縁膜 ７ｃ 層間絶縁膜

───────────────────────────────────────────────────── フロントページの続き (72)発明者 澁 谷 友 洋 神奈川県川崎市幸区堀川町580番地 東芝 エルエスアイシステムサポート株式会社内 (72)発明者 高 村 宏 幸 神奈川県川崎市幸区堀川町580番地 東芝 エルエスアイシステムサポート株式会社内 (72)発明者 田 中 尚 一 神奈川県川崎市幸区堀川町580番地 東芝 エルエスアイシステムサポート株式会社内 Ｆターム(参考） 5F033 HH04 UU05 VV05 XX23 5F038 BH19 CD05 CD18 EZ20 5F064 EE02 EE26 EE36 EE43 EE46 EE52

Claims (5)

【特許請求の範囲】
1. 【請求項１】半導体基板と、 この半導体基板の上方に絶縁膜を介して形成された複数
   の互いに隣接する配線と、 前記半導体基板と前記配線との間に形成された、前記各
   配線と基板との間の容量を増加させて、前記複数の互い
   に隣接する配線の間に生じるクロストークを低減させる
   導電体の膜と、 を備えたことを特徴とする半導体集積回路。
2. 【請求項２】異なる位置に形成された複数の回路を有す
   る半導体基板と、 この半導体基板の上方に絶縁膜を介して形成された複数
   の互いに隣接する配線と、 前記半導体基板と前記配線との間に形成された、前記各
   配線と基板との間の容量を増加させて、前記複数の互い
   に隣接する配線の間に生じるクロストークを低減させる
   導電体の膜と、 を備えたことを特徴とする半導体集積回路。
3. 【請求項３】前記複数の配線と前記半導体基板との間に
   設けられた前記導電体の膜は、一体のものとして構成さ
   れていることを特徴とする請求項１又は請求項２に記載
   の半導体集積回路。
4. 【請求項４】前記複数の配線と前記半導体基板との間に
   設けられた前記導電体の膜は、帯状の導電体が、ほぼ同
   一平面内において互いに平行に配列されたものとして構
   成されていることを特徴とする請求項１又は請求項２に
   記載の半導体集積回路。
5. 【請求項５】前記導電体の膜は、前記半導体基板におけ
   る他の部分に形成される回路の要素と同一工程により同
   一材料で形成されたことを特徴とする、請求項１または
   請求項２または請求項３に記載の半導体集積回路。