JPS6020548A - 集積回路における入力保護装置 - Google Patents

集積回路における入力保護装置

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JPS6020548A
JPS6020548A JP58127642A JP12764283A JPS6020548A JP S6020548 A JPS6020548 A JP S6020548A JP 58127642 A JP58127642 A JP 58127642A JP 12764283 A JP12764283 A JP 12764283A JP S6020548 A JPS6020548 A JP S6020548A
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菊島　健一
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Abstract

(57)【要約】本公報は電子出願前の出願データであるた
め要約のデータは記録されません。

Description

【発明の詳細な説明】 〔技術分野〕 この発明は、半導体集積回路技術さらには、ＭＯ８集積
回路における電界効果型半導体素子の保護技術に適用し
℃特に有効な技術に関するもので、・たとえば半導体製
造工程中ピ生ずるチャーシア・ツブによるゲート破壊の
防止に利用して有効な技術に関するものである。
〔背景技術〕
電界効果型半導体素子（以下ＭＯ８ＦＥＴと称する）か
らなるＭＯ８集積回路においては、回路の動作時あるい
はノ・ノドリンク時等に異常電圧が入力ピンから入力用
素子（ＭＯＳＦＥＴ）のゲートに印加されてゲート絶縁
膜が破壊されてしまうことがある。
そこで、第１図に示すように、入力用ポンディングパッ
ド１（以下入力用バンドと称する）と入力用ＭＯ８ＦＥ
ＴＱｉのゲートとの間に抵抗Ｒ。
を、また入力用ＭＯ８ＦＥＴＱ、のゲートと回路の接地
点との間にクランプ用ダイオードＤ、をそれぞれ介挿し
てなる保護回路を設け、入力用ＭＯ８ＦＥＴＱ、のゲー
トにゲート絶縁膜の破壊電圧以上の電圧が入って米た場
合に、素子のゲート絶縁膜が破壊される前にクランプ用
ダイオードＤ。
忙逆方向電流を流してやりで、ＭＯ８ＦＥＴＱｉのゲー
トに印加される電圧を下げていわゆるゲート破壊を防止
することが考えられている（特公昭５Ｏ−３６１５４）
。
しかしながら、本発明者が検討したところによると、入
力用パッドごとにこのような保穫回路を設けるようにし
たＭＯ８集積回路であっても、保護回路を接続する前の
製造工程においてゲート電極のチャージアップによりゲ
ート破壊が生じるおそれがあることが分かった。つまり
、上記保護回路を構成する抵抗Ｒ１およびクランプ用ダ
イオードＤ、と入力用ＭＯ８ＦＥＴＱｉのゲート端子と
は、それぞれアルミ配線によって接続されることになる
が、現在のＭＯ８集積回路の製造技術においては、一般
にアルミの２層配線によって各端子間の接続が行なわれ
る。この場合、入力用パッド１と入力用ＭＯ８ＦＥＴＱ
、　との間の抵抗Ｒ，の接続を第１層目のアルミ配線（
以下第１アルミ配線と称する）によって行ない、り２ン
プ用ダイオードＤ、の接続を第２層目のアルミ配＃（以
下第２アルミ配線と称する）によって行なうようにする
と、第１アルミ配Ｈによってバンドとゲートを接続した
後に行なわれる第１アルミ配線上への声２０層間絶縁膜
のプラズマデポジション工程およびこの第２層間絶縁膜
にコンタクトホールを形成するためのドライエツチング
工程等の際に、入力用パッド１が帯電させられる。そし
て、この帯電された電荷は入力用パッド１と半導体基板
との間に寄生するキャパシタと入力用ＭＯ８ＦＥＴＱ。
のゲート電極と半導体基板との間に寄生するキャパシタ
に対して、略その容量比に応じた割合で分配される。し
かるに、上記パッド１は占有面積は大き℃・が、比較的
厚いフィールド酸化膜および第１層間絶縁膜を介して半
導体基板上に形成されるので、薄いゲート酸化膜を介し
て半導体基板上に形成されているゲート電極に比べて、
その寄生容量はかなり小さい。そのため、上記のごとく
製造工程中に入力用バツドトに帯電された電荷の多くは
、ＭＯ８ＦＥＴＱｉのゲート電極へ移動し７てゲート電
極の寄生容量がチャージアップされてしまい、その結果
ＭＯ８ＦＥＴＱ、のゲート絶縁膜に高電圧が印加式れて
絶縁膜の破壊が発生し易くなるという問題点があること
が分かった。
〔発明の目的〕
本発明の１つの目的は、集積回路に有用な静電破壊防止
技術を提供することにある。
本発明の１つの目的は、出力回路へも適用可能な静電破
壊防止技術を提供することにある。
本発明の１つの目的は、高集積化が可能なデバイス技術
を提供することにある。
本発明の１つの目的は、ＭＯ８集槓回路の製造工程にお
ける層間絶縁膜のプラズマデポジションおよびそのドラ
イエツチング等の際に、入力用バンドが帯電されて配線
を通して入力用ＭＯ８ＦＥＴのゲート電極下に寄生する
容量がチャージアンプされてもゲート破壊を発生しに（
くさせることができるようにすることにある。
本発明の前記ならびにそのほかの目的と新規な特徴は、
本明細書の記述および添付図面からあきらかになるであ
ろう。
〔発明の概要〕
本願において開示される発明のうち代表的なものの概要
な簡単に説明すれば下記のとおりである。
すなわち、この発明は、アルミ蒸着およびそのエツチン
グにより形成される入力用パッドの下方に、層間絶縁膜
を介して予め、例えばゲート電極形成時にこれと同一の
導電材料によりパッドとほぼ同じ大きさの導電層を形成
させておき、パッド形成時にこの導電層とパッドの一部
を接触させることにより、パッド側の寄生容量を増加は
せ、製造工程中に入力用パッドが帯電されても、ゲート
電極へ移動する電荷量が減少され、これによって入力用
ＭＯ８ＦＥＴのゲート電極のチャージアップが抑制され
るようにして上記目的を達成するものである。
以下図面を用いてこの発明の詳細な説明する。
〔実施例〕
第２図は、入力用パラ・ド１と入力素子としてのＭＯ８
ＦＥＴＱｉおよびこのＭＯ８ＦＥＴＱ、のゲートと入力
用パッド１との間に第１図に示すような保護回路を設け
たものに本発明を適用した場合の一実施例を示す平面図
、第３図はそσ）Ｔ［−Ｉ線断面図を示すものである。
この実施例では、特に制限されないが、シリコンのよう
な半導体基板２−ヒに、ゲート絶縁膜３を介してポリシ
リコン（多結晶シリコン）等から１よるゲート電極４と
、比較的厚いフィールド酸化膜５を介して抵抗Ｒ１とな
るポリシリコン層６および同じくポリシリコンからなる
導電層７が形成されている。上記ゲート電極４とポリシ
リコン層６および導電層７は、ポリシリコン層を半導体
基板２上にデポジションさせてからエツチングすること
により形成される。この場合、導電層７はそダン上に形
成されるポンプイングツ（・ノド１と略同じ大きさに形
成する。
なお、上記入力用バッド１とゲート電極４との間に介挿
される抵抗Ｒ１はそれほど大きな抵抗値を必要とし７ｒ
いので、ゲート電極４．導電層７と全り同一のポリシリ
コンを用いて同時に形成することができる。
また、これらのポリシリコン層４，６．７の上には、フ
ォスフオ・シリケート・ガラス（以下ＰＳＧと称する）
等からなる第１層間絶縁膜９がプラズマＯＶＤ法により
デポジションされ、適当な位置にコンタクトホールを形
成してからアルミ蒸着を施した後、エツチングを行なう
ことによって第１アルミ配線Ａｌｌが形成されて抵抗Ｒ
１（ポリシリコン層６）の一端とゲート電極４とが接続
烙れるとともに、ボンデイングバ・ノド１の下層部１ａ
が形成される。
そして、上記導電層７およびポリシリコン層（抵抗）６
の一端とポンプイングツ（ノド１の下層部１ａとがコン
タクトホールを介して部分的に接触されている。さらに
上記第１アルミ配線Ｍ１の上方には、例えば第４図に示
すように、プラズマデポジションによるＰ−８ｉＯ膜１
０ａと５ＯＧ（スピン・オン・ガラス）　Ｎ　１０ｂお
よヒＰｓＧ［１０ｃとからなる、第２層間絶縁膜１０を
介して第２アルミ配線Ａ１２が形成されてクランプ用ダ
イオードＤＩのＮ十拡散領域１１がゲート電極４に接続
され、かつポンディングパッド１の下層部１ａの上には
重ねて上層部ｌｂが形成でれている。
上記第２アルミ配＃ＡＪ２とポンディングパッド上層部
１ｂは、第１層間絶縁膜９Ｏのドライエツチングにより
コンタクトホールを形成してから、全面にアルミ蒸着を
行ない、しかる後エツチングを行なうことによって同時
に形成される。そして、この第２アルミ配線Ｍ２の上に
ファイナルパシベーション膜１２がプラズマデポジショ
ンにより形成されている。ただし、ポンディングパッド
ｌ上のパシベーション膜１２はエツチングにより取り除
かれ、ボンディングワイヤの接続が可能とされている。
上記実施例においては、第１アルミ配線Ｍ１によってパ
ッド下層部１ａと入力用ＭＯ８ＦＥＴＱｉのゲート電極
４とが抵抗Ｒ１を介して接続されてから、第２アルミ配
線Ａ１２によってＭＯ８ＦＥＴＱ、のゲートを極４とク
ランプ用ダイオードＤ１のカソード側（Ｎ＋拡散領域１
１）とが接続される。しかも、第１アルミ配線Ａｌｌ形
成後第２アルミ配線Ｍ２形成前に、第２層間絶縁膜１０
のプラズマデポジションとそのドライエ・ンチングが行
なわれ、更に、パッド下層部１ａ表面にスパッタエツチ
ングを施し、バ・ノド上層ｕｌ（ｌｂがその上に重ねて
形成されたときの接触抵抗が小さくなるように処理され
る。
従って、上記第２層間絶縁膜］０のうちＰ−８ｉＯ膜１
０ａのプラズマデポジションおよび第２層間絶縁膜１０
のドライエツチングとツク・ノド下層部１３表面のスパ
ッタエツチングの際に、発生される荷電粒子によりパッ
ド下層部１ａが非常に帯電され易くなる。そして、パッ
ド下層部１ａが帯電されると、その電荷はパッド下層部
１ａから抵抗Ｒ，（ポリシリコン層６）および第１アル
ミ配線Ａ／１を通ってゲート電極４へ流れ、ノくノド１
とゲート電極４にそれぞれ寄生する容量の比に応じて分
配される。
しかして、この場合、バ・ノド下層部１ａはその下方に
第１層間絶縁膜９を介して略同じ程度の大きさに形成さ
れたポリシリコンの導電層７に接続されており、この導
電層７と半導体基板２との間の容量は、導電層７が１「
い場合にパッド下層部１ａと半導体基板２との間に存在
する容量よりも第１層間絶縁膜が存在しない分だけ太き
（なる。
そのため、パッド下層部１ａからゲート電極４へ分配さ
れる電荷が少なくなり、ゲート電極４の寄生容量へのチ
ャージアップが抑制される。その結果、製造工程中にお
ける入力用ＭＯ８ＦＥＴＱｉのゲート破壊が直重され、
もしくはゲート破壊に対するマージンが向上されるよう
になる。
なお、上記の場合、抵抗Ｒ１としてのポリシリコン層６
と第１アルミ配線Ａｌ］にも多少寄生容量が存在するが
、両者ともパッド１に比べると占有面積が非常に小づい
ため、寄生容量も小をく、ゲート電極４の寄生容量のチ
ャージアンプを抑える作用にはほとんど寄与し得ない。
上記実施例においては、入力用パッドごとにクランプ用
ダイオードＤ、と抵抗Ｒ８とからなる保護回路を設け、
抵抗Ｒ３を第１アルミ配線Ａｌｌによって接続し、クラ
ンプ用ダイオードＤ、を第２アルミ配線、υ２によって
接続するようにしたものについて説明したが、この発明
はこれに限定されるものではない。
例えば、保護回路を設けないで、入力用パッド１を直接
入力ＭＯ８ＦＥＴＱ、のゲルト電極４に接続したり、あ
るいは抵抗Ｒ１のみを設けて接続する場合も、上記実施
例と同様にアルミ配線のドライエツチングやパシベーシ
ョン膜のプラズマデポジションの際に、入力用パッド１
が帯電されてゲート電極４がチャージアップされてゲー
ト絶縁膜が破壊されたり、局部的に損傷されてＭＯ８Ｆ
ＥＴＱ、のしぎい値電圧が変化し、てしまうおそれがあ
る。従っ℃、上記実施例と同じように、入力用パッド１
の下方にこれとほぼ同じ大きさの導電層７を形成してパ
ッド１と接触させてやれば、パッド１側の容量が大きく
なって製造工程中のゲート電極４のチャージアップによ
るゲート破壊を防止することができる。
さらに、入力用パッド１にクランプ用ダイオードＤ１を
有する保護回路を設け、クランプ用ダイオードＤ、の接
続と入力用パッド−ゲート電極間の接続をアルミの一層
配線で行なう場合にも、本発明を適用すると入力用ＭＯ
８ＦＥＴにおけるゲート絶縁膜の破壊に対するマージン
を向上させる効果が得られる。
この場合、入力用パッドｌはアルミの二層構造ではなく
アルミの一層構造とするようにしてよい。
また、実施例においては、入力用パッドｌの下方に形成
される導電層７をゲート電極４と同一の材質（ポリシリ
コン）としているが、この発明はこれに限定されるもの
ではな（、他の導電性の材質であってもよいことは勿論
である。ただし、ゲート電極４と同一の材料で導電層７
を構成するようにすると、ゲート電極４と同一工程で形
成することができ、製造工程を全く変更する必要がない
という利点がある。
〔効果〕
入力用ＭＯ８ＦＥＴのゲート電極に接続される入力用パ
ッドの下方に、層間絶縁膜を介して入力用パッドとほぼ
同じ大きさの導電層を形成し、この導電層と入力用パッ
ドとを接触させるようにしたので、入力用パッド側のを
主容量が大きくされ、これによって、ＭＯ８集積回路の
製造工程における層間絶縁膜のプラズマデポジションお
よびそのドライエツチング等の際に、入力用パッドが帯
電されても、配線を通して入力用パッドから入力用ＭＯ
３ＦＥＴのゲート電極へ流れる電荷量が少なくなり、ゲ
ート電極の寄生容量のチャージアップが抑制されるため
ゲート絶縁膜が破壊されに（くなるという効果がある。
しかも、上記導電層をゲート電極と同一材料で構成する
ようにすれば、ゲート電極と同時に形成できるので製造
工程を全（変更する必要がないという利点がある。
また、保護用抵抗等を入出力回路に挿入する必要がな（
、コンデンサを付加するだけでよいので、電力損失が少
なく、出力回路またＩ１０回路へも適用できる。
以上本発明者によってなされた発明を実施例にもとづき
具体的に説明したが、本発明は上記実施例に限定される
ものではなく、その要旨を逸脱しない範囲で種々変更可
能であることはいうまでもない。たとえば、上記説明の
如き製造工程中の破壊のみならず、その他の原因による
素子破壊防止へも適用できる。
【図面の簡単な説明】
第１図はＭＯ８集積回路における入力保護回路の一例を
示す回路図、 第２図は本発明に係る入力保護装置の一実施例を示す半
導体基板の平面図、 第３図は第２図におけるＩＩＩ　−ＩＩＩ線に沿った断
面図、 第４図は第３図における鎖線Ｂの部分の拡大断面図であ
る。 １・・・入力用ポンディングパッド（入力用パッド）、
２・・・半導体基板、３・・・ゲート絶縁膜、４・・・
ゲート電極、６・・・ポリシリコン層（抵抗）、７・・
・導電層、９．１０・・・層間絶縁膜、Ｑｌ・・・入力
素子（入力用ＭＯ８ＦＥＴ）、Ｄ、・・・クランプ用ダ
イオード。 第　１　図 ど　／／（Ｄ、） 第　３　図

Claims (1)

  1. 【特許請求の範囲】 １、電界効果型半導体素子を入力素子として備えたＭＯ
    ８集積回路であって、上記入力素子のゲート電極に接続
    される入力用ポンディングパッドの下方には層間絶縁膜
    を介して上記パッドとほぼ同じ大きさの導電層が形成さ
    れ、かつこの導電層と上記入力用バンドとが少なくとも
    一部分において接触されてなるＭＯ８集積回路における
    入力保護装置。 ２、上記入力用ボンディングパッドの下方に形成される
    導電層が一ト記入力素子のゲート電極と同一材料により
    同時に形成されるようにされてなることを特徴とする特
    許請求の範囲第１項記載のＭＯ８集積回路における入力
    保護装置。
JP58127642A 1983-07-15 1983-07-15 集積回路における入力保護装置 Pending JPS6020548A (ja)

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JP58127642A JPS6020548A (ja) 1983-07-15 1983-07-15 集積回路における入力保護装置

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JP58127642A JPS6020548A (ja) 1983-07-15 1983-07-15 集積回路における入力保護装置

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JP2020150179A (ja) * 2019-03-14 2020-09-17 富士電機株式会社 半導体装置

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