JPS6156447A - 半導体装置およびその製造方法 - Google Patents
半導体装置およびその製造方法Info
- Publication number
- JPS6156447A JPS6156447A JP17976384A JP17976384A JPS6156447A JP S6156447 A JPS6156447 A JP S6156447A JP 17976384 A JP17976384 A JP 17976384A JP 17976384 A JP17976384 A JP 17976384A JP S6156447 A JPS6156447 A JP S6156447A
- Authority
- JP
- Japan
- Prior art keywords
- capacitor
- film
- metal film
- insulating film
- wiring layer
- Prior art date
- Legal status (The legal status is an assumption and is not a legal conclusion. Google has not performed a legal analysis and makes no representation as to the accuracy of the status listed.)
- Pending
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Classifications
-
- H—ELECTRICITY
- H01—ELECTRIC ELEMENTS
- H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
- H01L27/00—Devices consisting of a plurality of semiconductor or other solid-state components formed in or on a common substrate
- H01L27/02—Devices consisting of a plurality of semiconductor or other solid-state components formed in or on a common substrate including semiconductor components specially adapted for rectifying, oscillating, amplifying or switching and having at least one potential-jump barrier or surface barrier; including integrated passive circuit elements with at least one potential-jump barrier or surface barrier
- H01L27/04—Devices consisting of a plurality of semiconductor or other solid-state components formed in or on a common substrate including semiconductor components specially adapted for rectifying, oscillating, amplifying or switching and having at least one potential-jump barrier or surface barrier; including integrated passive circuit elements with at least one potential-jump barrier or surface barrier the substrate being a semiconductor body
- H01L27/06—Devices consisting of a plurality of semiconductor or other solid-state components formed in or on a common substrate including semiconductor components specially adapted for rectifying, oscillating, amplifying or switching and having at least one potential-jump barrier or surface barrier; including integrated passive circuit elements with at least one potential-jump barrier or surface barrier the substrate being a semiconductor body including a plurality of individual components in a non-repetitive configuration
- H01L27/0688—Integrated circuits having a three-dimensional layout
Abstract
(57)【要約】本公報は電子出願前の出願データであるた
め要約のデータは記録されません。
め要約のデータは記録されません。
Description
【発明の詳細な説明】
産業上の利用分野
この発明は、半導体基板の上に大容量コンデンサを一体
形成した半導体装置とこれを製造する方法に関するもの
である。
形成した半導体装置とこれを製造する方法に関するもの
である。
従来例の構成とその問題点
半導体装置において大容量のコンデンサの付加が必要な
場合が多々ある。このコンデンサの付加にあたり、従来
は半導体基板中にｐｎ接合を形成し、その接合容量を利
用するようにした構造、あ１ るいは、シ
リコン基板の表面に酸化シリコン膜および金属膜を順次
形成し、ＭＯ５容量を利用するようにした構造のいずれ
かが採用されていた。
場合が多々ある。このコンデンサの付加にあたり、従来
は半導体基板中にｐｎ接合を形成し、その接合容量を利
用するようにした構造、あ１ るいは、シ
リコン基板の表面に酸化シリコン膜および金属膜を順次
形成し、ＭＯ５容量を利用するようにした構造のいずれ
かが採用されていた。
ところで、接合容量あるいはＭＯ３容量のいずれを形成
する場合であっても、半導体基板の所定の平面領域が占
拠されるところとなる。このためコンデンサ形成領域を
大面積とすると半導体装置本体の作り込み領域が狭くな
り、半導体装置本体の作り込みに支障をきたす。したが
って、大容量のコンデンサを半導体装置に付加すること
は容易でなかった。
する場合であっても、半導体基板の所定の平面領域が占
拠されるところとなる。このためコンデンサ形成領域を
大面積とすると半導体装置本体の作り込み領域が狭くな
り、半導体装置本体の作り込みに支障をきたす。したが
って、大容量のコンデンサを半導体装置に付加すること
は容易でなかった。
発明の目的
本発明は、コンデンサの構造を立体的にし、半導体素子
の作り込み領域への影響を排除し、大面積の容量、すな
わち、大容量コンデンサを付加することを可能にした半
導体装置とこれを製造する方法の提供を目的とするもの
である。
の作り込み領域への影響を排除し、大面積の容量、すな
わち、大容量コンデンサを付加することを可能にした半
導体装置とこれを製造する方法の提供を目的とするもの
である。
発明の構成
本発明は表面上に第１および第２の金属膜が形成された
半導体基板の前記表面上が、第１の絶縁、□□ゎ、ｌ’
ｉ’ｉｌ□、。や、ゆ工よ３，２７ケ。 （一方の
電極となる第３の金属膜と前記コンデンサの誘電体とな
る第２の絶縁膜および前記コンデンサの他方の電極とな
る第４の金属膜が順次積層して形成され、前記第１の金
属膜が前記第３の金属膜に、前記第２の金属膜が前記第
４の金属膜にそ゛れぞれ接続された構造の半導体装置で
ある。
半導体基板の前記表面上が、第１の絶縁、□□ゎ、ｌ’
ｉ’ｉｌ□、。や、ゆ工よ３，２７ケ。 （一方の
電極となる第３の金属膜と前記コンデンサの誘電体とな
る第２の絶縁膜および前記コンデンサの他方の電極とな
る第４の金属膜が順次積層して形成され、前記第１の金
属膜が前記第３の金属膜に、前記第２の金属膜が前記第
４の金属膜にそ゛れぞれ接続された構造の半導体装置で
ある。
したがって、この構造によればポンディングパッド領域
を除いた半導体基板のほぼ全面にコンデンサが形成され
大容量のコンデンサを付加することができる。
を除いた半導体基板のほぼ全面にコンデンサが形成され
大容量のコンデンサを付加することができる。
実施例の説明
本発明の半導体装置の構造を得るだめの製造方法の一実
施例を第１図ａ−ｅの断面図を参照して説明する。
施例を第１図ａ−ｅの断面図を参照して説明する。
まず、シリコン基板１上に熱酸化法によシ酸化シリコン
膜２を形成し、プレーナ法によりシリコｙ基板１中にト
ランジスタあるいは抵抗等の素子（図示せず）を形成し
た後、表面上にアルミニウム層を選択的に形成し、接地
配線層３と電源配線層４およびその他の配線層５を形成
する（第１図ａ）。
膜２を形成し、プレーナ法によりシリコｙ基板１中にト
ランジスタあるいは抵抗等の素子（図示せず）を形成し
た後、表面上にアルミニウム層を選択的に形成し、接地
配線層３と電源配線層４およびその他の配線層５を形成
する（第１図ａ）。
次いで、表面上の全域に酸化シリコン膜あるいは窒化シ
リコン膜等の第１の絶縁膜６を形成した後、周知の写真
食刻法により接地配線層３および電源配線層４のたとえ
ばポンディングパッドとなる領域上を覆う第１の絶縁膜
６を選択的に除去し、開ロアおよび開口８を構成する（
第１図ｂ）。
リコン膜等の第１の絶縁膜６を形成した後、周知の写真
食刻法により接地配線層３および電源配線層４のたとえ
ばポンディングパッドとなる領域上を覆う第１の絶縁膜
６を選択的に除去し、開ロアおよび開口８を構成する（
第１図ｂ）。
次に、表面上にアルミニウム、モリブデン、白金、チタ
ン等の金属膜９を形成しコンデンサの一方の電極とする
。この後、開ロアの周囲に位置する金属膜９を選択的に
除去し、接地配線層３と電源配線層４を電気的に分離す
る（第１図Ｃ）。
ン等の金属膜９を形成しコンデンサの一方の電極とする
。この後、開ロアの周囲に位置する金属膜９を選択的に
除去し、接地配線層３と電源配線層４を電気的に分離す
る（第１図Ｃ）。
この後、表面に酸化シリコン膜、窒化シリコン膜、酸化
アルミニウム膜、酸化チタン膜、酸化タンタル膜、ある
いはチタン酸バリウム膜のいずれかの単層膜もしくは、
これらの中のいずれかを積層した膜からなる第２の絶縁
膜１０をＣＶＤ法あるいは真空蒸着法で形成し、コンデ
ンサの誘電体とする。この後、開ロアと８の形成位置に
対応する第２の絶縁膜１Ｑを選択的に除去し、開ロア１
と８１を形成する（第１図ｄ）。
アルミニウム膜、酸化チタン膜、酸化タンタル膜、ある
いはチタン酸バリウム膜のいずれかの単層膜もしくは、
これらの中のいずれかを積層した膜からなる第２の絶縁
膜１０をＣＶＤ法あるいは真空蒸着法で形成し、コンデ
ンサの誘電体とする。この後、開ロアと８の形成位置に
対応する第２の絶縁膜１Ｑを選択的に除去し、開ロア１
と８１を形成する（第１図ｄ）。
この後、表面にアルミニウム、モリブデン、白金、チタ
ン等の金属膜１１を形成しコンデンサの他方の電極とな
し、開ロア１を通して接地配線層３と、また開口８１を
通して電源配線層４と金属膜１１とを電気的に接続した
後、金属膜１１の開口８１の周囲に位置する部分を選択
的に除去し、接地配線層３と電源配線層４を電気的に分
離させるとともにワイヤボンディングできるようにポン
ディングパッド領域を形成する（第１図ｅ）。
ン等の金属膜１１を形成しコンデンサの他方の電極とな
し、開ロア１を通して接地配線層３と、また開口８１を
通して電源配線層４と金属膜１１とを電気的に接続した
後、金属膜１１の開口８１の周囲に位置する部分を選択
的に除去し、接地配線層３と電源配線層４を電気的に分
離させるとともにワイヤボンディングできるようにポン
ディングパッド領域を形成する（第１図ｅ）。
このような工程を経ることにより、接地配線層３と電源
配線層４の間に半導体基板のほぼ全域を利用したに等し
い面積をもつ大容量のコンデンサが作り込まれる。
配線層４の間に半導体基板のほぼ全域を利用したに等し
い面積をもつ大容量のコンデンサが作り込まれる。
第２図は、以上の構造をもつコンデンサが付加された半
導体集積回路の等価ブロック図であり、図示するように
、半導体集積回路１２の入力端子１３と電源端子１４と
の間に第１のサージ保護用１ ダイオード１
５が接続され、また、入力端子１３と接地端子１６との
間に第２のサージ保護用ダイオード１７が接続され、さ
らに電源端子１４と接地端子１６との間に本発明の構造
をもつコンデンサ１８が接続されている。このコンデン
サ１８の付加によりサージ破壊の防止効果が奏される。
導体集積回路の等価ブロック図であり、図示するように
、半導体集積回路１２の入力端子１３と電源端子１４と
の間に第１のサージ保護用１ ダイオード１
５が接続され、また、入力端子１３と接地端子１６との
間に第２のサージ保護用ダイオード１７が接続され、さ
らに電源端子１４と接地端子１６との間に本発明の構造
をもつコンデンサ１８が接続されている。このコンデン
サ１８の付加によりサージ破壊の防止効果が奏される。
たとえば、半導体集積回路１２の入力端子１３に静電エ
ネルギーが加わり、しかもこれがマイナスのサージであ
ると、このサージはダイオード１７を介して接地端子１
６へ、また、プラスサージであると、このサージはダイ
オード１６を介して電源端子１４へ逃げる。このことに
より電源端子１４と接地端子１６の間の電位差が上昇す
る。半導体集積回路１２の耐圧がこの電位差より低いと
サージ破壊が生じるところであるが、電源端子１４と！
他端子１６との間には大容量のコンデンサ１８が付加さ
れておシ、このコンデンサにょシサージによる電位差の
上昇がおさえられサージ破壊から半導体集積回路が保護
される。
ネルギーが加わり、しかもこれがマイナスのサージであ
ると、このサージはダイオード１７を介して接地端子１
６へ、また、プラスサージであると、このサージはダイ
オード１６を介して電源端子１４へ逃げる。このことに
より電源端子１４と接地端子１６の間の電位差が上昇す
る。半導体集積回路１２の耐圧がこの電位差より低いと
サージ破壊が生じるところであるが、電源端子１４と！
他端子１６との間には大容量のコンデンサ１８が付加さ
れておシ、このコンデンサにょシサージによる電位差の
上昇がおさえられサージ破壊から半導体集積回路が保護
される。
また、電源端子１４と接地端子１６との間に接続された
コンデンサ１８は高周波成分を側路する
４．１バイパスコンデンサとしても使用できる。
コンデンサ１８は高周波成分を側路する
４．１バイパスコンデンサとしても使用できる。
なお、実施例では電源配線層と接地配線層間にコンデン
サを付加する例を示したが、本発明はとの例に限られる
ものではなく、大容量のコンデンサの付加が必要とされ
る回路部分のどこに付加してもよい。
サを付加する例を示したが、本発明はとの例に限られる
ものではなく、大容量のコンデンサの付加が必要とされ
る回路部分のどこに付加してもよい。
また、半導体表面のほぼ全面にコンデンサを形成するこ
とができるが、このコンデンサの形成域は表面の一部で
もよい。さらに付加するコンデンサの数を複数個とする
こともできる。
とができるが、このコンデンサの形成域は表面の一部で
もよい。さらに付加するコンデンサの数を複数個とする
こともできる。
発明の詳細
な説明したように、本発明の半導体装置およびその爬造
方法によれば、半導体基板に対して立体的にコンデンサ
を形成することができるため、素子や電極配線層に関係
なく、半導体表面全域にわたる大容量のコンデンサを作
ることができる。
方法によれば、半導体基板に対して立体的にコンデンサ
を形成することができるため、素子や電極配線層に関係
なく、半導体表面全域にわたる大容量のコンデンサを作
ることができる。
第１図ａ−ｅは本発明の半導体装置の工程断面図、第２
図は本発明が使用された半導体集積回路の等価ブロック
図である。 １・・・・・・シリコン基板、２・・・・・・酸化シリ
コン膜、３・・・・・・接地配線層、４・・・・・・電
源配線層、５・・・・・・そ７）池の配線層、６・・・
・・・第１の絶縁膜、７，８，７１゜８１・・・・・・
開口、９，１１・・・・・・金属膜（コンデンサの電極
）、１０・・・・・・第２の絶Ｒ膜（コンデンサの誘電
体）、１２・・・・・・半導体集積回路、１３・旧・・
入力端子、１４・・・・・・電源端子、１５．１７・・
・・・・サージ保護用ダイオード、１６・・・・・・接
地端子、１８・・・・・・コンデンサ。 代理人の氏名 弁理士 中 尾 敏 男 ほか１名第
１ 図 第２図
図は本発明が使用された半導体集積回路の等価ブロック
図である。 １・・・・・・シリコン基板、２・・・・・・酸化シリ
コン膜、３・・・・・・接地配線層、４・・・・・・電
源配線層、５・・・・・・そ７）池の配線層、６・・・
・・・第１の絶縁膜、７，８，７１゜８１・・・・・・
開口、９，１１・・・・・・金属膜（コンデンサの電極
）、１０・・・・・・第２の絶Ｒ膜（コンデンサの誘電
体）、１２・・・・・・半導体集積回路、１３・旧・・
入力端子、１４・・・・・・電源端子、１５．１７・・
・・・・サージ保護用ダイオード、１６・・・・・・接
地端子、１８・・・・・・コンデンサ。 代理人の氏名 弁理士 中 尾 敏 男 ほか１名第
１ 図 第２図
Claims (6)
- （１）表面上に第１および第２の金属膜が形成された半
導体基板の前記表面上が、第１の絶縁膜で被膜され、同
第１の絶縁膜上にコンデンサの一方の電極となる第３の
金属膜と前記コンデンサの誘電体となる第２の絶縁膜お
よび前記コンデンサの他方の電極となる第４の金属膜が
順次積層して形成され、前記第１の金属膜が前記第３の
金属膜に、前記第２の金属膜が前記第４の金属膜にそれ
ぞれ接続されていることを特徴とする半導体装置。 - （２）第２の絶縁膜が酸化シリコン、窒化シリコン、酸
化アルミニウム、酸化チタン、酸化タンタル、チタン酸
バリウムのいずれかの単相か、あるいはこれらのいずれ
かの積層で形成されていることを特徴とする特許請求の
範囲第１項に記載の半導体装置。 - （３）第１の金属膜および第２の金属膜が、各別に電源
配線かあるいは接地配線のいずれかであることを特徴と
する特許請求の範囲第１項に記載の半導体装置。 - （４）半導体基板上に選択的に第１および第２の金属膜
を形成する工程、表面に第１の絶縁膜を形成し、同第１
の絶縁膜中に、前記第１の金属膜上には第１の開口を、
第２の金属膜上には第２の開口を選択的に形成する工程
、表面にコンデンサの一方の電極となる第３の金属膜を
形成し、前記第２の開口周囲あるいは同第２の開口の領
域に位置する前記第３の金属膜を選択的に除去する工程
、同第３の金属膜上に前記コンデンサの誘電体となる第
２の絶縁膜を形成し、前記第２の開口領域に位置する同
第２の絶縁膜を選択的に除去し第３の開口を形成し、前
記第２の絶縁膜上に前記コンデンサの他方の電極となる
第４の金属膜を形成する工程を具備することを特徴とす
る半導体装置の製造方法。 - （５）第２の絶縁膜が酸化シリコン、窒化シリコン、酸
化アルミニウム、酸化チタン、酸化タンタル、チタン酸
バリウムのいずれかの単層か、あるいはこれらの中のい
ずれかの積層で形成されていることを特徴とする特許請
求の範囲第４項に記載の半導体装置の製造方法。 - （６）第１の金属膜および第２の金属膜が各別に電源配
線かあるいは接地配線のいずれかであることを特徴とす
る特許請求の範囲第４項に記載の半導体装置の製造方法
。
Priority Applications (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP17976384A JPS6156447A (ja) | 1984-08-28 | 1984-08-28 | 半導体装置およびその製造方法 |
Applications Claiming Priority (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP17976384A JPS6156447A (ja) | 1984-08-28 | 1984-08-28 | 半導体装置およびその製造方法 |
Publications (1)
| Publication Number | Publication Date |
|---|---|
| JPS6156447A true JPS6156447A (ja) | 1986-03-22 |
Family
ID=16071457
Family Applications (1)
| Application Number | Title | Priority Date | Filing Date |
|---|---|---|---|
| JP17976384A Pending JPS6156447A (ja) | 1984-08-28 | 1984-08-28 | 半導体装置およびその製造方法 |
Country Status (1)
| Country | Link |
|---|---|
| JP (1) | JPS6156447A (ja) |
Cited By (2)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| JPH02226754A (ja) * | 1989-02-28 | 1990-09-10 | Toshiba Corp | 半導体集積回路用キャパシタ |
| JPH04221848A (ja) * | 1990-03-16 | 1992-08-12 | Philips Gloeilampenfab:Nv | 半導体装置の製造方法 |
-
1984
- 1984-08-28 JP JP17976384A patent/JPS6156447A/ja active Pending
Cited By (2)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| JPH02226754A (ja) * | 1989-02-28 | 1990-09-10 | Toshiba Corp | 半導体集積回路用キャパシタ |
| JPH04221848A (ja) * | 1990-03-16 | 1992-08-12 | Philips Gloeilampenfab:Nv | 半導体装置の製造方法 |
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