JPS60109259A - 電子装置 - Google Patents

Abstract

(57)【要約】本公報は電子出願前の出願データであるた
め要約のデータは記録されません。

Description

【発明の詳細な説明】 〔技術分野〕 本発明は電子装置、特に容量素子を含む電子装置、半導
体装置に関する。

〔背景技術〕

従来より電子装置、特に半導体装置の一部として容量素
子を構成する場合、例えば第１図に示すようにシリコン
基体１と、その表面の薄いシリコン酸化膜２及びアルミ
ニウム電極３からなるＭＯ８Ｏ８構造用利用場合には、
第２図に示すような容量０及び抵抗Ｒを含む回路となっ
てしまう。

しかし、か−かるＭＯ８容量においては、酸化膜の誘電
率が低いことにより容量か小さく、大容量化しようとす
れば電極面積が大となり、容量の蓄積電荷Ｑが小さくな
る欠点がある。又、ＭＯ８容量では一部の電極が半導体
基体であるためシＩＪ　−ズ抵抗が大きくなることｔさ
けられないという問題点があることか本発明者によって
あきらかになった。

半導体装置に容量素子を構成するため本発明者等が開発
した他の手段とし壬、第３図に示すように１例えばｎ型
エピタキシャル層４０表面に形成したｐ型ベース５とｎ
“型エミッタ６０間のｐｎ接合を利用し、逆バイアスす
ることによりｐｎ接合より空乏ｓを発生させてその容量
を利用する接合容量がある。

しかし、この接合容量の場合、逆バイアス電圧を接合の
降伏電圧以下にしなければならない問題があり、容量蓄
積電荷Ｑが小さい、リーク電流があるなどの問題点が生
じるということが本発明者により℃あきらかとされた。

〔発明の目的〕

本発明は前記問題にかんがみ、半導体装置における多層
配線技術を利用し、半導体基体表面の素子形成部を使用
することなく容量を形成しようとするものである。

本発明の一つの目的はチップの占有面積を大きくするこ
となく容量を半導体装置内部に形成する技術を提供する
ことにある。

本発明の他の一つの目的は容量値が大きい容量を提供す
ることにある。

本発明の他の一つの目的はシリーズ抵抗が小さい容量を
もつ半導体装置を提供することにある。

本発明の前記ならびにそのほかの目的と新規な特徴は、
本明細書の記述および添付図面からあきらかになるであ
ろう。

〔発明の概要〕

本願において開示される発明のうち代表的なものの概要
を簡単に説明すれば、下記のとおりである。

すなわち、半導体基体の一生面上に多層配線構造を有し
、この多層配線構造の一部である下層配線と上層配線と
の間に絶縁膜を有し、これら下層配線、絶縁膜及び上層
配線との間で容量を形成することにより、誘電率の高く
、かつ薄い絶縁膜を用いたＭＯ３容量が形成され、半導
体チップの専有面＆を大きくすることなく、大きい容量
を有す容量が半導体装置内部に形成することができ、前
記目的を達成できる。

〔実施例１〕 第４図乃至第９図は本発明の一実施例であって、半導体
装置におい１２層配線を利用し℃容量を形成するプロセ
スと完成後の形態を工程断面図により示すものである。

以下、各工程図に従って詳述する０ （ａｌｓｉ（シリコン）基板１を用意する。このＳｔ基
板１表面にはＳｉｎ、（シリコン酸化物）膜２が形成さ
れており、この上にＡＩ（アルミニウム）を蒸着、スパ
ッタ等の手段で被着し２、第４図に示すようにＡＩ膜３
を形成する。

（ｂ）　ホトレジスト塗布、写真処理及びエツチングｌ
ｒＰ　ｈ　！ｔ、　ＭＩＦ−ｒｒｒセＩ”らＶ　Ａ　Ｉ
　ＭＷ　Ｑ　％ｚバ４−　二・ｉグエツチする。バター
ニングされたＡ／膜の一部３ａは容量の下層電極となり
、他の一部３ｂは第１層Ａ［配線（又は電極）となるも
のである。

（Ｃ）　プラズマ放電を利用した０ＶＤ（気相化学堆積
）法により、第６図に示すように全面にプラズマ・５ｉ
Ｎ（シリコン・ナイトライド）膜７を所要とする厚さに
形成する。なお、このプラズマＳｉＮはプラズマ３ｉ、
Ｎ４　’ｌ含むものとする。

（ｄｌ　ホトレジスト、エッチ処理により第７図に示す
ように配線となるＡＩ膜３ｂ上のプラズマ・ＳｉＮ膜７
を除去する。

ｔｅｌ　ポリイミド樹脂等の有機絶縁物乞塗布又はＰＳ
Ｇ（リンシリケートガラス）等の無機絶縁物を堆積する
ことにより第８図に示すように全面を覆う層間絶縁膜８
を形成する。

（ｆｌ　ホトレジストエッチ処理により第９図に示すよ
うに層間絶縁膜８にスル−ホール（透孔）９Ｙあけ、Ａ
［を極３ａ上のプラズマ・ＳｉＮ膜７．第１層のＡ／配
線３ｂの一部を露出する。

（ｇ）　全面ＶｃＡＳＹ蒸着し、ノ（ターニングエッチ
することにより第１０図に示すようにスルーホールを通
じてＳｉ膜７、及び第１屠Ａ／配線３ｂに接触する第２
層のＡｌ！電極（配線１０ａ、１０ｂ）を完成する。す
なわち、同図において、一方で第１層のｉＸ極３ａ、プ
ラズマ・ＳｉＮ膜７及び第２層のＡｌ電極１０ａとで容
量Ｃか構成され、他方で第１屠Ａ／配線３ｂと第２層Ａ
ｌ配線１０ｂとが層間絶縁Ｍ８のスル−ホール９を通し
て接続されている。第１１図は第１０図の半導体装置に
対応する平面図である。

以上実施例１で述べた本発明による容量は下層のＡｌ電
極の上にプラズマＳｉＮ膜を形成し、その上に上層のＡ
／電極を設けた構造である。

このようにして、多層配線技術！利用し、チップ上の空
間を利用して容量７作りこむことにより、ＩＯのチップ
サイズを増大することなく容量が得られる。

また、プラズマＳｉＮの膜特性は高誘を率、無欠陥、良
接着性を有し、かつ所要とする薄さに形成でき、容量用
絶縁膜としてきわめて適合する。

因に容量は一般に下式で表わされる。

０＝Ａ−ｇｒ−ｇｏ／ｄ　（ただし、０：容量、Ａｚｔ
極面積、ε。：真空誘１！率、εｒ　：比誘電率、ｄ：
膜厚） さらに、プラズマＳｉＮの誘電率は６．０〜７．０であ
り、熱生成ｓｉｏ、の誘電率（３，８〜４．０）に比し
て高く、したがって同じ厚さであればより高い容量が得
られる。

さらにまた、プラズマＳｉＮ膜によれば膜厚コントロー
ルが可能であるために膜厚（第７図ｄ。

第１０図ｄ）を薄く形成することが容易である。

さらにまた、工程（Ｃ）に記載のように、プラズマＳｉ
Ｎ膜は他の層間絶縁膜とは別工程で容量形成用の絶縁膜
として形成するものであるから、必要とする容量値に合
せて膜厚を自由にコントロールできる。又、この絶縁膜
の材質も任意に選択することができる。

さらにまた、容量形成用の絶縁膜を両側から金属で挾み
こむことによりシリーズ抵抗を小さくすることができる
。

〔実施例２〕 第１２図は本発明の他の実施例であって、３層配線構造
で容ｉ”ｒ形成する場合の断面図である。

同図に訃いて、３は第２層Ａｌ配線、１０は第２層Ａｌ
配線、１１は第３磨Ａｌ配線であり、第２／１（７）Ａ
／配＃１０　ト第３層のＡｌ配ｆｆｒＡ１１との間にプ
ラズマＳｉＮ膜７を介在させて容量を形成する。なお、
８は第１層間絶縁膜、１２は第２層間絶縁膜でこれらは
ポリイミド系樹脂又はＰＳＧ膜かう成す、１３はバンシ
ベイション膜でポリイミド系樹脂から成る。このように
本発明は２層配線以上の多層配線構造の半導体装置ＶＣ
分いても同様に適用することができ、その場合の効果は
実施例１で述べた効果と同様な効果が得られる。

〔実施例３〕 第１３図はバイポーラ・トランジスタＱ、の位相補償回
路の一例を示し、第１４図は本発明を第１３図の回路に
適用し７た場合の実施例を断面図で示すものである。す
なわち、半導体基体表面に公知の方法で形成されたバイ
ポーラトランジスタＱ。

のＡｌ電極Ｙ利用し、その上にプラズマＳｉＮ膜を弁し
℃第２のＡＩ配線（電極）を形成し℃容量ＣＩを構成し
たものである。

同図において、１４はｐ型シリコン基板（サブストレー
ト）、１５はｎ＋型埋込層、１６は基板１４の上にエピ
タキシャル成長により形成したｎ型シリコン層でこれを
コレクタ部としてその表面にバイポーラｎｐｎ）ランジ
スタＱ、が形成される。１７はアイソレーションＳ　ｉ
　Ｏ，膜、１ＢはこのＳｉｎ、膜１７とｐ型基板１４と
の間に拡散したアイソレーションｐ＋型層、１９はコレ
クタ取出し部となるｎ＋型層（ＯＮ層）である。２０は
ベースとなるｐ型層、２１はエミッタとなるｎ＋型層で
ある。２２はＰＳＧ等からなる第１バツシベー゛ジヨン
膜で、このＰＳＧと下地のＳｉｎ、膜の一部をコンタク
トホトエッチして、第１層のアルミニウムからなるコレ
クタ電極２３（容量０１　の下部電極となる）、ベース
電極２４及びエミッタ電極２５が形成されている。第１
層のアルミニウムの上にプラズマＳｉＮ膜７が形成され
、このうちべ−スミ極上のプラズマＳｉＮ膜は取り除か
れる。８はポリイミド系樹脂等からなる眉間絶縁膜でこ
の層間絶縁膜の一部ｌホトエッチしてスルーホールがあ
けられ、第２層のアルミニウムが蒸着され、バターニン
グエッチすることによりその一部はプラズマ別Ｎ膜７上
に形成されて容量ＣＩ　の上部電極１０ｂとなり、他の
一部はアルミニウム配線（又は抵抗）１０ｃとなり、そ
の一端はスルーホー／Ｉ／を通してｎｐｎｈランジスタ
Ｑ、のベースに接続し、第１３図の回路を完成する。１
３はポリイミド系樹脂からなる最終保護膜である。この
ようなバイポーラトランジスタＱ、の位相補償回路は高
周波によるトランジスタの利得を下げる場合に用いられ
る。

〔実施例４〕 第１５図はダイナミックＲＡＭ　（ＲａｎｄｏｍＡｃｃ
ｅｓｓ　Ｍｅｍｏｒｙ　）のメモリセルを表わす回路の
例を示し、第１６図は本発明を第１５図の回路に適用し
た場合の実施例の断面図である。すなわち半導体基体表
面に公知の方法で形成された絶縁ゲート電界効果トラン
ジスタ（ＭＯＳＦＥＴ）Ｑ。

の一つのＡノミ極を利用しその上にプラズマＳｉＮ膜を
介して第２層のＡ７配線を形成し、て容量０゜を構成し
、たものである。

同図において、１４はｐ型シリコン基板、１６は基板１
４の上にエピタキシャル成長させたｎ型シリコン層、２
６はＪ９シリコン層の表面に拡散したｐＮウェル、１７
はアイソレーション用Ｓ　ｉＯ。

膜である。このｐ型ウェル２６の表面にｎチャネルＭＯ
８ＦＥＴが形成されている。すなわち、２７はｎ“型ソ
ース、２８はｎ＋型ドレイン、２９はゲート絶縁膜、３
０は低比抵抗ポリシリコン等からなるゲート電極である
。３１はＯＶＤ・Ｓ　ｉＯｔ等からなる第１パツシベー
シヨン膜でこのパッシベーション膜にコンタクト穴があ
けられアルミニウムよりなるソース電極３２．ドレイン
電極（ｇ旦０の下部電極）３３が形成される。このうち
ドレイン電極３３の上にプラズマＳｉＮ膜７が形成され
、この上に層間絶縁膜８のスルーホールを通して上部電
極となるアルミニウム膜１０ａが形成されその延長部は
第２層アルミニウム配線の一部となる。なか、同図では
示されないがゲート電極、及びソース電極は他の個所で
マトリックス配線に接続され、第１５図に示すメモリセ
ルが構成される。

〔実施例５〕 第１７図は他の実施例であって、単体としての容量に本
発明！適用した場合の断面図である。

同図において、３４はそれ自体が独立して基体となる絶
縁膜（絶縁板）で例えば積層したガラス。

セラミックス等からなる。７は容量形成用の絶縁膜で例
えばＳｉＮからなる。これらは他の母材上に順次積層し
、ホトエッチ処理して所要の形状に形成されるものであ
る。３５及び３６はアルミニウム電極で基体となる絶縁
膜（板）の両面からアルミニウム蒸着、パターニングエ
ッチして形成される。このような単体の容量は適当な寸
法に分断してハイブリッドＩＣ回路の一部として組立て
ることができる。

〔効　果〕

以上実施例１〜４で述べた本発明によれば下記の効果が
得られる。

（１）多層配線技術を有効に利用したシリコン基体表面
のデバイス形成部を使用しないで容量形成が可能であり
、従来のＭＯ８容量や接合容量ヲ形成する場合に比して
集積ｆ’＆向上することができる。

（２）容量形成用の絶縁膜であるため、絶縁膜の種類と
厚さを適当に選ぶことにより同じスペースで大きい容量
！形成することができる。

（３）上下の電極はアルミニウム配線を利用することに
より半導体電極を使った容量に比してシリーズ抵抗を小
さくすることができる。

（４）実施例５で述べた本発明によれば、単体容量とし
て小型で大きい容量が得られ、ハイブリッド回路の設計
上有利となる。

（５）容量形成に直接に関係のない、例えば第９図の電
極３Ｃ上にもプラズマＳｉＮ等をデポジットしてもよい
。このようにすれば電極上に形成されたち密な膜７Ｃが
アルミニウム電極（配線）を強固に押え付けるため、ア
ルミニウム表面に局部的に発生しやすい突起（ヒルロッ
クス）防止できる。

（６）上記（５）Ｋよりヒルロックス防止ができるため
。

眉間絶縁膜を薄く形成することができ、スルーホールを
小さくあけ回路の微細化を図ることができる。

以上本発明者によりてなされた発明を実施例圧もとづき
具体的に説明したが、本発明は上記実施例に限定される
ものではなく、その要旨を逸脱しない範囲で種々変更可
能であることはいうまでもない。

本実施例では容量形成用絶縁膜は一層構造としたが高誘
電率の絶縁膜を多層に重ねた構造としてもよい。例えば
１層目の絶縁膜ｔプラズマＳｉＮとし、２層目を酸化タ
ンタル（Ｔａ、Ｏ，）とじ又も同様な効果が得られる。

また、容量形成用絶縁膜として有機絶縁膜、例えばポリ
イミド系樹脂絶縁膜を使用し又もよい。

また、無機絶縁膜と有機絶縁膜との多層構造としてもよ
い。この場合にも、本実施例と同様な効果が得られる。

さらに、眉間絶縁膜として使用している有４ＪＩ！絶縁
膜の一部を容量形成用の絶縁膜とすれば容量形成用絶縁
膜の形成工程を低減できるという効果が得られる。

〔利用分野〕

以上の説明では主とし１本発明者によってなされた発明
ｔその背景となった利用分野である電子装置の容量素子
形成技術に適用した場合について説明したがそれに限定
されるものではない。

本発明は、バイポーラＩＯ，例えばローパスフィルタに
適用できる。

本発明はＭＯ８ＩＯ５例えばダイナミックＲＡＭに適用
できる。

本発明は半導体装置の容量素子以外に容量単体、あるい
は容量とりアクタンス（Ｌ）の部品にも適用できる。

【図面の簡単な説明】

第１図はＭＯ３答量０原理的構造の例を示す断面図であ
る。 第２図は第１図に等価の回路図である。 第３図は接合容量の例を示す断面図である。 第４図乃至第１Ｏ図は本発明の一実施例でありて、容量
ｌ有する半導体装置の製造プロセスの工程断面図である
。 第１１図は第１０図に対応する平面図である。 第１２図は本発明の他の一実施例でありて、多層配線の
一部に容量を有する半導体装置の断面図である。 第１３図はバイポーラトランジスタと容量を組合せた回
路の回路図である。 第１４図は第１３図に本発明を適用した一実施例である
半導体装置の断面図である。 第１５図はＭＯＳＦＥＴと容量を組合せた回路の回路図
である。 第１６図は第１５図に本発明を適用した一実施アルミニ
ウム電極（第１屓Ａ／配線）、４・・・ｎ型エピタキシ
ャル層、５・・・ｐ型ベース、６・・・ｎ中型エミッタ
、７・・・プラズマＳ　ｓ　Ｎ膜、８・・・層間絶縁膜
、９・・・スルーホール−１０・・・筑２１１Ａ７！配
線（ｔｆｆｌ）、１１・・・第２層ＡＪ配線（を極）、
１２・・・第２層間絶縁膜、１３・・・パッシベーショ
ン１ｌｌ−１４・・・ｐ型Ｓｉ基板、１５・・・ｎ＋型
埋込層、１６・・・エピタキシャル＋ｎｆｆ１ｌＳ　ｉ
層、１７・・・アイソレージ目ンＳｉｎ。 膜、１８・・・アイソレーションｐ＋ｆｆｉ！、１９・
・・コレクタ取出しｎ＋型層、２０・・・ベースｐ型層
、２１・・・エミッタｎ＋型Ｈ−ｚ２・・・パッシベー
ション膜（ＰＳＧ）、２３・・・コレクタＡｃ電極、２
４・・・ベースＡ　Ｊ　を極、２５・・・エミッタＡＪ
電極、２６・・・ｐ型ウェル、２７・・・ｎ”　ｍソー
ス、２８・・・ｎ＋型ドレイン、２９・・・ゲート絶縁
膜、３０・・・ゲート電極、３１・・・ＯＶ　、Ｄ−８
ｔ　Ｏｔ膜、３２・・・ソース電極、３３・・・ドレイ
ン電極（下部電極）、３４・・・絶縁膜（板）、３５．
３６・・・アルミニウム電極。 代１Ａ　弁０士　高　橋　１　夫（”　”’１第　１　
図 第　２　図 第　３　図 第　４　図 第１０図　Ｃ 第１１図 ｊ′ｃ 第１３図 第１４図

Claims (1)

1. 【特許請求の範囲】 １、絶縁膜と、この絶縁膜を両側からはさむ電極からな
   る容量素子を具備することを特徴とする電子装置。 ２、両側を電極ではさまれた上記絶ｌ／＃膜はプラズマ
   ・シリコン窒化物、プラズマ・シリコン酸化物又はＳｉ
   、Ｎ４の中から選ばれた１つからなる特許請求の範囲第
   １項記載の電子装置。 ３、半導体基体の一生面上に多層配線構造を有し、この
   多層配線構造の一部である下層配線と上層配線との間に
   絶縁膜を有し、これら下層配線、絶縁膜及び上層配線と
   の間で容量を形成することを特徴とする電子装置。 ４、上記Ｐ３Ｒ膜はプラズマ・シリコン窒化物、プラズ
   マ・シリコン酸化物又は５１ｇＮ４の中から選ばれた１
   つからなる特許請求の範囲第３項記載の電子装置。 ５、半導体基体−主面上に多層配線構造を形成すりに当
   り、上記多層配線のうち下層配線の上に容量形成用の絶
   縁膜を形成し、この絶縁膜上に上層配線を形成すること
   を特徴とする電子装置の製造法。 ６、前記絶縁膜はプラズマ・シリコン窒化物、プラズマ
   ・シリコン酸化物又はＳｔ、Ｎ４の中から選ばれた】つ
   ｔ用いる特許請求の範囲第５項記載の電子装置の製造法
   。