JPH07221271A - 半導体集積回路用受動素子及びその製造方法 - Google Patents
半導体集積回路用受動素子及びその製造方法Info
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- JPH07221271A JPH07221271A JP1025694A JP1025694A JPH07221271A JP H07221271 A JPH07221271 A JP H07221271A JP 1025694 A JP1025694 A JP 1025694A JP 1025694 A JP1025694 A JP 1025694A JP H07221271 A JPH07221271 A JP H07221271A
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Abstract
(57)【要約】
【目的】 Ｔｉの酸化物を絶縁物質とする容量素子を半
導体集積回路に集積する。 【構成】 Ｔｉの酸化物を絶縁物質とする容量素子１０
８において、信頼性に優れ、工程数の少ない素子構成お
よびその製造方法として、配線金属２００直上に連続的
にＰｔ或いはＰｄ２０５及びＴｉ４０１を蒸着し、同時
に加工した後に容量素子１０８領域のみ前記Ｔｉ４０１
を除去し、配線上のみＴｉを配した構成とする。
導体集積回路に集積する。 【構成】 Ｔｉの酸化物を絶縁物質とする容量素子１０
８において、信頼性に優れ、工程数の少ない素子構成お
よびその製造方法として、配線金属２００直上に連続的
にＰｔ或いはＰｄ２０５及びＴｉ４０１を蒸着し、同時
に加工した後に容量素子１０８領域のみ前記Ｔｉ４０１
を除去し、配線上のみＴｉを配した構成とする。
Description
【０００１】
【産業上の利用分野】本発明は、電界効果トランジスタ
の集積回路に用いる金属−絶縁物−金属容量素子及び金
属配線の製造方法に関するものである。
の集積回路に用いる金属−絶縁物−金属容量素子及び金
属配線の製造方法に関するものである。
【０００２】
【従来の技術】製品のトータルセットサイズの小型化に
は、単体部品の半導体集積回路内への集積が要求され
る。その一つとして、数１０ｐＦを越える大容量素子の
集積化を行う場合、大容量を実現するためには容量素子
面積を大面積にするか、比誘電率の高い材料を容量素子
絶縁物質として用いることが必要となる。また、ＤＲＡ
Ｍ等のメモリーを高集積化する場合には容量素子の面積
を小さくする事が肝要となってくる。そこで、近年従来
のＳｉＮ、ＳｉＯＮ絶縁膜に代わりＴａまたはＴｉの酸
化物により構成される比誘電率の高い絶縁物を容量素子
絶縁物質として適用する試みがなされている。
は、単体部品の半導体集積回路内への集積が要求され
る。その一つとして、数１０ｐＦを越える大容量素子の
集積化を行う場合、大容量を実現するためには容量素子
面積を大面積にするか、比誘電率の高い材料を容量素子
絶縁物質として用いることが必要となる。また、ＤＲＡ
Ｍ等のメモリーを高集積化する場合には容量素子の面積
を小さくする事が肝要となってくる。そこで、近年従来
のＳｉＮ、ＳｉＯＮ絶縁膜に代わりＴａまたはＴｉの酸
化物により構成される比誘電率の高い絶縁物を容量素子
絶縁物質として適用する試みがなされている。
【０００３】しかしながら、比誘電率の高い材料、例え
ばＳｒＴｉＯ3を用いる場合、様々な堆積方法が試みら
れているが、良質の膜を得るためには容量素子第１層金
属としてはＰｔあるいはＰｄを用いなければならない。
ここでＰｔあるいはＰｄ金属をそのまま配線金属として
用いようと鑑みた場合、抵抗値が通常用いられているＡ
ｕよりも４．５倍程度高く、伝送による損失が大きくな
る。また、抵抗を低下させるため膜厚を増加させると、
基板との密着性が弱いため基板から剥離する現象もみら
れるため、ＰｔあるいはＰｄは配線金属としては適さな
い。そのため前述の容量素子第１層金属を形成する場合
には配線金属とは別の工程としてＰｔあるいはＰｄ電極
を形成する必要がある（シ゛ャハ゜ニース゛シ゛ャーナルオフ゛アフ゜ライト゛フィシ
゛ックス:S.Yamamichi et. al.,Jpn.J.Appl.Phys. Vol.30,N
o9B,1991 p2193）。
ばＳｒＴｉＯ3を用いる場合、様々な堆積方法が試みら
れているが、良質の膜を得るためには容量素子第１層金
属としてはＰｔあるいはＰｄを用いなければならない。
ここでＰｔあるいはＰｄ金属をそのまま配線金属として
用いようと鑑みた場合、抵抗値が通常用いられているＡ
ｕよりも４．５倍程度高く、伝送による損失が大きくな
る。また、抵抗を低下させるため膜厚を増加させると、
基板との密着性が弱いため基板から剥離する現象もみら
れるため、ＰｔあるいはＰｄは配線金属としては適さな
い。そのため前述の容量素子第１層金属を形成する場合
には配線金属とは別の工程としてＰｔあるいはＰｄ電極
を形成する必要がある（シ゛ャハ゜ニース゛シ゛ャーナルオフ゛アフ゜ライト゛フィシ
゛ックス:S.Yamamichi et. al.,Jpn.J.Appl.Phys. Vol.30,N
o9B,1991 p2193）。
【０００４】しかしながら従来、前記ＴａまたはＴｉの
酸化物により構成される絶縁物を用いた容量素子の構造
断面図およびその製造方法については１種類の方法のみ
しか提案されていない（構造断面図：1993 インターナショナルソリ
ット゛ステートサーキットコンファレンス p.172:S.Nagata et. al.、製造方
法：'93春季応用物理学会関係連合講演会30p-F-15）。
酸化物により構成される絶縁物を用いた容量素子の構造
断面図およびその製造方法については１種類の方法のみ
しか提案されていない（構造断面図：1993 インターナショナルソリ
ット゛ステートサーキットコンファレンス p.172:S.Nagata et. al.、製造方
法：'93春季応用物理学会関係連合講演会30p-F-15）。
【０００５】また、その方法を用いると、受動素子を形
成した後に能動素子の電極を形成しているため、配線の
接続等において素子配置上の制約が大きくなる。またそ
の方法を用いると、化合物半導体プロセスで用いられて
いる高融点ゲートセルフアラインプロセスを用いる場
合、容量素子作製後８５０℃程度の熱処理を施さねばな
らず、容量素子の特性変動を招く虞がある。
成した後に能動素子の電極を形成しているため、配線の
接続等において素子配置上の制約が大きくなる。またそ
の方法を用いると、化合物半導体プロセスで用いられて
いる高融点ゲートセルフアラインプロセスを用いる場
合、容量素子作製後８５０℃程度の熱処理を施さねばな
らず、容量素子の特性変動を招く虞がある。
【０００６】
【発明が解決しようとする課題】そこで本発明はまず前
記ＴａまたはＴｉの酸化物により構成される絶縁物を用
いた容量素子の製造方法において、従来のＳｉＮ容量素
子作製プロセス同様、能動素子作製後に受動素子を作製
する手法を提案する。その第１の構成として、能動素子
形成後下層配線金属を形成し、保護絶縁膜で前記下層配
線を保護した後に容量素子第１層配線、容量素子絶縁物
質、容量素子第２層金属を堆積、加工する工程を行う。
記ＴａまたはＴｉの酸化物により構成される絶縁物を用
いた容量素子の製造方法において、従来のＳｉＮ容量素
子作製プロセス同様、能動素子作製後に受動素子を作製
する手法を提案する。その第１の構成として、能動素子
形成後下層配線金属を形成し、保護絶縁膜で前記下層配
線を保護した後に容量素子第１層配線、容量素子絶縁物
質、容量素子第２層金属を堆積、加工する工程を行う。
【０００７】しかしながら第１の構成の場合、Ｐｔある
いはＰｄ電極を配線金属と別工程により形成するため、
工程数、マスク数共に増加してしまう。そこで第２の構
成としてＡｕ等の抵抗の低い金属を用いて配線金属を形
成した後に、連続的にその直上にＰｔあるいはＰｄの薄
膜を配して、配線金属と容量素子第１層金属とを同時形
成することにより、工程数を削減する。この場合、前記
Ａｕ配線とＰｔあるいはＰｄの間には密着性を向上させ
るためにＴｉを配する構成としてもよい。
いはＰｄ電極を配線金属と別工程により形成するため、
工程数、マスク数共に増加してしまう。そこで第２の構
成としてＡｕ等の抵抗の低い金属を用いて配線金属を形
成した後に、連続的にその直上にＰｔあるいはＰｄの薄
膜を配して、配線金属と容量素子第１層金属とを同時形
成することにより、工程数を削減する。この場合、前記
Ａｕ配線とＰｔあるいはＰｄの間には密着性を向上させ
るためにＴｉを配する構成としてもよい。
【０００８】しかし、この第２の構成を用いた場合、下
層配線金属上がＰｔあるいはＰｄといった金属となり、
その上に堆積する保護絶縁膜との密着性が弱く、信頼性
に問題が生じる。
層配線金属上がＰｔあるいはＰｄといった金属となり、
その上に堆積する保護絶縁膜との密着性が弱く、信頼性
に問題が生じる。
【０００９】また前記ＴａまたはＴｉの酸化物により構
成される絶縁物を用いた容量素子は、大容量の容量素子
を製造するのには適しているが、小容量を正確に製造す
ることは膜質の制御性等の問題から現在のところ困難で
ある。そこで、小容量を正確に製造するためには、従来
用いられているＳｉを含む絶縁物質、例えば窒化Ｓｉ膜
等を用いる必要がある。
成される絶縁物を用いた容量素子は、大容量の容量素子
を製造するのには適しているが、小容量を正確に製造す
ることは膜質の制御性等の問題から現在のところ困難で
ある。そこで、小容量を正確に製造するためには、従来
用いられているＳｉを含む絶縁物質、例えば窒化Ｓｉ膜
等を用いる必要がある。
【００１０】
【課題を解決するための手段】本発明は上記課題を解決
するために、第１の手法として請求項１記載の方法を用
い、ＴａまたはＴｉの酸化物により構成される絶縁物を
用いた容量素子の製造方法を提案する。さらに第２の手
法として請求項３記載の方法によりＡｕ等の抵抗の低い
金属を用いて配線金属を形成した後に、連続的にその直
上にＰｔあるいはＰｄを配する工程を行う。また、第３
の手法としては請求項５記載の方法により前記Ｐｔある
いはＰｄ金属を堆積した後に、その上にＴｉを蒸着し、
配線形状を加工した後に、保護絶縁膜を堆積し、容量素
子部のみ前記保護絶縁膜を除去し、同時に前記Ｔｉ金属
を除去する工程を行う。また請求項７記載の方法をによ
り容量素子領域のみ前記保護絶縁膜を除去する工程と、
その上にＰｔまたはＰｄを蒸着する工程を行う。さらに
第４の手法として請求項９あるいは１０記載の方法によ
り前記ＴａまたはＴｉの酸化物により構成される絶縁物
を用いた容量素子とＳｉを含む絶縁物質を用いた容量素
子とを連続的に同一集積回路上に製造する工程を行う。
するために、第１の手法として請求項１記載の方法を用
い、ＴａまたはＴｉの酸化物により構成される絶縁物を
用いた容量素子の製造方法を提案する。さらに第２の手
法として請求項３記載の方法によりＡｕ等の抵抗の低い
金属を用いて配線金属を形成した後に、連続的にその直
上にＰｔあるいはＰｄを配する工程を行う。また、第３
の手法としては請求項５記載の方法により前記Ｐｔある
いはＰｄ金属を堆積した後に、その上にＴｉを蒸着し、
配線形状を加工した後に、保護絶縁膜を堆積し、容量素
子部のみ前記保護絶縁膜を除去し、同時に前記Ｔｉ金属
を除去する工程を行う。また請求項７記載の方法をによ
り容量素子領域のみ前記保護絶縁膜を除去する工程と、
その上にＰｔまたはＰｄを蒸着する工程を行う。さらに
第４の手法として請求項９あるいは１０記載の方法によ
り前記ＴａまたはＴｉの酸化物により構成される絶縁物
を用いた容量素子とＳｉを含む絶縁物質を用いた容量素
子とを連続的に同一集積回路上に製造する工程を行う。
【００１１】
【作用】本発明は上記した第１の手法により、Ｔａまた
はＴｉの酸化物により構成される絶縁物を用いた容量素
子を半導体集積回路内に集積することが可能となる。ま
た第２の手法を用いることにより工程数、マスクレイヤ
ー数の増加を最小限にとどめて高誘電体容量素子の第１
層金属を形成することが可能となる。同時に、第３の手
法により、下層配線金属と保護膜の密着性を低下させる
ことなしに高誘電体容量素子の第１層金属を形成するこ
とが可能となる。さらに第４の手法により前記Ｔａまた
はＴｉの酸化物により構成される絶縁物を用いた容量素
子とＳｉを含む絶縁物質を用いた容量素子とを連続的に
同一集積回路上に製造する事が可能となる。
はＴｉの酸化物により構成される絶縁物を用いた容量素
子を半導体集積回路内に集積することが可能となる。ま
た第２の手法を用いることにより工程数、マスクレイヤ
ー数の増加を最小限にとどめて高誘電体容量素子の第１
層金属を形成することが可能となる。同時に、第３の手
法により、下層配線金属と保護膜の密着性を低下させる
ことなしに高誘電体容量素子の第１層金属を形成するこ
とが可能となる。さらに第４の手法により前記Ｔａまた
はＴｉの酸化物により構成される絶縁物を用いた容量素
子とＳｉを含む絶縁物質を用いた容量素子とを連続的に
同一集積回路上に製造する事が可能となる。
【００１２】
【実施例】以下、図面を用いて本発明について説明を加
える。また、ＴａまたはＴｉの酸化物により構成される
絶縁物を用いた容量素子の絶縁膜の例としては、本発明
による効果が顕著に認められるＳｒＴｉＯ3膜１０７を
用いて説明を行なう。なお請求項数が多いため、混乱を
避けるために請求項毎に実施例を分けて述べることとす
る。
える。また、ＴａまたはＴｉの酸化物により構成される
絶縁物を用いた容量素子の絶縁膜の例としては、本発明
による効果が顕著に認められるＳｒＴｉＯ3膜１０７を
用いて説明を行なう。なお請求項数が多いため、混乱を
避けるために請求項毎に実施例を分けて述べることとす
る。
【００１３】（実施例１）図１は請求項１記載の製造方
法を用いた容量素子の工程断面図を示したものである。
工程は、能動素子としてＧａＡｓ電界効果トランジスタ
１０２を作成した後に、容量素子部を作製することとす
る。符号は付していないがこの電界効果トランジスタは
ゲート電極とゲート電極直下にチャネル層、その両側に
は非対称にソース・ドレイン層が形成されている。ソー
ス・ドレイン層と配線１０１とはオーミック電極２０５
で接続されている。配線金属は通常ＧａＡｓ−ＩＣで用
いられているＡｕ１０１ｂであり、その上下に密着性を
向上させるためにＴｉ１０１ａ、１０１ｃを配している
（従来の配線金属１０１）。その配線１０１を保護絶縁
膜１０４で被覆した後にＳｒＴｉＯ3容量素子の第１層
金属であるＴｉ／Ｐｔ１０５を蒸着する。さらにその上
に容量素子絶縁物質であるＳｒＴｉＯ3膜１０７、容量
素子第２層金属１０６を順次堆積する。その後ＳｒＴｉ
Ｏ3膜１０７、容量素子第２層金属１０６、容量素子第
１層金属１０５を所望の形状に加工することによりＴａ
またはＴｉの酸化物により構成される絶縁物を用いた容
量素子１０８を得る。
法を用いた容量素子の工程断面図を示したものである。
工程は、能動素子としてＧａＡｓ電界効果トランジスタ
１０２を作成した後に、容量素子部を作製することとす
る。符号は付していないがこの電界効果トランジスタは
ゲート電極とゲート電極直下にチャネル層、その両側に
は非対称にソース・ドレイン層が形成されている。ソー
ス・ドレイン層と配線１０１とはオーミック電極２０５
で接続されている。配線金属は通常ＧａＡｓ−ＩＣで用
いられているＡｕ１０１ｂであり、その上下に密着性を
向上させるためにＴｉ１０１ａ、１０１ｃを配している
（従来の配線金属１０１）。その配線１０１を保護絶縁
膜１０４で被覆した後にＳｒＴｉＯ3容量素子の第１層
金属であるＴｉ／Ｐｔ１０５を蒸着する。さらにその上
に容量素子絶縁物質であるＳｒＴｉＯ3膜１０７、容量
素子第２層金属１０６を順次堆積する。その後ＳｒＴｉ
Ｏ3膜１０７、容量素子第２層金属１０６、容量素子第
１層金属１０５を所望の形状に加工することによりＴａ
またはＴｉの酸化物により構成される絶縁物を用いた容
量素子１０８を得る。
【００１４】ところが請求項１記載の発明においては工
程数が多く、さらに容量素子第１層金属を配線で他の素
子と接続するためには、図１に示す通り容量素子第１層
配線に引出し配線接続領域１１０を設けなければなら
ず、容量素子面積が増大してしまう。そこでそれらの点
を改善するために請求項２及び３記載の発明を提案す
る。
程数が多く、さらに容量素子第１層金属を配線で他の素
子と接続するためには、図１に示す通り容量素子第１層
配線に引出し配線接続領域１１０を設けなければなら
ず、容量素子面積が増大してしまう。そこでそれらの点
を改善するために請求項２及び３記載の発明を提案す
る。
【００１５】（実施例２）図２は請求項２記載の集積回
路の断面図を示したものである。本発明においては、従
来の下層配線金属１０１直上にさらにＰｔあるいはＰｄ
金属１０２を配し、そのＰｔ／Ｔｉ／Ａｕ／Ｔｉ層２０
０を一度に加工して配線金属と容量素子第１層金属を形
成している。この場合、配線抵抗はＡｕ１０１ｂの低抵
抗層により支配的となり、かつＳｒＴｉＯ3膜堆積にお
ける下層金属として適したＰｔあるいはＰｄ２０５が最
上層に得られる。
路の断面図を示したものである。本発明においては、従
来の下層配線金属１０１直上にさらにＰｔあるいはＰｄ
金属１０２を配し、そのＰｔ／Ｔｉ／Ａｕ／Ｔｉ層２０
０を一度に加工して配線金属と容量素子第１層金属を形
成している。この場合、配線抵抗はＡｕ１０１ｂの低抵
抗層により支配的となり、かつＳｒＴｉＯ3膜堆積にお
ける下層金属として適したＰｔあるいはＰｄ２０５が最
上層に得られる。
【００１６】この構成を得る場合の工程数を、請求項１
記載の発明と請求項３記載の発明について比較すると、
能動素子部１０２を形成する工程までは同一で、請求項
１記載の発明の場合、 １）第１層配線金属１０１蒸着 ２）第１層配線金属１０１加工（マスク１） ３）保護膜１０４堆積 ４）容量素子第１層金属１０５堆積 ５）容量素子絶縁物質１０７、容量素子第２層金属１０
６堆積 ６）容量素子絶縁物１０７、容量素子第２層金属１０６
加工（マスク２） ７）容量素子第１層金属１０５加工（マスク３） ８）保護膜１０４堆積 ９）接合貫孔形成（マスク４） １０）上層配線１０９形成（マスク５） となる。これに対して本発明は、図３に示す通り、 １）配線金属、容量素子第１層金属としてＴｉ／Ａｕ／
Ｔｉ／Ｐｔ２００を蒸着 ２）容量素子絶縁物質１０７、容量素子第２層金属１０
６堆積 ３）容量素子絶縁物１０７、容量素子第２層金属１０６
加工（マスク１） ４）配線／容量素子第１層金属２００加工（マスク２） ５）保護膜１０４堆積 ６）接合貫孔形成（マスク３） ７）上層配線１０９形成（マスク４） と、工程数で３工程、マスク数で１レイヤー削減が可能
となる。
記載の発明と請求項３記載の発明について比較すると、
能動素子部１０２を形成する工程までは同一で、請求項
１記載の発明の場合、 １）第１層配線金属１０１蒸着 ２）第１層配線金属１０１加工（マスク１） ３）保護膜１０４堆積 ４）容量素子第１層金属１０５堆積 ５）容量素子絶縁物質１０７、容量素子第２層金属１０
６堆積 ６）容量素子絶縁物１０７、容量素子第２層金属１０６
加工（マスク２） ７）容量素子第１層金属１０５加工（マスク３） ８）保護膜１０４堆積 ９）接合貫孔形成（マスク４） １０）上層配線１０９形成（マスク５） となる。これに対して本発明は、図３に示す通り、 １）配線金属、容量素子第１層金属としてＴｉ／Ａｕ／
Ｔｉ／Ｐｔ２００を蒸着 ２）容量素子絶縁物質１０７、容量素子第２層金属１０
６堆積 ３）容量素子絶縁物１０７、容量素子第２層金属１０６
加工（マスク１） ４）配線／容量素子第１層金属２００加工（マスク２） ５）保護膜１０４堆積 ６）接合貫孔形成（マスク３） ７）上層配線１０９形成（マスク４） と、工程数で３工程、マスク数で１レイヤー削減が可能
となる。
【００１７】また、引出し配線も下層配線金属２００で
代用できるため、容量素子第１層金属上に引出し配線接
合領域を設ける必要がなく、素子面積を有効に活用する
ことが可能となる。
代用できるため、容量素子第１層金属上に引出し配線接
合領域を設ける必要がなく、素子面積を有効に活用する
ことが可能となる。
【００１８】（実施例３）さらに、この実施例２記載の
発明では、配線金属の最上層がＰｔとなるため、配線金
属２００と保護膜１０４間の密着性が低く、剥離等の信
頼性上の問題が発生する可能性がある。そこで、請求項
５記載の発明として図４に示す構成を用いる。この発明
は、配線金属２００’の最上層には密着性に優れるＴｉ
４０１を配し、ＳｒＴｉＯ3容量素子部１０８のみＴｉ
４０１を除去し、Ｐｔ２０５を露出する構成とする。こ
の構成とすることにより、配線金属の信頼性は保たれた
まま良質のＳｒＴｉＯ3をＰｔ２０５上に堆積すること
が可能となる。
発明では、配線金属の最上層がＰｔとなるため、配線金
属２００と保護膜１０４間の密着性が低く、剥離等の信
頼性上の問題が発生する可能性がある。そこで、請求項
５記載の発明として図４に示す構成を用いる。この発明
は、配線金属２００’の最上層には密着性に優れるＴｉ
４０１を配し、ＳｒＴｉＯ3容量素子部１０８のみＴｉ
４０１を除去し、Ｐｔ２０５を露出する構成とする。こ
の構成とすることにより、配線金属の信頼性は保たれた
まま良質のＳｒＴｉＯ3をＰｔ２０５上に堆積すること
が可能となる。
【００１９】次に、上記請求項５記載の発明の製造方法
を図５を用いて述べる。請求項３記載の発明同様、Ｔｉ
／Ａｕ／Ｔｉ／Ｐｔ２００を連続蒸着した後に、更に連
続的にＴｉ４０１を蒸着して、配線／容量素子第１層金
属部を形成する。その上にＳｉＮ膜１０４を堆積し、そ
の後に容量素子部のみＳｉＮ膜１０４を開口し、同時に
その領域のみＴｉ４０１を除去する。その上から容量素
子絶縁物質１０７、容量素子第２層金属１０６を堆積
し、容量素子を加工する工程を行う。
を図５を用いて述べる。請求項３記載の発明同様、Ｔｉ
／Ａｕ／Ｔｉ／Ｐｔ２００を連続蒸着した後に、更に連
続的にＴｉ４０１を蒸着して、配線／容量素子第１層金
属部を形成する。その上にＳｉＮ膜１０４を堆積し、そ
の後に容量素子部のみＳｉＮ膜１０４を開口し、同時に
その領域のみＴｉ４０１を除去する。その上から容量素
子絶縁物質１０７、容量素子第２層金属１０６を堆積
し、容量素子を加工する工程を行う。
【００２０】（実施例４）さらに請求項５記載の発明と
同様の効果が得られる発明として請求項７記載の発明を
図６を用いて説明する。これは、下層配線工程、ＳｉＮ
膜１０４形成までを従来通り形成し、容量素子領域のみ
前記ＳｉＮ膜１０４を除去する。その後に連続的にＴｉ
／Ｐｔ／ＳｒＴｉＯ3／容量素子第２層金属を堆積し、
連続的に加工する。この方法によっても配線金属部分は
全く容量素子領域とは独立に形成することが可能となる
ため、請求項５記載の発明と同様の効果が得られる。な
お、請求項６は請求項７記載の製造方法を用いた場合に
製造される構成を示したものである。
同様の効果が得られる発明として請求項７記載の発明を
図６を用いて説明する。これは、下層配線工程、ＳｉＮ
膜１０４形成までを従来通り形成し、容量素子領域のみ
前記ＳｉＮ膜１０４を除去する。その後に連続的にＴｉ
／Ｐｔ／ＳｒＴｉＯ3／容量素子第２層金属を堆積し、
連続的に加工する。この方法によっても配線金属部分は
全く容量素子領域とは独立に形成することが可能となる
ため、請求項５記載の発明と同様の効果が得られる。な
お、請求項６は請求項７記載の製造方法を用いた場合に
製造される構成を示したものである。
【００２１】以上の実施例１〜４は、ＳｒＴｉＯ3を絶
縁物質とする容量素子を、能動素子を形成した後に製造
する方法の例として示したものである。
縁物質とする容量素子を、能動素子を形成した後に製造
する方法の例として示したものである。
【００２２】さらに、前記ＴａまたはＴｉの酸化物によ
り構成される絶縁物を用いた容量素子と、任意の膜厚の
Ｓｉを含む絶縁物質を用いた容量素子とを連続的に同一
集積回路上に製造する方法として、請求項９及び１０記
載の発明を述べる。
り構成される絶縁物を用いた容量素子と、任意の膜厚の
Ｓｉを含む絶縁物質を用いた容量素子とを連続的に同一
集積回路上に製造する方法として、請求項９及び１０記
載の発明を述べる。
【００２３】（実施例５）請求項９記載の発明は、図７
に示す通り、まず請求項１あるいは３あるいは５あるい
は７記載の発明によりＳｒＴｉＯ3を絶縁物質とする容
量素子を形成する。その後にＳｉを含む絶縁物質を用い
た容量素子領域のみＳｉＮ膜１０４を除去し、その上に
任意の膜厚だけＳｉを含む絶縁物質１０４’を堆積す
る。この方法を用いることにより、請求項１あるいは３
あるいは５あるいは７記載の方法だけでは、Ｔａまたは
Ｔｉの酸化物により構成される絶縁物を用いた容量素子
と、ある一定の膜厚の層間絶縁膜を絶縁物質とするＳｉ
を含む絶縁物質１０４’を用いた容量素子しか作成でき
ないが、本発明は、任意の膜厚のＳｉを含む絶縁物質を
容量素子絶縁物質として利用することが可能となる。本
実施例においては、Ｓｉを含む絶縁物質１０４’として
ＳｉＮを示すが、ＳｉＯ2、ＳｉＯＮ膜等を用いること
も可能である。
に示す通り、まず請求項１あるいは３あるいは５あるい
は７記載の発明によりＳｒＴｉＯ3を絶縁物質とする容
量素子を形成する。その後にＳｉを含む絶縁物質を用い
た容量素子領域のみＳｉＮ膜１０４を除去し、その上に
任意の膜厚だけＳｉを含む絶縁物質１０４’を堆積す
る。この方法を用いることにより、請求項１あるいは３
あるいは５あるいは７記載の方法だけでは、Ｔａまたは
Ｔｉの酸化物により構成される絶縁物を用いた容量素子
と、ある一定の膜厚の層間絶縁膜を絶縁物質とするＳｉ
を含む絶縁物質１０４’を用いた容量素子しか作成でき
ないが、本発明は、任意の膜厚のＳｉを含む絶縁物質を
容量素子絶縁物質として利用することが可能となる。本
実施例においては、Ｓｉを含む絶縁物質１０４’として
ＳｉＮを示すが、ＳｉＯ2、ＳｉＯＮ膜等を用いること
も可能である。
【００２４】この方法を用いることにより、大容量の素
子を作成する場合にはＳｒＴｉＯ3容量素子を、小容量
値を正確に作成する場合にはＳｉを含む絶縁物質を用い
た容量素子を用いることができ、容量素子の使用用途、
目的に応じた容量素子を適用することが可能となる。
子を作成する場合にはＳｒＴｉＯ3容量素子を、小容量
値を正確に作成する場合にはＳｉを含む絶縁物質を用い
た容量素子を用いることができ、容量素子の使用用途、
目的に応じた容量素子を適用することが可能となる。
【００２５】（実施例６）また、請求項９記載の発明と
同じ効果が得られ、さらに工程数が削減できる方法とし
て請求項１０記載の製造方法を述べる。請求項１０記載
の方法では、請求項５あるいは７記載の方法をもちいて
ＳｒＴｉＯ3容量素子を作製する工程において、前記Ｓ
ｒＴｉＯ3容量素子領域１０８のＳｉＮ膜１０４を除去
する工程と同時にＳｉを含む絶縁物質を用いた容量素子
領域のＳｉＮ膜１０４を除去する工程を行う。次に請求
項５記載の方法の場合はＳｒＴｉＯ3１０７／容量素子
第２層金属１０６を、請求項７記載の方法の場合は容量
素子第１層金属１０５／ＳｒＴｉＯ3１０７／容量素子
第２層金属１０６を堆積し、ＳｒＴｉＯ3容量素子を形
成する工程を行う。その次にＳｉを含む絶縁物質１０
４’を任意の膜厚堆積する。図においては請求項７記載
の方法を用いた場合について示している。その後、Ｓｒ
ＴｉＯ3容量素子領域のみ配線貫孔を形成し、上層配線
１０９を用いて集積化する。この場合、上層金属１０９
がＳｉＮ容量素子部の容量素子第２層金属を兼用してい
る。この発明を用いることにより、請求項９記載の方法
に比べさらにマスク数が１枚、工程数を３工程短縮する
ことが可能となる。
同じ効果が得られ、さらに工程数が削減できる方法とし
て請求項１０記載の製造方法を述べる。請求項１０記載
の方法では、請求項５あるいは７記載の方法をもちいて
ＳｒＴｉＯ3容量素子を作製する工程において、前記Ｓ
ｒＴｉＯ3容量素子領域１０８のＳｉＮ膜１０４を除去
する工程と同時にＳｉを含む絶縁物質を用いた容量素子
領域のＳｉＮ膜１０４を除去する工程を行う。次に請求
項５記載の方法の場合はＳｒＴｉＯ3１０７／容量素子
第２層金属１０６を、請求項７記載の方法の場合は容量
素子第１層金属１０５／ＳｒＴｉＯ3１０７／容量素子
第２層金属１０６を堆積し、ＳｒＴｉＯ3容量素子を形
成する工程を行う。その次にＳｉを含む絶縁物質１０
４’を任意の膜厚堆積する。図においては請求項７記載
の方法を用いた場合について示している。その後、Ｓｒ
ＴｉＯ3容量素子領域のみ配線貫孔を形成し、上層配線
１０９を用いて集積化する。この場合、上層金属１０９
がＳｉＮ容量素子部の容量素子第２層金属を兼用してい
る。この発明を用いることにより、請求項９記載の方法
に比べさらにマスク数が１枚、工程数を３工程短縮する
ことが可能となる。
【００２６】なお、請求項１０記載の製造方法におい
て、ＳｒＴｉＯ3容量素子の製造方法として請求項５あ
るいは７記載の方法としたが、請求項１記載の方法にお
いて、容量素子第１層金属１０５を堆積あるいは形成し
た後に保護絶縁膜１０４を堆積し、ＳｒＴｉＯ3容量素
子領域のみ前記保護絶縁膜１０４を除去した後に、Ｓｒ
ＴｉＯ3膜、容量素子第２層金属１０６を堆積、加工す
る工程とすれば、同様の構成が得られる。また、請求項
３記載の方法において、配線金属２００を堆積あるいは
形成した後に保護絶縁膜１０４を堆積し、ＳｒＴｉＯ3
容量素子領域のみ前記保護絶縁膜１０４を除去した後
に、ＳｒＴｉＯ3膜、容量素子第２層金属１０６を堆
積、加工する工程としても、同様の構成が得られる。
て、ＳｒＴｉＯ3容量素子の製造方法として請求項５あ
るいは７記載の方法としたが、請求項１記載の方法にお
いて、容量素子第１層金属１０５を堆積あるいは形成し
た後に保護絶縁膜１０４を堆積し、ＳｒＴｉＯ3容量素
子領域のみ前記保護絶縁膜１０４を除去した後に、Ｓｒ
ＴｉＯ3膜、容量素子第２層金属１０６を堆積、加工す
る工程とすれば、同様の構成が得られる。また、請求項
３記載の方法において、配線金属２００を堆積あるいは
形成した後に保護絶縁膜１０４を堆積し、ＳｒＴｉＯ3
容量素子領域のみ前記保護絶縁膜１０４を除去した後
に、ＳｒＴｉＯ3膜、容量素子第２層金属１０６を堆
積、加工する工程としても、同様の構成が得られる。
【００２７】なお、請求項９および１０記載の発明の図
については能動素子を描いていないが、先の発明と同様
に、どの様な能動素子と集積してもその効果に何等の変
化もなく同様に認められることは明らかである。
については能動素子を描いていないが、先の発明と同様
に、どの様な能動素子と集積してもその効果に何等の変
化もなく同様に認められることは明らかである。
【００２８】なお、本実施例に於いてはＧａＡｓのＭＥ
ＳＦＥＴを用いて説明を行なったが、ＳｉのＤＲＡＭプ
ロセスに於いても適用は可能である。ただし、この場
合、配線金属がＡｕではなくＡｌＣｕ等に変わるが、発
明の効果は同様に認められる。また、上記実施例中で配
線金属のＡｕとＰｔの間にＴｉを挟んだ構成を述べてい
るが、Ｔｉを挟まずに直接ＡｕとＰｔを連続蒸着しても
密着性及び発明効果には影響を与えない。
ＳＦＥＴを用いて説明を行なったが、ＳｉのＤＲＡＭプ
ロセスに於いても適用は可能である。ただし、この場
合、配線金属がＡｕではなくＡｌＣｕ等に変わるが、発
明の効果は同様に認められる。また、上記実施例中で配
線金属のＡｕとＰｔの間にＴｉを挟んだ構成を述べてい
るが、Ｔｉを挟まずに直接ＡｕとＰｔを連続蒸着しても
密着性及び発明効果には影響を与えない。
【００２９】
【発明の効果】以上述べてきた様に、本発明により次の
効果がもたらされる。 １）絶縁物質としてＴａまたはＴｉの酸化物により構成
される絶縁物を用いた容量素子を集積回路内に集積する
ことが可能となる。 ２）配線金属蒸着後、連続的にＰｔあるいはＰｄを蒸着
し、配線金属／容量素子第１層金属を形成することによ
り、工程数で３工程、マスク数で１レイヤー削減するこ
とが可能となる。 ３）配線金属蒸着後、連続的にＰｔあるいはＰｄを蒸着
し、さらにその上にＴｉを蒸着した後に、配線／容量素
子第１層金属として前記蒸着金属を加工、保護膜堆積後
に所望容量素子領域のみ保護膜、前記蒸着Ｔｉ膜を除去
した後に容量素子絶縁物質を堆積することにより、配線
のはがれによる信頼性の低下を招くことなく、工程数で
１工程削減が可能となる。 ４）ＴａまたはＴｉの酸化物により構成される絶縁物を
用いた容量素子と、任意の膜厚のＳｉを含む絶縁物を用
いた容量素子を同一集積回路内に集積することにより、
容量素子の使用用途に応じた容量素子を作成することが
可能となる。
効果がもたらされる。 １）絶縁物質としてＴａまたはＴｉの酸化物により構成
される絶縁物を用いた容量素子を集積回路内に集積する
ことが可能となる。 ２）配線金属蒸着後、連続的にＰｔあるいはＰｄを蒸着
し、配線金属／容量素子第１層金属を形成することによ
り、工程数で３工程、マスク数で１レイヤー削減するこ
とが可能となる。 ３）配線金属蒸着後、連続的にＰｔあるいはＰｄを蒸着
し、さらにその上にＴｉを蒸着した後に、配線／容量素
子第１層金属として前記蒸着金属を加工、保護膜堆積後
に所望容量素子領域のみ保護膜、前記蒸着Ｔｉ膜を除去
した後に容量素子絶縁物質を堆積することにより、配線
のはがれによる信頼性の低下を招くことなく、工程数で
１工程削減が可能となる。 ４）ＴａまたはＴｉの酸化物により構成される絶縁物を
用いた容量素子と、任意の膜厚のＳｉを含む絶縁物を用
いた容量素子を同一集積回路内に集積することにより、
容量素子の使用用途に応じた容量素子を作成することが
可能となる。
【図面の簡単な説明】
【図１】本発明の請求項１記載の構成を用いた半導体装
置の製造方法を示す工程断面図
置の製造方法を示す工程断面図
【図２】本発明の請求項２記載の構成を用いた半導体装
置の断面図
置の断面図
【図３】本発明の請求項３記載の構成を用いた半導体装
置の製造方法を示す工程断面図
置の製造方法を示す工程断面図
【図４】本発明の請求項４記載の構成を用いた半導体装
置の断面図
置の断面図
【図５】本発明の請求項５記載の構成を用いた半導体装
置の製造方法を示す工程断面図
置の製造方法を示す工程断面図
【図６】本発明の請求項７記載の構成を用いた半導体装
置の製造方法を示す工程断面図
置の製造方法を示す工程断面図
【図７】本発明の請求項９記載の構成を用いた半導体装
置の製造方法を示す工程断面図
置の製造方法を示す工程断面図
【図８】本発明の請求項１０記載の構成を用いた半導体
装置の製造方法を示す工程断面図
装置の製造方法を示す工程断面図
【図９】従来の手法による半導体装置を示す断面図
【図１０】従来の手法による半導体装置の製造方法を示
す工程断面図
す工程断面図
１０１ 従来の配線金属構成（Ｔｉ／Ａｕ／Ｔｉ） １０２ 能動素子（電解効果トランジスタ）部 １０３ ＧａＡｓ基板 １０４ 保護絶縁膜（ＳｉＮ膜） １０４’ Ｓｉを含む絶縁物質 １０５ Ｔｉ／Ｐｔ １０６ 容量素子第２層金属 １０７ ＳｒＴｉＯ3 １０７’ 強誘電体溶液焼結層 １０８ 容量素子部 １０９ 上層配線 １１０ 容量素子第１層配線接合領域 ２００ 本発明の請求項２記載の構成を用いた下層金属
（Ｔｉ／Ａｕ／Ｔｉ／Ｐｔ） ２００’ 本発明の請求項４記載の構成を用いた下層金
属（Ｔｉ／Ａｕ／Ｔｉ／Ｐｔ／Ｔｉ） ２０１ 高融点ゲート金属 ２０１’ ゲート電極 ２０２ ｎ+層 ２０３ 活性層 ２０４ ｎ’層 ２０５ ＰｔあるいはＰｄ ２０６ オーミック電極 ３０１ フォトレジスト ４０１ Ｔｉ
（Ｔｉ／Ａｕ／Ｔｉ／Ｐｔ） ２００’ 本発明の請求項４記載の構成を用いた下層金
属（Ｔｉ／Ａｕ／Ｔｉ／Ｐｔ／Ｔｉ） ２０１ 高融点ゲート金属 ２０１’ ゲート電極 ２０２ ｎ+層 ２０３ 活性層 ２０４ ｎ’層 ２０５ ＰｔあるいはＰｄ ２０６ オーミック電極 ３０１ フォトレジスト ４０１ Ｔｉ
Claims (10)
- 【請求項１】半導体主面上に集積回路素子として、絶縁
物質としてＴａまたはＴｉの酸化物により構成される絶
縁物を用いた容量素子を製造する工程において、能動素
子を作成した後に配線金属とは独立にＰｔまたはＰｄを
用いて容量素子第１層金属を形成する工程と、容量素子
絶縁物質および容量素子第２層金属を形成する工程と、
配線金属を用いて前記容量素子を集積化する工程とを有
することを特徴とする半導体集積回路用受動素子の製造
方法。 - 【請求項２】半導体主面上に集積回路素子として、絶縁
物質としてＴａまたはＴｉの酸化物により構成される絶
縁物を用いた容量素子に於いて、ＰｔまたはＰｄを用い
た容量素子第１層金属が、下層配線金属上に連続的に堆
積されていることを特徴とする半導体集積回路用受動素
子。 - 【請求項３】半導体主面上に集積回路素子として、絶縁
物質としてＴａまたはＴｉの酸化物により構成される絶
縁物を用いた容量素子を形成する工程の第１層金属を形
成する工程に於いて、容量素子第１層金属として下層配
線金属蒸着後に連続的にＰｔまたはＰｄを堆積する工程
を有することを特徴とする半導体集積回路用受動素子の
製造方法。 - 【請求項４】半導体主面上に集積回路素子として、絶縁
物質としてＴａまたはＴｉの酸化物により構成される絶
縁物を用いた容量素子に於いて、容量素子第１層金属と
してＰｔまたはＰｄを用い、下層配線金属上に前述の容
量素子第１層金属が連続的に堆積され、かつ容量素子領
域以外に、前記ＰｔあるいはＰｄ直上にＴｉが堆積され
ていることを特徴とする半導体集積回路用受動素子。 - 【請求項５】半導体主面上に集積回路素子として、絶縁
物質としてＴａまたはＴｉの酸化物により構成される絶
縁物を用いた容量素子を形成する工程に於いて、容量素
子第１層金属として下層配線金属蒸着後に連続的にＰｔ
またはＰｄを下層配線金属上に堆積する工程と、その上
にＴｉを堆積する工程と、前記連続堆積金属膜を所望の
形状に加工する工程と、その上に保護絶縁膜を形成する
工程と、容量素子形成部分のみ前述の保護膜を除去する
工程と、同時にその領域のみ前述のＴｉを除去する工程
と、その上に容量素子絶縁物質としてＴａまたはＴｉの
酸化物により構成される絶縁物を堆積する工程とを有す
ることを特徴とする半導体集積回路用受動素子の製造方
法。 - 【請求項６】半導体主面上に集積回路素子として、絶縁
物質としてＴａまたはＴｉの酸化物により構成される絶
縁物を用いた容量素子に於いて、容量素子第１層金属と
してＰｔまたはＰｄを用いる場合において、下層配線形
成後前記容量素子該当領域のみ前記容量素子第１層金属
が堆積されていることを特徴とする半導体集積回路用受
動素子。 - 【請求項７】半導体主面上に集積回路素子として、絶縁
物質としてＴａまたはＴｉの酸化物により構成される絶
縁物を用いた容量素子を形成する工程に於いて、配線形
成工程後保護絶縁膜を堆積する工程と、前記絶縁物質と
してＴａまたはＴｉの酸化物により構成される絶縁物を
用いた容量素子領域のみ前記保護絶縁膜を除去する工程
と、その上にＰｔまたはＰｄを蒸着する工程と、Ｔａま
たはＴｉの酸化物により構成される絶縁物を堆積する工
程と、容量素子第２層金属を堆積する工程とを有するこ
とを特徴とする半導体集積回路用受動素子の製造方法。 - 【請求項８】半導体主面上に集積回路素子として、絶縁
物質としてＴａまたはＴｉの酸化物により構成される絶
縁物を用いた容量素子と、層間絶縁膜とは異なる任意の
膜厚を有するＳｉを含有する膜を絶縁膜とする容量素子
の両方を有することを特徴とする半導体集積回路。 - 【請求項９】半導体主面上に集積回路素子として、絶縁
物質としてＴａまたはＴｉの酸化物により構成される絶
縁物を用いた容量素子と、Ｓｉを含有する膜を絶縁膜と
する容量素子を製造する工程において、請求項１あるい
は３あるいは５あるいは７記載の製造方法を行い、絶縁
物質としてＴａまたはＴｉの酸化物により構成される絶
縁物を用いた容量素子を形成した後、Ｓｉを含有する膜
を絶縁膜とする容量素子領域の絶縁物質を除去する工程
と、所望の膜厚の絶縁物質を堆積する工程とを有するこ
とを特徴とする半導体集積回路用受動素子の製造方法。 - 【請求項１０】半導体主面上に集積回路素子として、絶
縁物質としてＴａまたはＴｉの酸化物により構成される
絶縁物を用いた容量素子と、Ｓｉを含有する膜を絶縁膜
とする容量素子を製造する工程において、請求項５ある
いは７記載の製造方法で、容量素子領域のみ前記絶縁物
質を除去する工程において、絶縁物質としてＴａまたは
Ｔｉの酸化物により構成される絶縁物を用いた容量素子
と、Ｓｉを含有する膜を絶縁膜とする容量素子領域の両
方の保護絶縁膜を除去する工程と、絶縁物質としてＴａ
またはＴｉの酸化物により構成される絶縁物を用いた容
量素子を形成する工程と、Ｓｉを含有する絶縁膜を、所
望の膜厚堆積する工程とを有することを特徴とする半導
体集積回路用受動素子の製造方法。
Priority Applications (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP1025694A JP2959378B2 (ja) | 1994-02-01 | 1994-02-01 | 半導体集積回路用受動素子及びその製造方法 |
Applications Claiming Priority (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP1025694A JP2959378B2 (ja) | 1994-02-01 | 1994-02-01 | 半導体集積回路用受動素子及びその製造方法 |
Publications (2)
| Publication Number | Publication Date |
|---|---|
| JPH07221271A true JPH07221271A (ja) | 1995-08-18 |
| JP2959378B2 JP2959378B2 (ja) | 1999-10-06 |
Family
ID=11745245
Family Applications (1)
| Application Number | Title | Priority Date | Filing Date |
|---|---|---|---|
| JP1025694A Expired - Fee Related JP2959378B2 (ja) | 1994-02-01 | 1994-02-01 | 半導体集積回路用受動素子及びその製造方法 |
Country Status (1)
| Country | Link |
|---|---|
| JP (1) | JP2959378B2 (ja) |
Cited By (3)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| WO2011028462A1 (en) * | 2009-09-03 | 2011-03-10 | Raytheon Company | Method for selective deposition of dielectric layers on semiconductor structures |
| WO2011028461A1 (en) * | 2009-09-03 | 2011-03-10 | Raytheon Company | Semiconductor structure and method |
| JP2016522982A (ja) * | 2013-03-25 | 2016-08-04 | レイセオン カンパニー | モノリシック集積回路（ｍｍｉｃ）構造およびかかる構造を形成することに関する方法 |
-
1994
- 1994-02-01 JP JP1025694A patent/JP2959378B2/ja not_active Expired - Fee Related
Cited By (4)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| WO2011028462A1 (en) * | 2009-09-03 | 2011-03-10 | Raytheon Company | Method for selective deposition of dielectric layers on semiconductor structures |
| WO2011028461A1 (en) * | 2009-09-03 | 2011-03-10 | Raytheon Company | Semiconductor structure and method |
| US9293379B2 (en) | 2009-09-03 | 2016-03-22 | Raytheon Company | Semiconductor structure with layers having different hydrogen contents |
| JP2016522982A (ja) * | 2013-03-25 | 2016-08-04 | レイセオン カンパニー | モノリシック集積回路（ｍｍｉｃ）構造およびかかる構造を形成することに関する方法 |
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| Publication number | Publication date |
|---|---|
| JP2959378B2 (ja) | 1999-10-06 |
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