JPH1065110A - マイクロ波半導体集積回路及びその製造方法 - Google Patents
マイクロ波半導体集積回路及びその製造方法Info
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- JPH1065110A JPH1065110A JP14037797A JP14037797A JPH1065110A JP H1065110 A JPH1065110 A JP H1065110A JP 14037797 A JP14037797 A JP 14037797A JP 14037797 A JP14037797 A JP 14037797A JP H1065110 A JPH1065110 A JP H1065110A
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Abstract
なっていた。良好な絶縁膜/金属界面を得ることが困難
なため、絶縁膜の薄膜化ができず、電極面積が大きくな
っていたので、チップ面積を大きくせざるを得なかっ
た。また、注入抵抗を作製するには、抵抗値を安定させ
るため、良質な半導体基板を用いる必要があり、コスト
増加を招いていた。さらに、従来の構造及びプロセスフ
ローでは、外観不良の発生しやすいリフトオフ工程が3
回と多く、歩留まりが低下するという問題点があった。 【解決手段】 同一基板1上に存在する全ての受動素
子、すなわち、連続MIMキャパシタ、薄膜抵抗、及び
インダクタをメッキ電極14により配線したものであ
る。
Description
抗、インダクタ等の受動素子を有するマイクロ波半導体
集積回路(MMIC:Microwave Monolithic Integr
ated Circuit)及びその製造方法に関するものであ
る。
路などに使用され、送受信モジュールの中で、送信側の
高出力増幅器(HPA:High Power Amp.)や、受信
側の低雑音増幅器(LNA:Low Noise Amp.)、ミ
キサー回路などに使用されている。
抗、インダクタ)のみから構成されるパッシブMMIC
がある。このパッシブMMICは、LNAやミキサー回
路の一部となっており、整合器やフィルタなどの機能を
もっている。
どの受動素子を有するマイクロ波半導体集積回路は、M
IM(Metal Insulator Metal)キャパシタ、注入抵
抗、スパイラルインダクタ等で構成されている。この従
来のマイクロ波半導体集積回路について図63〜図74
を参照しながら説明する。図63は、従来のマイクロ波
半導体集積回路の構造を示す図である。また、図64〜
図74は、従来のマイクロ波半導体集積回路のプロセス
フローを示す図である。
板、5は第1パッシベーション膜、7はMIM絶縁膜、
10は第2パッシベーション膜、14はメッキ電極、1
5は最終パッシベーション膜である。
集積回路のプロセスについて説明する。
うに、GaAs半導体基板1にマーカ2を形成する。次
に、第2の工程として、図65に示すように、注入抵抗
3を形成する。次に、第3の工程として、図66に示す
ように、注入抵抗3の電極4を形成し(リフトオフ:1
回目)、第1パッシベーション膜5を堆積する。次に、
第4の工程として、図67に示すように、電極4上の第
1パッシベーション膜5をエッチングする。
うに、MIMキャパシタ下地電極6及び配線を形成し
(リフトオフ:2回目)、MIM絶縁膜7を堆積する。
次に、第6の工程として、図69に示すように、MIM
絶縁膜7をエッチングする。次に、第7の工程として、
図70に示すように、MIMキャパシタ上部電極8、イ
ンダクタ下地電極9及び配線を形成し(リフトオフ:3
回目)、第2パッシベーション膜10を堆積する。次
に、第8の工程として、図71に示すように、第2パッ
シベーション膜10をエッチングする。
うに、1層目のメッキ電極パターン(レジスト)11を
形成し、図73に示すように、給電層12を形成する。
次に、第10の工程として、図73に示すように、2層
目のメッキ電極パターン(レジスト)13を形成する。
次に、メッキ電極14を形成する。また、図74に示す
ように、レジストを除去し、最終パッシベーション膜1
5を形成する。
が、取り出し電極の形成のために、最終パッシベーショ
ン膜15をエッチングする。
マイクロ波半導体集積回路及びその製造方法では、プロ
セスフローからもわかるように、工程数が11工程と多
く、コスト削減の妨げとなっているという問題点があっ
た。なお、上記の工程数は、フォトリソグラフィーを行
う回数である。
な絶縁膜/金属界面を得ることが困難なため、絶縁膜の
薄膜化ができず、電極面積が大きくなっていた。このた
め、チップ面積を大きくせざるを得ないという問題点が
あった。
安定させるため、良質な半導体基板を用いる必要があ
り、コスト増加を招くという問題点があった。
は、外観不良の発生しやすいリフトオフ工程が3回と多
く、歩留まりが低下するという問題点があった。
絶縁膜とのエッチング選択性がほとんどないため、コン
タクトの取り方を工夫する必要がある。図75に、他の
従来のマイクロ波半導体集積回路のコンタクト構造を示
す。この構造では、予め薄膜抵抗上に金属電極を形成す
るが、リフトオフ工程を使用する必要があり、上記と同
じ歩留まりが低下するという問題点があった。
めになされたもので、工程数を削減でき、チップ面積を
縮小でき、コストを削減することができるマイクロ波半
導体集積回路及びその製造方法を得ることを目的とす
る。
波半導体集積回路は、同一基板上に存在する全ての受動
素子がメッキ電極により配線されているものである。
積回路は、前記複数の受動素子を、少なくとも連続MI
Mキャパシタ、薄膜抵抗、及びインダクタとしたもので
ある。
積回路は、前記インダクタが、メッキ電極単層で形成さ
れているものである。
積回路は、前記薄膜抵抗とのコンタクトに、前記連続M
IMキャパシタの構造体を利用するものである。
積回路は、前記インダクタの下地電極に、前記連続MI
Mキャパシタの構造体を利用するものである。
集積回路は、前記薄膜抵抗と前記メッキ電極とを直接接
続したものである。
集積回路は、前記連続MIMキャパシタの上部電極を、
エッチングストッパー層としたものである。
の製造方法は、半導体基板に連続MIMを堆積する第1
の工程と、前記堆積した連続MIM上にMIM上部電極
を形成する第2の工程と、前記連続MIMをパターニン
グして前記半導体基板上に第1パッシベーション膜を形
成し、前記第1パッシベーション膜上に薄膜抵抗を堆積
する第3の工程と、前記薄膜抵抗をパターニングする第
4の工程と、薄膜抵抗電極及びインダクタ下地電極を形
成し、前記半導体基板上に第2パッシベーション膜を形
成する第5の工程と、1層目のメッキ電極パターンを形
成し、前記第2及び第1パッシベーション膜をエッチン
グする第6の工程と、2層目のメッキ電極パターンを形
成してメッキ電極を形成し、レジストを除去して最終パ
ッシベーション膜を形成する第7の工程と、取り出し電
極の形成のために前記最終パッシベーション膜をエッチ
ングする第8の工程とを含むものである。
積回路の製造方法は、半導体基板に連続MIMを堆積す
る第1の工程と、前記堆積した連続MIM上にMIM上
部電極を形成する第2の工程と、前記連続MIMをパタ
ーニングして前記半導体基板上に第1パッシベーション
膜を形成し、前記第1パッシベーション膜上に薄膜抵抗
を堆積する第3の工程と、前記薄膜抵抗をパターニング
する第4の工程と、薄膜抵抗電極パターンを形成し、前
記半導体基板上に第2パッシベーション膜を形成する第
5の工程と、1層目のメッキ電極パターンを形成し、前
記第2及び第1パッシベーション膜をエッチングする第
6の工程と、2層目のメッキ電極パターンを形成してメ
ッキ電極を形成し、レジストを除去して最終パッシベー
ション膜を形成する第7の工程と、取り出し電極の形成
のために前記最終パッシベーション膜をエッチングする
第8の工程とを含むものである。
積回路の製造方法は、半導体基板に連続MIMを堆積す
る第1の工程と、前記堆積した連続MIM上にMIM上
部電極を形成する第2の工程と、前記連続MIM及び薄
膜抵抗電極をパターニングして前記半導体基板上に第1
パッシベーション膜を形成する第3の工程と、前記第1
パッシベーション膜上に薄膜抵抗コンタクト部をパター
ニングして薄膜抵抗を堆積する第4の工程と、前記薄膜
抵抗をパターニングする第5の工程と、インダクタ下地
電極を形成し、前記半導体基板上に第2パッシベーショ
ン膜を形成する第6の工程と、1層目のメッキ電極パタ
ーンを形成し、前記第2及び第1パッシベーション膜を
エッチングする第7の工程と、2層目のメッキ電極パタ
ーンを形成してメッキ電極を形成し、レジストを除去し
て最終パッシベーション膜を形成する第8の工程と、取
り出し電極の形成のために前記最終パッシベーション膜
をエッチングする第9の工程とを含むものである。
積回路の製造方法は、半導体基板に連続MIMを堆積す
る第1の工程と、前記堆積した連続MIM上にMIM上
部電極を形成する第2の工程と、前記連続MIM、薄膜
抵抗電極及びインダクタ下地電極をパターニングして前
記半導体基板上に第1パッシベーション膜を形成する第
3の工程と、前記第1パッシベーション膜上に薄膜抵抗
コンタクト部をパターニングして薄膜抵抗を堆積する第
4の工程と、前記薄膜抵抗をパターニングして第2パッ
シベーション膜を堆積する第5の工程と、1層目のメッ
キ電極パターンを形成し、前記第2及び第1パッシベー
ション膜をエッチングする第6の工程と、2層目のメッ
キ電極パターンを形成してメッキ電極を形成し、レジス
トを除去して最終パッシベーション膜を形成する第7の
工程と、取り出し電極の形成のために前記最終パッシベ
ーション膜をエッチングする第8の工程とを含むもので
ある。
集積回路の製造方法は、半導体基板に連続MIMを堆積
する第1の工程と、前記堆積した連続MIM上にMIM
上部電極を形成する第2の工程と、前記連続MIM、薄
膜抵抗電極及びインダクタ下地電極をパターニングして
前記半導体基板上に第1パッシベーション膜を形成する
第3の工程と、前記第1パッシベーション膜上に薄膜抵
抗コンタクト部をパターニングして薄膜抵抗を堆積する
第4の工程と、前記薄膜抵抗をパターニングして第2パ
ッシベーション膜を堆積する第5の工程と、1層目のメ
ッキ電極パターンを形成し、前記第2及び第1パッシベ
ーション膜をエッチングする第6の工程と、2層目のメ
ッキ電極パターンを形成してメッキ電極を形成し、レジ
ストを除去して最終パッシベーション膜を形成する第7
の工程と、取り出し電極の形成のために前記最終パッシ
ベーション膜をエッチングする第8の工程とを含むもの
である。
集積回路の製造方法は、半導体基板に連続MIMを堆積
しその上にエッチングストッパー層を形成する第1の工
程と、連続MIMキャパシタの上部電極、薄膜抵抗電極
及びインダクタ下地電極をパターニングして前記半導体
基板上に第1パッシベーション膜を堆積する第2の工程
と、前記第1パッシベーション膜上に薄膜抵抗コンタク
ト部をパターニングして薄膜抵抗を堆積する第3の工程
と、前記堆積した薄膜抵抗をパターニングする第4の工
程と、インダクタ下地電極をパターニングして前記半導
体基板上に第2パッシベーション膜を形成する第5の工
程と、1層目のメッキ電極パターンを形成し、前記第2
及び第1パッシベーション膜をエッチングする第6の工
程と、2層目のメッキ電極パターンを形成してメッキ電
極を形成し、レジストを除去して最終パッシベーション
膜を形成する第7の工程と、取り出し電極の形成のため
に前記最終パッシベーション膜をエッチングする第8の
工程とを含むものである。
図12を参照しながら説明する。図1は、この発明の実
施の形態1の断面構造を示す図である。また、図2〜図
12は、この発明の実施の形態1のプロセスフローを示
す図である。なお、各図中、同一符号は同一又は相当部
分を示す。
5は第1パッシベーション膜、10は第2パッシベーシ
ョン膜、14はメッキ電極、15は最終パッシベーショ
ン膜、21はMIM上部電極(金属)、22は薄膜抵抗
(WSiN)、23は薄膜抵抗電極、24はインダクタ
下地電極である。
フローについて説明する。
に、パターニングにより、GaAs半導体基板1にマー
カ2を形成する。次に、図3に示すように、連続MI
M、つまり、絶縁膜(SiON)/金属/絶縁膜(Si
N)の3層20を堆積する。
に、蒸着により、MIM上部電極(金属)21を形成す
る(リフトオフ:1回目)。
に、連続MIMをパターニングし、図6に示すように、
第1パッシベーション膜5を堆積する。次に、図7に示
すように、薄膜抵抗(WSiN)22を堆積する。
に、薄膜抵抗22をパターニングする。
に、薄膜抵抗電極23及びインダクタ下地電極24を形
成し(リフトオフ:2回目)、第2パッシベーション膜
10を形成する。
うに、1層目のメッキ電極パターン(レジスト)11を
形成し、第2及び第1パッシベーション膜10、5をエ
ッチングする。このエッチングは、例えば、ガスがCH
F3、10sccm、O2、10sccm、圧力2mto
rr、マイクロ波パワーが200WのECRエッチング
である。次に、図11に示すように、給電層12を形成
する。
うに、2層目のメッキ電極パターン(レジスト)13を
形成する。次に、メッキ電極14を形成する。次に、図
12に示すように、レジストを除去し、最終パッシベー
ション膜15を形成する。
取り出し電極の形成のために、最終パッシベーション膜
15をエッチングする。
集積回路では、上述したように、従来のMIMキャパシ
タ及び注入抵抗の代わりに、連続MIMキャパシタ及び
薄膜抵抗を適用している。
で示す第1の工程のように、絶縁膜/金属/絶縁膜の3
層を連続して堆積するため、良好な金属/絶縁膜界面が
得られるので、絶縁膜厚を薄くすることが可能であり、
結果として、チップ面積が小さくなる。
1層絶縁膜はSiON(1500Å)、第2層下地電極
はTi/Au(500/2000Å)、第3層MIM膜
はSiN(1000Å)、上部電極Ti/Au(500
/10000Å)である。
IM膜は、連続MIMにすることで1000Å程度まで
薄くすることが可能である。作製法を以下に示す。
4、1400ccm、NH3、500ccm、N2O、1
000ccm、圧力2.0torr、温度が300℃の
プラズマCVDである。厚さは1500Åである。
は、スパッタリングである。厚さは、Tiが500Å、
Auが2000Åである。
ガスがSiH4、200sccm、NH3、500scc
m、圧力0.7torr、温度が320℃のプラズマC
VDである。厚さは1000Åである。
は、電子ビーム蒸着(EB蒸着)である。厚さは、Ti
が500Å、Auが1μmである。
ングは、その手順としては、まず、絶縁膜エッチング
(RIE)→イオンミリング(Au)→Tiエッチング
(RIE)→絶縁膜エッチング(RIE)である。ま
た、その手法は、SiON、SiN、Tiに対して、ガ
スがSF6、228sccm、He、105sccm、
圧力0.3torr、RFパワーが50Wの反応性イオ
ンエッチング(RIE)と、Auに対してイオンミリン
グ(IM)である。
うにイオン注入を行う必要がないので、安価な半導体基
板を用いることができる。コンタクトの取り方は従来の
ものである。
Nについて述べたが、その他にTaN、WNなどがあ
り、材料がWSiNの場合、例えば、以下の方法で作製
される。堆積は、手法としては、ターゲットがWSi、
ガスがAr/N2(80%)、5mtorrの反応性ス
パッタリングである。厚さは約1000Å、シート抵抗
は約200Ω/□である。エッチングは、手法として
は、ガスがCF4+O2(4%)、1torr、RFパワ
ーが60Wの反応性イオンエッチング(RIE)であ
る。選択比は、WSiN/SiON〜3、WSiN/S
iO〜10である。
下地電極(薄膜抵抗電極と共通)の手法は、電子ビーム
蒸着(EB蒸着)である。厚さは、Ti(500Å)/
Au(1000Å)/Mo(500Å)である。
電層形成の手法は、スパッタリングである。厚さは、T
i(500Å)/Au(2000Å)である。また、電
解金メッキでは、メッキ液が亜硫酸系金メッキ液、厚さ
が〜3μmである。
め、第5の工程で、薄膜抵抗電極23とインダクタ下地
電極24を同時に形成するようなプロセスフローに工夫
している。
スフローでは第8及び第9の工程と2工程にわたってい
たメッキ電極とのコンタクト形成プロセスを、この実施
の形態1では第6の工程の1工程で行うように工夫して
いる。従来、絶縁膜エッチングは反応性イオンエッチン
グ(RIE)で行われており、この場合、レジストマス
クへのダメージが大きく、マスクパターンのマージンを
広く取れないため、予め小さいコンタクトホールを形成
してからメッキ電極14の形成を行っていた。この実施
の形態1では、レジストへのダメージの少ない、電子サ
イクロトロン共鳴(ECR)エッチング法やプラズマエ
ッチング法を用いることで、1工程で形成するプロセス
フローとなっている。
工程へ削減することができた。また、チップ面積も縮小
することができ、コストも削減することが可能である。
さらに、リフトオフ工程も3工程から2工程へ削減する
ことができた。
ついて図13〜図21を参照しながら説明する。図13
は、この発明の実施の形態2の断面構造を示す図であ
る。また、図14〜図21は、この発明の実施の形態2
のプロセスフローを示す図である。
板、5は第1パッシベーション膜、10は第2パッシベ
ーション膜、14はメッキ電極、15は最終パッシベー
ション膜、21はMIM上部電極(金属)、22は薄膜
抵抗(WSiN)、23は薄膜抵抗電極である。
フローについて説明する。
記実施の形態1と同様であるので説明を省略する。
うに、連続MIMをパターニングし、図15に示すよう
に、第1パッシベーション膜5を堆積する。次に、図1
6に示すように、薄膜抵抗(WSiN)22を堆積す
る。
うに、薄膜抵抗22をパターニングする。
うに、薄膜抵抗電極23を形成し(リフトオフ:2回
目)、第2パッシベーション膜10を形成する。
うに、1層目のメッキ電極パターン(レジスト)11を
形成し、第2及び第1パッシベーション膜10、5をエ
ッチングする。このエッチングは、例えば、ガスがCH
F3、10sccm、O2、10sccm、圧力2mto
rr、マイクロ波パワーが200WのECRエッチング
である。次に、図20に示すように、給電層12を形成
する。
うに、2層目のメッキ電極パターン(レジスト)13を
形成する。次に、メッキ電極14を形成する。次に、図
21に示すように、レジストを除去し、最終パッシベー
ション膜15を形成する。
取り出し電極の形成のために、最終パッシベーション膜
15をエッチングする。
集積回路は、上記実施の形態1の変形であり、上記実施
の形態1と同様に、連続MIMキャパシタ及び薄膜抵抗
を適用している。そして、インダクタをメッキ電極1層
で形成するものである。このため、連続MIMキャパシ
タの第1層絶縁膜を厚く形成している。各構造の作製法
は上記実施の形態1と同じである。
工程へ削減することができた。また、チップ面積も縮小
することができ、コストも削減することが可能である。
さらに、リフトオフ工程も3工程から2工程へ削減する
ことができた。
ついて図22〜図33を参照しながら説明する。図22
は、この発明の実施の形態3の断面構造を示す図であ
る。また、図23〜図33は、この発明の実施の形態3
のプロセスフローを示す図である。
板、5は第1パッシベーション膜、10は第2パッシベ
ーション膜、14はメッキ電極、15は最終パッシベー
ション膜、21はMIM上部電極(金属)、22は薄膜
抵抗(WSiN)、23は薄膜抵抗電極、24はインダ
クタ下地電極である。
フローについて説明する。
うに、パターニングにより、GaAs半導体基板1にマ
ーカ2を形成する。次に、図24に示すように、連続M
IM、つまり、絶縁膜(SiON)/金属/絶縁膜(S
iN)の3層20を堆積する。
うに、蒸着により、MIM上部電極(金属)21を形成
する(リフトオフ:1回目)。
うに、連続MIM及び薄膜抵抗電極をパターニングし、
第1パッシベーション膜5を堆積する。
うに、薄膜抵抗コンタクト部をパターニングし、図28
に示すように、薄膜抵抗(WSiN)22を堆積する。
うに、薄膜抵抗22をパターニングする。
うに、インダクタ下地電極24を形成し(リフトオフ:
2回目)、第2パッシベーション膜10を形成する。
うに、1層目のメッキ電極パターン(レジスト)11を
形成し、第2及び第1パッシベーション膜10、5をエ
ッチングする。このエッチングは、例えば、ガスがCH
F3、10sccm、O2、10sccm、圧力2mto
rr、マイクロ波パワーが200WのECRエッチング
である。次に、図32に示すように、給電層12を形成
する。
うに、2層目のメッキ電極パターン(レジスト)13を
形成する。次に、メッキ電極14を形成する。次に、図
33に示すように、レジストを除去し、最終パッシベー
ション膜15を形成する。
取り出し電極の形成のために、最終パッシベーション膜
15をエッチングする。
集積回路では、薄膜抵抗とメッキ電極とのコンタクト
を、リフトオフ工程なしで形成することが特徴となって
いる。上記第3の工程から第5の工程までにおいて説明
したように、薄膜抵抗の電極に連続MIMキャパシタの
構造体を利用し、薄膜抵抗の下側でコンタクトを取って
いる。従って、リフトオフ工程なしで、薄膜抵抗とのコ
ンタクトを形成できる。しかしながら、インダクタの下
地電極はリフトオフで形成しなければならないので、全
体としてはリフトオフ工程数は上記実施の形態1、2と
同じになる。
工程へ削減することができた。また、チップ面積も縮小
することができ、コストも削減することが可能である。
さらに、リフトオフ工程も3工程から2工程へ削減する
ことができた。そして、リフトオフ工程なしの電極コン
タクトを形成できる。
的な工程の平面図、図34〜図39を付する。各図中の
数値はあくまで参考値(単位mm)である。
1を形成した後の平面図を示す。MIM上部電極21
は、例えば、0.3×0.4の四角形である。また、図
35は、第3の工程で連続MIM及び薄膜抵抗電極をパ
ターニングし、第1パッシベーション膜5を堆積した後
の平面図を示す。また、図36は、第5の工程で薄膜抵
抗22をパターニングした後の平面図を示す。さらに、
図37は第6の工程、図38は第7の工程、図39は第
8の工程の平面図をそれぞれ示す。なお、図39におい
て、斜線部はエアブリッジを表す。
ついて図40〜図44を参照しながら説明する。図40
は、この発明の実施の形態4の断面構造を示す図であ
る。また、図41〜図44は、この発明の実施の形態4
のプロセスフローを示す図である。
板、5は第1パッシベーション膜、10は第2パッシベ
ーション膜、14はメッキ電極、15は最終パッシベー
ション膜、21はMIM上部電極(金属)、22は薄膜
抵抗(WSiN)、23は薄膜抵抗電極、24はインダ
クタ下地電極である。
フローについて説明する。
記実施の形態3と同様である。
うに、連続MIM、薄膜抵抗電極23、及びインダクタ
下地電極24をパターニングし、第1パッシベーション
膜5を堆積する。
記実施の形態3と同様である。つまり、薄膜抵抗コンタ
クト部をパターニングし、薄膜抵抗(WSiN)22を
堆積する。次に、薄膜抵抗22をパターニングして第2
パッシベーション膜10を堆積する。
うに、1層目のメッキ電極パターン(レジスト)11を
形成し、第2及び第1パッシベーション膜10、5をエ
ッチングする。このエッチングは、例えば、ガスがCH
F3、10sccm、O2、10sccm、圧力2mto
rr、マイクロ波パワーが200WのECRエッチング
である。次に、図43に示すように、給電層12を形成
する。
うに、2層目のメッキ電極パターン(レジスト)13を
形成する。次に、メッキ電極14を形成する。次に、図
44に示すように、レジストを除去し、最終パッシベー
ション膜15を形成する。
取り出し電極の形成のために、最終パッシベーション膜
15をエッチングする。
集積回路は、上記実施の形態3の変形であり、インダク
タの下地電極にも連続MIMキャパシタの構造体を利用
したものである。これにより、全体としてもリフトオフ
工程数の削減を図ることが可能となる。
工程へ削減することができた。また、チップ面積も縮小
することができ、コストも削減することが可能である。
さらに、リフトオフ工程も3工程から1工程へ削減する
ことができた。そして、リフトオフ工程なしの電極コン
タクトを形成できる。
ついて図45〜図51を参照しながら説明する。図45
は、この発明の実施の形態5の断面構造を示す図であ
る。また、図46〜図51は、この発明の実施の形態5
のプロセスフローを示す図である。
板、5は第1パッシベーション膜、10は第2パッシベ
ーション膜、14はメッキ電極、15は最終パッシベー
ション膜、21はMIM上部電極(金属)、22は薄膜
抵抗(WSiN)、23は薄膜抵抗電極、24はインダ
クタ下地電極である。
フローについて説明する。
上記実施の形態4と同様である。
うに、薄膜抵抗コンタクト部をパターニングし、図47
に示すように、薄膜抵抗22を堆積する。
うに、薄膜抵抗22をパターニングし、第2パッシベー
ション膜10を堆積する。
うに、1層目のメッキ電極パターン(レジスト)11を
形成し、第2及び第1パッシベーション膜10、5をエ
ッチングする。このエッチングは、例えば、ガスがCH
F3、10sccm、O2、10sccm、圧力2mto
rr、マイクロ波パワーが200WのECRエッチング
である。次に、図50に示すように、給電層12を形成
する。
うに、2層目のメッキ電極パターン(レジスト)13を
形成する。次に、メッキ電極14を形成する。次に、図
51に示すように、レジストを除去し、最終パッシベー
ション膜15を形成する。
取り出し電極の形成のために、最終パッシベーション膜
15をエッチングする。
集積回路は、上記実施の形態4の変形であり、薄膜抵抗
のコンタクト部分を簡略化したもので、コンタクト部分
の面積縮小を図ったものである。第4の工程から第7の
工程までに示すように、コンタクトホールを薄膜抵抗に
もあけ、その周辺部で下部電極(連続MIMの構造体)
から薄膜抵抗とのコンタクトを得る。
工程へ削減することができた。また、チップ面積も縮小
することができ、コストも削減することが可能である。
さらに、リフトオフ工程も3工程から1工程へ削減する
ことができた。そして、リフトオフ工程なしの電極コン
タクトを形成できる。さらに、リフトオフなし電極コン
タクト面積を縮小することができる。
ついて図52〜図62を参照しながら説明する。図52
は、この発明の実施の形態6の断面構造を示す図であ
る。また、図53〜図62は、この発明の実施の形態6
のプロセスフローを示す図である。
板、5は第1パッシベーション膜(SiN)、10は第
2パッシベーション膜(SiN)、14はメッキ電極、
15は最終パッシベーション膜、25はエッチングスト
ッパー層(SiO)、22は薄膜抵抗(WSiN)、2
3は薄膜抵抗電極、24はインダクタ下地電極である。
フローについて説明する。
うに、パターニングにより、GaAs半導体基板1にマ
ーカ2を形成する。次に、図54に示すように、連続M
IM、つまり、絶縁膜(SiON)/金属/絶縁膜(S
iN)の3層20を堆積するとともに、エッチングスト
ッパー層25(SiO)を堆積する。
うに、連続MIM、薄膜抵抗電極23、及びインダクタ
下地電極24をパターニングし、第1パッシベーション
膜5を堆積する。
うに、薄膜抵抗コンタクト部をパターニングし、図57
に示すように、薄膜抵抗22を堆積する。
うに、薄膜抵抗22をパターニングする。
うに、インダクタ下地電極をパターニングし、第2パッ
シベーション膜10を形成する。
うに、1層目のメッキ電極パターン(レジスト)11を
形成し、第2及び第1パッシベーション膜(SiN)1
0、5を選択的にエッチングする。次に、図61に示す
ように、給電層12を形成する。
うに、2層目のメッキ電極パターン(レジスト)13を
形成する。次に、メッキ電極14を形成する。次に、図
62に示すように、レジストを除去し、最終パッシベー
ション膜15を形成する。
取り出し電極の形成のために、最終パッシベーション膜
15をエッチングする。
集積回路は、上記実施の形態5の変形であり、リフトオ
フ工程を完全になくしたものである。このため、MIM
キャパシタの上部電極もメッキ電極となっている。ま
た、図60に示すように、MIM膜厚dを制御できるよ
うにエッチングストッパー層SiOを追加したものであ
る。上記SiOのエッチングレートは後で説明するよう
に、SiNに比べて1/10〜1/20であるため、S
iO層でのエッチング停止が容易となる。薄膜抵抗及び
インダクタ部のパッシベーション膜厚は、MIMキャパ
シタ部の膜厚より薄くなっており、エッチングがエッチ
ングストッパー層(SiO)25に達する前にMIM以
外のエッチングは終了するように工夫されている。
ングを行った場合における、各膜のエッチングレートは
以下のとおりである。まず、SiOは100Å/min
であり、一方、SiNは1000〜2000Å/min
である。また、WSiNは1000Å/minである。
従って、選択比SiN/SiO=10〜20である。
工程へ削減することができた。また、チップ面積も縮小
することができ、コストも削減することが可能である。
さらに、リフトオフ工程も3工程から0工程へ削減する
ことができた。そして、リフトオフ工程なしの電極コン
タクトを形成できる。さらに、リフトオフなし電極コン
タクト面積を縮小することができる。
路は、以上説明したとおり、同一基板上に存在する全て
の受動素子がメッキ電極により配線されているので、低
コンタクト抵抗を実現できるという効果を奏する。
積回路は、以上説明したとおり、前記複数の受動素子
を、少なくとも連続MIMキャパシタ、薄膜抵抗、及び
インダクタとしたので、工程数を従来よりも削減でき、
チップ面積も縮小でき、コストも削減することが可能で
あり、リフトオフ工程も削減することができるという効
果を奏する。
積回路は、以上説明したとおり、前記インダクタが、メ
ッキ電極単層で形成されているので、工程数を従来より
も削減でき、チップ面積も縮小でき、コストも削減する
ことが可能であり、リフトオフ工程も削減することがで
きるという効果を奏する。
積回路は、以上説明したとおり、前記薄膜抵抗とのコン
タクトに、前記連続MIMキャパシタの構造体を利用す
るので、リフトオフ工程なしの電極コンタクトを形成で
きるという効果を奏する。
積回路は、以上説明したとおり、前記インダクタの下地
電極に、前記連続MIMキャパシタの構造体を利用する
ので、リフトオフ工程なしの電極コンタクトを形成でき
るという効果を奏する。
集積回路は、以上説明したとおり、前記薄膜抵抗と前記
メッキ電極とを直接接続したので、リフトオフ工程なし
の電極コンタクトを形成できるとともに、リフトオフな
し電極コンタクト面積を縮小することができるという効
果を奏する。
集積回路は、以上説明したとおり、前記連続MIMキャ
パシタの上部電極を、エッチングストッパー層としたの
で、リフトオフ工程を完全になくし、リフトオフなし電
極コンタクト面積を縮小することができるという効果を
奏する。
の製造方法は、以上説明したとおり、半導体基板に連続
MIMを堆積する第1の工程と、前記堆積した連続MI
M上にMIM上部電極を形成する第2の工程と、前記連
続MIMをパターニングして前記半導体基板上に第1パ
ッシベーション膜を形成し、前記第1パッシベーション
膜上に薄膜抵抗を堆積する第3の工程と、前記薄膜抵抗
をパターニングする第4の工程と、薄膜抵抗電極及びイ
ンダクタ下地電極を形成し、前記半導体基板上に第2パ
ッシベーション膜を形成する第5の工程と、1層目のメ
ッキ電極パターンを形成し、前記第2及び第1パッシベ
ーション膜をエッチングする第6の工程と、2層目のメ
ッキ電極パターンを形成してメッキ電極を形成し、レジ
ストを除去して最終パッシベーション膜を形成する第7
の工程と、取り出し電極の形成のために前記最終パッシ
ベーション膜をエッチングする第8の工程とを含むの
で、工程数を従来よりも削減でき、チップ面積も縮小で
き、コストも削減することが可能であり、リフトオフ工
程も削減することができるという効果を奏する。
積回路の製造方法は、以上説明したとおり、半導体基板
に連続MIMを堆積する第1の工程と、前記堆積した連
続MIM上にMIM上部電極を形成する第2の工程と、
前記連続MIMをパターニングして前記半導体基板上に
第1パッシベーション膜を形成し、前記第1パッシベー
ション膜上に薄膜抵抗を堆積する第3の工程と、前記薄
膜抵抗をパターニングする第4の工程と、薄膜抵抗電極
パターンを形成し、前記半導体基板上に第2パッシベー
ション膜を形成する第5の工程と、1層目のメッキ電極
パターンを形成し、前記第2及び第1パッシベーション
膜をエッチングする第6の工程と、2層目のメッキ電極
パターンを形成してメッキ電極を形成し、レジストを除
去して最終パッシベーション膜を形成する第7の工程
と、取り出し電極の形成のために前記最終パッシベーシ
ョン膜をエッチングする第8の工程とを含むので、工程
数を従来よりも削減でき、チップ面積も縮小でき、コス
トも削減することが可能であり、リフトオフ工程も削減
することができるという効果を奏する。
積回路の製造方法は、以上説明したとおり、半導体基板
に連続MIMを堆積する第1の工程と、前記堆積した連
続MIM上にMIM上部電極を形成する第2の工程と、
前記連続MIM及び薄膜抵抗電極をパターニングして前
記半導体基板上に第1パッシベーション膜を形成する第
3の工程と、前記第1パッシベーション膜上に薄膜抵抗
コンタクト部をパターニングして薄膜抵抗を堆積する第
4の工程と、前記薄膜抵抗をパターニングする第5の工
程と、インダクタ下地電極を形成し、前記半導体基板上
に第2パッシベーション膜を形成する第6の工程と、1
層目のメッキ電極パターンを形成し、前記第2及び第1
パッシベーション膜をエッチングする第7の工程と、2
層目のメッキ電極パターンを形成してメッキ電極を形成
し、レジストを除去して最終パッシベーション膜を形成
する第8の工程と、取り出し電極の形成のために前記最
終パッシベーション膜をエッチングする第9の工程とを
含むので、リフトオフ工程なしの電極コンタクトを形成
できるという効果を奏する。
積回路の製造方法は、以上説明したとおり、半導体基板
に連続MIMを堆積する第1の工程と、前記堆積した連
続MIM上にMIM上部電極を形成する第2の工程と、
前記連続MIM、薄膜抵抗電極及びインダクタ下地電極
をパターニングして前記半導体基板上に第1パッシベー
ション膜を形成する第3の工程と、前記第1パッシベー
ション膜上に薄膜抵抗コンタクト部をパターニングして
薄膜抵抗を堆積する第4の工程と、前記薄膜抵抗をパタ
ーニングして第2パッシベーション膜を堆積する第5の
工程と、1層目のメッキ電極パターンを形成し、前記第
2及び第1パッシベーション膜をエッチングする第6の
工程と、2層目のメッキ電極パターンを形成してメッキ
電極を形成し、レジストを除去して最終パッシベーショ
ン膜を形成する第7の工程と、取り出し電極の形成のた
めに前記最終パッシベーション膜をエッチングする第8
の工程とを含むので、リフトオフ工程なしの電極コンタ
クトを形成できるという効果を奏する。
集積回路の製造方法は、以上説明したとおり、半導体基
板に連続MIMを堆積する第1の工程と、前記堆積した
連続MIM上にMIM上部電極を形成する第2の工程
と、前記連続MIM、薄膜抵抗電極及びインダクタ下地
電極をパターニングして前記半導体基板上に第1パッシ
ベーション膜を形成する第3の工程と、前記第1パッシ
ベーション膜上に薄膜抵抗コンタクト部をパターニング
して薄膜抵抗を堆積する第4の工程と、前記薄膜抵抗を
パターニングして第2パッシベーション膜を堆積する第
5の工程と、1層目のメッキ電極パターンを形成し、前
記第2及び第1パッシベーション膜をエッチングする第
6の工程と、2層目のメッキ電極パターンを形成してメ
ッキ電極を形成し、レジストを除去して最終パッシベー
ション膜を形成する第7の工程と、取り出し電極の形成
のために前記最終パッシベーション膜をエッチングする
第8の工程とを含むので、リフトオフ工程なしの電極コ
ンタクトを形成できるとともに、リフトオフなし電極コ
ンタクト面積を縮小することができるという効果を奏す
る。
集積回路の製造方法は、以上説明したとおり、半導体基
板に連続MIMを堆積しその上にエッチングストッパー
層を形成する第1の工程と、連続MIMキャパシタの上
部電極、薄膜抵抗電極及びインダクタ下地電極をパター
ニングして前記半導体基板上に第1パッシベーション膜
を堆積する第2の工程と、前記第1パッシベーション膜
上に薄膜抵抗コンタクト部をパターニングして薄膜抵抗
を堆積する第3の工程と、前記堆積した薄膜抵抗をパタ
ーニングする第4の工程と、インダクタ下地電極をパタ
ーニングして前記半導体基板上に第2パッシベーション
膜を形成する第5の工程と、1層目のメッキ電極パター
ンを形成し、前記第2及び第1パッシベーション膜をエ
ッチングする第6の工程と、2層目のメッキ電極パター
ンを形成してメッキ電極を形成し、レジストを除去して
最終パッシベーション膜を形成する第7の工程と、取り
出し電極の形成のために前記最終パッシベーション膜を
エッチングする第8の工程とを含むので、リフトオフ工
程なしの電極コンタクトを形成できるとともに、リフト
オフなし電極コンタクト面積を縮小することができると
いう効果を奏する。
である。
示す図である。
示す図である。
示す図である。
示す図である。
示す図である。
示す図である。
示す図である。
示す図である。
を示す図である。
を示す図である。
を示す図である。
図である。
を示す図である。
を示す図である。
を示す図である。
を示す図である。
を示す図である。
を示す図である。
を示す図である。
を示す図である。
図である。
を示す図である。
を示す図である。
を示す図である。
を示す図である。
を示す図である。
を示す図である。
を示す図である。
を示す図である。
を示す図である。
を示す図である。
を示す図である。
平面図である。
平面図である。
平面図である。
平面図である。
平面図である。
平面図である。
図である。
を示す図である。
を示す図である。
を示す図である。
を示す図である。
図である。
を示す図である。
を示す図である。
を示す図である。
を示す図である。
を示す図である。
を示す図である。
図である。
を示す図である。
を示す図である。
を示す図である。
を示す図である。
を示す図である。
を示す図である。
を示す図である。
を示す図である。
を示す図である。
を示す図である。
造を示す図である。
スフローを示す図である。
スフローを示す図である。
スフローを示す図である。
スフローを示す図である。
スフローを示す図である。
スフローを示す図である。
スフローを示す図である。
スフローを示す図である。
スフローを示す図である。
スフローを示す図である。
スフローを示す図である。
ンタクト構造を示す図である。
膜、10 第2パッシベーション膜、14 メッキ電
極、15 最終パッシベーション膜、21 MIM上部
電極(金属)、22 薄膜抵抗(WSiN)、23 薄
膜抵抗電極、24インダクタ下地電極、25 エッチン
グストッパー層。
Claims (13)
- 【請求項1】 同一基板上に存在する全ての受動素子が
メッキ電極により配線されていることを特徴とするマイ
クロ波半導体集積回路。 - 【請求項2】 前記複数の受動素子は、少なくとも連続
MIMキャパシタ、薄膜抵抗、及びインダクタであるこ
とを特徴とする請求項1記載のマイクロ波半導体集積回
路。 - 【請求項3】 前記インダクタは、メッキ電極単層で形
成されていることを特徴とする請求項2記載のマイクロ
波半導体集積回路。 - 【請求項4】 前記薄膜抵抗とのコンタクトに、前記連
続MIMキャパシタの構造体を利用することを特徴とす
る請求項2記載のマイクロ波半導体集積回路。 - 【請求項5】 前記インダクタの下地電極に、前記連続
MIMキャパシタの構造体を利用することを特徴とする
請求項4記載のマイクロ波半導体集積回路。 - 【請求項6】 前記薄膜抵抗と前記メッキ電極とを直接
接続したことを特徴とする請求項5記載のマイクロ波半
導体集積回路。 - 【請求項7】 前記連続MIMキャパシタの上部電極
は、エッチングストッパー層であることを特徴とする請
求項6記載のマイクロ波半導体集積回路。 - 【請求項8】 半導体基板に連続MIMを堆積する第1
の工程と、 前記堆積した連続MIM上にMIM上部電極を形成する
第2の工程と、 前記連続MIMをパターニングして前記半導体基板上に
第1パッシベーション膜を形成し、前記第1パッシベー
ション膜上に薄膜抵抗を堆積する第3の工程と、 前記薄膜抵抗をパターニングする第4の工程と、 薄膜抵抗電極及びインダクタ下地電極を形成し、前記半
導体基板上に第2パッシベーション膜を形成する第5の
工程と、 1層目のメッキ電極パターンを形成し、前記第2及び第
1パッシベーション膜をエッチングする第6の工程と、 2層目のメッキ電極パターンを形成してメッキ電極を形
成し、レジストを除去して最終パッシベーション膜を形
成する第7の工程と、 取り出し電極の形成のために前記最終パッシベーション
膜をエッチングする第8の工程とを含むことを特徴とす
るマイクロ波半導体集積回路の製造方法。 - 【請求項9】 半導体基板に連続MIMを堆積する第1
の工程と、 前記堆積した連続MIM上にMIM上部電極を形成する
第2の工程と、 前記連続MIMをパターニングして前記半導体基板上に
第1パッシベーション膜を形成し、前記第1パッシベー
ション膜上に薄膜抵抗を堆積する第3の工程と、 前記薄膜抵抗をパターニングする第4の工程と、 薄膜抵抗電極パターンを形成し、前記半導体基板上に第
2パッシベーション膜を形成する第5の工程と、 1層目のメッキ電極パターンを形成し、前記第2及び第
1パッシベーション膜をエッチングする第6の工程と、 2層目のメッキ電極パターンを形成してメッキ電極を形
成し、レジストを除去して最終パッシベーション膜を形
成する第7の工程と、 取り出し電極の形成のために前記最終パッシベーション
膜をエッチングする第8の工程とを含むことを特徴とす
るマイクロ波半導体集積回路の製造方法。 - 【請求項10】 半導体基板に連続MIMを堆積する第
1の工程と、 前記堆積した連続MIM上にMIM上部電極を形成する
第2の工程と、 前記連続MIM及び薄膜抵抗電極をパターニングして前
記半導体基板上に第1パッシベーション膜を形成する第
3の工程と、 前記第1パッシベーション膜上に薄膜抵抗コンタクト部
をパターニングして薄膜抵抗を堆積する第4の工程と、 前記薄膜抵抗をパターニングする第5の工程と、 インダクタ下地電極を形成し、前記半導体基板上に第2
パッシベーション膜を形成する第6の工程と、 1層目のメッキ電極パターンを形成し、前記第2及び第
1パッシベーション膜をエッチングする第7の工程と、 2層目のメッキ電極パターンを形成してメッキ電極を形
成し、レジストを除去して最終パッシベーション膜を形
成する第8の工程と、 取り出し電極の形成のために前記最終パッシベーション
膜をエッチングする第9の工程とを含むことを特徴とす
るマイクロ波半導体集積回路の製造方法。 - 【請求項11】 半導体基板に連続MIMを堆積する第
1の工程と、 前記堆積した連続MIM上にMIM上部電極を形成する
第2の工程と、 前記連続MIM、薄膜抵抗電極及びインダクタ下地電極
をパターニングして前記半導体基板上に第1パッシベー
ション膜を形成する第3の工程と、 前記第1パッシベーション膜上に薄膜抵抗コンタクト部
をパターニングして薄膜抵抗を堆積する第4の工程と、 前記薄膜抵抗をパターニングして第2パッシベーション
膜を堆積する第5の工程と、 1層目のメッキ電極パターンを形成し、前記第2及び第
1パッシベーション膜をエッチングする第6の工程と、 2層目のメッキ電極パターンを形成してメッキ電極を形
成し、レジストを除去して最終パッシベーション膜を形
成する第7の工程と、 取り出し電極の形成のために前記最終パッシベーション
膜をエッチングする第8の工程とを含むことを特徴とす
るマイクロ波半導体集積回路の製造方法。 - 【請求項12】 半導体基板に連続MIMを堆積する第
1の工程と、 前記堆積した連続MIM上にMIM上部電極を形成する
第2の工程と、 前記連続MIM、薄膜抵抗電極及びインダクタ下地電極
をパターニングして前記半導体基板上に第1パッシベー
ション膜を形成する第3の工程と、 前記第1パッシベーション膜上に薄膜抵抗コンタクト部
をパターニングして薄膜抵抗を堆積する第4の工程と、 前記薄膜抵抗をパターニングして第2パッシベーション
膜を堆積する第5の工程と、 1層目のメッキ電極パターンを形成し、前記第2及び第
1パッシベーション膜をエッチングする第6の工程と、 2層目のメッキ電極パターンを形成してメッキ電極を形
成し、レジストを除去して最終パッシベーション膜を形
成する第7の工程と、 取り出し電極の形成のために前記最終パッシベーション
膜をエッチングする第8の工程とを含むことを特徴とす
るマイクロ波半導体集積回路の製造方法。 - 【請求項13】 半導体基板に連続MIMを堆積しその
上にエッチングストッパー層を形成する第1の工程と、 連続MIMキャパシタの上部電極、薄膜抵抗電極及びイ
ンダクタ下地電極をパターニングして前記半導体基板上
に第1パッシベーション膜を堆積する第2の工程と、 前記第1パッシベーション膜上に薄膜抵抗コンタクト部
をパターニングして薄膜抵抗を堆積する第3の工程と、 前記堆積した薄膜抵抗をパターニングする第4の工程
と、 インダクタ下地電極をパターニングして前記半導体基板
上に第2パッシベーション膜を形成する第5の工程と、 1層目のメッキ電極パターンを形成し、前記第2及び第
1パッシベーション膜をエッチングする第6の工程と、 2層目のメッキ電極パターンを形成してメッキ電極を形
成し、レジストを除去して最終パッシベーション膜を形
成する第7の工程と、 取り出し電極の形成のために前記最終パッシベーション
膜をエッチングする第8の工程とを含むことを特徴とす
るマイクロ波半導体集積回路の製造方法。
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JPH1065110A true JPH1065110A (ja) | 1998-03-06 |
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