JPH1065110A - マイクロ波半導体集積回路及びその製造方法 - Google Patents
マイクロ波半導体集積回路及びその製造方法Info
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- JPH1065110A JPH1065110A JP14037797A JP14037797A JPH1065110A JP H1065110 A JPH1065110 A JP H1065110A JP 14037797 A JP14037797 A JP 14037797A JP 14037797 A JP14037797 A JP 14037797A JP H1065110 A JPH1065110 A JP H1065110A
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Abstract
(57)【要約】
【課題】 従来は、工程数が多く、コスト削減の妨げと
なっていた。良好な絶縁膜／金属界面を得ることが困難
なため、絶縁膜の薄膜化ができず、電極面積が大きくな
っていたので、チップ面積を大きくせざるを得なかっ
た。また、注入抵抗を作製するには、抵抗値を安定させ
るため、良質な半導体基板を用いる必要があり、コスト
増加を招いていた。さらに、従来の構造及びプロセスフ
ローでは、外観不良の発生しやすいリフトオフ工程が３
回と多く、歩留まりが低下するという問題点があった。 【解決手段】 同一基板１上に存在する全ての受動素
子、すなわち、連続ＭＩＭキャパシタ、薄膜抵抗、及び
インダクタをメッキ電極１４により配線したものであ
る。
なっていた。良好な絶縁膜／金属界面を得ることが困難
なため、絶縁膜の薄膜化ができず、電極面積が大きくな
っていたので、チップ面積を大きくせざるを得なかっ
た。また、注入抵抗を作製するには、抵抗値を安定させ
るため、良質な半導体基板を用いる必要があり、コスト
増加を招いていた。さらに、従来の構造及びプロセスフ
ローでは、外観不良の発生しやすいリフトオフ工程が３
回と多く、歩留まりが低下するという問題点があった。 【解決手段】 同一基板１上に存在する全ての受動素
子、すなわち、連続ＭＩＭキャパシタ、薄膜抵抗、及び
インダクタをメッキ電極１４により配線したものであ
る。
Description
【０００１】
【発明の属する技術分野】この発明は、キャパシタ、抵
抗、インダクタ等の受動素子を有するマイクロ波半導体
集積回路（ＭＭＩＣ：Ｍicrowave Ｍonolithic Ｉntegr
ated Ｃircuit）及びその製造方法に関するものであ
る。
抗、インダクタ等の受動素子を有するマイクロ波半導体
集積回路（ＭＭＩＣ：Ｍicrowave Ｍonolithic Ｉntegr
ated Ｃircuit）及びその製造方法に関するものであ
る。
【０００２】
【従来の技術】現在、ＭＭＩＣは、携帯電話の送受信回
路などに使用され、送受信モジュールの中で、送信側の
高出力増幅器（ＨＰＡ：Ｈigh Ｐower Ａmp.）や、受信
側の低雑音増幅器（ＬＮＡ：Ｌow Ｎoise Ａmp.）、ミ
キサー回路などに使用されている。
路などに使用され、送受信モジュールの中で、送信側の
高出力増幅器（ＨＰＡ：Ｈigh Ｐower Ａmp.）や、受信
側の低雑音増幅器（ＬＮＡ：Ｌow Ｎoise Ａmp.）、ミ
キサー回路などに使用されている。
【０００３】その中でも、受動素子（キャパシタ、抵
抗、インダクタ）のみから構成されるパッシブＭＭＩＣ
がある。このパッシブＭＭＩＣは、ＬＮＡやミキサー回
路の一部となっており、整合器やフィルタなどの機能を
もっている。
抗、インダクタ）のみから構成されるパッシブＭＭＩＣ
がある。このパッシブＭＭＩＣは、ＬＮＡやミキサー回
路の一部となっており、整合器やフィルタなどの機能を
もっている。
【０００４】一般に、キャパシタ、抵抗、インダクタな
どの受動素子を有するマイクロ波半導体集積回路は、Ｍ
ＩＭ（Ｍetal Ｉnsulator Ｍetal）キャパシタ、注入抵
抗、スパイラルインダクタ等で構成されている。この従
来のマイクロ波半導体集積回路について図６３〜図７４
を参照しながら説明する。図６３は、従来のマイクロ波
半導体集積回路の構造を示す図である。また、図６４〜
図７４は、従来のマイクロ波半導体集積回路のプロセス
フローを示す図である。
どの受動素子を有するマイクロ波半導体集積回路は、Ｍ
ＩＭ（Ｍetal Ｉnsulator Ｍetal）キャパシタ、注入抵
抗、スパイラルインダクタ等で構成されている。この従
来のマイクロ波半導体集積回路について図６３〜図７４
を参照しながら説明する。図６３は、従来のマイクロ波
半導体集積回路の構造を示す図である。また、図６４〜
図７４は、従来のマイクロ波半導体集積回路のプロセス
フローを示す図である。
【０００５】図６３において、１はＧａＡｓ半導体基
板、５は第１パッシベーション膜、７はＭＩＭ絶縁膜、
１０は第２パッシベーション膜、１４はメッキ電極、１
５は最終パッシベーション膜である。
板、５は第１パッシベーション膜、７はＭＩＭ絶縁膜、
１０は第２パッシベーション膜、１４はメッキ電極、１
５は最終パッシベーション膜である。
【０００６】つぎに、前述した従来のマイクロ波半導体
集積回路のプロセスについて説明する。
集積回路のプロセスについて説明する。
【０００７】まず、第１の工程として、図６４に示すよ
うに、ＧａＡｓ半導体基板１にマーカ２を形成する。次
に、第２の工程として、図６５に示すように、注入抵抗
３を形成する。次に、第３の工程として、図６６に示す
ように、注入抵抗３の電極４を形成し（リフトオフ：１
回目）、第１パッシベーション膜５を堆積する。次に、
第４の工程として、図６７に示すように、電極４上の第
１パッシベーション膜５をエッチングする。
うに、ＧａＡｓ半導体基板１にマーカ２を形成する。次
に、第２の工程として、図６５に示すように、注入抵抗
３を形成する。次に、第３の工程として、図６６に示す
ように、注入抵抗３の電極４を形成し（リフトオフ：１
回目）、第１パッシベーション膜５を堆積する。次に、
第４の工程として、図６７に示すように、電極４上の第
１パッシベーション膜５をエッチングする。
【０００８】次に、第５の工程として、図６８に示すよ
うに、ＭＩＭキャパシタ下地電極６及び配線を形成し
（リフトオフ：２回目）、ＭＩＭ絶縁膜７を堆積する。
次に、第６の工程として、図６９に示すように、ＭＩＭ
絶縁膜７をエッチングする。次に、第７の工程として、
図７０に示すように、ＭＩＭキャパシタ上部電極８、イ
ンダクタ下地電極９及び配線を形成し（リフトオフ：３
回目）、第２パッシベーション膜１０を堆積する。次
に、第８の工程として、図７１に示すように、第２パッ
シベーション膜１０をエッチングする。
うに、ＭＩＭキャパシタ下地電極６及び配線を形成し
（リフトオフ：２回目）、ＭＩＭ絶縁膜７を堆積する。
次に、第６の工程として、図６９に示すように、ＭＩＭ
絶縁膜７をエッチングする。次に、第７の工程として、
図７０に示すように、ＭＩＭキャパシタ上部電極８、イ
ンダクタ下地電極９及び配線を形成し（リフトオフ：３
回目）、第２パッシベーション膜１０を堆積する。次
に、第８の工程として、図７１に示すように、第２パッ
シベーション膜１０をエッチングする。
【０００９】次に、第９の工程として、図７２に示すよ
うに、１層目のメッキ電極パターン（レジスト）１１を
形成し、図７３に示すように、給電層１２を形成する。
次に、第１０の工程として、図７３に示すように、２層
目のメッキ電極パターン（レジスト）１３を形成する。
次に、メッキ電極１４を形成する。また、図７４に示す
ように、レジストを除去し、最終パッシベーション膜１
５を形成する。
うに、１層目のメッキ電極パターン（レジスト）１１を
形成し、図７３に示すように、給電層１２を形成する。
次に、第１０の工程として、図７３に示すように、２層
目のメッキ電極パターン（レジスト）１３を形成する。
次に、メッキ電極１４を形成する。また、図７４に示す
ように、レジストを除去し、最終パッシベーション膜１
５を形成する。
【００１０】そして、第１１の工程として、図示しない
が、取り出し電極の形成のために、最終パッシベーショ
ン膜１５をエッチングする。
が、取り出し電極の形成のために、最終パッシベーショ
ン膜１５をエッチングする。
【００１１】
【発明が解決しようとする課題】上述したような従来の
マイクロ波半導体集積回路及びその製造方法では、プロ
セスフローからもわかるように、工程数が１１工程と多
く、コスト削減の妨げとなっているという問題点があっ
た。なお、上記の工程数は、フォトリソグラフィーを行
う回数である。
マイクロ波半導体集積回路及びその製造方法では、プロ
セスフローからもわかるように、工程数が１１工程と多
く、コスト削減の妨げとなっているという問題点があっ
た。なお、上記の工程数は、フォトリソグラフィーを行
う回数である。
【００１２】また、従来のＭＩＭキャパシタでは、良好
な絶縁膜／金属界面を得ることが困難なため、絶縁膜の
薄膜化ができず、電極面積が大きくなっていた。このた
め、チップ面積を大きくせざるを得ないという問題点が
あった。
な絶縁膜／金属界面を得ることが困難なため、絶縁膜の
薄膜化ができず、電極面積が大きくなっていた。このた
め、チップ面積を大きくせざるを得ないという問題点が
あった。
【００１３】また、注入抵抗を作製するには、抵抗値を
安定させるため、良質な半導体基板を用いる必要があ
り、コスト増加を招くという問題点があった。
安定させるため、良質な半導体基板を用いる必要があ
り、コスト増加を招くという問題点があった。
【００１４】さらに、従来の構造及びプロセスフローで
は、外観不良の発生しやすいリフトオフ工程が３回と多
く、歩留まりが低下するという問題点があった。
は、外観不良の発生しやすいリフトオフ工程が３回と多
く、歩留まりが低下するという問題点があった。
【００１５】ところで、この発明で用いる薄膜抵抗は、
絶縁膜とのエッチング選択性がほとんどないため、コン
タクトの取り方を工夫する必要がある。図７５に、他の
従来のマイクロ波半導体集積回路のコンタクト構造を示
す。この構造では、予め薄膜抵抗上に金属電極を形成す
るが、リフトオフ工程を使用する必要があり、上記と同
じ歩留まりが低下するという問題点があった。
絶縁膜とのエッチング選択性がほとんどないため、コン
タクトの取り方を工夫する必要がある。図７５に、他の
従来のマイクロ波半導体集積回路のコンタクト構造を示
す。この構造では、予め薄膜抵抗上に金属電極を形成す
るが、リフトオフ工程を使用する必要があり、上記と同
じ歩留まりが低下するという問題点があった。
【００１６】この発明は、前述した問題点を解決するた
めになされたもので、工程数を削減でき、チップ面積を
縮小でき、コストを削減することができるマイクロ波半
導体集積回路及びその製造方法を得ることを目的とす
る。
めになされたもので、工程数を削減でき、チップ面積を
縮小でき、コストを削減することができるマイクロ波半
導体集積回路及びその製造方法を得ることを目的とす
る。
【００１７】
【課題を解決するための手段】この発明に係るマイクロ
波半導体集積回路は、同一基板上に存在する全ての受動
素子がメッキ電極により配線されているものである。
波半導体集積回路は、同一基板上に存在する全ての受動
素子がメッキ電極により配線されているものである。
【００１８】また、この発明に係るマイクロ波半導体集
積回路は、前記複数の受動素子を、少なくとも連続ＭＩ
Ｍキャパシタ、薄膜抵抗、及びインダクタとしたもので
ある。
積回路は、前記複数の受動素子を、少なくとも連続ＭＩ
Ｍキャパシタ、薄膜抵抗、及びインダクタとしたもので
ある。
【００１９】また、この発明に係るマイクロ波半導体集
積回路は、前記インダクタが、メッキ電極単層で形成さ
れているものである。
積回路は、前記インダクタが、メッキ電極単層で形成さ
れているものである。
【００２０】また、この発明に係るマイクロ波半導体集
積回路は、前記薄膜抵抗とのコンタクトに、前記連続Ｍ
ＩＭキャパシタの構造体を利用するものである。
積回路は、前記薄膜抵抗とのコンタクトに、前記連続Ｍ
ＩＭキャパシタの構造体を利用するものである。
【００２１】また、この発明に係るマイクロ波半導体集
積回路は、前記インダクタの下地電極に、前記連続ＭＩ
Ｍキャパシタの構造体を利用するものである。
積回路は、前記インダクタの下地電極に、前記連続ＭＩ
Ｍキャパシタの構造体を利用するものである。
【００２２】さらに、この発明に係るマイクロ波半導体
集積回路は、前記薄膜抵抗と前記メッキ電極とを直接接
続したものである。
集積回路は、前記薄膜抵抗と前記メッキ電極とを直接接
続したものである。
【００２３】さらに、この発明に係るマイクロ波半導体
集積回路は、前記連続ＭＩＭキャパシタの上部電極を、
エッチングストッパー層としたものである。
集積回路は、前記連続ＭＩＭキャパシタの上部電極を、
エッチングストッパー層としたものである。
【００２４】この発明に係るマイクロ波半導体集積回路
の製造方法は、半導体基板に連続ＭＩＭを堆積する第１
の工程と、前記堆積した連続ＭＩＭ上にＭＩＭ上部電極
を形成する第２の工程と、前記連続ＭＩＭをパターニン
グして前記半導体基板上に第１パッシベーション膜を形
成し、前記第１パッシベーション膜上に薄膜抵抗を堆積
する第３の工程と、前記薄膜抵抗をパターニングする第
４の工程と、薄膜抵抗電極及びインダクタ下地電極を形
成し、前記半導体基板上に第２パッシベーション膜を形
成する第５の工程と、１層目のメッキ電極パターンを形
成し、前記第２及び第１パッシベーション膜をエッチン
グする第６の工程と、２層目のメッキ電極パターンを形
成してメッキ電極を形成し、レジストを除去して最終パ
ッシベーション膜を形成する第７の工程と、取り出し電
極の形成のために前記最終パッシベーション膜をエッチ
ングする第８の工程とを含むものである。
の製造方法は、半導体基板に連続ＭＩＭを堆積する第１
の工程と、前記堆積した連続ＭＩＭ上にＭＩＭ上部電極
を形成する第２の工程と、前記連続ＭＩＭをパターニン
グして前記半導体基板上に第１パッシベーション膜を形
成し、前記第１パッシベーション膜上に薄膜抵抗を堆積
する第３の工程と、前記薄膜抵抗をパターニングする第
４の工程と、薄膜抵抗電極及びインダクタ下地電極を形
成し、前記半導体基板上に第２パッシベーション膜を形
成する第５の工程と、１層目のメッキ電極パターンを形
成し、前記第２及び第１パッシベーション膜をエッチン
グする第６の工程と、２層目のメッキ電極パターンを形
成してメッキ電極を形成し、レジストを除去して最終パ
ッシベーション膜を形成する第７の工程と、取り出し電
極の形成のために前記最終パッシベーション膜をエッチ
ングする第８の工程とを含むものである。
【００２５】また、この発明に係るマイクロ波半導体集
積回路の製造方法は、半導体基板に連続ＭＩＭを堆積す
る第１の工程と、前記堆積した連続ＭＩＭ上にＭＩＭ上
部電極を形成する第２の工程と、前記連続ＭＩＭをパタ
ーニングして前記半導体基板上に第１パッシベーション
膜を形成し、前記第１パッシベーション膜上に薄膜抵抗
を堆積する第３の工程と、前記薄膜抵抗をパターニング
する第４の工程と、薄膜抵抗電極パターンを形成し、前
記半導体基板上に第２パッシベーション膜を形成する第
５の工程と、１層目のメッキ電極パターンを形成し、前
記第２及び第１パッシベーション膜をエッチングする第
６の工程と、２層目のメッキ電極パターンを形成してメ
ッキ電極を形成し、レジストを除去して最終パッシベー
ション膜を形成する第７の工程と、取り出し電極の形成
のために前記最終パッシベーション膜をエッチングする
第８の工程とを含むものである。
積回路の製造方法は、半導体基板に連続ＭＩＭを堆積す
る第１の工程と、前記堆積した連続ＭＩＭ上にＭＩＭ上
部電極を形成する第２の工程と、前記連続ＭＩＭをパタ
ーニングして前記半導体基板上に第１パッシベーション
膜を形成し、前記第１パッシベーション膜上に薄膜抵抗
を堆積する第３の工程と、前記薄膜抵抗をパターニング
する第４の工程と、薄膜抵抗電極パターンを形成し、前
記半導体基板上に第２パッシベーション膜を形成する第
５の工程と、１層目のメッキ電極パターンを形成し、前
記第２及び第１パッシベーション膜をエッチングする第
６の工程と、２層目のメッキ電極パターンを形成してメ
ッキ電極を形成し、レジストを除去して最終パッシベー
ション膜を形成する第７の工程と、取り出し電極の形成
のために前記最終パッシベーション膜をエッチングする
第８の工程とを含むものである。
【００２６】また、この発明に係るマイクロ波半導体集
積回路の製造方法は、半導体基板に連続ＭＩＭを堆積す
る第１の工程と、前記堆積した連続ＭＩＭ上にＭＩＭ上
部電極を形成する第２の工程と、前記連続ＭＩＭ及び薄
膜抵抗電極をパターニングして前記半導体基板上に第１
パッシベーション膜を形成する第３の工程と、前記第１
パッシベーション膜上に薄膜抵抗コンタクト部をパター
ニングして薄膜抵抗を堆積する第４の工程と、前記薄膜
抵抗をパターニングする第５の工程と、インダクタ下地
電極を形成し、前記半導体基板上に第２パッシベーショ
ン膜を形成する第６の工程と、１層目のメッキ電極パタ
ーンを形成し、前記第２及び第１パッシベーション膜を
エッチングする第７の工程と、２層目のメッキ電極パタ
ーンを形成してメッキ電極を形成し、レジストを除去し
て最終パッシベーション膜を形成する第８の工程と、取
り出し電極の形成のために前記最終パッシベーション膜
をエッチングする第９の工程とを含むものである。
積回路の製造方法は、半導体基板に連続ＭＩＭを堆積す
る第１の工程と、前記堆積した連続ＭＩＭ上にＭＩＭ上
部電極を形成する第２の工程と、前記連続ＭＩＭ及び薄
膜抵抗電極をパターニングして前記半導体基板上に第１
パッシベーション膜を形成する第３の工程と、前記第１
パッシベーション膜上に薄膜抵抗コンタクト部をパター
ニングして薄膜抵抗を堆積する第４の工程と、前記薄膜
抵抗をパターニングする第５の工程と、インダクタ下地
電極を形成し、前記半導体基板上に第２パッシベーショ
ン膜を形成する第６の工程と、１層目のメッキ電極パタ
ーンを形成し、前記第２及び第１パッシベーション膜を
エッチングする第７の工程と、２層目のメッキ電極パタ
ーンを形成してメッキ電極を形成し、レジストを除去し
て最終パッシベーション膜を形成する第８の工程と、取
り出し電極の形成のために前記最終パッシベーション膜
をエッチングする第９の工程とを含むものである。
【００２７】また、この発明に係るマイクロ波半導体集
積回路の製造方法は、半導体基板に連続ＭＩＭを堆積す
る第１の工程と、前記堆積した連続ＭＩＭ上にＭＩＭ上
部電極を形成する第２の工程と、前記連続ＭＩＭ、薄膜
抵抗電極及びインダクタ下地電極をパターニングして前
記半導体基板上に第１パッシベーション膜を形成する第
３の工程と、前記第１パッシベーション膜上に薄膜抵抗
コンタクト部をパターニングして薄膜抵抗を堆積する第
４の工程と、前記薄膜抵抗をパターニングして第２パッ
シベーション膜を堆積する第５の工程と、１層目のメッ
キ電極パターンを形成し、前記第２及び第１パッシベー
ション膜をエッチングする第６の工程と、２層目のメッ
キ電極パターンを形成してメッキ電極を形成し、レジス
トを除去して最終パッシベーション膜を形成する第７の
工程と、取り出し電極の形成のために前記最終パッシベ
ーション膜をエッチングする第８の工程とを含むもので
ある。
積回路の製造方法は、半導体基板に連続ＭＩＭを堆積す
る第１の工程と、前記堆積した連続ＭＩＭ上にＭＩＭ上
部電極を形成する第２の工程と、前記連続ＭＩＭ、薄膜
抵抗電極及びインダクタ下地電極をパターニングして前
記半導体基板上に第１パッシベーション膜を形成する第
３の工程と、前記第１パッシベーション膜上に薄膜抵抗
コンタクト部をパターニングして薄膜抵抗を堆積する第
４の工程と、前記薄膜抵抗をパターニングして第２パッ
シベーション膜を堆積する第５の工程と、１層目のメッ
キ電極パターンを形成し、前記第２及び第１パッシベー
ション膜をエッチングする第６の工程と、２層目のメッ
キ電極パターンを形成してメッキ電極を形成し、レジス
トを除去して最終パッシベーション膜を形成する第７の
工程と、取り出し電極の形成のために前記最終パッシベ
ーション膜をエッチングする第８の工程とを含むもので
ある。
【００２８】さらに、この発明に係るマイクロ波半導体
集積回路の製造方法は、半導体基板に連続ＭＩＭを堆積
する第１の工程と、前記堆積した連続ＭＩＭ上にＭＩＭ
上部電極を形成する第２の工程と、前記連続ＭＩＭ、薄
膜抵抗電極及びインダクタ下地電極をパターニングして
前記半導体基板上に第１パッシベーション膜を形成する
第３の工程と、前記第１パッシベーション膜上に薄膜抵
抗コンタクト部をパターニングして薄膜抵抗を堆積する
第４の工程と、前記薄膜抵抗をパターニングして第２パ
ッシベーション膜を堆積する第５の工程と、１層目のメ
ッキ電極パターンを形成し、前記第２及び第１パッシベ
ーション膜をエッチングする第６の工程と、２層目のメ
ッキ電極パターンを形成してメッキ電極を形成し、レジ
ストを除去して最終パッシベーション膜を形成する第７
の工程と、取り出し電極の形成のために前記最終パッシ
ベーション膜をエッチングする第８の工程とを含むもの
である。
集積回路の製造方法は、半導体基板に連続ＭＩＭを堆積
する第１の工程と、前記堆積した連続ＭＩＭ上にＭＩＭ
上部電極を形成する第２の工程と、前記連続ＭＩＭ、薄
膜抵抗電極及びインダクタ下地電極をパターニングして
前記半導体基板上に第１パッシベーション膜を形成する
第３の工程と、前記第１パッシベーション膜上に薄膜抵
抗コンタクト部をパターニングして薄膜抵抗を堆積する
第４の工程と、前記薄膜抵抗をパターニングして第２パ
ッシベーション膜を堆積する第５の工程と、１層目のメ
ッキ電極パターンを形成し、前記第２及び第１パッシベ
ーション膜をエッチングする第６の工程と、２層目のメ
ッキ電極パターンを形成してメッキ電極を形成し、レジ
ストを除去して最終パッシベーション膜を形成する第７
の工程と、取り出し電極の形成のために前記最終パッシ
ベーション膜をエッチングする第８の工程とを含むもの
である。
【００２９】さらに、この発明に係るマイクロ波半導体
集積回路の製造方法は、半導体基板に連続ＭＩＭを堆積
しその上にエッチングストッパー層を形成する第１の工
程と、連続ＭＩＭキャパシタの上部電極、薄膜抵抗電極
及びインダクタ下地電極をパターニングして前記半導体
基板上に第１パッシベーション膜を堆積する第２の工程
と、前記第１パッシベーション膜上に薄膜抵抗コンタク
ト部をパターニングして薄膜抵抗を堆積する第３の工程
と、前記堆積した薄膜抵抗をパターニングする第４の工
程と、インダクタ下地電極をパターニングして前記半導
体基板上に第２パッシベーション膜を形成する第５の工
程と、１層目のメッキ電極パターンを形成し、前記第２
及び第１パッシベーション膜をエッチングする第６の工
程と、２層目のメッキ電極パターンを形成してメッキ電
極を形成し、レジストを除去して最終パッシベーション
膜を形成する第７の工程と、取り出し電極の形成のため
に前記最終パッシベーション膜をエッチングする第８の
工程とを含むものである。
集積回路の製造方法は、半導体基板に連続ＭＩＭを堆積
しその上にエッチングストッパー層を形成する第１の工
程と、連続ＭＩＭキャパシタの上部電極、薄膜抵抗電極
及びインダクタ下地電極をパターニングして前記半導体
基板上に第１パッシベーション膜を堆積する第２の工程
と、前記第１パッシベーション膜上に薄膜抵抗コンタク
ト部をパターニングして薄膜抵抗を堆積する第３の工程
と、前記堆積した薄膜抵抗をパターニングする第４の工
程と、インダクタ下地電極をパターニングして前記半導
体基板上に第２パッシベーション膜を形成する第５の工
程と、１層目のメッキ電極パターンを形成し、前記第２
及び第１パッシベーション膜をエッチングする第６の工
程と、２層目のメッキ電極パターンを形成してメッキ電
極を形成し、レジストを除去して最終パッシベーション
膜を形成する第７の工程と、取り出し電極の形成のため
に前記最終パッシベーション膜をエッチングする第８の
工程とを含むものである。
【００３０】
実施の形態１．この発明の実施の形態１について図１〜
図１２を参照しながら説明する。図１は、この発明の実
施の形態１の断面構造を示す図である。また、図２〜図
１２は、この発明の実施の形態１のプロセスフローを示
す図である。なお、各図中、同一符号は同一又は相当部
分を示す。
図１２を参照しながら説明する。図１は、この発明の実
施の形態１の断面構造を示す図である。また、図２〜図
１２は、この発明の実施の形態１のプロセスフローを示
す図である。なお、各図中、同一符号は同一又は相当部
分を示す。
【００３１】図１において、１はＧａＡｓ半導体基板、
５は第１パッシベーション膜、１０は第２パッシベーシ
ョン膜、１４はメッキ電極、１５は最終パッシベーショ
ン膜、２１はＭＩＭ上部電極（金属）、２２は薄膜抵抗
（ＷＳｉＮ）、２３は薄膜抵抗電極、２４はインダクタ
下地電極である。
５は第１パッシベーション膜、１０は第２パッシベーシ
ョン膜、１４はメッキ電極、１５は最終パッシベーショ
ン膜、２１はＭＩＭ上部電極（金属）、２２は薄膜抵抗
（ＷＳｉＮ）、２３は薄膜抵抗電極、２４はインダクタ
下地電極である。
【００３２】つぎに、前述した実施の形態１のプロセス
フローについて説明する。
フローについて説明する。
【００３３】まず、第１の工程として、図２に示すよう
に、パターニングにより、ＧａＡｓ半導体基板１にマー
カ２を形成する。次に、図３に示すように、連続ＭＩ
Ｍ、つまり、絶縁膜（ＳｉＯＮ）／金属／絶縁膜（Ｓｉ
Ｎ）の３層２０を堆積する。
に、パターニングにより、ＧａＡｓ半導体基板１にマー
カ２を形成する。次に、図３に示すように、連続ＭＩ
Ｍ、つまり、絶縁膜（ＳｉＯＮ）／金属／絶縁膜（Ｓｉ
Ｎ）の３層２０を堆積する。
【００３４】次に、第２の工程として、図４に示すよう
に、蒸着により、ＭＩＭ上部電極（金属）２１を形成す
る（リフトオフ：１回目）。
に、蒸着により、ＭＩＭ上部電極（金属）２１を形成す
る（リフトオフ：１回目）。
【００３５】次に、第３の工程として、図５に示すよう
に、連続ＭＩＭをパターニングし、図６に示すように、
第１パッシベーション膜５を堆積する。次に、図７に示
すように、薄膜抵抗（ＷＳｉＮ）２２を堆積する。
に、連続ＭＩＭをパターニングし、図６に示すように、
第１パッシベーション膜５を堆積する。次に、図７に示
すように、薄膜抵抗（ＷＳｉＮ）２２を堆積する。
【００３６】次に、第４の工程として、図８に示すよう
に、薄膜抵抗２２をパターニングする。
に、薄膜抵抗２２をパターニングする。
【００３７】次に、第５の工程として、図９に示すよう
に、薄膜抵抗電極２３及びインダクタ下地電極２４を形
成し（リフトオフ：２回目）、第２パッシベーション膜
１０を形成する。
に、薄膜抵抗電極２３及びインダクタ下地電極２４を形
成し（リフトオフ：２回目）、第２パッシベーション膜
１０を形成する。
【００３８】次に、第６の工程として、図１０に示すよ
うに、１層目のメッキ電極パターン（レジスト）１１を
形成し、第２及び第１パッシベーション膜１０、５をエ
ッチングする。このエッチングは、例えば、ガスがＣＨ
Ｆ3、１０ｓｃｃｍ、Ｏ2、１０ｓｃｃｍ、圧力２ｍｔｏ
ｒｒ、マイクロ波パワーが２００ＷのＥＣＲエッチング
である。次に、図１１に示すように、給電層１２を形成
する。
うに、１層目のメッキ電極パターン（レジスト）１１を
形成し、第２及び第１パッシベーション膜１０、５をエ
ッチングする。このエッチングは、例えば、ガスがＣＨ
Ｆ3、１０ｓｃｃｍ、Ｏ2、１０ｓｃｃｍ、圧力２ｍｔｏ
ｒｒ、マイクロ波パワーが２００ＷのＥＣＲエッチング
である。次に、図１１に示すように、給電層１２を形成
する。
【００３９】次に、第７の工程として、図１１に示すよ
うに、２層目のメッキ電極パターン（レジスト）１３を
形成する。次に、メッキ電極１４を形成する。次に、図
１２に示すように、レジストを除去し、最終パッシベー
ション膜１５を形成する。
うに、２層目のメッキ電極パターン（レジスト）１３を
形成する。次に、メッキ電極１４を形成する。次に、図
１２に示すように、レジストを除去し、最終パッシベー
ション膜１５を形成する。
【００４０】次に、第８の工程として、図示しないが、
取り出し電極の形成のために、最終パッシベーション膜
１５をエッチングする。
取り出し電極の形成のために、最終パッシベーション膜
１５をエッチングする。
【００４１】この実施の形態１に係るマイクロ波半導体
集積回路では、上述したように、従来のＭＩＭキャパシ
タ及び注入抵抗の代わりに、連続ＭＩＭキャパシタ及び
薄膜抵抗を適用している。
集積回路では、上述したように、従来のＭＩＭキャパシ
タ及び注入抵抗の代わりに、連続ＭＩＭキャパシタ及び
薄膜抵抗を適用している。
【００４２】連続ＭＩＭキャパシタでは、図２及び図３
で示す第１の工程のように、絶縁膜／金属／絶縁膜の３
層を連続して堆積するため、良好な金属／絶縁膜界面が
得られるので、絶縁膜厚を薄くすることが可能であり、
結果として、チップ面積が小さくなる。
で示す第１の工程のように、絶縁膜／金属／絶縁膜の３
層を連続して堆積するため、良好な金属／絶縁膜界面が
得られるので、絶縁膜厚を薄くすることが可能であり、
結果として、チップ面積が小さくなる。
【００４３】連続ＭＩＭキャパシタの材料としては、第
１層絶縁膜はＳｉＯＮ（１５００Å）、第２層下地電極
はＴｉ／Ａｕ（５００／２０００Å）、第３層ＭＩＭ膜
はＳｉＮ（１０００Å）、上部電極Ｔｉ／Ａｕ（５００
／１００００Å）である。
１層絶縁膜はＳｉＯＮ（１５００Å）、第２層下地電極
はＴｉ／Ａｕ（５００／２０００Å）、第３層ＭＩＭ膜
はＳｉＮ（１０００Å）、上部電極Ｔｉ／Ａｕ（５００
／１００００Å）である。
【００４４】従来構造では、１５００Å程度であったＭ
ＩＭ膜は、連続ＭＩＭにすることで１０００Å程度まで
薄くすることが可能である。作製法を以下に示す。
ＩＭ膜は、連続ＭＩＭにすることで１０００Å程度まで
薄くすることが可能である。作製法を以下に示す。
【００４５】まず、ＳｉＯＮ膜の手法は、ガスがＳｉＨ
4、１４００ｃｃｍ、ＮＨ3、５００ｃｃｍ、Ｎ2Ｏ、１
０００ｃｃｍ、圧力２．０ｔｏｒｒ、温度が３００℃の
プラズマＣＶＤである。厚さは１５００Åである。
4、１４００ｃｃｍ、ＮＨ3、５００ｃｃｍ、Ｎ2Ｏ、１
０００ｃｃｍ、圧力２．０ｔｏｒｒ、温度が３００℃の
プラズマＣＶＤである。厚さは１５００Åである。
【００４６】つづいて、下地電極（Ｔｉ／Ａｕ）の手法
は、スパッタリングである。厚さは、Ｔｉが５００Å、
Ａｕが２０００Åである。
は、スパッタリングである。厚さは、Ｔｉが５００Å、
Ａｕが２０００Åである。
【００４７】つづいて、ＭＩＭ膜（ＳｉＮ）の手法は、
ガスがＳｉＨ4、２００ｓｃｃｍ、ＮＨ3、５００ｓｃｃ
ｍ、圧力０．７ｔｏｒｒ、温度が３２０℃のプラズマＣ
ＶＤである。厚さは１０００Åである。
ガスがＳｉＨ4、２００ｓｃｃｍ、ＮＨ3、５００ｓｃｃ
ｍ、圧力０．７ｔｏｒｒ、温度が３２０℃のプラズマＣ
ＶＤである。厚さは１０００Åである。
【００４８】つづいて、上部電極（Ｔｉ／Ａｕ）の手法
は、電子ビーム蒸着（ＥＢ蒸着）である。厚さは、Ｔｉ
が５００Å、Ａｕが１μｍである。
は、電子ビーム蒸着（ＥＢ蒸着）である。厚さは、Ｔｉ
が５００Å、Ａｕが１μｍである。
【００４９】つづいて、連続ＭＩＭ３層構造体のエッチ
ングは、その手順としては、まず、絶縁膜エッチング
（ＲＩＥ）→イオンミリング（Ａｕ）→Ｔｉエッチング
（ＲＩＥ）→絶縁膜エッチング（ＲＩＥ）である。ま
た、その手法は、ＳｉＯＮ、ＳｉＮ、Ｔｉに対して、ガ
スがＳＦ6、２２８ｓｃｃｍ、Ｈｅ、１０５ｓｃｃｍ、
圧力０．３ｔｏｒｒ、ＲＦパワーが５０Ｗの反応性イオ
ンエッチング（ＲＩＥ）と、Ａｕに対してイオンミリン
グ（ＩＭ）である。
ングは、その手順としては、まず、絶縁膜エッチング
（ＲＩＥ）→イオンミリング（Ａｕ）→Ｔｉエッチング
（ＲＩＥ）→絶縁膜エッチング（ＲＩＥ）である。ま
た、その手法は、ＳｉＯＮ、ＳｉＮ、Ｔｉに対して、ガ
スがＳＦ6、２２８ｓｃｃｍ、Ｈｅ、１０５ｓｃｃｍ、
圧力０．３ｔｏｒｒ、ＲＦパワーが５０Ｗの反応性イオ
ンエッチング（ＲＩＥ）と、Ａｕに対してイオンミリン
グ（ＩＭ）である。
【００５０】また、薄膜抵抗では、従来の注入抵抗のよ
うにイオン注入を行う必要がないので、安価な半導体基
板を用いることができる。コンタクトの取り方は従来の
ものである。
うにイオン注入を行う必要がないので、安価な半導体基
板を用いることができる。コンタクトの取り方は従来の
ものである。
【００５１】薄膜抵抗の材料として上記説明ではＷＳｉ
Ｎについて述べたが、その他にＴａＮ、ＷＮなどがあ
り、材料がＷＳｉＮの場合、例えば、以下の方法で作製
される。堆積は、手法としては、ターゲットがＷＳｉ、
ガスがＡｒ／Ｎ2（８０％）、５ｍｔｏｒｒの反応性ス
パッタリングである。厚さは約１０００Å、シート抵抗
は約２００Ω／□である。エッチングは、手法として
は、ガスがＣＦ4＋Ｏ2（４％）、１ｔｏｒｒ、ＲＦパワ
ーが６０Ｗの反応性イオンエッチング（ＲＩＥ）であ
る。選択比は、ＷＳｉＮ／ＳｉＯＮ〜３、ＷＳｉＮ／Ｓ
ｉＯ〜１０である。
Ｎについて述べたが、その他にＴａＮ、ＷＮなどがあ
り、材料がＷＳｉＮの場合、例えば、以下の方法で作製
される。堆積は、手法としては、ターゲットがＷＳｉ、
ガスがＡｒ／Ｎ2（８０％）、５ｍｔｏｒｒの反応性ス
パッタリングである。厚さは約１０００Å、シート抵抗
は約２００Ω／□である。エッチングは、手法として
は、ガスがＣＦ4＋Ｏ2（４％）、１ｔｏｒｒ、ＲＦパワ
ーが６０Ｗの反応性イオンエッチング（ＲＩＥ）であ
る。選択比は、ＷＳｉＮ／ＳｉＯＮ〜３、ＷＳｉＮ／Ｓ
ｉＯ〜１０である。
【００５２】インダクタの作製法を以下に示す。まず、
下地電極（薄膜抵抗電極と共通）の手法は、電子ビーム
蒸着（ＥＢ蒸着）である。厚さは、Ｔｉ（５００Å）／
Ａｕ（１０００Å）／Ｍｏ（５００Å）である。
下地電極（薄膜抵抗電極と共通）の手法は、電子ビーム
蒸着（ＥＢ蒸着）である。厚さは、Ｔｉ（５００Å）／
Ａｕ（１０００Å）／Ｍｏ（５００Å）である。
【００５３】メッキ電極（メッキ配線）形成における給
電層形成の手法は、スパッタリングである。厚さは、Ｔ
ｉ（５００Å）／Ａｕ（２０００Å）である。また、電
解金メッキでは、メッキ液が亜硫酸系金メッキ液、厚さ
が〜３μｍである。
電層形成の手法は、スパッタリングである。厚さは、Ｔ
ｉ（５００Å）／Ａｕ（２０００Å）である。また、電
解金メッキでは、メッキ液が亜硫酸系金メッキ液、厚さ
が〜３μｍである。
【００５４】工程数削減及びリフトオフ工程削減のた
め、第５の工程で、薄膜抵抗電極２３とインダクタ下地
電極２４を同時に形成するようなプロセスフローに工夫
している。
め、第５の工程で、薄膜抵抗電極２３とインダクタ下地
電極２４を同時に形成するようなプロセスフローに工夫
している。
【００５５】さらに、工程数削減のため、従来のプロセ
スフローでは第８及び第９の工程と２工程にわたってい
たメッキ電極とのコンタクト形成プロセスを、この実施
の形態１では第６の工程の１工程で行うように工夫して
いる。従来、絶縁膜エッチングは反応性イオンエッチン
グ（ＲＩＥ）で行われており、この場合、レジストマス
クへのダメージが大きく、マスクパターンのマージンを
広く取れないため、予め小さいコンタクトホールを形成
してからメッキ電極１４の形成を行っていた。この実施
の形態１では、レジストへのダメージの少ない、電子サ
イクロトロン共鳴（ＥＣＲ）エッチング法やプラズマエ
ッチング法を用いることで、１工程で形成するプロセス
フローとなっている。
スフローでは第８及び第９の工程と２工程にわたってい
たメッキ電極とのコンタクト形成プロセスを、この実施
の形態１では第６の工程の１工程で行うように工夫して
いる。従来、絶縁膜エッチングは反応性イオンエッチン
グ（ＲＩＥ）で行われており、この場合、レジストマス
クへのダメージが大きく、マスクパターンのマージンを
広く取れないため、予め小さいコンタクトホールを形成
してからメッキ電極１４の形成を行っていた。この実施
の形態１では、レジストへのダメージの少ない、電子サ
イクロトロン共鳴（ＥＣＲ）エッチング法やプラズマエ
ッチング法を用いることで、１工程で形成するプロセス
フローとなっている。
【００５６】その結果、工程数は従来の１１工程から８
工程へ削減することができた。また、チップ面積も縮小
することができ、コストも削減することが可能である。
さらに、リフトオフ工程も３工程から２工程へ削減する
ことができた。
工程へ削減することができた。また、チップ面積も縮小
することができ、コストも削減することが可能である。
さらに、リフトオフ工程も３工程から２工程へ削減する
ことができた。
【００５７】実施の形態２．この発明の実施の形態２に
ついて図１３〜図２１を参照しながら説明する。図１３
は、この発明の実施の形態２の断面構造を示す図であ
る。また、図１４〜図２１は、この発明の実施の形態２
のプロセスフローを示す図である。
ついて図１３〜図２１を参照しながら説明する。図１３
は、この発明の実施の形態２の断面構造を示す図であ
る。また、図１４〜図２１は、この発明の実施の形態２
のプロセスフローを示す図である。
【００５８】図１３において、１はＧａＡｓ半導体基
板、５は第１パッシベーション膜、１０は第２パッシベ
ーション膜、１４はメッキ電極、１５は最終パッシベー
ション膜、２１はＭＩＭ上部電極（金属）、２２は薄膜
抵抗（ＷＳｉＮ）、２３は薄膜抵抗電極である。
板、５は第１パッシベーション膜、１０は第２パッシベ
ーション膜、１４はメッキ電極、１５は最終パッシベー
ション膜、２１はＭＩＭ上部電極（金属）、２２は薄膜
抵抗（ＷＳｉＮ）、２３は薄膜抵抗電極である。
【００５９】つぎに、前述した実施の形態２のプロセス
フローについて説明する。
フローについて説明する。
【００６０】まず、第１の工程、及び第２の工程は、上
記実施の形態１と同様であるので説明を省略する。
記実施の形態１と同様であるので説明を省略する。
【００６１】次に、第３の工程として、図１４に示すよ
うに、連続ＭＩＭをパターニングし、図１５に示すよう
に、第１パッシベーション膜５を堆積する。次に、図１
６に示すように、薄膜抵抗（ＷＳｉＮ）２２を堆積す
る。
うに、連続ＭＩＭをパターニングし、図１５に示すよう
に、第１パッシベーション膜５を堆積する。次に、図１
６に示すように、薄膜抵抗（ＷＳｉＮ）２２を堆積す
る。
【００６２】次に、第４の工程として、図１７に示すよ
うに、薄膜抵抗２２をパターニングする。
うに、薄膜抵抗２２をパターニングする。
【００６３】次に、第５の工程として、図１８に示すよ
うに、薄膜抵抗電極２３を形成し（リフトオフ：２回
目）、第２パッシベーション膜１０を形成する。
うに、薄膜抵抗電極２３を形成し（リフトオフ：２回
目）、第２パッシベーション膜１０を形成する。
【００６４】次に、第６の工程として、図１９に示すよ
うに、１層目のメッキ電極パターン（レジスト）１１を
形成し、第２及び第１パッシベーション膜１０、５をエ
ッチングする。このエッチングは、例えば、ガスがＣＨ
Ｆ3、１０ｓｃｃｍ、Ｏ2、１０ｓｃｃｍ、圧力２ｍｔｏ
ｒｒ、マイクロ波パワーが２００ＷのＥＣＲエッチング
である。次に、図２０に示すように、給電層１２を形成
する。
うに、１層目のメッキ電極パターン（レジスト）１１を
形成し、第２及び第１パッシベーション膜１０、５をエ
ッチングする。このエッチングは、例えば、ガスがＣＨ
Ｆ3、１０ｓｃｃｍ、Ｏ2、１０ｓｃｃｍ、圧力２ｍｔｏ
ｒｒ、マイクロ波パワーが２００ＷのＥＣＲエッチング
である。次に、図２０に示すように、給電層１２を形成
する。
【００６５】次に、第７の工程として、図２０に示すよ
うに、２層目のメッキ電極パターン（レジスト）１３を
形成する。次に、メッキ電極１４を形成する。次に、図
２１に示すように、レジストを除去し、最終パッシベー
ション膜１５を形成する。
うに、２層目のメッキ電極パターン（レジスト）１３を
形成する。次に、メッキ電極１４を形成する。次に、図
２１に示すように、レジストを除去し、最終パッシベー
ション膜１５を形成する。
【００６６】次に、第８の工程として、図示しないが、
取り出し電極の形成のために、最終パッシベーション膜
１５をエッチングする。
取り出し電極の形成のために、最終パッシベーション膜
１５をエッチングする。
【００６７】この実施の形態２に係るマイクロ波半導体
集積回路は、上記実施の形態１の変形であり、上記実施
の形態１と同様に、連続ＭＩＭキャパシタ及び薄膜抵抗
を適用している。そして、インダクタをメッキ電極１層
で形成するものである。このため、連続ＭＩＭキャパシ
タの第１層絶縁膜を厚く形成している。各構造の作製法
は上記実施の形態１と同じである。
集積回路は、上記実施の形態１の変形であり、上記実施
の形態１と同様に、連続ＭＩＭキャパシタ及び薄膜抵抗
を適用している。そして、インダクタをメッキ電極１層
で形成するものである。このため、連続ＭＩＭキャパシ
タの第１層絶縁膜を厚く形成している。各構造の作製法
は上記実施の形態１と同じである。
【００６８】その結果、工程数は従来の１１工程から８
工程へ削減することができた。また、チップ面積も縮小
することができ、コストも削減することが可能である。
さらに、リフトオフ工程も３工程から２工程へ削減する
ことができた。
工程へ削減することができた。また、チップ面積も縮小
することができ、コストも削減することが可能である。
さらに、リフトオフ工程も３工程から２工程へ削減する
ことができた。
【００６９】実施の形態３．この発明の実施の形態３に
ついて図２２〜図３３を参照しながら説明する。図２２
は、この発明の実施の形態３の断面構造を示す図であ
る。また、図２３〜図３３は、この発明の実施の形態３
のプロセスフローを示す図である。
ついて図２２〜図３３を参照しながら説明する。図２２
は、この発明の実施の形態３の断面構造を示す図であ
る。また、図２３〜図３３は、この発明の実施の形態３
のプロセスフローを示す図である。
【００７０】図２２において、１はＧａＡｓ半導体基
板、５は第１パッシベーション膜、１０は第２パッシベ
ーション膜、１４はメッキ電極、１５は最終パッシベー
ション膜、２１はＭＩＭ上部電極（金属）、２２は薄膜
抵抗（ＷＳｉＮ）、２３は薄膜抵抗電極、２４はインダ
クタ下地電極である。
板、５は第１パッシベーション膜、１０は第２パッシベ
ーション膜、１４はメッキ電極、１５は最終パッシベー
ション膜、２１はＭＩＭ上部電極（金属）、２２は薄膜
抵抗（ＷＳｉＮ）、２３は薄膜抵抗電極、２４はインダ
クタ下地電極である。
【００７１】つぎに、前述した実施の形態３のプロセス
フローについて説明する。
フローについて説明する。
【００７２】まず、第１の工程として、図２３に示すよ
うに、パターニングにより、ＧａＡｓ半導体基板１にマ
ーカ２を形成する。次に、図２４に示すように、連続Ｍ
ＩＭ、つまり、絶縁膜（ＳｉＯＮ）／金属／絶縁膜（Ｓ
ｉＮ）の３層２０を堆積する。
うに、パターニングにより、ＧａＡｓ半導体基板１にマ
ーカ２を形成する。次に、図２４に示すように、連続Ｍ
ＩＭ、つまり、絶縁膜（ＳｉＯＮ）／金属／絶縁膜（Ｓ
ｉＮ）の３層２０を堆積する。
【００７３】次に、第２の工程として、図２５に示すよ
うに、蒸着により、ＭＩＭ上部電極（金属）２１を形成
する（リフトオフ：１回目）。
うに、蒸着により、ＭＩＭ上部電極（金属）２１を形成
する（リフトオフ：１回目）。
【００７４】次に、第３の工程として、図２６に示すよ
うに、連続ＭＩＭ及び薄膜抵抗電極をパターニングし、
第１パッシベーション膜５を堆積する。
うに、連続ＭＩＭ及び薄膜抵抗電極をパターニングし、
第１パッシベーション膜５を堆積する。
【００７５】次に、第４の工程として、図２７に示すよ
うに、薄膜抵抗コンタクト部をパターニングし、図２８
に示すように、薄膜抵抗（ＷＳｉＮ）２２を堆積する。
うに、薄膜抵抗コンタクト部をパターニングし、図２８
に示すように、薄膜抵抗（ＷＳｉＮ）２２を堆積する。
【００７６】次に、第５の工程として、図２９に示すよ
うに、薄膜抵抗２２をパターニングする。
うに、薄膜抵抗２２をパターニングする。
【００７７】次に、第６の工程として、図３０に示すよ
うに、インダクタ下地電極２４を形成し（リフトオフ：
２回目）、第２パッシベーション膜１０を形成する。
うに、インダクタ下地電極２４を形成し（リフトオフ：
２回目）、第２パッシベーション膜１０を形成する。
【００７８】次に、第７の工程として、図３１に示すよ
うに、１層目のメッキ電極パターン（レジスト）１１を
形成し、第２及び第１パッシベーション膜１０、５をエ
ッチングする。このエッチングは、例えば、ガスがＣＨ
Ｆ3、１０ｓｃｃｍ、Ｏ2、１０ｓｃｃｍ、圧力２ｍｔｏ
ｒｒ、マイクロ波パワーが２００ＷのＥＣＲエッチング
である。次に、図３２に示すように、給電層１２を形成
する。
うに、１層目のメッキ電極パターン（レジスト）１１を
形成し、第２及び第１パッシベーション膜１０、５をエ
ッチングする。このエッチングは、例えば、ガスがＣＨ
Ｆ3、１０ｓｃｃｍ、Ｏ2、１０ｓｃｃｍ、圧力２ｍｔｏ
ｒｒ、マイクロ波パワーが２００ＷのＥＣＲエッチング
である。次に、図３２に示すように、給電層１２を形成
する。
【００７９】次に、第８の工程として、図３２に示すよ
うに、２層目のメッキ電極パターン（レジスト）１３を
形成する。次に、メッキ電極１４を形成する。次に、図
３３に示すように、レジストを除去し、最終パッシベー
ション膜１５を形成する。
うに、２層目のメッキ電極パターン（レジスト）１３を
形成する。次に、メッキ電極１４を形成する。次に、図
３３に示すように、レジストを除去し、最終パッシベー
ション膜１５を形成する。
【００８０】次に、第９の工程として、図示しないが、
取り出し電極の形成のために、最終パッシベーション膜
１５をエッチングする。
取り出し電極の形成のために、最終パッシベーション膜
１５をエッチングする。
【００８１】この実施の形態３に係るマイクロ波半導体
集積回路では、薄膜抵抗とメッキ電極とのコンタクト
を、リフトオフ工程なしで形成することが特徴となって
いる。上記第３の工程から第５の工程までにおいて説明
したように、薄膜抵抗の電極に連続ＭＩＭキャパシタの
構造体を利用し、薄膜抵抗の下側でコンタクトを取って
いる。従って、リフトオフ工程なしで、薄膜抵抗とのコ
ンタクトを形成できる。しかしながら、インダクタの下
地電極はリフトオフで形成しなければならないので、全
体としてはリフトオフ工程数は上記実施の形態１、２と
同じになる。
集積回路では、薄膜抵抗とメッキ電極とのコンタクト
を、リフトオフ工程なしで形成することが特徴となって
いる。上記第３の工程から第５の工程までにおいて説明
したように、薄膜抵抗の電極に連続ＭＩＭキャパシタの
構造体を利用し、薄膜抵抗の下側でコンタクトを取って
いる。従って、リフトオフ工程なしで、薄膜抵抗とのコ
ンタクトを形成できる。しかしながら、インダクタの下
地電極はリフトオフで形成しなければならないので、全
体としてはリフトオフ工程数は上記実施の形態１、２と
同じになる。
【００８２】その結果、工程数は従来の１１工程から９
工程へ削減することができた。また、チップ面積も縮小
することができ、コストも削減することが可能である。
さらに、リフトオフ工程も３工程から２工程へ削減する
ことができた。そして、リフトオフ工程なしの電極コン
タクトを形成できる。
工程へ削減することができた。また、チップ面積も縮小
することができ、コストも削減することが可能である。
さらに、リフトオフ工程も３工程から２工程へ削減する
ことができた。そして、リフトオフ工程なしの電極コン
タクトを形成できる。
【００８３】なお、この実施の形態３の説明では、代表
的な工程の平面図、図３４〜図３９を付する。各図中の
数値はあくまで参考値（単位ｍｍ）である。
的な工程の平面図、図３４〜図３９を付する。各図中の
数値はあくまで参考値（単位ｍｍ）である。
【００８４】図３４は、第２の工程でＭＩＭ上部電極２
１を形成した後の平面図を示す。ＭＩＭ上部電極２１
は、例えば、０．３×０．４の四角形である。また、図
３５は、第３の工程で連続ＭＩＭ及び薄膜抵抗電極をパ
ターニングし、第１パッシベーション膜５を堆積した後
の平面図を示す。また、図３６は、第５の工程で薄膜抵
抗２２をパターニングした後の平面図を示す。さらに、
図３７は第６の工程、図３８は第７の工程、図３９は第
８の工程の平面図をそれぞれ示す。なお、図３９におい
て、斜線部はエアブリッジを表す。
１を形成した後の平面図を示す。ＭＩＭ上部電極２１
は、例えば、０．３×０．４の四角形である。また、図
３５は、第３の工程で連続ＭＩＭ及び薄膜抵抗電極をパ
ターニングし、第１パッシベーション膜５を堆積した後
の平面図を示す。また、図３６は、第５の工程で薄膜抵
抗２２をパターニングした後の平面図を示す。さらに、
図３７は第６の工程、図３８は第７の工程、図３９は第
８の工程の平面図をそれぞれ示す。なお、図３９におい
て、斜線部はエアブリッジを表す。
【００８５】実施の形態４．この発明の実施の形態４に
ついて図４０〜図４４を参照しながら説明する。図４０
は、この発明の実施の形態４の断面構造を示す図であ
る。また、図４１〜図４４は、この発明の実施の形態４
のプロセスフローを示す図である。
ついて図４０〜図４４を参照しながら説明する。図４０
は、この発明の実施の形態４の断面構造を示す図であ
る。また、図４１〜図４４は、この発明の実施の形態４
のプロセスフローを示す図である。
【００８６】図４０において、１はＧａＡｓ半導体基
板、５は第１パッシベーション膜、１０は第２パッシベ
ーション膜、１４はメッキ電極、１５は最終パッシベー
ション膜、２１はＭＩＭ上部電極（金属）、２２は薄膜
抵抗（ＷＳｉＮ）、２３は薄膜抵抗電極、２４はインダ
クタ下地電極である。
板、５は第１パッシベーション膜、１０は第２パッシベ
ーション膜、１４はメッキ電極、１５は最終パッシベー
ション膜、２１はＭＩＭ上部電極（金属）、２２は薄膜
抵抗（ＷＳｉＮ）、２３は薄膜抵抗電極、２４はインダ
クタ下地電極である。
【００８７】つぎに、前述した実施の形態４のプロセス
フローについて説明する。
フローについて説明する。
【００８８】まず、第１の工程、及び第２の工程は、上
記実施の形態３と同様である。
記実施の形態３と同様である。
【００８９】次に、第３の工程として、図４１に示すよ
うに、連続ＭＩＭ、薄膜抵抗電極２３、及びインダクタ
下地電極２４をパターニングし、第１パッシベーション
膜５を堆積する。
うに、連続ＭＩＭ、薄膜抵抗電極２３、及びインダクタ
下地電極２４をパターニングし、第１パッシベーション
膜５を堆積する。
【００９０】次に、第４の工程、及び第５の工程は、上
記実施の形態３と同様である。つまり、薄膜抵抗コンタ
クト部をパターニングし、薄膜抵抗（ＷＳｉＮ）２２を
堆積する。次に、薄膜抵抗２２をパターニングして第２
パッシベーション膜１０を堆積する。
記実施の形態３と同様である。つまり、薄膜抵抗コンタ
クト部をパターニングし、薄膜抵抗（ＷＳｉＮ）２２を
堆積する。次に、薄膜抵抗２２をパターニングして第２
パッシベーション膜１０を堆積する。
【００９１】次に、第６の工程として、図４２に示すよ
うに、１層目のメッキ電極パターン（レジスト）１１を
形成し、第２及び第１パッシベーション膜１０、５をエ
ッチングする。このエッチングは、例えば、ガスがＣＨ
Ｆ3、１０ｓｃｃｍ、Ｏ2、１０ｓｃｃｍ、圧力２ｍｔｏ
ｒｒ、マイクロ波パワーが２００ＷのＥＣＲエッチング
である。次に、図４３に示すように、給電層１２を形成
する。
うに、１層目のメッキ電極パターン（レジスト）１１を
形成し、第２及び第１パッシベーション膜１０、５をエ
ッチングする。このエッチングは、例えば、ガスがＣＨ
Ｆ3、１０ｓｃｃｍ、Ｏ2、１０ｓｃｃｍ、圧力２ｍｔｏ
ｒｒ、マイクロ波パワーが２００ＷのＥＣＲエッチング
である。次に、図４３に示すように、給電層１２を形成
する。
【００９２】次に、第７の工程として、図４３に示すよ
うに、２層目のメッキ電極パターン（レジスト）１３を
形成する。次に、メッキ電極１４を形成する。次に、図
４４に示すように、レジストを除去し、最終パッシベー
ション膜１５を形成する。
うに、２層目のメッキ電極パターン（レジスト）１３を
形成する。次に、メッキ電極１４を形成する。次に、図
４４に示すように、レジストを除去し、最終パッシベー
ション膜１５を形成する。
【００９３】次に、第８の工程として、図示しないが、
取り出し電極の形成のために、最終パッシベーション膜
１５をエッチングする。
取り出し電極の形成のために、最終パッシベーション膜
１５をエッチングする。
【００９４】この実施の形態４に係るマイクロ波半導体
集積回路は、上記実施の形態３の変形であり、インダク
タの下地電極にも連続ＭＩＭキャパシタの構造体を利用
したものである。これにより、全体としてもリフトオフ
工程数の削減を図ることが可能となる。
集積回路は、上記実施の形態３の変形であり、インダク
タの下地電極にも連続ＭＩＭキャパシタの構造体を利用
したものである。これにより、全体としてもリフトオフ
工程数の削減を図ることが可能となる。
【００９５】その結果、工程数は従来の１１工程から８
工程へ削減することができた。また、チップ面積も縮小
することができ、コストも削減することが可能である。
さらに、リフトオフ工程も３工程から１工程へ削減する
ことができた。そして、リフトオフ工程なしの電極コン
タクトを形成できる。
工程へ削減することができた。また、チップ面積も縮小
することができ、コストも削減することが可能である。
さらに、リフトオフ工程も３工程から１工程へ削減する
ことができた。そして、リフトオフ工程なしの電極コン
タクトを形成できる。
【００９６】実施の形態５．この発明の実施の形態５に
ついて図４５〜図５１を参照しながら説明する。図４５
は、この発明の実施の形態５の断面構造を示す図であ
る。また、図４６〜図５１は、この発明の実施の形態５
のプロセスフローを示す図である。
ついて図４５〜図５１を参照しながら説明する。図４５
は、この発明の実施の形態５の断面構造を示す図であ
る。また、図４６〜図５１は、この発明の実施の形態５
のプロセスフローを示す図である。
【００９７】図４５において、１はＧａＡｓ半導体基
板、５は第１パッシベーション膜、１０は第２パッシベ
ーション膜、１４はメッキ電極、１５は最終パッシベー
ション膜、２１はＭＩＭ上部電極（金属）、２２は薄膜
抵抗（ＷＳｉＮ）、２３は薄膜抵抗電極、２４はインダ
クタ下地電極である。
板、５は第１パッシベーション膜、１０は第２パッシベ
ーション膜、１４はメッキ電極、１５は最終パッシベー
ション膜、２１はＭＩＭ上部電極（金属）、２２は薄膜
抵抗（ＷＳｉＮ）、２３は薄膜抵抗電極、２４はインダ
クタ下地電極である。
【００９８】つぎに、前述した実施の形態５のプロセス
フローについて説明する。
フローについて説明する。
【００９９】まず、第１の工程から第３の工程までは、
上記実施の形態４と同様である。
上記実施の形態４と同様である。
【０１００】次に、第４の工程として、図４６に示すよ
うに、薄膜抵抗コンタクト部をパターニングし、図４７
に示すように、薄膜抵抗２２を堆積する。
うに、薄膜抵抗コンタクト部をパターニングし、図４７
に示すように、薄膜抵抗２２を堆積する。
【０１０１】次に、第５の工程として、図４８に示すよ
うに、薄膜抵抗２２をパターニングし、第２パッシベー
ション膜１０を堆積する。
うに、薄膜抵抗２２をパターニングし、第２パッシベー
ション膜１０を堆積する。
【０１０２】次に、第６の工程として、図４９に示すよ
うに、１層目のメッキ電極パターン（レジスト）１１を
形成し、第２及び第１パッシベーション膜１０、５をエ
ッチングする。このエッチングは、例えば、ガスがＣＨ
Ｆ3、１０ｓｃｃｍ、Ｏ2、１０ｓｃｃｍ、圧力２ｍｔｏ
ｒｒ、マイクロ波パワーが２００ＷのＥＣＲエッチング
である。次に、図５０に示すように、給電層１２を形成
する。
うに、１層目のメッキ電極パターン（レジスト）１１を
形成し、第２及び第１パッシベーション膜１０、５をエ
ッチングする。このエッチングは、例えば、ガスがＣＨ
Ｆ3、１０ｓｃｃｍ、Ｏ2、１０ｓｃｃｍ、圧力２ｍｔｏ
ｒｒ、マイクロ波パワーが２００ＷのＥＣＲエッチング
である。次に、図５０に示すように、給電層１２を形成
する。
【０１０３】次に、第７の工程として、図５０に示すよ
うに、２層目のメッキ電極パターン（レジスト）１３を
形成する。次に、メッキ電極１４を形成する。次に、図
５１に示すように、レジストを除去し、最終パッシベー
ション膜１５を形成する。
うに、２層目のメッキ電極パターン（レジスト）１３を
形成する。次に、メッキ電極１４を形成する。次に、図
５１に示すように、レジストを除去し、最終パッシベー
ション膜１５を形成する。
【０１０４】次に、第８の工程として、図示しないが、
取り出し電極の形成のために、最終パッシベーション膜
１５をエッチングする。
取り出し電極の形成のために、最終パッシベーション膜
１５をエッチングする。
【０１０５】この実施の形態５に係るマイクロ波半導体
集積回路は、上記実施の形態４の変形であり、薄膜抵抗
のコンタクト部分を簡略化したもので、コンタクト部分
の面積縮小を図ったものである。第４の工程から第７の
工程までに示すように、コンタクトホールを薄膜抵抗に
もあけ、その周辺部で下部電極（連続ＭＩＭの構造体）
から薄膜抵抗とのコンタクトを得る。
集積回路は、上記実施の形態４の変形であり、薄膜抵抗
のコンタクト部分を簡略化したもので、コンタクト部分
の面積縮小を図ったものである。第４の工程から第７の
工程までに示すように、コンタクトホールを薄膜抵抗に
もあけ、その周辺部で下部電極（連続ＭＩＭの構造体）
から薄膜抵抗とのコンタクトを得る。
【０１０６】その結果、工程数は従来の１１工程から８
工程へ削減することができた。また、チップ面積も縮小
することができ、コストも削減することが可能である。
さらに、リフトオフ工程も３工程から１工程へ削減する
ことができた。そして、リフトオフ工程なしの電極コン
タクトを形成できる。さらに、リフトオフなし電極コン
タクト面積を縮小することができる。
工程へ削減することができた。また、チップ面積も縮小
することができ、コストも削減することが可能である。
さらに、リフトオフ工程も３工程から１工程へ削減する
ことができた。そして、リフトオフ工程なしの電極コン
タクトを形成できる。さらに、リフトオフなし電極コン
タクト面積を縮小することができる。
【０１０７】実施の形態６．この発明の実施の形態６に
ついて図５２〜図６２を参照しながら説明する。図５２
は、この発明の実施の形態６の断面構造を示す図であ
る。また、図５３〜図６２は、この発明の実施の形態６
のプロセスフローを示す図である。
ついて図５２〜図６２を参照しながら説明する。図５２
は、この発明の実施の形態６の断面構造を示す図であ
る。また、図５３〜図６２は、この発明の実施の形態６
のプロセスフローを示す図である。
【０１０８】図５２において、１はＧａＡｓ半導体基
板、５は第１パッシベーション膜（ＳｉＮ）、１０は第
２パッシベーション膜（ＳｉＮ）、１４はメッキ電極、
１５は最終パッシベーション膜、２５はエッチングスト
ッパー層（ＳｉＯ）、２２は薄膜抵抗（ＷＳｉＮ）、２
３は薄膜抵抗電極、２４はインダクタ下地電極である。
板、５は第１パッシベーション膜（ＳｉＮ）、１０は第
２パッシベーション膜（ＳｉＮ）、１４はメッキ電極、
１５は最終パッシベーション膜、２５はエッチングスト
ッパー層（ＳｉＯ）、２２は薄膜抵抗（ＷＳｉＮ）、２
３は薄膜抵抗電極、２４はインダクタ下地電極である。
【０１０９】つぎに、前述した実施の形態６のプロセス
フローについて説明する。
フローについて説明する。
【０１１０】まず、第１の工程として、図５３に示すよ
うに、パターニングにより、ＧａＡｓ半導体基板１にマ
ーカ２を形成する。次に、図５４に示すように、連続Ｍ
ＩＭ、つまり、絶縁膜（ＳｉＯＮ）／金属／絶縁膜（Ｓ
ｉＮ）の３層２０を堆積するとともに、エッチングスト
ッパー層２５（ＳｉＯ）を堆積する。
うに、パターニングにより、ＧａＡｓ半導体基板１にマ
ーカ２を形成する。次に、図５４に示すように、連続Ｍ
ＩＭ、つまり、絶縁膜（ＳｉＯＮ）／金属／絶縁膜（Ｓ
ｉＮ）の３層２０を堆積するとともに、エッチングスト
ッパー層２５（ＳｉＯ）を堆積する。
【０１１１】次に、第２の工程として、図５５に示すよ
うに、連続ＭＩＭ、薄膜抵抗電極２３、及びインダクタ
下地電極２４をパターニングし、第１パッシベーション
膜５を堆積する。
うに、連続ＭＩＭ、薄膜抵抗電極２３、及びインダクタ
下地電極２４をパターニングし、第１パッシベーション
膜５を堆積する。
【０１１２】次に、第３の工程として、図５６に示すよ
うに、薄膜抵抗コンタクト部をパターニングし、図５７
に示すように、薄膜抵抗２２を堆積する。
うに、薄膜抵抗コンタクト部をパターニングし、図５７
に示すように、薄膜抵抗２２を堆積する。
【０１１３】次に、第４の工程として、図５８に示すよ
うに、薄膜抵抗２２をパターニングする。
うに、薄膜抵抗２２をパターニングする。
【０１１４】次に、第５の工程として、図５９に示すよ
うに、インダクタ下地電極をパターニングし、第２パッ
シベーション膜１０を形成する。
うに、インダクタ下地電極をパターニングし、第２パッ
シベーション膜１０を形成する。
【０１１５】次に、第６の工程として、図６０に示すよ
うに、１層目のメッキ電極パターン（レジスト）１１を
形成し、第２及び第１パッシベーション膜（ＳｉＮ）１
０、５を選択的にエッチングする。次に、図６１に示す
ように、給電層１２を形成する。
うに、１層目のメッキ電極パターン（レジスト）１１を
形成し、第２及び第１パッシベーション膜（ＳｉＮ）１
０、５を選択的にエッチングする。次に、図６１に示す
ように、給電層１２を形成する。
【０１１６】次に、第７の工程として、図６１に示すよ
うに、２層目のメッキ電極パターン（レジスト）１３を
形成する。次に、メッキ電極１４を形成する。次に、図
６２に示すように、レジストを除去し、最終パッシベー
ション膜１５を形成する。
うに、２層目のメッキ電極パターン（レジスト）１３を
形成する。次に、メッキ電極１４を形成する。次に、図
６２に示すように、レジストを除去し、最終パッシベー
ション膜１５を形成する。
【０１１７】次に、第８の工程として、図示しないが、
取り出し電極の形成のために、最終パッシベーション膜
１５をエッチングする。
取り出し電極の形成のために、最終パッシベーション膜
１５をエッチングする。
【０１１８】この実施の形態６に係るマイクロ波半導体
集積回路は、上記実施の形態５の変形であり、リフトオ
フ工程を完全になくしたものである。このため、ＭＩＭ
キャパシタの上部電極もメッキ電極となっている。ま
た、図６０に示すように、ＭＩＭ膜厚ｄを制御できるよ
うにエッチングストッパー層ＳｉＯを追加したものであ
る。上記ＳｉＯのエッチングレートは後で説明するよう
に、ＳｉＮに比べて１／１０〜１／２０であるため、Ｓ
ｉＯ層でのエッチング停止が容易となる。薄膜抵抗及び
インダクタ部のパッシベーション膜厚は、ＭＩＭキャパ
シタ部の膜厚より薄くなっており、エッチングがエッチ
ングストッパー層（ＳｉＯ）２５に達する前にＭＩＭ以
外のエッチングは終了するように工夫されている。
集積回路は、上記実施の形態５の変形であり、リフトオ
フ工程を完全になくしたものである。このため、ＭＩＭ
キャパシタの上部電極もメッキ電極となっている。ま
た、図６０に示すように、ＭＩＭ膜厚ｄを制御できるよ
うにエッチングストッパー層ＳｉＯを追加したものであ
る。上記ＳｉＯのエッチングレートは後で説明するよう
に、ＳｉＮに比べて１／１０〜１／２０であるため、Ｓ
ｉＯ層でのエッチング停止が容易となる。薄膜抵抗及び
インダクタ部のパッシベーション膜厚は、ＭＩＭキャパ
シタ部の膜厚より薄くなっており、エッチングがエッチ
ングストッパー層（ＳｉＯ）２５に達する前にＭＩＭ以
外のエッチングは終了するように工夫されている。
【０１１９】ＲＩＥ（ＳＦ6＋Ｈｅプラズマ）でエッチ
ングを行った場合における、各膜のエッチングレートは
以下のとおりである。まず、ＳｉＯは１００Å／ｍｉｎ
であり、一方、ＳｉＮは１０００〜２０００Å／ｍｉｎ
である。また、ＷＳｉＮは１０００Å／ｍｉｎである。
従って、選択比ＳｉＮ／ＳｉＯ＝１０〜２０である。
ングを行った場合における、各膜のエッチングレートは
以下のとおりである。まず、ＳｉＯは１００Å／ｍｉｎ
であり、一方、ＳｉＮは１０００〜２０００Å／ｍｉｎ
である。また、ＷＳｉＮは１０００Å／ｍｉｎである。
従って、選択比ＳｉＮ／ＳｉＯ＝１０〜２０である。
【０１２０】その結果、工程数は従来の１１工程から８
工程へ削減することができた。また、チップ面積も縮小
することができ、コストも削減することが可能である。
さらに、リフトオフ工程も３工程から０工程へ削減する
ことができた。そして、リフトオフ工程なしの電極コン
タクトを形成できる。さらに、リフトオフなし電極コン
タクト面積を縮小することができる。
工程へ削減することができた。また、チップ面積も縮小
することができ、コストも削減することが可能である。
さらに、リフトオフ工程も３工程から０工程へ削減する
ことができた。そして、リフトオフ工程なしの電極コン
タクトを形成できる。さらに、リフトオフなし電極コン
タクト面積を縮小することができる。
【０１２１】
【発明の効果】この発明に係るマイクロ波半導体集積回
路は、以上説明したとおり、同一基板上に存在する全て
の受動素子がメッキ電極により配線されているので、低
コンタクト抵抗を実現できるという効果を奏する。
路は、以上説明したとおり、同一基板上に存在する全て
の受動素子がメッキ電極により配線されているので、低
コンタクト抵抗を実現できるという効果を奏する。
【０１２２】また、この発明に係るマイクロ波半導体集
積回路は、以上説明したとおり、前記複数の受動素子
を、少なくとも連続ＭＩＭキャパシタ、薄膜抵抗、及び
インダクタとしたので、工程数を従来よりも削減でき、
チップ面積も縮小でき、コストも削減することが可能で
あり、リフトオフ工程も削減することができるという効
果を奏する。
積回路は、以上説明したとおり、前記複数の受動素子
を、少なくとも連続ＭＩＭキャパシタ、薄膜抵抗、及び
インダクタとしたので、工程数を従来よりも削減でき、
チップ面積も縮小でき、コストも削減することが可能で
あり、リフトオフ工程も削減することができるという効
果を奏する。
【０１２３】また、この発明に係るマイクロ波半導体集
積回路は、以上説明したとおり、前記インダクタが、メ
ッキ電極単層で形成されているので、工程数を従来より
も削減でき、チップ面積も縮小でき、コストも削減する
ことが可能であり、リフトオフ工程も削減することがで
きるという効果を奏する。
積回路は、以上説明したとおり、前記インダクタが、メ
ッキ電極単層で形成されているので、工程数を従来より
も削減でき、チップ面積も縮小でき、コストも削減する
ことが可能であり、リフトオフ工程も削減することがで
きるという効果を奏する。
【０１２４】また、この発明に係るマイクロ波半導体集
積回路は、以上説明したとおり、前記薄膜抵抗とのコン
タクトに、前記連続ＭＩＭキャパシタの構造体を利用す
るので、リフトオフ工程なしの電極コンタクトを形成で
きるという効果を奏する。
積回路は、以上説明したとおり、前記薄膜抵抗とのコン
タクトに、前記連続ＭＩＭキャパシタの構造体を利用す
るので、リフトオフ工程なしの電極コンタクトを形成で
きるという効果を奏する。
【０１２５】また、この発明に係るマイクロ波半導体集
積回路は、以上説明したとおり、前記インダクタの下地
電極に、前記連続ＭＩＭキャパシタの構造体を利用する
ので、リフトオフ工程なしの電極コンタクトを形成でき
るという効果を奏する。
積回路は、以上説明したとおり、前記インダクタの下地
電極に、前記連続ＭＩＭキャパシタの構造体を利用する
ので、リフトオフ工程なしの電極コンタクトを形成でき
るという効果を奏する。
【０１２６】さらに、この発明に係るマイクロ波半導体
集積回路は、以上説明したとおり、前記薄膜抵抗と前記
メッキ電極とを直接接続したので、リフトオフ工程なし
の電極コンタクトを形成できるとともに、リフトオフな
し電極コンタクト面積を縮小することができるという効
果を奏する。
集積回路は、以上説明したとおり、前記薄膜抵抗と前記
メッキ電極とを直接接続したので、リフトオフ工程なし
の電極コンタクトを形成できるとともに、リフトオフな
し電極コンタクト面積を縮小することができるという効
果を奏する。
【０１２７】さらに、この発明に係るマイクロ波半導体
集積回路は、以上説明したとおり、前記連続ＭＩＭキャ
パシタの上部電極を、エッチングストッパー層としたの
で、リフトオフ工程を完全になくし、リフトオフなし電
極コンタクト面積を縮小することができるという効果を
奏する。
集積回路は、以上説明したとおり、前記連続ＭＩＭキャ
パシタの上部電極を、エッチングストッパー層としたの
で、リフトオフ工程を完全になくし、リフトオフなし電
極コンタクト面積を縮小することができるという効果を
奏する。
【０１２８】この発明に係るマイクロ波半導体集積回路
の製造方法は、以上説明したとおり、半導体基板に連続
ＭＩＭを堆積する第１の工程と、前記堆積した連続ＭＩ
Ｍ上にＭＩＭ上部電極を形成する第２の工程と、前記連
続ＭＩＭをパターニングして前記半導体基板上に第１パ
ッシベーション膜を形成し、前記第１パッシベーション
膜上に薄膜抵抗を堆積する第３の工程と、前記薄膜抵抗
をパターニングする第４の工程と、薄膜抵抗電極及びイ
ンダクタ下地電極を形成し、前記半導体基板上に第２パ
ッシベーション膜を形成する第５の工程と、１層目のメ
ッキ電極パターンを形成し、前記第２及び第１パッシベ
ーション膜をエッチングする第６の工程と、２層目のメ
ッキ電極パターンを形成してメッキ電極を形成し、レジ
ストを除去して最終パッシベーション膜を形成する第７
の工程と、取り出し電極の形成のために前記最終パッシ
ベーション膜をエッチングする第８の工程とを含むの
で、工程数を従来よりも削減でき、チップ面積も縮小で
き、コストも削減することが可能であり、リフトオフ工
程も削減することができるという効果を奏する。
の製造方法は、以上説明したとおり、半導体基板に連続
ＭＩＭを堆積する第１の工程と、前記堆積した連続ＭＩ
Ｍ上にＭＩＭ上部電極を形成する第２の工程と、前記連
続ＭＩＭをパターニングして前記半導体基板上に第１パ
ッシベーション膜を形成し、前記第１パッシベーション
膜上に薄膜抵抗を堆積する第３の工程と、前記薄膜抵抗
をパターニングする第４の工程と、薄膜抵抗電極及びイ
ンダクタ下地電極を形成し、前記半導体基板上に第２パ
ッシベーション膜を形成する第５の工程と、１層目のメ
ッキ電極パターンを形成し、前記第２及び第１パッシベ
ーション膜をエッチングする第６の工程と、２層目のメ
ッキ電極パターンを形成してメッキ電極を形成し、レジ
ストを除去して最終パッシベーション膜を形成する第７
の工程と、取り出し電極の形成のために前記最終パッシ
ベーション膜をエッチングする第８の工程とを含むの
で、工程数を従来よりも削減でき、チップ面積も縮小で
き、コストも削減することが可能であり、リフトオフ工
程も削減することができるという効果を奏する。
【０１２９】また、この発明に係るマイクロ波半導体集
積回路の製造方法は、以上説明したとおり、半導体基板
に連続ＭＩＭを堆積する第１の工程と、前記堆積した連
続ＭＩＭ上にＭＩＭ上部電極を形成する第２の工程と、
前記連続ＭＩＭをパターニングして前記半導体基板上に
第１パッシベーション膜を形成し、前記第１パッシベー
ション膜上に薄膜抵抗を堆積する第３の工程と、前記薄
膜抵抗をパターニングする第４の工程と、薄膜抵抗電極
パターンを形成し、前記半導体基板上に第２パッシベー
ション膜を形成する第５の工程と、１層目のメッキ電極
パターンを形成し、前記第２及び第１パッシベーション
膜をエッチングする第６の工程と、２層目のメッキ電極
パターンを形成してメッキ電極を形成し、レジストを除
去して最終パッシベーション膜を形成する第７の工程
と、取り出し電極の形成のために前記最終パッシベーシ
ョン膜をエッチングする第８の工程とを含むので、工程
数を従来よりも削減でき、チップ面積も縮小でき、コス
トも削減することが可能であり、リフトオフ工程も削減
することができるという効果を奏する。
積回路の製造方法は、以上説明したとおり、半導体基板
に連続ＭＩＭを堆積する第１の工程と、前記堆積した連
続ＭＩＭ上にＭＩＭ上部電極を形成する第２の工程と、
前記連続ＭＩＭをパターニングして前記半導体基板上に
第１パッシベーション膜を形成し、前記第１パッシベー
ション膜上に薄膜抵抗を堆積する第３の工程と、前記薄
膜抵抗をパターニングする第４の工程と、薄膜抵抗電極
パターンを形成し、前記半導体基板上に第２パッシベー
ション膜を形成する第５の工程と、１層目のメッキ電極
パターンを形成し、前記第２及び第１パッシベーション
膜をエッチングする第６の工程と、２層目のメッキ電極
パターンを形成してメッキ電極を形成し、レジストを除
去して最終パッシベーション膜を形成する第７の工程
と、取り出し電極の形成のために前記最終パッシベーシ
ョン膜をエッチングする第８の工程とを含むので、工程
数を従来よりも削減でき、チップ面積も縮小でき、コス
トも削減することが可能であり、リフトオフ工程も削減
することができるという効果を奏する。
【０１３０】また、この発明に係るマイクロ波半導体集
積回路の製造方法は、以上説明したとおり、半導体基板
に連続ＭＩＭを堆積する第１の工程と、前記堆積した連
続ＭＩＭ上にＭＩＭ上部電極を形成する第２の工程と、
前記連続ＭＩＭ及び薄膜抵抗電極をパターニングして前
記半導体基板上に第１パッシベーション膜を形成する第
３の工程と、前記第１パッシベーション膜上に薄膜抵抗
コンタクト部をパターニングして薄膜抵抗を堆積する第
４の工程と、前記薄膜抵抗をパターニングする第５の工
程と、インダクタ下地電極を形成し、前記半導体基板上
に第２パッシベーション膜を形成する第６の工程と、１
層目のメッキ電極パターンを形成し、前記第２及び第１
パッシベーション膜をエッチングする第７の工程と、２
層目のメッキ電極パターンを形成してメッキ電極を形成
し、レジストを除去して最終パッシベーション膜を形成
する第８の工程と、取り出し電極の形成のために前記最
終パッシベーション膜をエッチングする第９の工程とを
含むので、リフトオフ工程なしの電極コンタクトを形成
できるという効果を奏する。
積回路の製造方法は、以上説明したとおり、半導体基板
に連続ＭＩＭを堆積する第１の工程と、前記堆積した連
続ＭＩＭ上にＭＩＭ上部電極を形成する第２の工程と、
前記連続ＭＩＭ及び薄膜抵抗電極をパターニングして前
記半導体基板上に第１パッシベーション膜を形成する第
３の工程と、前記第１パッシベーション膜上に薄膜抵抗
コンタクト部をパターニングして薄膜抵抗を堆積する第
４の工程と、前記薄膜抵抗をパターニングする第５の工
程と、インダクタ下地電極を形成し、前記半導体基板上
に第２パッシベーション膜を形成する第６の工程と、１
層目のメッキ電極パターンを形成し、前記第２及び第１
パッシベーション膜をエッチングする第７の工程と、２
層目のメッキ電極パターンを形成してメッキ電極を形成
し、レジストを除去して最終パッシベーション膜を形成
する第８の工程と、取り出し電極の形成のために前記最
終パッシベーション膜をエッチングする第９の工程とを
含むので、リフトオフ工程なしの電極コンタクトを形成
できるという効果を奏する。
【０１３１】また、この発明に係るマイクロ波半導体集
積回路の製造方法は、以上説明したとおり、半導体基板
に連続ＭＩＭを堆積する第１の工程と、前記堆積した連
続ＭＩＭ上にＭＩＭ上部電極を形成する第２の工程と、
前記連続ＭＩＭ、薄膜抵抗電極及びインダクタ下地電極
をパターニングして前記半導体基板上に第１パッシベー
ション膜を形成する第３の工程と、前記第１パッシベー
ション膜上に薄膜抵抗コンタクト部をパターニングして
薄膜抵抗を堆積する第４の工程と、前記薄膜抵抗をパタ
ーニングして第２パッシベーション膜を堆積する第５の
工程と、１層目のメッキ電極パターンを形成し、前記第
２及び第１パッシベーション膜をエッチングする第６の
工程と、２層目のメッキ電極パターンを形成してメッキ
電極を形成し、レジストを除去して最終パッシベーショ
ン膜を形成する第７の工程と、取り出し電極の形成のた
めに前記最終パッシベーション膜をエッチングする第８
の工程とを含むので、リフトオフ工程なしの電極コンタ
クトを形成できるという効果を奏する。
積回路の製造方法は、以上説明したとおり、半導体基板
に連続ＭＩＭを堆積する第１の工程と、前記堆積した連
続ＭＩＭ上にＭＩＭ上部電極を形成する第２の工程と、
前記連続ＭＩＭ、薄膜抵抗電極及びインダクタ下地電極
をパターニングして前記半導体基板上に第１パッシベー
ション膜を形成する第３の工程と、前記第１パッシベー
ション膜上に薄膜抵抗コンタクト部をパターニングして
薄膜抵抗を堆積する第４の工程と、前記薄膜抵抗をパタ
ーニングして第２パッシベーション膜を堆積する第５の
工程と、１層目のメッキ電極パターンを形成し、前記第
２及び第１パッシベーション膜をエッチングする第６の
工程と、２層目のメッキ電極パターンを形成してメッキ
電極を形成し、レジストを除去して最終パッシベーショ
ン膜を形成する第７の工程と、取り出し電極の形成のた
めに前記最終パッシベーション膜をエッチングする第８
の工程とを含むので、リフトオフ工程なしの電極コンタ
クトを形成できるという効果を奏する。
【０１３２】さらに、この発明に係るマイクロ波半導体
集積回路の製造方法は、以上説明したとおり、半導体基
板に連続ＭＩＭを堆積する第１の工程と、前記堆積した
連続ＭＩＭ上にＭＩＭ上部電極を形成する第２の工程
と、前記連続ＭＩＭ、薄膜抵抗電極及びインダクタ下地
電極をパターニングして前記半導体基板上に第１パッシ
ベーション膜を形成する第３の工程と、前記第１パッシ
ベーション膜上に薄膜抵抗コンタクト部をパターニング
して薄膜抵抗を堆積する第４の工程と、前記薄膜抵抗を
パターニングして第２パッシベーション膜を堆積する第
５の工程と、１層目のメッキ電極パターンを形成し、前
記第２及び第１パッシベーション膜をエッチングする第
６の工程と、２層目のメッキ電極パターンを形成してメ
ッキ電極を形成し、レジストを除去して最終パッシベー
ション膜を形成する第７の工程と、取り出し電極の形成
のために前記最終パッシベーション膜をエッチングする
第８の工程とを含むので、リフトオフ工程なしの電極コ
ンタクトを形成できるとともに、リフトオフなし電極コ
ンタクト面積を縮小することができるという効果を奏す
る。
集積回路の製造方法は、以上説明したとおり、半導体基
板に連続ＭＩＭを堆積する第１の工程と、前記堆積した
連続ＭＩＭ上にＭＩＭ上部電極を形成する第２の工程
と、前記連続ＭＩＭ、薄膜抵抗電極及びインダクタ下地
電極をパターニングして前記半導体基板上に第１パッシ
ベーション膜を形成する第３の工程と、前記第１パッシ
ベーション膜上に薄膜抵抗コンタクト部をパターニング
して薄膜抵抗を堆積する第４の工程と、前記薄膜抵抗を
パターニングして第２パッシベーション膜を堆積する第
５の工程と、１層目のメッキ電極パターンを形成し、前
記第２及び第１パッシベーション膜をエッチングする第
６の工程と、２層目のメッキ電極パターンを形成してメ
ッキ電極を形成し、レジストを除去して最終パッシベー
ション膜を形成する第７の工程と、取り出し電極の形成
のために前記最終パッシベーション膜をエッチングする
第８の工程とを含むので、リフトオフ工程なしの電極コ
ンタクトを形成できるとともに、リフトオフなし電極コ
ンタクト面積を縮小することができるという効果を奏す
る。
【０１３３】さらに、この発明に係るマイクロ波半導体
集積回路の製造方法は、以上説明したとおり、半導体基
板に連続ＭＩＭを堆積しその上にエッチングストッパー
層を形成する第１の工程と、連続ＭＩＭキャパシタの上
部電極、薄膜抵抗電極及びインダクタ下地電極をパター
ニングして前記半導体基板上に第１パッシベーション膜
を堆積する第２の工程と、前記第１パッシベーション膜
上に薄膜抵抗コンタクト部をパターニングして薄膜抵抗
を堆積する第３の工程と、前記堆積した薄膜抵抗をパタ
ーニングする第４の工程と、インダクタ下地電極をパタ
ーニングして前記半導体基板上に第２パッシベーション
膜を形成する第５の工程と、１層目のメッキ電極パター
ンを形成し、前記第２及び第１パッシベーション膜をエ
ッチングする第６の工程と、２層目のメッキ電極パター
ンを形成してメッキ電極を形成し、レジストを除去して
最終パッシベーション膜を形成する第７の工程と、取り
出し電極の形成のために前記最終パッシベーション膜を
エッチングする第８の工程とを含むので、リフトオフ工
程なしの電極コンタクトを形成できるとともに、リフト
オフなし電極コンタクト面積を縮小することができると
いう効果を奏する。
集積回路の製造方法は、以上説明したとおり、半導体基
板に連続ＭＩＭを堆積しその上にエッチングストッパー
層を形成する第１の工程と、連続ＭＩＭキャパシタの上
部電極、薄膜抵抗電極及びインダクタ下地電極をパター
ニングして前記半導体基板上に第１パッシベーション膜
を堆積する第２の工程と、前記第１パッシベーション膜
上に薄膜抵抗コンタクト部をパターニングして薄膜抵抗
を堆積する第３の工程と、前記堆積した薄膜抵抗をパタ
ーニングする第４の工程と、インダクタ下地電極をパタ
ーニングして前記半導体基板上に第２パッシベーション
膜を形成する第５の工程と、１層目のメッキ電極パター
ンを形成し、前記第２及び第１パッシベーション膜をエ
ッチングする第６の工程と、２層目のメッキ電極パター
ンを形成してメッキ電極を形成し、レジストを除去して
最終パッシベーション膜を形成する第７の工程と、取り
出し電極の形成のために前記最終パッシベーション膜を
エッチングする第８の工程とを含むので、リフトオフ工
程なしの電極コンタクトを形成できるとともに、リフト
オフなし電極コンタクト面積を縮小することができると
いう効果を奏する。
【図１】 この発明の実施の形態１の断面構造を示す図
である。
である。
【図２】 この発明の実施の形態１のプロセスフローを
示す図である。
示す図である。
【図３】 この発明の実施の形態１のプロセスフローを
示す図である。
示す図である。
【図４】 この発明の実施の形態１のプロセスフローを
示す図である。
示す図である。
【図５】 この発明の実施の形態１のプロセスフローを
示す図である。
示す図である。
【図６】 この発明の実施の形態１のプロセスフローを
示す図である。
示す図である。
【図７】 この発明の実施の形態１のプロセスフローを
示す図である。
示す図である。
【図８】 この発明の実施の形態１のプロセスフローを
示す図である。
示す図である。
【図９】 この発明の実施の形態１のプロセスフローを
示す図である。
示す図である。
【図１０】 この発明の実施の形態１のプロセスフロー
を示す図である。
を示す図である。
【図１１】 この発明の実施の形態１のプロセスフロー
を示す図である。
を示す図である。
【図１２】 この発明の実施の形態１のプロセスフロー
を示す図である。
を示す図である。
【図１３】 この発明の実施の形態２の断面構造を示す
図である。
図である。
【図１４】 この発明の実施の形態２のプロセスフロー
を示す図である。
を示す図である。
【図１５】 この発明の実施の形態２のプロセスフロー
を示す図である。
を示す図である。
【図１６】 この発明の実施の形態２のプロセスフロー
を示す図である。
を示す図である。
【図１７】 この発明の実施の形態２のプロセスフロー
を示す図である。
を示す図である。
【図１８】 この発明の実施の形態２のプロセスフロー
を示す図である。
を示す図である。
【図１９】 この発明の実施の形態２のプロセスフロー
を示す図である。
を示す図である。
【図２０】 この発明の実施の形態２のプロセスフロー
を示す図である。
を示す図である。
【図２１】 この発明の実施の形態２のプロセスフロー
を示す図である。
を示す図である。
【図２２】 この発明の実施の形態３の断面構造を示す
図である。
図である。
【図２３】 この発明の実施の形態３のプロセスフロー
を示す図である。
を示す図である。
【図２４】 この発明の実施の形態３のプロセスフロー
を示す図である。
を示す図である。
【図２５】 この発明の実施の形態３のプロセスフロー
を示す図である。
を示す図である。
【図２６】 この発明の実施の形態３のプロセスフロー
を示す図である。
を示す図である。
【図２７】 この発明の実施の形態３のプロセスフロー
を示す図である。
を示す図である。
【図２８】 この発明の実施の形態３のプロセスフロー
を示す図である。
を示す図である。
【図２９】 この発明の実施の形態３のプロセスフロー
を示す図である。
を示す図である。
【図３０】 この発明の実施の形態３のプロセスフロー
を示す図である。
を示す図である。
【図３１】 この発明の実施の形態３のプロセスフロー
を示す図である。
を示す図である。
【図３２】 この発明の実施の形態３のプロセスフロー
を示す図である。
を示す図である。
【図３３】 この発明の実施の形態３のプロセスフロー
を示す図である。
を示す図である。
【図３４】 この発明の実施の形態３のプロセスを示す
平面図である。
平面図である。
【図３５】 この発明の実施の形態３のプロセスを示す
平面図である。
平面図である。
【図３６】 この発明の実施の形態３のプロセスを示す
平面図である。
平面図である。
【図３７】 この発明の実施の形態３のプロセスを示す
平面図である。
平面図である。
【図３８】 この発明の実施の形態３のプロセスを示す
平面図である。
平面図である。
【図３９】 この発明の実施の形態３のプロセスを示す
平面図である。
平面図である。
【図４０】 この発明の実施の形態４の断面構造を示す
図である。
図である。
【図４１】 この発明の実施の形態４のプロセスフロー
を示す図である。
を示す図である。
【図４２】 この発明の実施の形態４のプロセスフロー
を示す図である。
を示す図である。
【図４３】 この発明の実施の形態４のプロセスフロー
を示す図である。
を示す図である。
【図４４】 この発明の実施の形態４のプロセスフロー
を示す図である。
を示す図である。
【図４５】 この発明の実施の形態５の断面構造を示す
図である。
図である。
【図４６】 この発明の実施の形態５のプロセスフロー
を示す図である。
を示す図である。
【図４７】 この発明の実施の形態５のプロセスフロー
を示す図である。
を示す図である。
【図４８】 この発明の実施の形態５のプロセスフロー
を示す図である。
を示す図である。
【図４９】 この発明の実施の形態５のプロセスフロー
を示す図である。
を示す図である。
【図５０】 この発明の実施の形態５のプロセスフロー
を示す図である。
を示す図である。
【図５１】 この発明の実施の形態５のプロセスフロー
を示す図である。
を示す図である。
【図５２】 この発明の実施の形態６の断面構造を示す
図である。
図である。
【図５３】 この発明の実施の形態６のプロセスフロー
を示す図である。
を示す図である。
【図５４】 この発明の実施の形態６のプロセスフロー
を示す図である。
を示す図である。
【図５５】 この発明の実施の形態６のプロセスフロー
を示す図である。
を示す図である。
【図５６】 この発明の実施の形態６のプロセスフロー
を示す図である。
を示す図である。
【図５７】 この発明の実施の形態６のプロセスフロー
を示す図である。
を示す図である。
【図５８】 この発明の実施の形態６のプロセスフロー
を示す図である。
を示す図である。
【図５９】 この発明の実施の形態６のプロセスフロー
を示す図である。
を示す図である。
【図６０】 この発明の実施の形態６のプロセスフロー
を示す図である。
を示す図である。
【図６１】 この発明の実施の形態６のプロセスフロー
を示す図である。
を示す図である。
【図６２】 この発明の実施の形態６のプロセスフロー
を示す図である。
を示す図である。
【図６３】 従来のマイクロ波半導体集積回路の断面構
造を示す図である。
造を示す図である。
【図６４】 従来のマイクロ波半導体集積回路のプロセ
スフローを示す図である。
スフローを示す図である。
【図６５】 従来のマイクロ波半導体集積回路のプロセ
スフローを示す図である。
スフローを示す図である。
【図６６】 従来のマイクロ波半導体集積回路のプロセ
スフローを示す図である。
スフローを示す図である。
【図６７】 従来のマイクロ波半導体集積回路のプロセ
スフローを示す図である。
スフローを示す図である。
【図６８】 従来のマイクロ波半導体集積回路のプロセ
スフローを示す図である。
スフローを示す図である。
【図６９】 従来のマイクロ波半導体集積回路のプロセ
スフローを示す図である。
スフローを示す図である。
【図７０】 従来のマイクロ波半導体集積回路のプロセ
スフローを示す図である。
スフローを示す図である。
【図７１】 従来のマイクロ波半導体集積回路のプロセ
スフローを示す図である。
スフローを示す図である。
【図７２】 従来のマイクロ波半導体集積回路のプロセ
スフローを示す図である。
スフローを示す図である。
【図７３】 従来のマイクロ波半導体集積回路のプロセ
スフローを示す図である。
スフローを示す図である。
【図７４】 従来のマイクロ波半導体集積回路のプロセ
スフローを示す図である。
スフローを示す図である。
【図７５】 他の従来のマイクロ波半導体集積回路のコ
ンタクト構造を示す図である。
ンタクト構造を示す図である。
１ ＧａＡｓ半導体基板、５ 第１パッシベーション
膜、１０ 第２パッシベーション膜、１４ メッキ電
極、１５ 最終パッシベーション膜、２１ ＭＩＭ上部
電極（金属）、２２ 薄膜抵抗（ＷＳｉＮ）、２３ 薄
膜抵抗電極、２４インダクタ下地電極、２５ エッチン
グストッパー層。
膜、１０ 第２パッシベーション膜、１４ メッキ電
極、１５ 最終パッシベーション膜、２１ ＭＩＭ上部
電極（金属）、２２ 薄膜抵抗（ＷＳｉＮ）、２３ 薄
膜抵抗電極、２４インダクタ下地電極、２５ エッチン
グストッパー層。
Claims (13)
- 【請求項１】 同一基板上に存在する全ての受動素子が
メッキ電極により配線されていることを特徴とするマイ
クロ波半導体集積回路。 - 【請求項２】 前記複数の受動素子は、少なくとも連続
ＭＩＭキャパシタ、薄膜抵抗、及びインダクタであるこ
とを特徴とする請求項１記載のマイクロ波半導体集積回
路。 - 【請求項３】 前記インダクタは、メッキ電極単層で形
成されていることを特徴とする請求項２記載のマイクロ
波半導体集積回路。 - 【請求項４】 前記薄膜抵抗とのコンタクトに、前記連
続ＭＩＭキャパシタの構造体を利用することを特徴とす
る請求項２記載のマイクロ波半導体集積回路。 - 【請求項５】 前記インダクタの下地電極に、前記連続
ＭＩＭキャパシタの構造体を利用することを特徴とする
請求項４記載のマイクロ波半導体集積回路。 - 【請求項６】 前記薄膜抵抗と前記メッキ電極とを直接
接続したことを特徴とする請求項５記載のマイクロ波半
導体集積回路。 - 【請求項７】 前記連続ＭＩＭキャパシタの上部電極
は、エッチングストッパー層であることを特徴とする請
求項６記載のマイクロ波半導体集積回路。 - 【請求項８】 半導体基板に連続ＭＩＭを堆積する第１
の工程と、 前記堆積した連続ＭＩＭ上にＭＩＭ上部電極を形成する
第２の工程と、 前記連続ＭＩＭをパターニングして前記半導体基板上に
第１パッシベーション膜を形成し、前記第１パッシベー
ション膜上に薄膜抵抗を堆積する第３の工程と、 前記薄膜抵抗をパターニングする第４の工程と、 薄膜抵抗電極及びインダクタ下地電極を形成し、前記半
導体基板上に第２パッシベーション膜を形成する第５の
工程と、 １層目のメッキ電極パターンを形成し、前記第２及び第
１パッシベーション膜をエッチングする第６の工程と、 ２層目のメッキ電極パターンを形成してメッキ電極を形
成し、レジストを除去して最終パッシベーション膜を形
成する第７の工程と、 取り出し電極の形成のために前記最終パッシベーション
膜をエッチングする第８の工程とを含むことを特徴とす
るマイクロ波半導体集積回路の製造方法。 - 【請求項９】 半導体基板に連続ＭＩＭを堆積する第１
の工程と、 前記堆積した連続ＭＩＭ上にＭＩＭ上部電極を形成する
第２の工程と、 前記連続ＭＩＭをパターニングして前記半導体基板上に
第１パッシベーション膜を形成し、前記第１パッシベー
ション膜上に薄膜抵抗を堆積する第３の工程と、 前記薄膜抵抗をパターニングする第４の工程と、 薄膜抵抗電極パターンを形成し、前記半導体基板上に第
２パッシベーション膜を形成する第５の工程と、 １層目のメッキ電極パターンを形成し、前記第２及び第
１パッシベーション膜をエッチングする第６の工程と、 ２層目のメッキ電極パターンを形成してメッキ電極を形
成し、レジストを除去して最終パッシベーション膜を形
成する第７の工程と、 取り出し電極の形成のために前記最終パッシベーション
膜をエッチングする第８の工程とを含むことを特徴とす
るマイクロ波半導体集積回路の製造方法。 - 【請求項１０】 半導体基板に連続ＭＩＭを堆積する第
１の工程と、 前記堆積した連続ＭＩＭ上にＭＩＭ上部電極を形成する
第２の工程と、 前記連続ＭＩＭ及び薄膜抵抗電極をパターニングして前
記半導体基板上に第１パッシベーション膜を形成する第
３の工程と、 前記第１パッシベーション膜上に薄膜抵抗コンタクト部
をパターニングして薄膜抵抗を堆積する第４の工程と、 前記薄膜抵抗をパターニングする第５の工程と、 インダクタ下地電極を形成し、前記半導体基板上に第２
パッシベーション膜を形成する第６の工程と、 １層目のメッキ電極パターンを形成し、前記第２及び第
１パッシベーション膜をエッチングする第７の工程と、 ２層目のメッキ電極パターンを形成してメッキ電極を形
成し、レジストを除去して最終パッシベーション膜を形
成する第８の工程と、 取り出し電極の形成のために前記最終パッシベーション
膜をエッチングする第９の工程とを含むことを特徴とす
るマイクロ波半導体集積回路の製造方法。 - 【請求項１１】 半導体基板に連続ＭＩＭを堆積する第
１の工程と、 前記堆積した連続ＭＩＭ上にＭＩＭ上部電極を形成する
第２の工程と、 前記連続ＭＩＭ、薄膜抵抗電極及びインダクタ下地電極
をパターニングして前記半導体基板上に第１パッシベー
ション膜を形成する第３の工程と、 前記第１パッシベーション膜上に薄膜抵抗コンタクト部
をパターニングして薄膜抵抗を堆積する第４の工程と、 前記薄膜抵抗をパターニングして第２パッシベーション
膜を堆積する第５の工程と、 １層目のメッキ電極パターンを形成し、前記第２及び第
１パッシベーション膜をエッチングする第６の工程と、 ２層目のメッキ電極パターンを形成してメッキ電極を形
成し、レジストを除去して最終パッシベーション膜を形
成する第７の工程と、 取り出し電極の形成のために前記最終パッシベーション
膜をエッチングする第８の工程とを含むことを特徴とす
るマイクロ波半導体集積回路の製造方法。 - 【請求項１２】 半導体基板に連続ＭＩＭを堆積する第
１の工程と、 前記堆積した連続ＭＩＭ上にＭＩＭ上部電極を形成する
第２の工程と、 前記連続ＭＩＭ、薄膜抵抗電極及びインダクタ下地電極
をパターニングして前記半導体基板上に第１パッシベー
ション膜を形成する第３の工程と、 前記第１パッシベーション膜上に薄膜抵抗コンタクト部
をパターニングして薄膜抵抗を堆積する第４の工程と、 前記薄膜抵抗をパターニングして第２パッシベーション
膜を堆積する第５の工程と、 １層目のメッキ電極パターンを形成し、前記第２及び第
１パッシベーション膜をエッチングする第６の工程と、 ２層目のメッキ電極パターンを形成してメッキ電極を形
成し、レジストを除去して最終パッシベーション膜を形
成する第７の工程と、 取り出し電極の形成のために前記最終パッシベーション
膜をエッチングする第８の工程とを含むことを特徴とす
るマイクロ波半導体集積回路の製造方法。 - 【請求項１３】 半導体基板に連続ＭＩＭを堆積しその
上にエッチングストッパー層を形成する第１の工程と、 連続ＭＩＭキャパシタの上部電極、薄膜抵抗電極及びイ
ンダクタ下地電極をパターニングして前記半導体基板上
に第１パッシベーション膜を堆積する第２の工程と、 前記第１パッシベーション膜上に薄膜抵抗コンタクト部
をパターニングして薄膜抵抗を堆積する第３の工程と、 前記堆積した薄膜抵抗をパターニングする第４の工程
と、 インダクタ下地電極をパターニングして前記半導体基板
上に第２パッシベーション膜を形成する第５の工程と、 １層目のメッキ電極パターンを形成し、前記第２及び第
１パッシベーション膜をエッチングする第６の工程と、 ２層目のメッキ電極パターンを形成してメッキ電極を形
成し、レジストを除去して最終パッシベーション膜を形
成する第７の工程と、 取り出し電極の形成のために前記最終パッシベーション
膜をエッチングする第８の工程とを含むことを特徴とす
るマイクロ波半導体集積回路の製造方法。
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|---|---|---|---|
| JP14037797A JP3889476B2 (ja) | 1996-05-29 | 1997-05-29 | マイクロ波半導体集積回路の製造方法 |
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| JP8-135447 | 1996-05-29 | ||
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| JP3889476B2 JP3889476B2 (ja) | 2007-03-07 |
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| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| US5128428A (en) * | 1990-04-09 | 1992-07-07 | Showa Highpolymer Co., Ltd. | Curable resin composition |
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| JP2015115408A (ja) * | 2013-12-10 | 2015-06-22 | ローム株式会社 | 半導体装置および半導体装置の製造方法 |
-
1997
- 1997-05-29 JP JP14037797A patent/JP3889476B2/ja not_active Expired - Fee Related
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