JP3408019B2

JP3408019B2 - 半導体装置及び半導体装置の製造方法

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Publication number: JP3408019B2
Application number: JP14488095A
Authority: JP
Inventors: 信之松本
Original assignee: Sharp Corp
Current assignee: Sharp Corp
Priority date: 1995-06-12
Filing date: 1995-06-12
Publication date: 2003-05-19
Anticipated expiration: 2018-05-19
Also published as: JPH08340083A

Description

【発明の詳細な説明】

【０００１】

【産業上の利用分野】本発明は、金属酸化物を誘電体と
するキャパシタと配線とが同一基板上に形成されたＭＭ
ＩＣ等の半導体装置に関し、特に、キャパシタの下部電
極と下層配線とを共通化した半導体装置に関する。

【０００２】

【従来の技術】近年、移動体通信装置等に搭載する高周
波半導体装置（マイクロ波モノリシックＩＣ：ＭＭＩ
Ｃ）の開発が進められている。このＭＭＩＣには、直流
成分のカットやグランドラインへのバイパスコンデンサ
用に巨大なキャパシタが必要であり、時には、キャパシ
タの面積がチップの面積の３０％〜５０％を占めてしま
うことがある。このため、現在、ＭＭＩＣにおいて、チ
ップコストの低減のためにキャパシタの小型化を図るこ
とが一つの課題となっている。

【０００３】上記課題を解決するために、誘電体材料と
して、ＳｒＴｉＯ₃等の金属酸化物を用いた半導体装置
が知られている。これらの金属酸化物は従来用いられて
いた酸化シリコン（ＳｉＯ₂）や窒化シリコン（Ｓｉ
Ｎ）等に比して、比誘電率が高く、キャパシタ面積を１
／１０〜１／６０にできるメリットがある。以下にその
例について示す。

【０００４】〔第１の従来例（ＧａＡｓＩＣＳｙｍ
ｐｏｓｉｕｍＴｅｃｎｉｃａｌＤｉｇｅｓｔ，ｐ３２
９−ｐ３３２，１９９３，”ＡＤＶＡＮＣＥＤＧａＡ
ｓ−ＭＭＩＣＰＲＯＣＥＳＳＴＥＣＨＮＯＬＯＧＹ
ＵＳＩＮＧＨＩＧＨ−ＤＩＥＬＥＣＴＲＩＣＣＯ
ＮＳＴＡＮＴＴＨＩＮＦＩＬＭＣＡＰＡＣＩＴＯ
ＲＳＢＹＬＯＷ−ＴＥＭＰＥＲＡＴＵＲＥＲＦ
ＳＰＵＴＴＥＲＩＮＧＭＥＴＨＯＤ”）〕：ここで
は、誘電体材料として比誘電率が１００のＳｒＴｉＯ₃
（ＳＴＯ）を、下部電極にＰｔ／Ｔｉ（ＰｔとＴｉの積
層構造であり、上側がＰｔ：以下、上側がＡであるＡと
Ｂの積層構造をＡ／Ｂと記す）を、上部電極にＡｕ／Ｔ
ｉ／ＷＳｉＮ電極を採用し、ＭＭＩＣにおいて良好な特
性を得ることができることが記載されている。尚、下部
電極のＰｔ／Ｔｉは高誘電体の形成に必要な高温焼成
や、基板と電極との密着性のために採用されており、上
部電極のＡｕ／Ｔｉ／ＷＳｉＮは熱的安定性及び密着性
のために採用されている。また、ＳＴＯはＲＦスパッタ
法により２００〜３００℃で形成されている。

【０００５】〔第２の従来例（信学技報ＴＥＣＨＮＩＣ
ＡＬＲＥＰＯＲＴＯＦＩＥＩＣＥ．ＥＤ９３−１
６５，ＭＷ９３−１２２，ＩＣＤ９３−１８０（１９９
４−０１），Ｐ５５−Ｐ６０”低温スパッタリング法に
よる高誘電体ＳｒＴｉＯ３薄膜容量素子のＧａＡｓ−Ｉ
Ｃプロセスへの適用”）〕：ここでは、高誘電体ＳｒＴ
ｉＯ₃を誘電体材料として用いた場合において、上部電
極としてＡｕ／Ｔｉ／ＷＳｉＮを採用することにより良
好な特性が得られることが記載されている。また、ＩＣ
配線に用いられるＡｕ／ＴｉやＡｌ、または、Ｎｉ等の
電極はｐ−ＣＶＤのプロセス中に生じる熱工程でリーク
電流の増大を招き、上部電極として使用できないこと、
及び、Ｐｔは熱的に安定であるが、ＳＴＯとの密着性が
悪く、電極としての信頼性に不安があることが述べられ
ている。

【０００６】上記の第１の従来例及び第２の従来例で
は、キャパシタの電極とＩＣ配線とは異なる材料からな
っており、別々の工程で形成されているが、誘電体材料
としてＳｉＮ等の絶縁膜を使用する従来のＭＭＩＣにお
いては、上層のＩＣ配線及び下層のＩＣ配線をそれぞれ
キャパシタの上部電極及び下部電極にも併用することに
より、ＭＭＩＣの作製工程を簡略化することが行われて
いる。このキャパシタは、上層配線と下層配線の重なる
面積を所望の容量に合わせて調整し、誘電体材料を間に
挟むだけで形成される。実際に、下層配線Ａｕ／Ｔｉと
上層配線Ａｕ／Ｔｉの間にＳｉＮの絶縁体を形成したＭ
ＩＭ（メタル／絶縁体／メタル）キャパシタが使用され
ている。

【０００７】

【発明が解決しようとする課題】上記したＳｉＮを誘電
体としたキャパシタでは、下部電極と下層配線とを共通
化するために、通常、下部電極としてＡｕやＡｌ等の低
抵抗なものが使用されている。

【０００８】しかしながら、誘電体材料として金属酸化
物を使用したキャパシタの電極としては、低抵抗である
ことの他に、更に、その金属酸化物と密着性が良いこと
が要求される。また、電極の信頼性を考えると、下部電
極形成後に加える熱工程により変質しないように、耐熱
性のあることが要求される。

【０００９】第１の従来例及び第２の従来例では、下部
電極にＰｔ／Ｔｉを採用している。Ｐｔ／Ｔｉは熱的に
安定で、５００〜６００℃の熱処理を行っても表面の凹
凸は５０〜１００Å以下であるため、平坦性が重要なキ
ャパシタの下部電極として優れている。しかしながら、
Ｐｔ／ＴｉはＡｕ系の電極に比べて抵抗が４倍〜６倍以
上高く、Ａｕ系の材料と同一の抵抗にするためには４倍
〜６倍の厚みが必要となる。ところが、通常、Ｐｔ／Ｔ
ｉの加工はＡｒイオンミーリングにより行われ、Ｐｔ／
Ｔｉとマスク材料との選択比が取れ難く、長時間のミー
リングは基板へのダメージを大きくするため、Ｐｔの厚
みは数千Åが上限である。また、厚膜のＰｔ／Ｔｉは、
金属酸化物との密着性が悪いという問題もある。以上の
ことから、下層配線にＰｔ／Ｔｉを用いることは実際上
不可能である。

【００１０】また、Ａｕ系の材料を下部電極に使用する
ことも不可能である。なぜなら、Ａｕ系の材料は２００
〜３００℃で金属が反応し始め、表面モホロジーが劣化
するため、平坦度が得られず、金属酸化物の形成等の高
温での熱処理が必要な系には向かない。更に、Ａｕ系の
材料と金属酸化物の密着性が悪いという問題もある。例
えば、Ａｕ系の材料であるＡｕ／Ｔｉは、金属酸化物の
ＳＴＯと密着性が悪く、Ａｕ／Ｔｉ上にＳＴＯを形成す
ることはできない。

【００１１】以上のように、従来の半導体装置ではキャ
パシタの下部電極と下層配線とを共通化することはでき
なかった。このため、それらを別々に作製する必要があ
り、工程数が増え、コスト高になるという問題があっ
た。

【００１２】ところで、ＭＭＩＣ等の半導体装置では、
高容量のバイパスコンデンサやＤＣカット用のコンデン
サの他に、整合回路に用いる高精度・小容量のキャパシ
タが必要である。このようなキャパシタは容量が数ｐＦ
で容量の精度が５％以内のものである。高誘電体を用い
たキャパシタは、高誘電率のために、上記のような高精
度・小容量のキャパシタを形成することは困難である。
このため、ＭＭＩＣにおいては、高誘電体を用いた大容
量のキャパシタと精度の高い小容量のキャパシタを共存
させることが望ましい。

【００１３】しかしながら、従来の高誘電体を用いたキ
ャパシタでは下層配線と下部電極を共通化できないた
め、高誘電体を用いた大容量のキャパシタと精度の高い
小容量のキャパシタを共存させる場合、その工程は非常
に複雑なものとなる。このため、現在まで上記２種類の
キャパシタの共存化は行われていなかった。

【００１４】本発明は、以上の点に鑑みてなされたもの
であって、低抵抗で高誘電体との密着性の優れた下層配
線を用いることにより、キャパシタ下部電極とその下層
配線とを共通化することのできる半導体装置、及び、そ
の製造方法を提供することを目的とする。

【００１５】

【課題を解決するための手段】本発明の半導体装置は、
半導体基板あるいは該半導体基板上の絶縁層に接して形
成された下層配線を下部電極とし、前記下層配線上に接
して形成された高誘電率の金属酸化物を誘電体とする酸
化物キャパシタと、前記下層配線上に接して形成された
金属窒化物を誘電体とする窒化物キャパシタと、を有
し、前記下層配線が、少なくとも、前記半導体基板ある
いは前記絶縁層との密着性の高い金属からなる最下層の
第１の金属層と、低抵抗金属からなる第２の金属層と、
前記金属酸化物との密着性の高い金属からなる最上層の
第３の金属層と、からなり、前記第１の金属層は１００
０Å以下のＴiからなり、前記第２の金属層はＡｕから
なり、前記第３の金属層は５００Å以上のＰｔからなる
ことを特徴とする。

【００１６】

【００１７】

【００１８】本発明の半導体製造方法は、上記半導体装
置の作製方法であって、前記下層配線を形成する第１の
工程と、該第１の工程後に、前記酸化物キャパシタの形
成部分に前記金属酸化物を堆積する第２の工程と、該第
２の工程後に、前記半導体基板上に前記金属窒化物を堆
積する第３の工程と、前記金属酸化物上に形成された前
記金属窒化物を取り除く第４の工程と、該第４の工程後
に、前記酸化物キャパシタの上部電極、及び、前記窒化
物キャパシタの上部電極を兼ねる上層配線を形成する第
５の工程と、を含むものである。

【００１９】本発明の半導体製造方法は、上記半導体装
置の作製方法であって、前記半導体基板上に前記下層配
線を形成する第１の工程と、該第１の工程後に、前記酸
化物キャパシタの形成部分に前記金属酸化物を堆積する
第２の工程と、前記金属酸化物上に前記酸化物キャパシ
タの上部電極を形成する第３の工程と、該第３の工程後
に、前記半導体基板上に前記金属窒化物を堆積する第４
の工程と、前記金属酸化物上に形成された前記金属窒化
物を取り除く第５の工程と、該第５の工程後に、前記窒
化物キャパシタの上部電極を兼ねる上層配線を形成する
第６の工程と、を含むものである。

【００２０】

【作用】本発明の半導体装置では、下層配線は、半導体
基板あるいはその上に形成した絶縁層との密着性のよい
金属からなる第１の金属を有しているため、半導体基板
や絶縁層から剥がれることが少なくなり信頼性が向上す
る。

【００２１】また、低抵抗金属からなる第２の金属を有
しているため、配線全体の抵抗を下げることができる。

【００２２】更に、金属酸化物との密着性のよい第３の
金属層を有しているため、この配線上に金属酸化物を形
成することが容易となる。

【００２３】また、下層配線が上記のような３つの金属
層を有しているため、この下層配線を酸化物キャパシタ
に使用することが可能となり、半導体装置の作製工程を
簡略化することができる。

【００２４】特に、第１の金属層をＴｉ層とし、第２の
金属層をＡｕ層とし、第３の金属層をＰｔ層としたとき
には、それらの厚さを最適化することにより、４５０℃
での熱処理後にも優れた平坦性を有し、下層配線として
適していることを、本願発明者は実験により確認した。

【００２５】また、上記のＴｉ層とＡｕ層との間にＰｔ
等のバリアメタルからなる第４の金属層を挿入しておけ
ば、熱工程による電極の劣化が生じなくなる。

【００２６】本発明の半導体装置は、高精度で小容量の
コンデンサである金属窒化物を誘電体とする窒化物キャ
パシタを有しているため、整合回路等に用いる小容量コ
ンデンサとバイパスコンデンサ等の大容量コンデンサを
共存させることができる。

【００２７】本発明の半導体装置の製造方法によれば、
上記半導体装置を簡単に安価に作製することが可能とな
る。

【００２８】

【実施例】

（第１の実施例）以下、図面に基づいて本発明を説明す
る。

【００２９】図１は本発明の半導体装置をＭＭＩＣに適
用した場合の一構造例を示す断面図である。図におい
て、１はＧａＡｓ基板である。１０はトランジスタであ
り、ｎ⁺活性層１１，ｎ活性層１２、オーミック電極１
３，ゲート電極１４で構成されている。２０はＳｉＮ層
６を誘電体としたキャパシタ（以下、ＳｉＮキャパシタ
と記す（請求項における窒化物キャパシタ））であり、
下層配線３及び上層配線８を電極としている。３０は金
属酸化物からなるＳＴＯ層４を誘電体としたキャパシタ
（以下、ＳＴＯキャパシタと記す（請求項における酸化
物キャパシタ））であり、下層配線３及び上層配線８を
電極としている。ＳｉＮ膜２はトランジスタ１０をカバ
ーするために形成されている。

【００３０】上層配線８には、通常のＩＣ配線に使用す
るＡｕ／Ｔｉを使用している。

【００３１】下層配線３は図２に示すような３層構造の
ものとなっている。図中３１はＧａＡｓ基板１あるいは
ＳｉＮ層６との密着性のよい材料からなる層（第１の金
属層）であり、ここではＴｉ層を使用している。３２は
下部配線３を低抵抗にするための層（第２の金属層）で
あり、Ａｕ層を使用している。３３はＳＴＯ層４と密着
性のよい材料からなる層（第３の金属層）であり、ここ
ではＰｔを使用している。本例ではこのように下層配線
３を構成しているため、ＳＴＯ層４及びＳｉＮ層６と密
着性がよく、低抵抗な下層配線３を実現することができ
る。

【００３２】本例の下層配線３はＳＴＯキャパシタ３０
の下部電極としても作用する。このため、下層配線３上
にＳＴＯ層４等を形成することを考慮すると、平坦性の
よいものでなければならない（従来ＳＴＯキャパシタの
下部電極に使用されているＰｔ／Ｔｉの表面粗さは５０
〜１００Åである）。図３，図４は下層配線３の表面粗
さの処理温度依存性を示す図である。これらの図からＴ
ｉ層３１が薄いほど、また、Ｐｔ層３３が厚いほど平坦
性が向上し、高い温度の処理に耐え得ることがわかる。
ＳＴＯ膜４の形成温度３００〜４００℃の範囲で、従来
と同様に下層配線３の表面粗さを１００Å以内に保つた
めには、Ｐｔ層３３が５００Å以上でＴｉ層３１が１０
００Å以下であれば、上記の条件を満たすことができ
る。そこで、本例ではＴｉ層３１を５０Å，Ａｕ層３２
を５０００Å，Ｐｔ層３３を５００Åとした。

【００３３】本例の半導体装置は、上記のような下層配
線３をキャパシタ３０の下部電極としても使用している
ため、その作製工程の工程数を減らすことができ、コス
トダウンを実現できる。

【００３４】また、本例の半導体装置ではＳｉＮキャパ
シタ２０と高誘電体キャパシタ３０を共存させており、
ＳｉＮキャパシタ２０により、ＳＴＯキャパシタ３０で
は実現困難な高精度・小容量のキャパシタを構成してい
るため、整合回路用のキャパシタを含んだ半導体装置を
実現することができる。

【００３５】以下に、本例の半導体装置の作製方法につ
いて詳細に説明する。図５はその作製工程を示す図であ
る。

【００３６】（１）半絶縁性ＧａＡｓ基板１の所望領域
に、Ｓｉのイオン注入によって活性化領域（ｎ活性層１
２、ｎ⁺活性層１１）を形成し、９００℃のアニール工
程を行う。ｎ活性層１２，ｎ⁺活性層１１のキャリア濃
度はそれぞれ、５×１０¹²／ｃｍ²，２×１０¹³／ｃｍ²
である。

【００３７】（２）フォトリソグラフによってオーミッ
ク電極パターンを形成し、Ａｕ／Ｎｉ／Ａｕ−Ｇｅを蒸
着・リソグラフ法で形成する。そして、熱工程を施して
オーミック電極１３を形成する。その後、フォトリソグ
ラフによってゲート電極パターンを形成し、Ａｕ／Ｐｔ
／Ｔｉ／Ａｌからなる金属を蒸着・リフトオフ法によっ
てゲート電極１４を形成する（図５（ａ））。

【００３８】（３）ｐ−ＣＶＤ法のよりＳｉＮ層２を２
０００Åの厚みでウエハー全面にデポする。次に、ゲー
ト電極１４の引き出し口及びオーミック電極１３の上側
の一部のＳｉＮ層２をフォトリソグラフを用いてレジス
ト４０のパターンを形成し、バッファードフッ酸によっ
て開口４１を形成する（図５（ｂ））。

【００３９】（４）フォトリソグラフで、下層配線３の
パターンを形成し、Ｔｉを１００Å，Ａｕを５０００
Å，Ｐｔを１０００Å、この順番で電子線蒸着により堆
積し、リフトオフを行う（図５（Ｃ））。

【００４０】（５）ＲＦスパッタによって、Ａｒ：Ｏ₂
＝５：５の比率のガス２Ｐａの条件で、基板温度を３５
０℃に保ち、ＳＴＯ層４を２５００Åデポする（図５
（ｄ））。

【００４１】（６）上記の（５）で作製したＳＴＯ層４
の必要な領域にフォトリソグラフにより、レジストマス
ク４０を形成しバッファードフッ酸と塩酸と水との混合
エッチャントによって、ＳＴＯ層４のマスクされていな
い部分をエッチングする（図５（ｅ））。

【００４２】（７）基板全面に、ｐ−ＣＶＤ法により、
２０００Åの厚さのＳｉＮ層６を堆積する。このときの
基板温度は３００℃である（図５（ｆ））。

【００４３】（８）ＳＴＯ層４の上部及び下層配線３と
コンタクトを形成する領域のＳｉＮ層６を、フォトレジ
スト４０によってパターンを形成し、バッファードフッ
酸によりエッチングして開口４１を形成する（図５
（ｇ））。

【００４４】（９）上層配線８のパターンをフォトリソ
グラフにより形成し、電子線蒸着によってＴｉを５００
Å、Ａｕを１μｍ蒸着し、上層配線８を形成する（図５
（ｈ））。

【００４５】以上の（１）〜（９）の工程により本例の
ＭＭＩＣの作製を行うことができる。この工程では、Ｓ
ｉＮ層６を形成した後、その所望領域を開口して、その
開口４１に上部電極８を形成しているため、ＳｉＮキャ
パシタ２０とＳＴＯキャパシタ３０との共存を非常に簡
単な工程で行うことができる。

【００４６】更に、ＳｉＮ層６の形成時における熱処理
の影響が上部電極８に加わることがなくなり、上部電極
８の熱に起因するリーク特性の劣化をある程度抑制する
ことができる。

【００４７】上記の工程で作製したＭＭＩＣのＳｉＮキ
ャパシタ２０は、面積が１×１０⁴μｍ²で２．８ｐＦの
容量であった。一方、ＳＴＯキャパシタ３０は面積が４
００μｍ²で２．５ｐＦの容量であった、ここから比誘
電率を見積もると１５６となる。

【００４８】また、このＳＴＯキャパシタ３０のリーク
電流は、キャパシタの両端に１０Ｖ印加時、１．０×１
０^-7Ａ／ｃｍ２の値を示した。

【００４９】尚、本例のＳＴＯキャパシタ３０と、従来
のＳＴＯキャパシタ（下部電極：Ｐｔ（２０００Å）／
Ｔｉ（１０００Å）、上部電極：Ａｕ（１μｍ）／Ｔｉ
（５００Å））の高周波領域でのＳパラメータ測定を行
い、等価フィッティングによって図１０に示すような等
価回路の値を求めたところ、図１１に示すような結果と
なった。本例では、下層配線３が低抵抗のＡｕ層３２を
含んでいるため、従来のＳＴＯキャパシタに比べて、抵
抗成分が１／４以下になっている。

【００５０】（第２の実施例）以下に本例のＭＭＩＣの
構造について説明する。但し、本例は図１に示した構造
とほぼ同一の構造であるため、図１と同一部分について
は同一記号を付し、説明を省略する。

【００５１】本例のＭＭＩＣの構造が第１の実施例と異
なっているのは、下層配線８の構造である。図６は本例
の下層配線の構造を示す断面図である。図６に示すよう
に、本例の下層配線は４層構造のものとなっている。図
中３１はＧａＡｓ基板１あるいはＳｉＮ層６との密着性
のよい材料からなるＴｉ層（第１の金属層）である。３
２は下部配線３を低抵抗にするためのＡｕ層（第２の金
属層）である。３３はＳＴＯ層４と密着性のよいＰｔ層
（第３の金属層）である。３４は、Ｔｉ層３１とＡｕ層
３２との間に挿入されるものであり、Ｔｉ層３１とＡｕ
層３２との熱反応を抑えるためのバリアメタル層（第４
の金属層）である。本例ではそのバリアメタルにＰｔを
使用している。また、上記各層の膜厚を以下のように設
定した。Ｔｉ層３１＝１０００Å，Ｐｔ層３４＝１００
０Å，Ａｕ層３２＝５０００Å，Ｐｔ層３３＝１０００
Å。

【００５２】下層配線３は、その上にＳＴＯ層４等を形
成することを考慮すると、平坦性のよいものでなければ
ならない。図７は下層配線３の表面粗さの処理温度依存
性を示す図である。この図から、本例においても、処理
温度が４５０℃以下において、表面粗さが１００Å以下
であり、下部電極としても使用する下層配線３に要求さ
れる平坦度を満たすことがわかる。

【００５３】本例の半導体装置は、上記のように構成し
た下層配線３をキャパシタ３０の下部電極として使用し
ているため、その作製工程の工程数を減らすことがで
き、コストダウンを実現できる。また、バリアメタル層
３４を挿入しているため、Ｔｉ層３１とＡｕ層３２との
間の熱反応を抑えることができ、信頼性が向上する。

【００５４】本例のＭＭＩＣを第１の実施例と同様の方
法で形成した（但し、ＳＴＯ層４は基板温度４００℃で
形成した）ところ、ＳｉＮキャパシタ２０は、面積が１
×１０⁴μｍ²で２．８ｐＦの容量であった。一方、ＳＴ
Ｏキャパシタ３０は面積が４００μｍ²で３ｐＦの容量
であった、ここから比誘電率を見積もると１８７とな
る。

【００５５】また、このＳＴＯキャパシタ３０のリーク
電流は、キャパシタの両端に１０Ｖ印加時、０．５×１
０^-7Ａ／ｃｍ²の値を示した。この値は、第１の実施例
よりも良好な値であり、バリアメタルＰｔ層３４の効果
が現れている。

【００５６】尚、本例のＳＴＯキャパシタ３０と、従来
のＳＴＯキャパシタ（下部電極：Ｐｔ（２０００Å）／
Ｔｉ（１０００Å）、上部電極：Ａｕ（１μｍ）／Ｔｉ
（５００Å））の高周波領域でのＳパラメータ測定を行
い、等価フィッティングによって図１０に示すような等
価回路の値を求めたところ、図１１に示すような結果と
なった。本例では、下層配線３が低抵抗のＡｕ層３２を
含んでいるため、従来のＳＴＯキャパシタに比べて、抵
抗成分が約１／８となっている。

【００５７】（第３の実施例）図８は第３の実施例を示
す断面図である。本例は、図１の半導体装置（ＭＭＩ
Ｃ）において、上層配線８とＳＴＯキャパシタ３０の上
部電極とを分離したものであり、図１と同一部分につい
ては同一符号を付し、説明を省略する。

【００５８】図８において、９が上部電極であり、Ｐｔ
を使用している。

【００５９】以下に、本例のＭＭＩＣの作製工程につい
て図９を用いて説明する。

【００６０】（１）半絶縁性ＧａＡｓ基板１の所望領域
に、Ｓｉのイオン注入によって活性化領域（ｎ活性層１
２、ｎ⁺活性層１１）を形成し、９００℃のアニール工
程を行う。ｎ活性層１２，ｎ⁺活性層１１のキャリア濃
度はそれぞれ、５×１０¹²／ｃｍ²，２×１０¹³／ｃｍ²
である。

【００６１】（２）フォトリソグラフによってオーミッ
ク電極パターンを形成し、Ａｕ／Ｎｉ／Ａｕ−Ｇｅを蒸
着・リソグラフ法で形成する。そして、熱工程を施して
オーミック電極１３を形成する。その後、フォトリソグ
ラフによってゲート電極パターンを形成し、Ａｕ／Ｐｔ
／Ｔｉ／Ａｌからなる金属を蒸着・リフトオフ法によっ
てゲート電極１４を形成する。

【００６２】（３）ｐ−ＣＶＤ法のよりＳｉＮ層２を２
０００Åの厚みでウエハー全面にデポする。次に、ゲー
ト電極１４の引き出し口及びオーミック電極１３の上側
の一部のＳｉＮ層２をフォトリソグラフを用いてパター
ン形成し、バッファードフッ酸によって開口させる。

【００６３】（４）フォトリソグラフで、下層配線のパ
ターンを形成し、Ｔｉを１００Å，Ａｕを５０００Å，
Ｐｔを１０００Å、この順番で電子線蒸着により堆積
し、リフトオフを行う。

【００６４】（５）ＲＦスパッタによって、Ａｒ：Ｏ２
＝５：５の比率のガス２Ｐａの条件で、基板温度を３３
０℃に保ち、ＳＴＯ層４を２５００Åデポする。

【００６５】（６）上記の（５）で作製したＳＴＯ層４
の必要な領域にフォトリソグラフにより、レジストマス
ク４０を形成しバッファードフッ酸と塩酸と水との混合
エッチャントによって、ＳＴＯ層４のマスクされていな
い部分をエッチングする（図９（ａ））。

【００６６】（７）フォトリソグラフでパターンを形成
し、ＳＴＯ層４上に、Ｐｔ＝２０００Åを電子線蒸着に
よって蒸着し、リフトオフを行う。これにより、上部電
極９が形成される（図９（ｂ））。

【００６７】（８）基板全面に、ｐ−ＣＶＤ法により、
２０００Åの厚さのＳｉＮ層６を堆積する。このときの
基板温度は３００℃である（図９（ｃ））。

【００６８】（９）ＳＴＯ層４の上部及び下層配線３と
コンタクトを形成する領域のＳｉＮ層６を、フォトレジ
スト４０によってパターンを形成し、バッファードフッ
酸によりエッチングして開口４１を形成する（図９
（ｄ））。

【００６９】（１０）上層配線のパターンをフォトリソ
グラフにより形成し、電子線蒸着によってＴｉを５００
Å、Ａｕを１μｍ蒸着し、上層配線８を形成する（図９
（ｅ））。

【００７０】以上の（１）〜（１０）の工程により本例
のＭＭＩＣの作製を行うことができる。このＭＭＩＣの
ＳｉＮキャパシタ２０は、面積が１×１０⁴μｍ²で２．
８ｐＦの容量であった。一方、ＳＴＯキャパシタ３０は
面積が４００μｍ２で２．１ｐＦの容量であった、ここ
から比誘電率を見積もると１３１となる。

【００７１】また、ＳＴＯキャパシタ３０のリーク電流
は、キャパシタの両端に１０Ｖ印加時、１．２×１０^-7
Ａ／ｃｍ²の値を示した。

【００７２】尚、本例のキャパシタ３０と、従来のＳＴ
Ｏキャパシタ（下部電極：Ｐｔ（２０００Å）／Ｔｉ
（１０００Å）、上部電極：Ａｕ（１μｍ）／Ｔｉ（５
００Å））の高周波領域でのＳパラメータ測定を行い、
等価フィッティングによって図１０に示すような等価回
路の値を求めたところ、図１１に示すような結果となっ
た。本例では、下層配線３が低抵抗のＡｕ層３２を含ん
でいるため、従来のＳＴＯキャパシタに比べて、抵抗成
分が約１／４となっている。

【００７３】尚、第１の実施例〜第３の実施例では、金
属酸化物としてＳＴＯ層４を使用しているが、その他の
金属酸化物（ＰｂＴｉＯ₃，ＰＺＴ，ＰＬＺＴ等）を使
用することも可能である。また、金属酸化物の製膜方法
も、スパッタ法に限らず、ゾルゲル法であってもよい。
更に、下層配線３０も上記実施例に示したものに限らな
い。例えば、第１の金属層（Ｔｉ層）３１にはＮｉ等
が、第２の金属層（Ａｕ層）３２にはＡｇ，Ｃｕ，Ａｌ
等が、第３の金属層（Ｐｔ層）３３にはＲｕＯ₂等が、
第４の金属層（Ｐｔ層）３４にはＴａ等が使用できる。

【００７４】

【発明の効果】本発明の半導体装置は、金属窒化物を誘
電体とする、小容量で高精度なキャパシタを有している
ため、バイパスコンデンサ等の高容量のコンデンサと整
合回路等に用いる小容量のコンデンサを共存化すること
ができる。また、金属酸化物を誘電体とするキャパシタ
の下部電極と、下層配線と、を共通化することができる
ため、上記のキャパシタを有する半導体装置の作製工程
数を減らすことができ、その作製を簡単に安価に行うこ
とができる。

【００７５】

【００７６】本発明の半導体装置の製造方法によれば、
金属酸化物を誘電体とする酸化物キャパシタと金属窒素
化物を誘電体とする窒化物キャパシタとを含む半導体装
置を、簡単な作製工程により作製することができる。

【図面の簡単な説明】

【図１】第１の実施例の構造を示す断面図である。

【図２】第１の実施例の下層配線の構造を示す断面図で
ある。

【図３】Ｔｉ層の膜厚を変化させたときの下層配線の平
坦度の熱処理温度依存性を示す図である。

【図４】Ｐｔ層の膜厚を変化させたときの下層配線の平
坦度の熱処理温度依存性を示す図である。

【図５】第１の実施例の製造方法を示す工程図である。

【図６】第２の実施例の下層配線の構造を示す断面図で
ある。

【図７】第２の実施例の下層配線の平坦度の熱処理温度
依存性を示す図である。

【図８】第３の実施例の構造を示す断面図である。

【図９】第３の実施例の製造方法を示す工程図である。

【図１０】ＳＴＯキャパシタの評価に用いた等価回路を
示す回路図である。

【図１１】Ｓパラメータフィッチングにより得られた回
路パラメータを示す図である。

【符号の説明】

１半導体基板２ＳｉＮ層３下層配線４ＳＴＯ層６ＳｉＮ層８上層配線９上部電極２０ＳｉＮキャパシタ３０ＳＴＯキャパシタ３１Ｔｉ層３２Ａｕ層３３Ｐｔ層

Claims

(57)【特許請求の範囲】

【請求項１】半導体基板あるいは該半導体基板上の絶
縁層に接して形成された下層配線を下部電極とし、前記下層配線上に接して形成された高誘電率の金属酸化
物を誘電体とする酸化物キャパシタと、前記下層配線上
に接して形成された金属窒化物を誘電体とする窒化物
キャパシタと、を有し、前記下層配線が、少なくとも、前記半導体基板あるいは
前記絶縁層との密着性の高い金属からなる最下層の第１
の金属層と、低抵抗金属からなる第２の金属層と、前記
金属酸化物との密着性の高い金属からなる最上層の第３
の金属層と、からなり、前記第１の金属層は１０００Å以下のＴiからなり、前
記第２の金属層はＡｕからなり、前記第３の金属層は５
００Å以上のＰｔからなることを特徴とする半導体装
置。
【請求項２】請求項１に記載の半導体装置の作製方法
であって、前記下層配線を形成する第１の工程と、該第１の工程後に、前記酸化物キャパシタの形成部分に
前記金属酸化物を堆積する第２の工程と、該第２の工程後に、前記半導体基板上に前記金属窒化物
を堆積する第３の工程と、前記金属酸化物上に形成された前記金属窒化物を取り除
く第４の工程と、該第４の工程後に、前記酸化物キャパシタの上部電極、
及び、前記窒化物キャパシタの上部電極を兼ねる上層配
線を形成する第５の工程と、を含むことを特徴とする半
導体装置の製造方法。
【請求項３】請求項１に記載の半導体装置の作製方法
であって、前記半導体基板上に前記下層配線を形成する第１の工程
と、該第１の工程後に、前記酸化物キャパシタの形成部分に
前記金属酸化物を堆積する第２の工程と、前記金属酸化物上に前記酸化物キャパシタの上部電極を
形成する第３の工程と、該第３の工程後に、前記半導体基板上に前記金属窒化物
を堆積する第４の工程と、前記金属酸化物上に形成された前記金属窒化物を取り除
く第５の工程と、該第５の工程後に、前記窒化物キャパシタの上部電極を
兼ねる上層配線を形成する第６の工程と、を含むことを
特徴とする半導体装置の製造方法。